DE3786607T2

DE3786607T2 - Booth-wandlerschaltung.

Info

Publication number: DE3786607T2
Application number: DE87106863T
Authority: DE
Inventors: Yukio C O Patent Divi Kamatani; Yasuhiro C O Patent D Sugimoto; Hisashi C O Patent Di Sugiyama
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-06-11
Filing date: 1987-05-12
Publication date: 1993-11-04
Anticipated expiration: 2007-05-13
Also published as: EP0249040A3; US4798980A; DE3786607D1; JPS62293343A; KR880000857A; EP0249040B1; JPH0448254B2; KR900003565B1; EP0249040A2

Description

Diese Erfindung betrifft eine Booth-Wandlerschaltung, die einen Booth-Algorithmus umfaßt. Allgemein kann die Booth-Wandlung durch folgende theoretische Formel ausgedrückt werden:
QB = N (QX Xi + Q2X Xi-1) ... (1)
wobei:
QB = ein gewandelter Wert,
N = logisch 1 oder logisch 0,
QX, Q2X = die logischen Werte von Multiplizierern, die durch logisch 1 oder logisch 0 repräsentiert werden,
Xi = der logische Wert eines Signals, das an der i-ten Ziffernstelle positioniert ist, welche einen Multiplikand X beinhaltet, und
Xi-1 = der logische Wert eines Signals, welches an der i-1-ten Ziffernstelle positioniert ist, welche in einem Multiplikand X beinhaltet ist, und
bezeichnet eine Exklusiv-Logiksumme, und repräsentiert ein logisches Produkt.
Formel (1) kann in folgende Formel (2) gewandelt werden
Fig. 1 repräsentiert eine Logikschaltung in der Form eines logisch symbolisierten Diagramms, welche entsprechend der theoretischen Formel (2) arbeitet.
Die in Fig. 1 gegebenen Referenzziffern 11 bis 13 bezeichnen jeweils ein Zwei-Eingang-NAND-Gate, und die Referenzziffer 14, die ebenso in Fig. 1 vorhanden ist, repräsentiert ein Zwei-Eingang-Exklusiv-OR-Gate. Die Signale QX und Xi sind Eingangssignale für die Eingangsanschlüsse von NAND-Gate 11. Die Signale Q2X und Xi-1 sind Eingangssignale für die Eingangsanschlüsse von NAND-Gate 12. Die Ausgangssignale des NAND-Gates 11 und 12 stellen die Eingangssignale für die Eingangsanschlüsse des NAND-Gates 13 dar. Ein Ausgangssignal des NAND- Gates 13 ist das Eingangssignal für einen Eingangsanschluß des Exklusiv-OR-Gates 14. Das Signal N ist das Eingangssignal für den anderen Eingangsanschluß des Exklusiv-OR-Gates 14. Das OR-Gate 14 gibt das Booth-gewandelte Signal QB aus.
Fig. 2 ist ein Diagramm der Logikschaltung von Fig. 1.
Teilbereiche von Fig. 2, welche jenen von Fig. 1 entsprechen, sind mit den gleichen Referenzziffern bezeichnet.
Das NAND-Gate 11 ist aus P-Kanaltyp-MOS-Transistoren 15, 16 und N-Kanaltyp-MOS-Transistoren 17, 18 geformt. Das NAND-Gate 12 besteht aus P-Kanaltyp-MOS-Transistoren 19, 20 und N-Kanaltyp-MOS-Transistoren 21, 22. Das NAND-Gate 13 besteht aus P-Kanaltyp-MOS-Transistoren 23, 24 und N-Kanaltyp-MOS-Transistoren 25, 26.
Das Exklusiv-OR-Gate 14 umfaßt P-Kanaltyp-MOS-Transistoren 27 bis 29 und N-Kanaltyp-MOS-Transistoren 30 bis 32.
Das NAND-Gate 11 empfängt die Signale QX, Xi. Dem NAND- Gate 12 werden die Signale Q2X, Xi-1 zugeführt. Die Ausgangssignale der NAND-Gates 11, 12 werden an das NAND- Gate 13 abgegeben. Ein Ausgang des NAND-Gates 13 und Signal N werden dem Exklusiv-OR-Gate 14 zugeführt. Das Booth-gewandelte Ausgangssignal QB wird vom Exklusiv- OR-Gate 14 erhalten.
Die Arbeitsweise der Booth-Wandlerschaltung, die in Fig. 2 gezeigt ist, wird nun beschrieben.
Es wird nun angenommen, daß die Signale QX, Xi einen hohen Pegel ("H") besitzen. In diesem Fall sind die MOS (Metall-Oxid-Halbleiter)-Transistoren 15, 16 nichtleitend gemacht, wohingegen die MOS-Transistoren 17, 18 leitend gemacht sind. Als ein Ergebnis fällt das Drain- Potential des MOS-Transistors 17 auf Massepotential (niedriges Potential). In anderen Worten wird ein Niedrig("L")-Pegelsignal vom NAND-Gate 11 ausgegeben.
Wenn das Signal Xi einen Niedrig("L")-Pegel und QX einen Hoch("H")-Pegel besitzen, werden die MOS-Transistoren 15, 17 leitend gemacht, während die MOS-Transistoren 16, 18 nichtleitend gemacht werden. Folglich ist es dem Source-Potential des MOS-Transistors 17 möglich, wegen des nichtleitenden Zustands des MOS-Transistors 18 zu schwimmen bzw. erdfrei zu sein. Das Drain-Potential des MOS-Transistors 15 wird auf den Hoch-Pegel angehoben, d.h. auf das hohe Spannungsquellen-Potential VDD. Als ein Ergebnis besitzt ein Ausgangssignal des NAND-Gates 11 einen Hoch("H")-Pegel.
Wenn das Signal QX einen Niedrig("L")-Pegel und Signal Xi einen Hoch("H")-Pegel besitzen, werden die MOS-Transistoren 16, 18 leitend gemacht, wohingegen die MOS- Transistoren 15, 17 nichtleitend gemacht werden. Das Drain-Potential des MOS-Transistors 18 behält das Schwimmen wegen der nichtleitenden Bedingung des MOS- Transistors 17 bei. Das Drain-Potential des MOS-Transistors 16 hält das VDD-Potential, in dem Fall, in welchem ein Ausgangssignal vom NAND-Gate 11 ein Hoch-Potential besitzt.
Wenn die Signale QX, Xi beide einen Niedrig("L")-Pegel besitzen, werden die MOS-Transistoren 15, 16 leitend gemacht und die MOS-Transistoren 17, 18 nichtleitend gemacht. Als ein Ergebnis wird das Drain-Potential der MOS-Transistoren 15, 16 auf VDD-Potential angehoben und ein Ausgang des NAND-Gates 11 besitzt einen Hoch-Pegel.
Wie oben erwähnt, gibt das NAND-Gate 11 ein Ausgangssignal aus, welches einen Niedrig("L")-Pegel besitzt, wenn zwei Eingangssignale einen Hoch("H")-Pegel besitzen und es gibt in anderen Fällen ein Signal aus, welches einen Hoch("H")-Pegel besitzt.
Die NAND-Gates 12, 13 sind im wesentlichen bezüglich ihrer Struktur und Arbeitsweise identisch.
Nun ist angenommen, daß die Signale Q2X, Xi-1 einen Hoch-Pegel ("H") besitzen. In diesem Fall sind die MOS-Transistoren 19, 20 nichtleitend gemacht, wohingegen die MOS-Transistoren 21, 22 leitend gemacht sind. Als ein Ergebnis fällt das Drain-Potential des MOS-Transistors 21 auf Massepotential (Niedrig-Potential). In anderen Worten ist ein Niedrig("L")-Pegelsignal das Ausgangssignal des NAND-Gates 12.
Wenn das Signal Xi-1 einen Niedrig("L")-Pegel besitzt und Q2X einen Hoch("H")-Pegel besitzt, werden die MOS- Transistoren 19, 21 leitend gemacht, während die MOS- Transistoren 20, 22 nichtleitend gemacht werden. Folglich ist es dem Source-Potential des MOS-Transistors 21 möglich, wegen dem nichtleitenden Zustand des MOS-Transistors 22 zu schwimmen. Das Drain-Potential des MOS- Transistors 19 wird auf einen Hoch-Pegel angehoben, d.h. Hoch-Spannungsquellen-Potential VDD. Als ein Ergebnis besitzt ein Ausgangssignal des NAND-Gates 12 einen Hoch ("H")-Pegel.
Wenn das Signal Q2X einen Niedrig("L")-Pegel besitzt und das Signal Xi-1 einen Hoch("H")-Pegel besitzt, sind die MOS-Transistoren 20, 22 leitend gemacht, wohingegen die MOS-Transistoren 19, 21 nichtleitend gemacht sind. Das Drain-Potential des MOS-Transistors 22 behält das Schwimmen wegen des nichtleitenden Zustands des MOS- Transistors 21 bei. Das Drain-Potential des MOS-Transistors 20 hält das VDD-Potential in dem Fall, in dem das Ausgangssignal vom NAND-Gate 12 ein hohes Potential besitzt.
Wenn die Signale Q2X, Xi-1 beide einen Niedrig("L")- Pegel besitzen, sind die MOS-Transistoren 19, 20 leitend gemacht und die MOS-Transistoren 21, 22 nichtleitend gemacht. Als ein Ergebnis ist das Drain-Potential der MOS-Transistoren 19, 20 auf VDD-Potential angehoben und ein Ausgangssignal des NAND-Gates 12 besitzt einen Hoch-Pegel.
Es wird nun angenommen, daß die von den NAND-Gates 11 und 12 ausgegebenen Signale einen hohen Pegel ("H") besitzen. In diesem Fall sind die MOS-Transistoren 23, 24 nichtleitend gemacht, wohingegen die MOS-Transistoren 25, 26 leitend gemacht sind. Als ein Ergebnis fällt das Drain-Potential des MOS-Transistors 25 auf Massepotential (niedriges Potential). In anderen Worten ist ein Niedrig("L")-Pegelsignal das Ausgangssignal des NAND-Gates 13.
Wenn das Ausgangssignal des NAND-Gates 11 einen Niedrig("L")-Pegel besitzt und das Ausgangssignal des NAND- Gates 12 einen Hoch("H")-Pegel besitzt, sind die MOS- Transistoren 23, 25 leitend gemacht, während die MOS- Transistoren 24, 26 nichtleitend gemacht sind. Folglich ist es dem Source-Potential des MOS-Transistors 25 möglich, wegen dem nichtleitenden Zustand des MOS-Transistors 26 zu schwimmen. Das Drain-Potential des MOS-Transistors 23 wird auf den Hoch-Pegel angehoben, d.h. hohes Potential VDD. Als ein Ergebnis besitzt ein Ausgangssignal vom NAND-Gate 13 einen Hoch("H")-Pegel.
Wenn das Ausgangssignal des NAND-Gates 11 einen Niedrig("L")-Pegel besitzt und das Ausgangssignal des NAND-Gates 12 einen Hoch("H")-Pegel besitzt, sind die MOS-Transistoren 24, 26 leitend gemacht, wohingegen die MOS-Transistoren 23, 25 nichtleitend gemacht sind. Das Drain-Potential des MOS-Transistors 26 behält das Schwimmen wegen dem nichtleitenden Zustand des MOS-Transistors 25 bei. Das Drain-Potential des MOS-Transistors 24 hält das VDD-Potential in dem Fall, in dem ein Ausgangssignal vom NAND-Gate 13 ein hohes Potential besitzt.
Wenn die Ausgangssignale der NAND-Gates 11, 12 beide einen Niedrig("L")-Pegel besitzen, sind die MOS-Transistoren 23, 24 leitend gemacht und die MOS-Transistoren 25, 26 nichtleitend gemacht. Als ein Ergebnis wird das Drain-Potential der MOS-Transistoren 23, 24 auf VDD-Potential angehoben, und ein Ausgangssignal des NAND- Gates 13 besitzt einen Hoch("H")-Pegel.
Wenn beide, ein Ausgangssignal vom NAND-Gate 13 und Signal N, einen Hoch("H")-Pegel besitzen, sind die MOS- Transistoren 30, 31 leitend gemacht und die MOS-Transistoren 27 bis 29 nichtleitend gemacht. Das Drain-Potential des MOS-Transistors 30 wird auf das Massepotential verringert. Das Source des MOS-Transistors 31 und das Gate des MOS-Transistors 32 werden über den MOS-Transistor 30 geerdet und besitzen einen Niedrig("L")-Pegel. Als ein Ergebnis ist der MOS-Transistor 32 nichtleitend gemacht und das Drain des MOS-Transistors 31 ist mit dem Massepotential verbunden. Daher gibt das Exklusiv- OR-Gate 14 ein Ausgangssignal QB aus, welches einen Niedrig("L")-Pegel besitzt.
Wenn auf der anderen Seite ein Ausgangssignal des NAND- Gates 13 und das Signal N beide einen Niedrig("L")-Pegel besitzen, sind die MOS-Transistoren 27 bis 29 leitend gemacht und die MOS-Transistoren 30 bis 31 nichtleitend gemacht. Als ein Ergebnis ist das Drain-Potential des MOS-Transistors 27 auf das hohe Potential VDD angehoben und das Hoch("H")-Pegelsignal wird dem Source des MOS-Transistors 31 und dem Gate des MOS-Transistors 32 zugeführt. Wenn der MOS-Transistor 32 infolge des Empfangs des Hoch("H")-Pegelsignals leitend gemacht ist, wird das Source des MOS-Transistors 32 auf den Niedrig("L")-Pegel verringert. Das Drain des Transistors 32 fällt auch auf den Niedrig("L")-Pegel. Das Drain-Potential des MOS-Transistors 29 kann ferner auf den Niedrig("L")-Pegel reduziert werden, weil das Source des MOS-Transistors 29 einen Niedrig("L")-Pegel besitzt. Da das Drain-Potential der MOS-Transistoren 29, 32 auf den Niedrig("L")-Pegel fällt, besitzt ein Ausgangssignal QB des Exklusiv-OR-Gates 14 einen Niedrig("L")-Pegel.
Wenn ein Ausgangssignal vom NAND-Gate 13 einen Hoch("H")-Pegel besitzt und das Signal N einen Niedrig("L")-Pegel besitzt, sind die MOS-Transistoren 30, 28 leitend gemacht und die MOS-Transistoren 27, 29 und 31 nichtleitend gemacht. Als ein Ergebnis fällt das Drain- Potential des MOS-Transistors 30 auf Massepegel. Das Gate-Potential des MOS-Transistors 32 fällt auf den Niedrig("L")-Pegel, was verursacht, daß der MOS-Transistor 32 nichtleitend gemacht wird. Auf der anderen Seite besitzt das Drain-Potential des MOS-Transistors 28 einen Hoch("H")-Pegel, weil das Source-Potential des MOS-Transistor 28 einen Hoch("H")-Pegel besitzt und das Gate-Potential einen Niedrig("L")-Pegel besitzt.
Als ein Ergebnis besitzt ein Ausgangssignal QB des Exklusiv-OR-Gates 14 einen Hoch ("H")-Pegel.
Wenn ein Ausgangssignal des NAND-Gates 13 einen Niedrig("L")-Pegel besitzt und das Signal N einen Hoch("H")- Pegel besitzt, sind die MOS-Transistoren 27, 29, 31 leitend gemacht und die MOS-Transistoren 30, 28 nichtleitend gemacht. Wenn er leitend gemacht wird, besitzt der MOS-Transistor 27 ein Drain-Potential, das auf einen Hoch("H")-Pegel angehoben ist. Der MOS-Transistor 32 ist leitend gemacht, weil dessen Gate das Hoch("H")- Pegelsignal von dem Drain des MOS-Transistors 27 zugeführt wird.
Da auf der anderen Seite des Sources der Transistoren 29, 32 ein Hoch("H")-Pegelsignal zugeführt wird, besitzen die Drain-Potentiale der MOS-Transistoren 29, 32 einen Hoch("H")-Pegel.
Folglich besitzt das Ausgangssignal QB des Exklusiv- OR-Gates 14 einen Hoch("H")-Pegel.
Wie aus dem obigen klar zu verstehen ist, gibt das Exklusiv-OR-Gate 14 nur ein Hoch("H")-Pegelsignal aus, wenn ihm zwei Eingangssignale zugeführt werden, die verschiedene Spannungspegel besitzen (nämlich ein Eingangssignal besitzt einen Hoch("H")-Pegel und das andere Signal besitzt einen Niedrig("L")-Pegel). Wenn beide Eingangssignale den gleichen Spannungspegel besitzen (nämlich beide Eingangssignale entweder den Hoch("H")- oder den Niedrig("L")-Pegel besitzen), gibt das Exklusiv-OR- Gate 14 ein Niedrig("L")-Pegelsignal aus, wobei es als eine Exklusiv-Logik-Summenschaltung wirkt.
Die NAND-Gates 11 bis 13 und das Exklusiv-OR-Gate 14 arbeiten zusammen, um die Booth-Wandlung durchzuführen.
Da in der konventionellen Booth-Wandlerschaltung, die in den Fig. 1 und 2 gesehen werden kann, ein Ausgangssignal über drei Logikschaltungsstufen ausgegeben wird (eine Stufe aus NOR-Gates 11, 12, eine Stufe aus dem NOR-Gate 13 und eine Stufe aus der Exklusiv-OR-Schaltung 14), tritt jedoch eine Zeitverzögerung entsprechend der Summe der Zeitabschnitte, die in den drei Stufen benötigt werden, auf, bevor ein Booth-konvertiertes Ausgangssignal erzeugt wird, und auf diese Weise wird die konventionelle Booth-Wandlerschaltung ungeeignet für Hochgeschwindigkeitsoperationen gemacht. Da vier Logikschaltungen, d.h. 11, 12, 13 und 14 beinhaltet sind, beinhaltet die konventionelle Booth-Wandlerschaltung ein umfangreiches Schaltungssystem, welches einen beträchtlichen Teilbereich eines integrierten Schaltkreischips belegt. Insbesondere muß, wenn der Booth-Algorithmus angewendet wird, die Multipliziererschaltung mit zahlreichen Booth-Wandlerschaltungen versehen werden, mit dem Ergebnis, daß die Multiplizierervorrichtung eine große Fläche des Halbleiterchips belegt.
Das Dokument EP-A-0 094 234 zeigt, wie logische Netzwerke unter Verwendung von PASS-Transistoren so gefertigt werden können, daß die Regelmäßigkeit des resultierenden Logikschaltkreises maximiert wird. PASS-Transistoren werden verwendet, um die Layout-Komplexität von Logikschaltkreisen zu reduzieren, durch das Verwenden von PASS-Transistoren, die verbunden sind, um eine erste und zweite Eingangsfunktion an einen Ausgangsknoten abhängig von ausgewählten CONTROL-Signalen zu übergeben, um dadurch eine ausgewählte Ausgangsfunktion an dem Ausgangsknoten zu erzeugen. Der PASS-Transistor umfaßt einen Transistor, der in der Lage ist, eine Eingangsfunktion als Reaktion auf ein CONTROL-Signal, welches an den Transistor angelegt wird, zu übergeben, um dadurch eine Ausgangsfunktion bezogen auf die Eingangsfunktion zu erzeugen. Die resultierenden Logiknetzwerke besitzen signifikante topologische, Leistungs- und Geschwindigkeitsvorteile gegenüber Logikschaltungen nach dem Stand der Technik, wenn sie dazu verwendet werden, eine kombinatorische Logik auszuformen.
Diese Erfindung ist angesichts der oben erwähnten Umstände ausgeführt worden und es ist beabsichtigt, eine Booth-Wandlerschaltung bereitzustellen, welche eine Hochgeschwindigkeitsoperation sicherstellt und wenig Platz beansprucht.
Entsprechend der Erfindung wird eine verbesserte Booth- Wandlerschaltung bereitgestellt, wie sie in Anspruch 1 beansprucht ist.
In der Booth-Wandlerschaltung, die die vorliegende Erfindung verkörpert, sind der erste und zweite Transistor in einer inversen Beziehung zu dem ersten und zweiten Umschaltschaltkreis leitend und nichtleitend gemacht. Der Knotenpunkt der ersten und zweiten Umschaltschaltung besitzt den gleichen logischen Pegel wie ein Ausgang des NAND-Gates 13, welches in Fig. 1 gezeigt ist. Daher kann die Anzahl der Bauteile und Gates deutlich reduziert werden, und dadurch die Booth-Wandlerschaltung entsprechend der vorliegenden Erfindung in die Lage versetzt werden, bei einer hohen Geschwindigkeit betrieben zu werden und viel weniger Platz als die konventionelle Booth-Wandlerschaltung zu belegen.
Diese Erfindung kann in Verbindung mit den beiliegenden Abbildungen aus der folgenden ausführlichen Beschreibung besser verstanden werden, in welcher:
Fig. 1 ein logiksymbolisiertes Diagramm einer Booth-Wandlerschaltung ist, die die Logikformel ausführt, die in der Booth-Wandlung beinhaltet ist;
Fig. 2 ist ein Diagramm, welches die Booth-Wandlerschaltung von Fig. 1 zeigt;
Fig. 3 zeigt eine Booth-Wandlerschaltung entsprechend eines Ausführungsbeispiels der vorliegenden Erfindung;
Fig. 4 ist eine Wahrheitstabelle, die bei der Arbeit der Booth-Wandlerschaltung von Fig. 3 angewendet wird; und
Fig. 5 und 6 veranschaulichen Modifikationen einer Umschaltschaltung, welche in der Booth-Wandlerschaltung von Fig. 3 verwendet werden.
Nun wird mit Bezug auf Fig. 3 der Booth-Wandlerschaltung, welche die vorliegende Erfindung verkörpert, beschrieben.
Der Eingangsanschluß der Umschaltschaltung SW&sub1;, die aus einer Parallelschaltung aus einem P-Kanaltyp-MOS(Metall-Oxid-Halbleiter)-Transistor 33 und einem N-Kanaltyp-MOS-Transistor 34 besteht, nämlich ein Ende des Knotenpunkts der Transistoren 33, 34, wird mit dem Signal Xi eines Logikpegels versorgt, welches an der i-ten Ziffernstelle eines Multiplikanden positioniert ist.
Der Eingangsanschluß einer Umschaltschaltung SW&sub2; besteht aus einer Parallelschaltung aus einem P-Kanaltyp- MOS-Transistor 35 und einem N-Kanaltyp-MOS-Transistor 36, nämlich ein Ende des Knotenpunkts der Transistoren 35, 36, wird mit dem Signal Xi-1 eines Logikpegels versorgt, welches an der i-1-ten Ziffernstelle des Multiplikanden positioniert ist. Das Gate des MOS-Transistors 33 wird mit dem Logiksignal QX logisch 1 oder logisch 0 versorgt. Das Gate des MOS-Transistors 34 wird mit dem Logiksignal QX mit logisch 1 oder logisch 0 versorgt. Das Gate des MOS-Transistors 35 wird mit dem Logiksignal Q2X mit logisch 1 oder logisch 0 versorgt und das Gate von MOS-Transistor 36 wird mit dem Logiksignal Q2X mit logisch 1 oder logisch 0 versorgt.
Der Ausgangsanschluß der Umschaltschaltung SW&sub1;, nämlich das andere Ende des Knotenpunkts der Transistoren 33, 34, ist mit dem Ausgangsanschluß der Umschaltschaltung SW&sub2; verbunden, nämlich dem anderen Ende des Knotenpunkts der Transistoren 35, 36.
Ein N-Kanal-MOS-Transistor 38, dessen Gate mit dem Logiksignal Q2X versorgt wird, und ein N-Kanal-MOS-Transistor 39, dessen Gate mit dem Kontrollsignal QX versorgt wird, sind in Reihe zwischen Knotenpunkt 37 des Ausgangsanschlusses der Umschaltschaltungen SW&sub1; und SW&sub2; und der Masse miteinander verbunden.
Einer der Eingangsanschlüsse des Exklusiv-OR-Gates 14 ist mit dem Knotenpunkt 37 verbunden. Der Ausgangsanschluß des Exklusiv-OR-Gates 14 gibt das Booth-konvertierte Signal QB aus.
Das Exklusiv-OR-Gate 14 umfaßt P-Kanaltyp-MOS-Transistoren 27, 28, 29 und N-Kanaltyp-MOS-Transistoren 30, 31, 32.
Der Knotenpunkt 37 ist mit den Gates des P-Kanaltyp- MOS-Transistors 27 und des N-Kanaltyp-Transistors 30 verbunden, welche in Reihe zwischen der Hochpotential- Spannungsquelle VDD und der Masse verbunden sind. Die MOS-Transistoren 27 und 30 bilden gemeinsam einem CMOS (Komplementär-MOS) Invertierer 40. Der Knotenpunkt zwischen den Gates der MOS-Transistoren 27, 30 bilden einen Eingangsanschluß des Invertierers 40.
Das Gate des P-Kanaltyp-MOS-Transistors 29 und das Source des P-Kanaltyp-MOS-Transistors 28 sind mit dem Knotenpunkt 37 verbunden.
Das Gate des N-Kanaltyp-MOS-Transistors 32 und das Source des N-Kanaltyp-MOS-Transistors 31 sind mit dem Knotenpunkt der Drain-Source-Pfade der MOS-Transistoren 27, 30 verbunden.
Die parallel verbundenen MOS-Transistoren 29, 32 bilden gemeinsam eine Umschaltschaltung SW&sub3;. Der Eingangsanschluß der Umschaltschaltung SW&sub3;, d.h. einer der Knotenpunkte der Transistoren 29, 32 wird mit dem Signal N, welches einen Logikpegel "1" oder "0" besitzt, versorgt. Den Eingangsanschluß der Umschaltschaltung SW&sub3; zum Empfangen des Signals N bildet der andere Eingangsanschluß der Exklusiv-OR-Schaltung 14.
Die Drains der MOS-Transistoren 28, 31 werden mit dem Ausgangsanschluß der Umschaltschaltung SW&sub3; verbunden, d.h., dem anderen Knotenpunkt zwischen den Transistoren 29, 32. Die Gates der MOS-Transistoren 28, 31 werden mit dem Signal N versorgt.
Das Booth-Wandlungs-Ausgangssignal QB wird von dem Knotenpunkt der MOS-Transistoren 28 und 31 erhalten, welche den Ausgangsanschluß der Exklusiv-OR-Schaltung 14 und auf diese Weise den Ausgangsanschluß der Booth-Wandlerschaltung bilden.
Die Booth-Wandlerschaltung der vorliegenden Erfindung, die in Fig. 3 gezeigt ist, wird nun beschrieben.
Nun wird angenommen, daß die Signale Xi und Xi-1 Niedrig("L")-Pegel besitzen und die Signale QX, Q2X ebenso Niedrig("L")-Pegel besitzen. In diesem Fall sind die MOS-Transistoren 33 bis 36 nichtleitend gemacht und die MOS-Transistoren 38, 39 leitend gemacht. Da die MOS- Transistoren 33 bis 36 nichtleitend gemacht sind, werden die Signale Xi und Xi-1 nicht über die Umschaltschaltungen SW&sub1;, SW&sub2; geschickt. Als ein Ergebnis ist das Potential des Knotenpunkts 37 über die Transistoren 38, 39 auf den Niedrig("L")-Pegel (Massepegel) reduziert.
Das Niedrig("L")-Pegelsignal des Knotenpunkts 37 ist dem Eingangsanschluß des CMOS-Invertierers 40 zugeführt, nämlich dem Knotenpunkt der Gates der MOS-Transistoren 27, 30. Als ein Ergebnis ist der P-Kanal-Typ- MOS-Transistor 27 leitend gemacht und der N-Kanal-Typ- MOS-Transistor 30 nichtleitend gemacht. Daher wird ein Hoch("H")-Pegelsignal von dem Ausgangsanschluß des CMOS-Invertierers 40 ausgegeben, nämlich dem Knotenpunkt der Drain-Source-Pfade der Transistoren 27, 30. Als ein Ergebnis werden die MOS-Transistoren 29, 32 der Umschaltschaltung SW&sub3; leitend gemacht.
Falls zu diesem Zeitpunkt das Signal N einen Niedrig("L")-Pegel besitzt, dann wird dieses Niedrig("L")- Pegel dem Knotenpunkt der Drains der MOS-Transistoren 28, 31 über die Umschaltschaltung SW&sub3; zugeführt. Da auf der anderen Seite die Gates der MOS-Transistoren 28, 31 mit dem Signal N versorgt sind, welches einen Niedrig("L")-Pegel besitzt, ist der MOS-Transistor 28 leitend gemacht und der MOS-Transistor 31 nichtleitend gemacht. Da das Source des MOS-Transistors 28 einen Niedrig("L")-Pegel besitzt und der Knotenpunkt der Drains der Transistoren 28, 31 über die Umschaltschaltung SW&sub3; mit dem Signal N versorgt wird, welches einen Niedrig("L")- Pegel besitzt, besitzt das Ausgangssignal QB einen Niedrig("L")-Pegel.
Nun wird angenommen, daß das Signal QX einen Hoch("H")- Pegel besitzt (das Signal besitzt einen Niedrig("L")-Pegel) und andere Signale haben den gleichen Pegel wie oben erwähnt (nämlich die Signale Q2X, Xi und Xi-1 besitzen einen Niedrig("L")-Pegel). In diesem Fall ist die Umschaltschaltung SW&sub1; leitend gemacht und die Umschaltschaltung SW&sub2; nichtleitend gemacht. Da auf der anderen Seite der MOS-Transistor 39 nichtleitend gemacht ist, wird das Signal Xi dem Eingangsanschluß des CMOS-Invertierers 40 über die Umschaltschaltung SW&sub1; zugeführt.
Falls zu diesem Zeitpunkt das Signal N einen Niedrig("L")-Pegel besitzt, wird das Niedrig("L")-Pegelsignal dem Eingangsanschluß der Umschaltschaltung SW&sub3; zugeführt. Das Niedrigpegel-N-Signal wird ferner den Gates der MOS-Transistoren 28, 31 zugeführt, was zur Folge hat, daß der MOS-Transistor 28 leitend gemacht ist und der MOS-Transistor 31 nichtleitend gemacht ist. Da das Source des MOS-Transistors 28 mit dem Eingangsanschluß des CMOS-Invertierers 40 verbunden ist, wird das Drain des MOS-Transistors 28 mit dem Niedrig("L")-Pegelsignal Xi versorgt. Da das Signal Xi nun einen Niedrig("L")-Pegel besitzt, wird der Umschalter SW&sub3; leitend gemacht. Folglich wird das Signal Xi als Signal QB über die Umschaltschaltung SW&sub3; ausgegeben.
Wenn das Signal Q2X einen Hoch("H")-Pegel besitzt (das Signal besitzt einen Niedrig("L")-Pegel) und das Signal QX einen Niedrig("L")-Pegel besitzt (das Signal besitzt einen Hoch("H")-Pegel), wird die Umschaltschaltung SW&sub2; leitend gemacht und die Umschaltschaltung SW&sub1; nichtleitend gemacht. Der MOS-Transistor 39 ist leitend gemacht und der MOS-Transistor 38 ist nichtleitend gemacht. Daher wird der Eingangsanschluß des CMOS-Invertierers 40 mit dem Signal Xi-1 versorgt.
Falls zu diesem Zeitpunkt das Signal N einen Niedrig("L")-Pegel besitzt, ist der MOS-Transistor 28 leitend gemacht und der MOS-Transistor 31 ist nichtleitend gemacht. Da das Source des MOS-Transistors 28 mit dem Eingangsanschluß des CMOS-Invertierers 40 verbunden ist, wird das Drain des MOS-Transistors 28 mit dem Signal Xi-1 versorgt. Daher ist das Ausgangssignal QB durch das Signal Xi-1 repräsentiert.
Wenn beide Signale QX, Q2X einen Niedrig("L")-Pegel besitzen, werden die Umschaltschaltungen SW&sub1;, SW&sub2; nichtleitend gemacht, und die MOS-Transistoren 38, 39 werden leitend gemacht. Folglich wird der Eingangsanschluß des CMOS-Invertierers 40 mit dem Niedrig("L")-Pegelsignal versorgt. Als ein Ergebnis sind die MOS-Transistoren 29, 32, die in der Umschaltschaltung SW&sub3; beinhaltet sind, leitend gemacht.
Falls zu diesem Zeitpunkt das Signal N einen Hoch("H")- Pegel besitzt, wird der Eingangsanschluß der Umschaltschaltung SW&sub3; mit dem Hoch("H")-Pegelsignal versorgt. Die MOS-Transistoren 28, 31 werden ferner mit dem Hoch("H")-N-Pegelsignal versorgt. Als ein Ergebnis ist der MOS-Transistor 31 leitend gemacht und der MOS-Transistor 28 ist nichtleitend gemacht. Daher gibt der Ausgangsanschluß der Umschaltschaltung SW&sub3; ein Hoch("H")- Pegelsignal aus. Das Source des MOS-Transistors 31 wird mit einem Hoch("H")-Pegelsignal vom CMOS-Invertierer 40 versorgt. Daher empfängt das Drain des MOS-Transistors 31 auch ein Hoch("H")-Pegelsignal. Mit anderen Worten besitzt das Ausgangssignal QB einen Hoch("H")-Pegel.
Wenn das Signal QX einen Hoch("H")-Pegel besitzt und das Signal Q2X einen Niedrig("L")-Pegel besitzt, ist die Umschaltschaltung SW&sub1; leitend und die Umschaltschaltung SW&sub2; nichtleitend gemacht. Zur gleichen Zeit ist der MOS-Transistor 38 leitend und der MOS-Transistor 39 nichtleitend gemacht. Folglich wird der Eingangsanschluß des CMOS-Invertierers 40 mit dem Signal Xi versorgt.
Falls zu diesem Zeitpunkt das Signal N einen Hoch("H")- Pegel besitzt, wird das Hoch("H")-Pegelsignal dem Eingangsanschluß der Umschaltschaltung SW&sub3; zugeführt. Das Hoch-Pegel-N-Signal wird ferner an die Gates der MOS-Transistoren 28, 31 abgegeben. Als ein Ergebnis wird der MOS-Transistor 31 leitend und der MOS-Transistor 28 nichtleitend gemacht. Da das Source des MOS-Transistors 31 mit dem Ausgangsanschluß des CMOS-Invertierers 40 verbunden ist, wird das Source des MOS- Transistors 31 mit dem Signal versorgt, welches durch die Invertierung des Signals Xi erhalten wird, und Signal wird an das Drain des MOS-Transistors 31 abgegeben. Wenn das Signal einen Hoch("H")-Pegel besitzt, ist die Umschaltschaltung SW&sub3; leitend gemacht. Als ein Ergebnis wird das Hoch("H")-Pegel-N-Signal abgegeben und das Ausgangssignal QB ist durch repräsentiert.
Wenn das Signal Q2X einen Hoch("H")-Pegel besitzt und das Signal QX einen Niedrig("L")-Pegel besitzt, dann ist die Umschaltschaltung SW&sub2; leitend und die Umschalt-Schaltung SW&sub1; nichtleitend gemacht. Der MOS-Transistor 39 ist leitend und der MOS-Transistor 38 ist nichtleitend gemacht. Als ein Ergebnis wird der Eingangsanschluß des CMOS-Invertierers 40 mit dem Signal Xi-1 versorgt.
Falls zu diesem Zeitpunkt das Signal N einen Hoch("H")- Pegel besitzt, wird das Hoch(Hoch)-Pegelsignal dem Eingangsanschluß der Umschaltschaltung SW&sub3; zugeführt. Zur gleichen Zeit werden die Gates der MOS-Transistoren 28, 31 mit dem Hoch("H")-Pegel-N-Signal versorgt. Als ein Ergebnis wird der MOS-Transistor 31 leitend und der MOS-Transistor 28 nichtleitend gemacht. Da das Source des MOS-Transistors 31 mit dem Ausgangsanschluß des CMOS-Invertierers verbunden ist, wird das Source des MOS-Transistors 31 mit dem Signal versorgt, welches durch die Invertierung des Signals Xi-1 erhalten wird. Das Drain des MOS-Transistors 31 wird mit dem Signal versorgt. Die Umschaltschaltung SW&sub3; ist leitend gemacht, wenn das Signal einen Hoch("H")- Pegel besitzt. Zu diesem Zeitpunkt wird das Hoch("H")- Pegel-N-Signal an den Ausgangsanschluß der Umschaltschaltung SW&sub3; abgegeben. Daher ist das Ausgangssignal QB durch repräsentiert.
All die zuvor erwähnten Operationen sind in Tabelle 4 graphisch veranschaulicht.
Die Operationen, welche in der Wahrheitstabelle von Fig. 4 gezeigt sind, basieren auf der zuvor erwähnten logischen Formel (1). Die logische Schaltung von Fig. 3 erzeugt ein Booth-gewandeltes Ausgangssignal.
Die Booth-Wandlerschaltung dieser Erfindung bietet die Vorteile, daß, obwohl die konventionelle Booth-Wandlerschaltung aus Fig. 1 18 Bauteile umfaßt und eine Verzögerungszeit von 4,7 ns enthält, die vorliegende Erfindung nur 12 Elemente umfaßt und die Verzögerungszeit auf 2,6 ns reduziert ist, wobei es auf diese Weise möglich gemacht wird, die Anzahl der Bauelemente um ungefähr 33 % zu reduzieren und die Verzögerungszeit um ungefähr 55 % zu verkürzen.
Das zuvor erwähnte Ausführungsbeispiel der vorliegenden Erfindung bezieht sich auf die CMOS-Anordnung.
Jedoch ist die Erfindung nicht auf dieses Beispiel begrenzt, sondern es ist auf zahlreiche Modifikationen davon anwendbar.
In dem Ausführungsbeispiel umfaßt die Umschaltschaltungen SW&sub1; und SW&sub2;, wobei jede Transmissionsgates beinhaltet, einen P-Kanaltyp-MOS-Transistor und einen N-Kanaltyp-MOS-Transistor. Wie in Fig. 5 gezeigt,ist es jedoch für die Schaltungen SW&sub1; und SW&sub2; möglich, daß jede nur einen P-Kanaltyp-MOS-Transistor 51 oder, wie in Fig. 6 gezeigt, nur einen N-Kanaltyp-MOS-Transistor 61 besitzt.
Wenn nur ein P-Kanaltyp-MOS-Transistor 51 für die Umschaltschaltung SW&sub1; verwendet wird, ist das Gate des MOS-Transistors 51 mit dem Signal verbunden. Ferner wird das Gate des MOS-Transistors 51 mit dem Signal verbunden, wenn nur ein P-Kanaltyp-MOS-Transistor 51 für die Umschaltschaltung SW&sub2; verwendet wird. Auf ähnliche Weise wird das Gate des MOS-Transistors 61 mit dem Signal QX versorgt, wenn nur ein N-Kanaltyp-MOS-Transistor 61 für die Umschaltschaltung SW&sub1; verwendet wird. Gleichfalls wird das Gate des MOS-Transistors 61 mit dem Signal Q2X versorgt, wenn nur ein N-Kanaltyp-MOS- Transistor 61 für die Umschaltschaltung SW&sub2; verwendet wird.
Ferner kann das Exklusiv-OR-Gate 14 aus einem unterschiedlichen Typ geformt werden, falls es möglich ist, eine Exklusiv-Logik-Summe zu erhalten.
Wie oben beschrieben kann die vorliegende Erfindung eine Booth-Wandlerschaltung bereitstellen, welche eine kleine Fläche belegt und bei hohen Geschwindigkeiten betrieben werden kann.

Claims

1. Booth-Wandlerschaltung zum Durchführen einer Booth- Wandlung, die durch die folgende theoretische Formel ausgedrückt ist:

TEXT FEHLT

wobei:

OB = der konvertierte Wert,

N = N-Signal (N) eines Wertes logisch 1 oder logisch 0,

QX, Q2X = Qx-Signal und Q2x-Signal, welche die logischen Werte von Multiplizierern besitzen, die durch logisch 1 oder logisch 1 repräsentiert sind,

Xi = Xi-Signal, welches den logischen Wert eines Signals besitzt, das an der i-ten Ziffernstelle, welche in dem Multiplikand X beinhaltet ist, positioniert ist und

Xi-1 = Xi-1-Signal, welches den logischen Wert eines Signals besitzt, welches an der i-1-ten Ziffernstelle positioniert ist, welche in dem Multiplikand X beinhaltet ist und

bezeichnet eine Exklusiv-Logik-Summe, und repräsentiert ein logisches Produkt, welche umfaßt:

eine erste Umschaltschaltung (SW&sub1;), deren Eingangsanschluß mit dem Xi-Signal versorgt ist und welche entsprechend dem logischen Pegel des QX-Signals leitend oder nichtleitend gemacht ist;

eine zweite Umschaltschaltung (SW&sub2;), deren Eingangsanschluß mit dem Xi-1-Signal versorgt ist, deren Ausgangsanschluß mit dem Ausgangsanschluß der ersten Umschaltschaltung (SW&sub1;) verbunden ist, und welche entsprechend dem logischen Pegel vom Q2X- Signal leitend oder nichtleitend gemacht ist;

einen ersten und zweiten Transistor (38, 39), welche in Reihe zwischen dem Knotenpunkt der Ausgangsanschlüsse des ersten und zweiten Umschalters und einem Referenzpotential verbunden sind, und welche leitend oder nichtleitend entsprechend den logischen Pegeln des Qx-Signals bzw. Q2x-Signals gemacht werden, und deren leitende und nichtleitende Zustände genau umgekehrt sind wie die des ersten bzw. zweiten Transistors (38, 39);

eine Exklusiv-Logik-Summenschaltung (14), bei der einer der Eingangsanschlüsse mit dem Knotenpunkt der ersten und zweiten Umschaltschaltung verbunden ist und der andere der Eingangsanschlüsse mit dem N-Signal (N) versorgt wird, dessen Ausgangsanschluß den gewandelten Wert (QB) repräsentiert.

2. Booth-Wandlerschaltung nach Anspruch 1, wobei die erste Umschaltschaltung (SW&sub1;) eine Parallelschaltung aus einem P-Kanaltyp-MOS-Transistor (33) und einem N-Kanaltyp-MOS-Transistor (34) umfaßt.

3. Booth-Wandlerschaltung nach Anspruch 1, wobei die zweite Umschaltschaltung (SW&sub2;) eine Parallelschaltung aus einem P-Kanaltyp-MOS-Transistor (35) und einem N-Kanaltyp-Transistor (36) umfaßt.

4. Booth-Wandlerschaltung nach Anspruch 1, wobei die erste Umschaltschaltung (SW&sub1;) einen P-Kanaltyp-MOS- Transistor (51) umfaßt.

5. Booth-Wandlerschaltung nach Anspruch 1, wobei die erste Umschaltschaltung (SW&sub1;) einen N-Kanaltyp-MOS- Transistor (61) umfaßt.

6. Booth-Wandlerschaltung nach Anspruch 1, wobei die Exklusiv-Logik-Summenschaltung (14) umfaßt:

einen CMOS-Invertierer (40), welcher einen P-Kanaltyp-Transistor (27) und einen N-Kanaltyp-Transistor (30) einschließt, die in Reihe zwischen einem hohen Potential (VDD) und einem niedrigen Potential (Masse) verbunden sind, wobei die Gates des P- und des N-Kanaltyp-Transistors (27, 30) miteinander verbunden sind, um einen Eingangsanschluß zu bilden, und der Knotenpunkt (37) des Drain-Source-Pfads der P- und K-Kanaltyp-Transistoren (27, 30), den Ausgangsanschluß des CMOS-Invertierers bildet;

eine Umschaltschaltung (SW&sub3;), welche eine parallel verbundene Schaltung aus einem P-Kanaltyp-MOS- Transistor (29), der so gesteuert wird, daß dieser entsprechend dem Potentialpegel des Eingangsanschlusses des CMOS-Invertierers leitend oder nichtleitgend gemacht ist, und einem N-Kanaltyp-MOS-Transistor (32), der so gesteuert wird, daß er leitend oder nichtleitend entsprechend dem Potentialpegel des Ausgangsanschlusses des CMOS-Invertierers gemacht ist, einschließt; und

eine Schaltung, die einen P-Kanaltyp-Transistor (28) und einen N-Kanaltyp-Transistor (31) einschließt, die in Reihe miteinander zwischen dem Eingangsanschluß und dem Ausgangsanschluß des CMOS-Invertierers verbunden sind, wobei der P-Kanaltyp-Transistor (28) und der N-Kanaltyp-Transistor (31) so gesteuert werden, daß sie entsprechend dem logischen Pegel "1" oder "0" des N-Signals (N), welches den Gates des P- und N-Kanaltyp-Transistor (28, 31) zugeführt wird, leitend oder nichtleitend gemacht sind, und wobei der Knotenpunkt der Drain-Source-Pfade des P-Kanaltyp-Transistors (28) und des N-Kanaltyp-Transistors (31) mit dem Ausgangsanschluß der zuletzt erwähnten Umschaltschaltung (SW&sub3;) verbunden ist.