DE3626795C2 - - Google Patents
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Description
Die Erfindung bezieht sich auf eine interne Versorgungsspannungsquelle
gemäß dem Oberbegriff des Hauptanspruchs (US 43 23 846).
In Fig. 7 ist eine bekannte interne Versorgungsspannungsquelle
dargestellt, die in Form eines Spannungsteilers realisiert ist. Sie umfaßt
einen Widerstand 8 mit einem Widerstandswert R8. Der eine Anschluß
dieses Widerstandes 8 liegt an einer externen Versorgungsspannung
Vcc, der andere Anschluß liegt an einem Verbindungspunkt
N8. Weiterer Bestandteil der Schaltungsanordnung ist der Widerstand
9 mit einem Widerstandswert R9. Der eine Anschluß desselben
ist an den Verbindungspunkt N8 angeschlossen, der andere Anschluß
liegt an Erde (Masse).
Bei diesem bekannten Schaltkreis wird durch Spannungsleitung mittels
der Widerstände 8 und 9 am Ausgangsanschluß V1, der durch den
Anschlußpunkt N8 gebildet wird, eine Spannung V1=R9/(R8+R9)
Vcc erhalten. Diese Spannung wird als interne Versorgungsspannung
für einen integrierten Halbleiterschaltkreis herangezogen. Unter
der Voraussetzung, daß die Widerstandswerte R8 und R9 gleich
groß, sind, wird am Anschluß V1 eine Spannung des Wert 1/2 Vcc erhalten.
Bei dieser bekannten internen Versorgungsspannungsquelle fließt
gewöhnlich von der externen, die Versorgungsspannung Vcc liefernden
Spannungsquelle nach Erde über die Widerstände 8 und 9 ein
Strom, der zu einer erhöhten Verlustleistung führt.
Wenn die Widerstandswerte R8 und R9 der Widerstände 8 und 9 groß
gemacht werden, um die Verlustleistung zu verringern, steigt die Impedanz
am Verbindungspunkt N8 an, womit die Abnahme eines großen
Stroms an diesem Verbindungspunkt verhindert ist.
Bei einer anderen bekannten Versorgungsspannungsquelle (US-Patent
43 23 846) ist anstelle des aus Ohmschen Widerständen gebildeten
Spannungsteilers die Reihenschalter zweier MOSFET-Transistoren
vorgesehen, die zwischen zwei Versorgungsspannungen betrieben
wird, die sich um den doppelten Schwellwert der Transistoren voneinander
unterscheiden. Die genannten Transistoren sind von Vorspannungen
beaufschlagt, die von aus der Reihenschaltung von MOSFET-Transistoren
gebildeten Bezugsspannungsquellen geliefert werden,
deren Niveau sich vom Niveau der einen genannten Versorgungsspannung
in einem Fall um den doppelten Schwellwert solcher MOSFET-Transistoren
und im anderen Fall um den dreifachen Schwellwert
solcher Transistoren jeweils in der selben Richtung unterscheiden.
Von den beiden Transistoren der erstgenannten Reihenschaltung,
an deren Verbindungspunkt die Versorgungsspannung abgegriffen
wird, wird unter diesen Umständen der eine im Triodenbereich
und der andere nahe der Sättigung betrieben, was bedeutet, daß
auch im Leerlauf diese Schaltung einen unerwünscht hohen Stromverbrauch
hat.
Der Erfindung liegt die Aufgabe zugrunde, eine verbesserte, interne
Versorgungsspannungsquelle für einen integrierten Halbleiterschaltkreis
anzugeben, bei der die Verlustleistung und die Ausgangsimpedanz
jeweils kleiner als bei den bekannten Spannungsquellen
sind.
Diese Aufgabe wird durch die im Kennzeichen des Hauptanspruchs
angegebenen Merkmale gelöst, weitere Ausgestaltungen der Erfindung
sind durch Unteransprüche gekennzeichnet.
Nachstehend wird die Erfindung anhand von Ausführungsbeispielen
unter Bezugnahme auf eine Zeichnung näher erläutert.
In der Zeichnung zeigt
Fig. 1 das Schaltbild eines ersten Ausführungsbeispiels
einer erfindungsgemäßen internen Versorgungsspannungsquelle
für einen integrierten Halbleiterschaltkreis;
Fig. 2 bis 6 Schaltbilder von zweiten bis sechsten Ausführungsbeispielen
der Erfindung, und
Fig. 7 das Schaltbild einer zum Stand der Technik
gehörenden
internen Versorgungsspannungsquelle für einen
integrierten Halbleiterschaltkreis.
Zur weiteren Erläuterung der Erfindung wird im wesentlichen auf die Fig. 1 Bezug genommen,
die ein erstes
grundlegendes Ausführungsbeispiel zeigt.
Die Erfindung wird dabei für die Verwendung von C-MOS-Schaltkreise beschrieben,
die N-Kanal-MOS-Transistoren und P-Kanal-MOS-Transistoren enthalten, da im Zusammenhang
mit dieser Konstellation die Erfindung besonders effektiv realisiert
werden kann.
Beim ersten Ausführungsbeispiel der Erfindung gemäß Fig. 1 ist mit 3 eine erste Bezugsspannungsquelle
bezeichnet, die durch die Reihenschaltung eines Widerstandes
1, zweier N-Kanal-MOS-Transistoren Q1 und Q2 und eines Widerstandes 2 gebildet
wird, die zwischen einer externen Versorgungsspannung Vcc und Erde liegt. Die Gate-Elektrode
und die Drain-Elektrode des N-Kanal-MOS-Transistors 1 ist mit dem einen
Anschluß des Widerstands 1 am Verbindungspunkt N1 verbunden, die Source-Elektrode
liegt am Verbindungspunkt N2. Die Gate-Elektrode und Drain-Elektrode des N-Kanal-MOS-Transistors
Q2 ist an den Verbindungspunkt N2 angeschlossen, die
Source-Elektrode desselben liegt am einen Anschluß des Widerstands 2 an einem
Verbindungspunkt N3.
Mit 6 ist eine zweite Bezugsspannungsquelle bezeichnet, die durch die Reihenschaltung
eines Widerstandes 4, zweier P-Kanal-MOS-Transistoren Q3 und Q4 und eines
Widerstands 5 gebildet ist, die zwischen der Versorgungsspannung Vcc und Erde liegt.
Die Drain-Elektrode des Transistors Q3 ist mit dem einen Anschluß des Widerstandes
4 am Verbindungspunkt N4 verbunden und die Gate-Elektrode und Source-Elektrode
desselben liegen am Verbindungspunkt N5. Die Drain-Elektrode des P-Kanal-MOS-Transistors
Q4 ist mit dem Verbindungspunkt N5 verbunden, die Gate-Elektrode und
Source-Elektrode desselben sind an den einen Anschluß des Widerstands 5 am Verbindungspunkt
N6 angeschlossen.
Mit 7 ist die Ausgangsstufe der internen Versorgungsspannungsquelle bezeichnet, sie
besteht aus der Reihenschaltung des N-Kanal-MOS-Transistors Q5 und eines P-Kanal-MOS-Transistors
Q6, die zwischen der Versorgungsspannung Vcc und Erde
liegt. Die Gate-Elektrode des N-Kanal-MOS-Transistors Q5 ist an den Verbindungspunkt
N1 angeschlossen, die Gate-Elektrode des P-Kanal-MOS-Transistors Q6 liegt
am Verbindungspunkt N6. Die Ausgangsspannung VO wird vom Verbindungspunkt N7
abgenommen, der der Verbindungspunkt der beiden Transistoren Q5 und Q6 ist.
Die erläuterte Schaltung arbeitet wie folgt.
Wenn R1 gleich R2 und für die N-Kanal-MOS-Transistoren Q1 und Q2 in der ersten
Bezugsspannungsquelle 3 solche mit gleicher Charakteristik verwendet werden,
nimmt die Spannung am Verbindungspunkt N2 den Wert 1/2 Vcc an. Wenn die
Widerstände R1 und R2 groß sind, so daß ein geringer Strom zwischen Vcc und
Erde fließt, entsteht am Verbindungspunkt N1 eine Spannung, die um die Schwellspannung
VTHN des N-Kanal-MOS-Transistors höher ist. Das bedeutet, daß am Verbindungspunkt
N1 eine Spannung 1/2 Vcc+VTHN entsteht.
Wenn die Widerstände R4 und R5 gleich groß sind und die verwendeten P-Kanal-MOS-Transistoren
Q3 und Q4 in der zweiten Bezugsspannungsquelle 6 dieselbe
Charakteristik haben, wird die Spannung am Verbindungspunkt N5 1/2 Vcc. Wenn die
Widerstände R4 und R5 groß sind, so daß zwischen Vcc und Erde ein kleiner Strom
fließt, entsteht am Verbindungspunkt N6 eine Spannung, die um die Schwellspannung
IVTHPI des P-Kanal-MOS-Transistors kleiner ist als die Spannung am Verbindungspunkt
N5. Das bedeutet, daß am Verbindungspunkt N6 eine Spannung 1/2-IVTHPI
entsteht.
Die oben erwähnte Spannung 1/2 Vcc+VTHN wird an die Gate-Elektrode des N-Kanal-MOS-Transistors
Q5 der Ausgangsstufe 7 der internen Versorgungsspannungsquelle
gelegt. Am Verbindungspunkt N7, d. h. an der Source-Elektrode des Transistors
Q5 wird eine Spannung erzeugt, die um VTHN kleiner ist als die Gate-Spannung des
Transistors Q5, da der Transistor Q5 im Pentodenbereich betrieben wird, was bedeutet,
daß die nachfolgend angegebene Spannung V0 erhalten wird:
V0 = 1/2 Vcc + VTHN - VTHN = 1/2 Vcc
Auf der anderen Seite gelangt eine Spannung 1/2 Vcc-IVTHPI an die Gate-Elektrode
des P-Kanal-MOS-Transistors Q6 der Ausgangsstufe 7 der internen Versorgungsspannungsquelle.
Am Verbindungspunkt N7, d. h. an der Drain-Elektrode des Transistors
Q6 wird eine Spannung erzeugt, die um die Spannung IVTHPI höher ist als die Gate-Spannung
des Transistors Q6, da der Transistor Q6 ebenfalls im Pentodenbereich betrieben
wird. Das bedeutet, daß folgende Spannung V0 erhalten wird:
V0 = 1/2 Vcc - IVTHPI + IVTHPI = 1/2 Vcc
Diese Spannung ist gleich der Spannung V0, die den N-Kanal-MOS-Transistor 5 betrifft,
womit sich keine widersprüchlichen Verhältnisse innerhalb der Schaltung ergeben.
Wenn die Spannung V0 gleich 1/2 Vcc ist, sind die beiden Transistoren Q5 und Q6 in
den Zwischenbereich zwischen dem Leitungszustand und dem Sperrzustand ausgesteuert
und der Stromfluß von Vcc nach Erde in der Ausgangsstufe 7 der Versorgungsspannungsquelle
wird zu Null. Die Ströme, die von Vcc nach Erde in den Bezugsspannungsquellen
und 6 fließen, können sehr klein werden, wenn die Werte der
Widerstände R1, R2, R4 und R5 groß gewählt werden, so daß eine Versorgungsspannungsquelle
realisiert ist, deren Verlustleistung gering ist.
Es sei nun angenommen, daß die Spannung V0 von dem Spannungswert 1/2 Vcc abweicht.
Wenn die Spannung V0 größer als 1/2 Vcc wird, nimmt die Drain-Source-Spannung
des P-Kanal-MOS-Transistors Q6 einen hohen Wert an. Dieser Transistor
wird also eingeschaltet, und bewirkt, daß die Spannung V0 wieder auf den Spannungswert
1/2 Vcc zurückgeht. In der Zwischenzeit wird die Drain-Source-Spannung
des N-Kanal-MOS-Transistors Q5 abgesenkt und dieser Transistor gesperrt, so daß
der von Vcc nach Erde fließende Strom durch die Transistoren Q5 und Q6 zu Null wird.
Wenn im Gegensatz hierzu die Spannung V0 kleiner als der Spannungswert 1/2 Vcc
wird, steigt die Drain-Source-Spannung des Transistors Q5 an, dieser Transistor wird
eingeschaltet und verbringt die Spannung V0 wieder auf den Wert 1/2 Vcc. Zwischenzeitlich
wird die Drain-Source-Spannung des P-Kanal-MOS-Transistors Q6 abgesenkt
und dieser Transistor gesperrt, womit der Stromfluß von Vcc nach Erde durch die Transistoren
Q5 und Q6 Null wird. Das bedeutet, daß dann, wenn die Spannung V0 von
dem Spannungswert 1/2 Vcc abweicht, einer der Transistoren Q5 und Q6 unverzüglich
durchgeschaltet wird, um die Spannung V0 wieder auf den Wert 1/2 Vcc zu bringen,
womit eine ausreichend geringe Ausgangsimpedanz erhalten wird.
Mit diesem Ausführungsbeispiel kann darüber hinaus eine interne Versorgungsspannungsquelle
realisiert werden, die von den den Schaltkreis bildenden N-Kanal und P-Kanal-MOS-Transistoren
unabhängig ist.
Die Fig. 2 zeigt ein zweites Ausführungsbeispiel der Erfindung. Die Bezugszeichen
Q1 und Q2 bezeichnen dieselben Elemente wie in Fig. 1. Es werden vier
Transistoren Q7 bis Q10 zur Realisierung von Widerständen verwendet. Die N-Kanal-MOS-Transistoren
Q7 und Q8 entsprechen den Widerständen 1 und 2 gemäß Fig. 1,
deren Drain- und Gate-Elektrode sind miteinander verbunden. Die P-Kanal-MOS-Transistoren
Q9 und Q10 entsprechen den Widerständen 4 und 5 gemäß Fig. 1 und
die Gate- und Source-Elektroden derselben sind miteinander verbunden. Die Wirkungsweise
des Ausführungsbeispiels gemäß Fig. 2 ist dieselbe wie diejenige der
Schaltung gemäß Fig. 1. Das heißt, wenn einerseits die N-Kanal-MOS-Transistoren
Q7 und Q8 und andererseits die P-Kanal-MOS-Transistoren Q9 und Q10 dieselbe
Charakteristik haben, so werden die Spannungen an den Verbindungspunkten N2
und N5 jeweils zu 1/2 Vcc entsprechend den im Zusammenhang mit Fig. 1
erläuterten Vorgängen.
Bei den obenstehenden erläuterten Ausführungsbeispielen werden Ausgangsspannungen
vom Wert 1/2 Vcc erhalten, es ist jedoch auch möglich, Spannungen der Werte
1/4 Vcc, 3/4 Vcc, 1/8 Vcc, 3/8 Vcc und 7/8 Vcc zu erzielen, wenn die Schaltungen von
Fig. 1 und Fig. 2 kombiniert werden.
Bei den obenstehend erläuterten Ausführungsbeispielen sind die Werte der Widerstände
R1 und R2 bzw. R4 und R5 gleich groß gemacht und die Transistoren Q1 und
Q2 bzw. Q3 und Q4 haben dieselben Charakteristiken. Es ist jedoch auch möglich, die
Ausgangsspannung durch Änderung der Widerstandsverhältnisse beliebig zu ändern.
Die Fig. 3 zeigt ein drittes Ausführungsbeispiel der Erfindung.
Dieses Ausführungsbeispiel wird dadurch erhalten, daß die beiden N-Kanal-MOS-Transistoren
Q1 und Q2 gemäß Fig. 1 durch einen N-Kanal-MOS-Transistor Q1 in der
ersten Bezugsspannungsquelle 3 und die beiden P-Kanal-MOS-Transistoren Q3 und
Q4 durch einen P-Kanal-MOS-Transistor Q3 in der zweiten Bezugsspannungsquelle 6
ersetzt sind.
Diese Anordnung arbeitet wie folgt.
Bei der ersten Bezugsspannungsquelle 3 entsteht dann, wenn die Widerstände R1
und R2 gleich groß gewählt und so groß sind, daß nur ein kleiner Strom von Vcc nach
Erde fließt, am Verbindungspunkt N1 eine Spannung, die um den Schwellspannungswert
VTHN des N-Kanal-MOS-Transistors Q1 größer ist als die Spannung
am Verbindungspunkt N2. Das bedeutet, daß am Verbindungspunkt N1 eine
Spannung 1/2 Vcc+1/2 VTHN und am Verbindungspunkt N2 eine Spannung 1/2 Vcc-1/2
VTHN entsteht.
Bei der zweiten Bezugsspannungsquelle 6 entsteht, wenn die Widerstände R4 und R5
gleich groß gemacht werden und so groß sind, daß von Vcc nach Erde ein kleiner
Strom fließt, am Verbindungspunkt N6 eine Spannung, die um den Schwellspannungswert
IVTHPI des P-Kanal-MOS-Transistors Q3 kleiner ist als die Spannung am
Verbindungspunkt N4. Das bedeutet, daß am Verbindungspunkt N6 die Spannung 1/2
Vcc-1/2 IVTHPI und am Verbindungspunkt N4 die Spannung 1/2 Vcc+1/2 IVTHPI entsteht.
Die Spannung 1/2 Vcc+1/2 VTHN wird an die Gate-Elektrode des N-Kanal-MOS-Transistors
Q5 der Ausgangsstufe 7 gelegt. Wenn die Spannung am Verbindungspunkt
N7, d. h. die Source-Spannung des N-Kanal-MOS-Transistors T5 kleiner als eine
Spannung wird, die um die Schwellspannung VTHN kleiner ist als die Gate-Spannung
des Transistors Q5, d. h. also 1/2 Vcc-1/2 VTHN, dann wird der Transistor Q5, der im
Pentodenbereich arbeitet, eingeschaltet und bewirkt, daß die Spannung am Verbindungspunkt
N7 zu 1/2 Vcc-1/2 VTHN wird. Andererseits wird an die Gate-Elektrode
des P-Kanal-MOS-Transistors Q6 die Spannung 1/2 Vcc-1/2 IVTHPI angelegt. Wenn
die Spannung am Verbindungspunkt N7, d. h. die Drain-Spannung des P-Kanal-MOS-Transistors
Q6 kleiner als eine Spannung wird, die um die Schwellspannung VITHPI
kleiner als die Gate-Spannung des Transistors Q6 ist, also 1/2 Vcc+1/2 IVTHPI ist,
wird der im Pentodenbereich arbeitende Transistor Q6 eingeschaltet und bewirkt
damit, daß die Spannung am Verbindungspunkt N7 zu 1/2 Vcc+1/2 IVTHPI wird. Das
bedeutet, daß V0 den Wert (1/2 Vcc-1/2 VTHN)V0 (1/2 Vcc+1/2 IVTHPI) annimmt.
Das bedeutet aber weiterhin, daß dann, wenn die Ausgangsspannung V0 einen
erreicht, der zwischen 1/2 Vcc-1/2 VTHN und 1/2 Vcc+1/2 IVTHPI liegt, die Transistoren
Q5 und Q6 vollständig gesperrt werden, und der Stromfluß von Vcc nach Erde in
der Ausgangsstufe 7 der Versorgungsspannungsquelle zu Null wird. Der Stromfluß
von Vcc nach Erde in den Bezugsspannungsquellen 3 und 6 kann durch Erhöhung
der Widerstandswerte von R1, R2, R4 und R5 sehr klein gemacht werden, womit eine
interne Versorgungsspannungsquelle mit geringer Verlustleistung realisiert ist.
Wenn die Ausgangsspannung VO kleiner als 1/2 Vcc-1/2 VTHN wird, nimmt die
Gate-Source-Spannung des Transistors Q5 einen hohen Wert an und dieser
Transistor wird eingeschaltet, und liefert einen Strom, so daß die Ausgangsspannung
VO wieder auf den Wert 1/2-1/2 VTHN zurückkehrt. In der Zwischenzeit ist die Drain-Gate-Spannung
des P-Kanal-MOS-Transistors Q6 abgesenkt und diese Transistor gesperrt,
womit der Strom von Vcc nach Erde durch die beiden Transistoren Q5 und Q6
zu Null wird.
Wenn dagegen die Ausgangsspannung VO größer als 1/2 Vcc+1/2 IVTHPI wird, nimmt
die Drain-Gate-Spannung des Transistors Q6 einen hohen Wert an, und dieser Transistor
wird eingeschaltet und stellt eine Verbindung zur Erde her, so daß die Ausgangsspannung
VO auf den Wert 1/2 Vcc+1/2 IVTHPI zurückkehrt. Zwischenzeitlich
wird die Drain-Gate-Spannung des N-Kanal-MOS-Transistors Q5 niedrig, dieser
Transistor wird gesperrt und der Stromfluß von Vcc nach Erde durch die beiden
Transistoren Q5 und Q6 wird zu Null.
Wie obenstehend beschrieben, wird, wenn der Wert der Ausgangsspannung VO um
mehr als 1/2 IVTHPI in Richtung des hohen Spannungswertes und um mehr als 1/2
VTHN in Richtung des niedrigen Spannungswertes der Spannung 1/2 Vcc abweicht,
einer der beiden Transistoren Q5 oder Q6 unverzüglich leitend gemacht, wodurch
bewirkt wird, daß die Ausgangsspannung VO auf einen Wert zwischen 1/2 Vcc-1/2
VTHN und 1/2 Vcc+1/2 IVTHPI zurückkehrt, so daß eine ausreichend geringe Impedanz
erzielt ist.
Es sei erwähnt, daß die Schaltung gemäß Fig. 1 einen nachstehend beschriebenen
Nachteil aufweist.
Dieser liegt darin, daß obwohl der Schaltkreis so arbeitet, daß die Spannung am Verbindungspunkt
N1 zu 1/2 Vcc+VTHN, die Spannung am Verbindungspunkt N6 zu 1/2
Vcc-IVTHPI und die Source-Spannung des Transistors Q5, die vom Ausgangssignal
der ersten Bezugsspannungsquelle 3 gesteuert wird und die Drain-Spannung des
Transistors Q6, die durch das Ausgangssignal der zweiten Bezugsspannungsquelle 6
gesteuert wird, beide zu 1/2 Vcc werden, es tatsächlich unmöglich ist, jedem der
Widerstände R1 bis R4 einen unendlichen Widerstandswert zu geben und daß die
Spannungen an den Verbindungspunkten N1 und N6 einen Wert annehmen, der
etwas größer als 1/2 Vcc+VTHN bzw. kleiner als 1/2 Vcc-IVTHPI ist, so daß die
Transistoren Q5 und Q6 geringfügig leitend sind. Als Folge hiervon fließt durch diese
Transistoren ein Leckstrom von Vcc nach Erde und dies macht es unmöglich, diese
Transistoren im Interesse der Erzielung einer niedrigen Ausgangsimpedanz
flächenmäßig stark zu vergrößern.
Beim dritten Ausführungsbeispiel der Erfindung ist auch dieser Nachteil beseitigt. Das
bedeutet, daß selbst, wenn die Spannungen an den Verbindungspunkten N1 und N6
von den Spannungswerten 1/2 Vcc+1/2 VTHN bzw. 1/2 Vcc-1/2 IVTHPI abweichen,
lediglich die oberen und unteren Grenzen der Ausgangsspannung VO verändert werden,
da als Schwankungsbereich dieser Ausgangsspannung ein Wert von 1/2 VTHN+1/2 VIVTHPI
gegeben ist und jeder der beiden Transistoren Q5 und Q6 mit Sicherheit
gesperrt gehalten wird, wodurch ein Leckstrom verhindert ist. Hiermit ist es möglich,
die Flächengrößen der Transistoren Q5 und Q6 ohne Begrenzung zu erhöhen und
eine Verringerung der Verlustleistung der Ausgangsimpedanz in vollem Umfang zu
erzielen.
Die Fig. 4 zeigt ein viertes Ausführungsbeispiel der Erfindung. Die Transistoren Q1,
Q3, Q5 und Q6 sind dieselben wie die in Fig. 3 gezeigten. Vier MOS-Transistoren Q7
bis Q10 werden als Widerstände eingesetzt und die Transistoren Q7 und Q8 sind N-Kanal-MOS-Transistoren, die den Widerständen 1 und 2 gemäß Fig. 1 entsprechen,
wogegen die Transistoren Q9 und Q10 P-Kanal-MOS-Transistoren sind, die den
Widerständen 4 bzw. 5 in Fig. 1 entsprechen.
Die Betriebsweise der Schaltung nach Fig. 4 ist dieselbe wie diejenige der Schaltung
nach Fig. 3. Wenn die Transistoren Q7 und Q8 sowie Q9 und Q10 jeweils dieselbe
Charakteristik haben, nimmt die Ausgangsspannung VO einen Wert zwischen 1/2 Vcc-1/2
VTHN und 1/2 Vcc+1/2 IVTHPI, ähnlich wie bei der Schaltung gemäß Fig. 3 an.
Die Fig. 5 zeigt ein fünftes Ausführungsbeispiel der vorliegenden Erfindung. Dies
unterscheidet sich vom dritten Ausführungsbeispiel gemäß Fig. 3 lediglich dadurch,
daß ein N-Kanal-MOS-Transistor Q11, der dieselbe Charakteristik wie der Transistor
Q1 hat, zwischen den Transistor Q1 und den Widerstand 2 eingefügt ist. Die Gate- und
Drain-Elektrode des Transistors Q11 ist an den Verbindungspunkt N2 angeschlossen,
seine Source-Elektrode liegt am einen Anschluß des Widerstandes 2.
Bei einer derartigen Zusammenschaltung wird die Spannung des Verbindungspunktes
N2 zu 1/2 Vcc und die Spannung des Verbindungspunktes N1 zu 1/2 Vcc+VTHN. Das
bedeutet, daß die untere Grenze der Ausgangsspannung V3 zu 1/2 Vcc wird. Das
wiederum bedeutet, daß dann, wenn die Ausgangsspannung V3 der internen Versorgungsspannungsquelle
aus dem Bereich 1/2 VccV3(1/2 Vcc+1/2 VTHPI) herausfällt,
einer der Transistoren Q5 und Q6 eingeschaltet wird und dabei die Ausgangsspannung
V3 auf einen Wert zwischen 1/2 Vcc und 1/2 Vcc+1/2 IVTHPI bringt. Bei
dieser Schaltung ist es möglich, die Ausgangsspannung mit größerer Genauigkeit zu
steuern als beim dritten Ausführungsbeispiel. Er kann dann eingesetzt werden, wenn
sichergestellt sein soll, daß die Ausgangsspannung nicht kleiner als 1/2 Vcc wird.
Die Fig. 6 zeigt ein sechstes Ausführungsbeispiel der Erfindung. Es unterscheidet
sich vom dritten Ausführungsbeispiel gemäß Fig. 3 lediglich dadurch, daß ein P-Kanal-MOS-Transistor
Q12, der dieselbe Charakteristik wie der Transistor Q3 hat, zwischen
den Widerstand R4 und den Transistor Q3 eingefügt ist. Die Drain-Elektrode des Transistors
Q12 ist an dem Verbindungspunkt N4 angeschlossen, die Source-Elektrode
und Gate-Elektrode desselben sind mit der Drain-Elektrode des Transistors Q3 am
Verbindungspunkt N5 in der zweiten Bezugsspannungsquelle 6 verbunden.
Bei dieser Schaltung wird die Spannung am Verbindungspunkt N5 zu 1/2 Vcc und die
Spannung am Verbindungspunkt N6 wird zu 1/2 Vcc+IVTHPI. Das bedeutet, daß
dann, wenn die Ausgangsspannung V4 aus dem Bereich (1/2 Vcc-1/2 VTHN)V41/2
Vcc herausfällt, einer der Transistoren Q5 und Q6 leitend wird und dabei die
Ausgangsspannung V4 in den Bereich zwischen 1/2 Vcc-1/2 VTHN und 1/2 Vcc zurückbringt.
Auch bei dieser Schaltung ist es möglich, die Ausgangsspannung mit
größerer Genauigkeit zu steuern als beim dritten Ausführungsbeispiel. Diese Schaltung
kann dann eingesetzt werden, wenn sichergestellt sein soll, daß die Ausgangsspannung
nicht höher als 1/2 Vcc wird.
Bei den obenstehenden Ausführungsbeispielen galt R1=R2 und R4=R5 und waren
als Transistoren Q1 und Q11 sowie Q3 und Q2 Transistoren verwendet, die jeweils
dieselbe Charakteristik aufweisen. Es ist jedoch möglich, die Ausgangsspannung beliebig
durch Variation des Verhältnisses der Widerstände zu verändern.
Es können außerdem die Widerstände 1 und 2 durch N-Kanal-Transistoren und die
Widerstände 4 und 5 durch P-Kanal-MOS-Transistoren ersetzt werden, um denselben
Effekt zu erreichen.
Claims (10)
1. Interne Versorgungsspannungsquelle für einen integrierten
Halbleiterschaltkreis zur Erzeugung einer internen Versorgungsspannung,
die kleiner ist als der Absolutwert einer Versorgungsspannung
von einer externen Stromversorgungsquelle, mit zwei je einen ersten
und zweiten MOS-Transistor umfassenden Bezugsspannungsquellen,
die von der externen Versorgungsspannung beaufschlagt werden und
jeweils eine Bezugsspannung abgeben, deren Niveau um den in einem
vom Schwellwert eines solchen MOS-Transistors abhängigen Ausmaß
in bezug auf die abzugebende interne Versorgungsspannung verschoben
sind, sowie mit einer internen Versorgungsspannungsendstufe,
bestehend aus der Reihenschaltung zweier MOS-Transistoren,
die ebenfalls von der Versorgungsspannung beaufschlagt wird, wobei
die Transistoren durch die Ausgangsspannungen der ersten bzw.
zweiten Bezugsspannungsquelle gesteuert werden und wobei die abzugebende
interne Versorgungsspannung am Verbindungspunkt
der beiden MOS-Transistoren abgenommen wird,
dadurch gekennzeichnet, daß die erste Bezugsspannungsquelle (3)
aus einem ersten und zweiten Widerstandselement (1, 2) und wenigstens
einem N-Kanal-MOS-Transistor (Q1, Q2; Q1) besteht, die zwischen
der externen Versorgungsspannung und Masse in Reihe geschaltet
sind und eine Bezugsspannung abgibt, deren Niveau in der einen
Richtung in bezug auf die abzugebende interne Versorgungsspannung
verschoben ist, daß die zweite Bezugsspannungsquelle (6) aus
einem dritten und einem vierten Widerstandselement (4, 5) und wenigstens
einem P-Kanal-MOS-Transistor (Q3, Q4) besteht, die zwischen der externen
Versorgungsspannung und Masse in Reihe geschaltet sind, und
eine Bezugsspannung abgibt, deren Niveau in der anderen Richtung
in bezug auf die abzugebende interne Versorgungsspannung verschoben
ist, und daß die interne Versorgungsspannungsendstufe (7) aus
der Reihenschaltung eines N-Kanal-Transistors und eines P-Kanal-Transistors
(Q5, Q6) besteht, die zwischen der externen Versorgungsspannung
und Masse liegt.
2. Interne Versorgungsspannungsquelle nach Anspruch 1,
dadurch gekennzeichnet, daß die Bezugsspannungsquellen (3, 6) jeweils
2N-Kanal-MOS-Transistoren (Q1, Q2) bzw. 2-P-Kanal-MOS-Transistoren
(Q3, Q4) umfassen und daß das Niveau der von ihnen abgegebenen
Schwellwerte jeweils um den Schwellwert der genannten
Transistoren in bezug auf die abzugebende Versorgungsspannung
verschoben ist.
3. Interne Versorgungsspannungsquelle nach Anspruch 1 oder 2,
dadurch gekennzeichnet, daß die ersten, zweiten, dritten und vierten
Widerstandselemente (1, 2; 4, 5) Widerstände sind.
4. Interne Versorgungsspannungsquelle nach Anspruch 1 oder 2,
dadurch gekennzeichnet, daß die ersten und zweiten Widerstandselemente
(1,2) N-Kanal-MOS-Transistoren (Q7, Q8) sind, deren Gate-Elektrode
und Drain-Elektrode miteinander verbunden sind, und daß
die dritten und vierten Widerstandselemente (4,5) P-Kanal-MOS-Transistoren
(Q9, Q10) sind, deren Gate- und Source-Elektrode miteinander
verbunden sind.
5. Interne Versorgungsspannungsquelle nach Anspruch 1,
dadurch gekennzeichnet, daß die Bezugsspannungsquellen (3, 6) jeweils
einen N-Kanal-MOS-Transistor bzw. einen P-Kanal-MOS-Transistor
(Q1, Q3) umfassen, und daß das Niveau der von ihnen abgegebenen
Bezugsspannung um den Schwellwert der genannten Transistoren
in bezug auf entweder die obere oder die untere Grenze bzw. auf
entweder die untere oder die obere Grenze der abzugebenden internen
Versorgungsspannung verschoben ist.
6. Interne Versorgungsspannungsquelle nach Anspruch 5,
dadurch gekennzeichnet, daß die erste Bezugsspannung eine Spannung
ist, die in ihrem Niveau um die Hälfte der Schwellwertspannung
des N-Kanal-MOS-Transistors (Q1) in bezug auf die Spannung verschoben
ist, die durch Spannungsteilung der externen Versorgungsspannung
(Vcc) durch die ersten und zweiten Widerstandselemente
(1, 2) gewonnen wird, und daß die zweite Bezugsspannung eine Spannung
ist, die in ihrem Niveau um die Hälfte der Schwellwertspannung
des genannten P-Kanal-MOS-Transistors (Q3) gegenüber einer Spannung
verschoben ist, die durch Spannungsteilung der externen Versorgungsspannung
(Vcc) durch die dritten und vierten Widerstandselemente
(4, 5) gewonnen wird.
7. Interne Versorgungsspannungsquelle nach Anspruch 5,
dadurch gekennzeichnet, daß die erste Bezugsspannung eine Spannung
ist, die in ihrem Niveau um die Schwellwertspannung des genannten
N-Kanal-MOS-Transistors gegenüber einer Spannung verschoben
ist, die durch Spannungsteilung der externen Versorgungsspannung
(Vcc) durch die genannten ersten und zweiten Widerstandselemente
(1, 2) gewonnen wird, und daß die zweite Versorgungsspannung
eine Spannung ist, die in ihrem Niveau um die Hälfte
der Schwellwertspannung des genannten P-Kanal-MOS-Transistors
(Q3) gegenüber einer Spannung verschoben ist, die durch Spannungsteilung
der externen Versorgungsspannung (Vcc) durch die genannten
dritten und vierten Widerstandselemente (4, 5) gewonnen wird.
8. Interne Versorgungsspannungsquelle nach Anspruch 5,
dadurch gekennzeichnet, daß die erste Bezugsspannung eine Spannung
ist, die in ihrem Niveau um die Hälfte der Schwellwertspannung
des genannten N-Kanal-MOS-Transistors (Q1) gegenüber einer Spannung
verschoben ist, die durch Spannungsteilung der externen Versorgungsspannung
(Vcc) durch die ersten und zweiten Widerstandselemente
(1, 2) gewonnen wird, und daß die zweite Bezugsspannung
eine Spannung ist, die in ihrem Niveau um die Schwellwertspannung
des genannten P-Kanal-MOS-Transistors (Q3) gegenüber einer Spannung
verschoben ist, die durch Spannungsteilung der externen Versorgungsspannung
(Vcc) durch die genannten dritten und vierten Widerstandselemente
(4, 5) gewonnen wird.
9. Interne Versorgungsspannungsquelle nach Anspruch 5,
dadurch gekennzeichnet, daß die ersten bis vierten Widerstandselemente
(1, 2; 4, 5) Widerstände sind.
10. Interne Versorgungsspannungsquelle nach Anspruch 5,
dadurch gekennzeichnet, daß die ersten und zweiten Widerstandselemente
N-Kanal-MOS-Transistoren (Q7, Q8) sind, deren Gate- und
Drain-Elektroden miteinander verbunden sind, und daß die dritten
und vierten Widerstandselemente P-Kanal-MOS-Transistoren
(Q9, Q10) sind, deren Gate- und Source-Elektroden miteinander verbunden
sind.
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