DE3426306A1 - Mos-transistor und verfahren zu seiner herstellung - Google Patents

Mos-transistor und verfahren zu seiner herstellung

Info

Publication number
DE3426306A1
DE3426306A1 DE3426306A DE3426306A DE3426306A1 DE 3426306 A1 DE3426306 A1 DE 3426306A1 DE 3426306 A DE3426306 A DE 3426306A DE 3426306 A DE3426306 A DE 3426306A DE 3426306 A1 DE3426306 A1 DE 3426306A1
Authority
DE
Germany
Prior art keywords
gate electrode
mos transistor
forming
semiconductor substrate
transistor according
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE3426306A
Other languages
English (en)
Other versions
DE3426306C2 (de
Inventor
Kouji Eguchi
Tatsuo Okamoto
Saburou Itami Hyogo Oosaki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE3426306A1 publication Critical patent/DE3426306A1/de
Application granted granted Critical
Publication of DE3426306C2 publication Critical patent/DE3426306C2/de
Granted legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568Lateral single gate silicon transistors
    • H01L29/66613Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

MOS-Transistor und Verfahren zu seiner Herstellung
BESCHREIBUNG
Die vorliegende Erfindung betrifft einen MOS-Transistor und ein Verfahren zu seiner Herstellung. Insbesondere betrifft sie eine Struktur eines MOS-Transistorelementes in einer integrierten MOS-Schaltung und ein zugehöriges Herstellungsverfahren .
Fig. 1 zeigt als Querschnittsdarstellung Hauptschritte eines Herstellungsverfahrens für einen konventionellen MOS-Feldeffekttransistor (MOSFET) in einer integrierten MOS-Schaltung (MOSIC). Zuerst wird, wie in Fig. IA gezeigt ist, nachdem eine nichtgezeigte Elementtrennschicht selektiv auf einer Oberfläche eines Siliziumsubstrates 1 als Halbleitersubstrat gebildet ist, ein relativ dünner Gate-Oxidfilm 2 als Gate-isolierender Film durch einen thermischen Oxidationsprozeß oder ähnliches gebildet und eine Dotierungsschicht 3 zur Steuerung der Schwellenspannung eines MOSFET wird durch einen Ionenimplantationsprozeß oder ähnliches gebildet. Eine polykristalline Siliziumschicht 4 als Gate-Elektrodenmaterial wird auf dem Gate-Oxidfilm 2 gebildet und dann mit Fremdatomen wie beispielsweise Phosphor wie erwünscht dotiert, so daß der Widerstand erniedrigt wird.
Auf dieser polykristallinen Siliziumschicht 4 wird nur in er-
wünschten Bereichen eine Fotoresistschicht 5 gebildet. Anschließend wird unter Benutzung der Fotoresistschicht 5 als Maske, wie in Fig, IB gezeigt,! die polykristalline Siliziumschicht 4 selektiv geätzt und entfernt zur Bildung einer polykristallinen Silizium-Gate-Elektrode 41 und dann unter Benutzung dieser Gate-Elektrode 4' als Maske wird das Substrat 1 mit Fremdatomen dotiert durch Ionenimplantation, thermische Diffusion oder ähnliches und Ausheilen und Treiben, wobei eine Source-Schicht 6 und eine Drain-Schicht 7 gebildet werden."Wie in Fig. IB gezeigt ist, wird dann zum Zwecke des Schutzes der polykristallinen Silizium-Gate-Elektrode 41 ein Oxidfilm 8 auf deren Oberfläche gebildet. Wie in Fig. IC gezeigt ist, wird danach ein Oxidfilm 9, der Phosphor und ähnliches enthält, zur Glättung und Isolierung der .Oberfläche gebildet und dann werden Kontaktlöcher 10 und 11 in gewünschten Bereichen durch Fotolithografie- und Ätzprozesse gebildet. Wie in Fig. ID gezeigt ist, werden danach Aluminiumverdrahtungen 12 und 13 gebildet, die in Kontakt mit erforderlichen Bereichen (in diesem Beispiel die Gate-Elektrode 4' und die Drain-Schicht 7) durch die Kontaktlöcher 10 und 11 jeweils sind. Dann wird ein Passivierungsfilm 14 über der ganzen Oberfläche gebildet und damit ist die Herstellung eines MOSFET abgeschlossen.
Der Betrieb eines solchen MQSFET ist wohlbekannt und braucht deshalb hier nicht beschrieben zu werden.
Der oben beschriebene konventionelle MOSFET hat Vorteile"" insofern, als der Widerstand erniedrigt werden kann gemäß der Steigerung der Menge von diffundierten Fremdatomen zum Zeitpunkt des Bildens der Source-Schicht 6 und der Drain-Schicht 7, und daß gemäß der Steigerung der Wärmebehandlungstemperatur und der Wärmebehandlungszeit nach der Ionenimplantation die in
das Substrat eingebrachten Fremdatome mehr aktiviert werden und der Fremdatomkonzentrationsgradient des Source-Schicht 6 und der Drain-Schicht 7 in der Umgebung der pn-Grenzschichten zwischen den Source- und Drain-Schichten 6 und 7 und dem Substrat 1 flacher wird, wodurch es möglich wird, die dielektrische Stärke zwischen den Source- und Drain-Schichten 6 und 7 und dem Substrat 1 zu verbessern.
Andererseits hat das oben beschriebene konventionelle MOSFET jedoch die Nachteile, daß infolge der großen Menge von Fremdatomen, der hohen Temperatur bei der Wärmebehandlung und der langen Dauer der Wärmebehandlung eine Tiefe χ. von der Ober-
J fläche des Substrates 1 zu der Source-Schicht 6 und zu der Drain-Schicht 7 erhöht wird und insbesondere in dem Fall, bei dem die Kanallänge klein ist, die dielektrische Stärke zwischen den Source- und Drain-Bereichen erniedrigt wird. Außerdem hat das oben beschriebene konventionelle MOSFET Nachteile insofern, als, wenn die Gate-Elektrode 4' auf dem Substrat 1 gebildet wird, die obere Fläche des Substrates uneben wird und Überzüge auf den Bereichen mit Niveauunterschieden, wie beispielsweise bei den Aluminiumverdrahtungen 12 und 13 auf der oberen Oberfläche verschlechtert werden, was darin resultiert, daß die Verdrahtung leicht brechen kann.
In IEDM 1982, TECHNICAL DIGEST, Seite 806, "A CORRUGATED CAPACITOR CELL (ccc) FOR MEGABIT DYNAMIC MOS MEMORIES" von H. Sunami et. al. wurde beschrieben, daß eine Kapazität in dem Siliziumsubstrat gebildet werden kann.
Aufgabe der vorliegenden Erfindung ist es, einen MOS-Transistor und ein Verfahren zu seiner Herstellung zu schaffen, bei dem die dielektrische Stärke zwischen den Source- und Drain-Berei-
chen und zwischen den Source- und Drain-Bereichen und dem Substrat verbessert werden kann, die Oberfläche des Elementes eben gemacht wird und keine Gefahr des Brechens oder einer anderen Beschädigung der auf dem Substrat gebildeten Verdrahtung besteht. Diese Aufgabe wird gelöst durch einen erfindungsgemäßen MOS-Transistor, gekennzeichnet durch: ein Halbleitersubstrat mit einem in einer Hauptfläche gebildeten konkaven Bereich, einem wenigstens auf den inneren unteren und Seitenflächen des konkaven Bereiches gebildeten isolierenden Filmes, einer in dem konkaven Bereich gebildeten, mit dem isolierenden Film bedeckten Gate-Elektrode, und einem auf der Hauptfläche des Halbleitersubstrates jeweils gebildeten Source-Bereich und einem Drain-Bereich, die sich gegenüberliegen sollen, wobei der konkave Bereich dazwischen vorgesehen ist.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:
Fig. 1 als Querschnittsdarstellung Hauptfertigungsschritte eines konventionellen MOSFET;
Fig. 2 als Querschnittsdarstellung Hauptfertigungsschritte einer Ausführungsform der vorliegenden Erfindung, um ein besseres Verständnis ihrer Struktur zu ermöglichen;
Fig. 3 eine vergrößerte Querschnittsdarstellung mit nur der Umgebung einer Gate-Elektrode der oben erwähnten Ausfüh rung s fο rm;
und
Fig. 4 als Querschnittsdarstellung nur wesentliche Teile eines Herstellungsverfahrens einer weiteren erfindungsgemäßen Ausführungsform.
Fig. 2 zeigt als Querschnittsdarstellung Hauptfertigungsschritte einer erfindungsgemäßen Ausführungsform zum Zweck des Vermitteins eines besseren Verständnisses der Struktur der Ausführungsform. Zuerst wird, wie in Fig. 2A gezeigt ist, eine Fotoresistschicht 15 mit einer Öffnung zur Bildung eines Gate auf einer Hauptfläche eines Halbleitersubstrates 1 gebildet. Indem diese Fotoresistschicht 15 als Maske benutzt wird, wird anschließend geätzt, so daß ein konkaver Bereich 16 mit der notwendigen Tiefe in dem Halbleitersubstrat 1 gebildet wird. Danach wird eine Fremdatom-Dotierungsschicht 3 zum Steuern einer Schwellenspannung des MOSFET durch Ionenimplantation oder ähnliches gebildet. Dann wird, wie in Fig. 2B gezeigt ist, die Fotoresistschicht 15 entfernt und ein Gate-Oxidfilm 2 relativ dünner Dicke über der unteren Fläche und der inneren Wandfläche des konkaven Bereiches 16 genauso wie über der Hauptfläche des Substrates 1 gebildet. Über diesem Gate-Oxidfilm 2 mit dem konkaven Bereich 17 wird eine polykristalline Siliziumschicht 4 mit einer Dicke, die größer ist als die Tiefe des konkaven Bereiches 17, als Gate-Elektroden-Material durch chemische Dampfdeponierung (CVD = chemical vapor deposition) oder ähnliches gebildet, und Fremdatome wie beispielsweise Phosphor werden wie erwünscht durch thermische Diffusion oder ähnliches eingeführt zum Erniedrigen des Widerstandes. Danach wird eine konkave Delle in der Oberfläche mit einem glättenden Material 18 wie beispielsweise Polyimid, aufgesprühtes Glas oder ähnlichem gefüllt und eine Wärmebehandlung wird auf geeignete Weise durchgeführt, so daß die Oberfläche flach wird. Danach werden, wie in Fig. 2C gezeigt ist, in einem Zustand, bei dem die Ätzraten der polykristallinen Siliziumschicht 4 und des Glättungsmateriales 18 gleich sind, die polykristalline Siliziumschicht 4 und das Glättungsmaterial 18 geätzt und außer
_ 13 '- ' 3A26306
an dem konkaven Bereich 17 entfernt, so daß eine polykristalline Silizium-Gate-Elektrode 4' in dem konkaven Bereich 17 übrigbleibt. Dann wird, wie in Fig. 2D gezeigt ist, eine Fremdatom-Dotierung selektiv durch Ionenimplantation oder ähnliches angewandt und Ausheilen und Treiben der eingeführten Fremdatome wird durch eine Wärmebehandlung erreicht, so daß eine Source-Schicht 6 und eine Drain-Schicht 7 gebildet werden. Danach wird, wie in Fig. 2E gezeigt ist, ein Oxidfilm 19 einer relativ dünnen Dicke über der Gate-Elektrode 4' durch thermische Oxidation, ein CDV-Verfahren oder ähnliches gebildet, der als Isolierfilm zum Schutz der oberen Oberfläche der polykristallinen Silizium-Gate-Elektrode 4' dient, und auf diesen Oxidfilm 19 wird ein relativ dicker, Phosphor enthaltender Oxidfilm 9 durch ein CVD-Verfahren oder ähnliches gebildet. Danach wird, wie in Fig. 2F gezeigt ist, eine Fotoresistschicht 20 auf der oberen Fläche deponiert und Öffnungen 21 und 22 werden in den für die Kontaktlöcher vorgesehenen Positionen gebildet. Unter Benutzung dieser Fotoresistschicht 20 als Maske wird geätzt, so daß Kontaktlöcher 10 und 11 gebildet werden, die durch die Oxidfilme 9 und 19 auf der Gate-Elektrode 4' und die Oxidfilme 9, 19 und 2 auf der Drain-Schicht 7 jeweils, wie in Fig. 2G gezeigt, hindurchgehen. Danach werden, auf gleiche Weise wie bei dem oben beschriebenen konventionellen MOSFET Aluminiumverdrahtungen 12 und 13 und ein Passivierungsfilm 14 gebildet und damit ist die Herstellung eines MOSFET nach dieser Ausführungsform abgeschlossen.
Bei der oben beschriebenen Ausführungsform wird die polykristalline Silizium-Gate-Elektrode 41 so gebildet, daß sie in dem konkaven Bereich in der Oberfläche des Substrates 1 begraben ist und demzufolge tritt eine Unebenheit der Oberfläche infol-' ge der Dicke der Gate-Elektrode 4', wie es oben im Zusammen-
hang mit dem konventionellen MOSFET beschrieben wurde, niemals auf und es gibt keinen Niveauunterschied unter den Aluminium-Verdrahtungen 12 und 13. Aus diesem Grunde kann vollständig verhindert werden, daß die Verdrahtungen brechen.
Fig. 3 ist eine Querschnittsdarstellung in vergrößertem Maßstab nur der Umgebung der Gate-Elektrode dieser Ausführungsform. Wenn die Ausführungsform die oben beschriebene Struktur hat, ist die Tiefe x. der Source-Schicht 6 und der Drain-Schicht 7 gleich einer Summe einer Tiefe x... von der oberen Oberfläche des Substrates 1 zu der unteren Fläche des konkaven Bereiches 16 und einer Tiefe x.? von der unteren Fläche des konkaven Bereiches 16 zu dem unteren Bereich. Die Tiefe x.? er diffundierten Schicht, die die dielektrische Stärke zwischen den Source- und Drain-Bereichen des MOSFET beeinflußt, kann verringert werden und demzufolge kann verhindert werden, daß die dielektrische Stärke zwischen den Source- und Drain-Bereichen verringert wird. Die Tiefe x. der Source-Schicht 6 und der Drain-Schicht 7 wird dargestellt durch eine Gleichung: x. = x... + χ. ρ. Sie kann größer gemacht werden als bei einer konventionellen Einrichtung und demzufolge hat sie Vorteile insofern, als es möglich ist, die Menge der Fremdatome, die Wärmebehandlungszeit und die Temperatur zum Zeitpunkt des Bildens der Source-Schicht 6 und der Drain-Schicht 7 zu steigern. Außerdem kann die Grenzschicht zwischen den Source- und Drain-Schichten 6 und 7 und dem Substrat 1 tief unter der oberen Fläche des Substrates 1 gebildet werden, der Fremdatomkonzentrationsgradient in der Umgebung der Grenzschicht kann flacher gemacht werden und infolgedessen kann die dieleketrische Stärke zwischen den Source- und Drain-Schichten 6 und 7 und dem Substrat 1 verbessert werden.
Bei der oben beschriebenen Ausführungsform sind die Gate-Elektrode 41 und die Source- und Drain-Schichten 6 und 7 nur durch den dünnen Gate-Oxidflim 2 in Kontakt und infolgedessen könnte die parasitäre Kapazität zwischen ihnen ansteigen, wodurch die Betriebsgeschwindigkeit des Elementes nachteilhaft beeinflußt würde. Fig. 4 ist eine Querschnittsdarstellung für ein Herstellungsverfahren einer anderen Ausführungsform der vorliegenden Erfindung, bei der eine Verbesserung bezüglich des oben beschriebenen Punktes durchgeführt wurde. Zuerst werden, wie in Fig. 4A gezeigt ist, ein konkaver Bereich 16 und eine Fremdatom-Dotierschicht 3 in dem Halbleitersubstrat 1 gebildet. Danach wird, wie in Fig. 4B gezeigt ist, ein Gate-Oxidfilm 2 und eine Oxidschicht 23 als isolierende Schicht über der Fläche einschließlich des konkaven Bereiches 17 durch ein CVD-Verfahren oder ähnliches gebildet. Danach wird, wie in Fig. 4C gezeigt ist, anisotrop geätzt in der vertikalen Richtung so daß ein Oxidfilm 23a als isolierender Film in einem Seitenwandbereich des konkaven Bereiches 17 übrigbleibt. Danach wird, auf gleiche Weise wie in den Schritten der Fig. 2B und 2C, eine Gate-Elektrode 4' wie in Fig. 4D gezeigt ist, gebildet. So kann die parasitäre Kapazität zwischen der Gate-Elektrode 4' und den Source- und Drain-Schichten 6 und 7 verringert werden.
Als Material für die Gate-Elektrode kann, anstelle des oben beschriebenen polykristallinen Siliziums ein Metall mit hohem Schmelzpunkt, Silizid, oder ein Material, bestehend aus zwei Schichten aus Polysilizium und Silizid benutzt werden.
Wie oben im Detail beschrieben wurde, kann, da bei einem erfindungsgemäßen MOS-Transistor die Gate-Elektrode in dem im Substrat vorgesehenen konkaven Bereich gebildet ist, die dielektrische Stärke zwischen den Source- und Drain-Bereichen
und die dielektrische Stärke zwischen dem Substrat und den Source- und Drain-Bereichen erhöht werden, und es besteht keine Gefahr, daß die Verdrahtung bricht, da die Oberfläche flach gemacht ist.

Claims (19)

  1. PATENTANWALT DIPL.-PHYS. LUTZ H. PRÜFER · D-8OOO MÜNCHEN 90
    FO 45-3101 P/M/hu
    Mitsubishi Denki Kabushiki Kaisha, Tokyo / Japan
    MOS-Transistor und Verfahren zu seiner Herstellung
    PATENTANSPRÜCHE
    flj. MOS-Transistor,
    gekennzeichnet durch:
    ein Halbleitersubstrat (1) mit einem konkaven Bereich (16) auf einer Hauptfläche,
    einen auf wenigstens der inneren Bodenfläche und der Seitenfläche des konkaven Bereiches (16) gebildeten isolierenden Film (2),
    eine in dem konkaven Bereich (16) gebildete, mit dem isolierenden Film (2) überzogene Gate-Elektrode (41), und einen Source-Bereich (6) und einen Drain-Bereich (7), die auf.
    PATENTANWALT DIPL.-PHYS. LUTZ H.PRÜFER · D-8000 MÜNCHEN 8O · WILLROIDERSTR. 8 ■ TEL. (089)640640
    der Hauptfläche des Halbleitersubstrates (1) so gebildet sind, daß sie einander gegenüberliegen mit dem konkaven Bereich (16) dazwischen.
  2. 2. MOS-Transistor nach Anspruch 1,
    dadurch gekennzeichnet, daß
    die obere Oberfläche der Gate-Elektrode (41) nahezu auf gleicher Ebene ist mit der Hauptoberfläche des Halbleitersubstrates (D.
  3. 3. MOS-Transistor nach Anspruch 1,
    dadurch gekennzeichnet, daß ein Bereich des isolierenden Filmes (2) auf der inneren Seitenfläche des konkaven Bereiches (16) zwischen der Gate-Elektrode (41) und dem Source-Bereich (6) und ein Bereich des isolierenden Filmes (2) auf der inneren Seitenfläche des konkaven Bereiches (16) zwischen der Gate-Elektrode (41) und dem Drain-Bereich (7) relativ dicker sind als ein Bereich des isolierenden Filmes (2) auf der Bodenfläche des konkaven Bereiches (16).
  4. 4. MOS-Transistor nach Anspruch 3,
    dadurch gekennzeichnet, daß die relativ dicken Bereiche des isolierenden Filmes (12) durch anisotropes Ätzen gebildet sind.
  5. 5. MOS-Transistor nach Anspruch 1,
    gekennzeichnet durch eine Fremdatom-Dotierungsschicht (3), die in einem Bereich des Halbleitersubstrates (1) unter der Bodenfläche des konkaven Bereiches (16) gebildet ist.
  6. 6. MOS-Transistor nach Anspruch 1,
    gekennzeichnet durch
    eine Isolierschicht (9), die auf; der Hauptfläche des Halbleitersubstrates (1) einschließlich, der Oberfläche der Gate-Elektrode (41) gebildet ist, wobei die isolierende Schicht (9) ein Kontaktloch (10, 11) aufweist, und eine Verdrahtung (12, 13), hergestellt in Kontakt mit einem gewünschten Bereich der Gate-Elektrode (41) und den Source- und Drain-Bereichen (6, 7) durch das Kontaktloch (10,· 11).
  7. 7. MOS-Transistor nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß der MOS-Transistor ein Element einer integrierten MOS-Schaltung ist.
  8. 8. Verfahren zur Herstellung eines MOS-Transistors, gekennzeichnet durch die Schritte:
    Herstellen eines Halbleitersubstrates, Bilden eines konkaven Bereiches in einer Hauptoberfläche des Halbleitersubstrates, Bilden eines isolierenden Filmes wenigstens auf der inneren Bodenfläche und den Seitenflächen des konkaven Bereiches, Bilden einer mit dem isolierenden Film bedeckten Gate-Elektrode im konkaven Bereich, und
    Bilden eines Source-Bereiches und eines Drain-Bereiches einander gegenüber auf der Hauptfläche des Halbleitersubstrates mit dem konkaven Bereich dazwischen.
  9. 9. Verfahren zur Herstellung eines MOS-Transistors nach Anspruch 8, ·
    dadurch gekennzeichnet, daß
    die obere Fläche der Gate-Elektrode nahezu in einer Ebene liegt mit der Hauptfläche des Halbleitersubstrates.
  10. 10. Verfahren zur Herstellung eines MOS-Transistors nach einem
    -A-
    der Ansprüche 8 oder 9, wobei das Bilden des konkaven Bereiches gekennzeichnet ist durch die Schritte: Bilden eines Abdeckfilmes mit einer Öffnung auf der Hauptfläche des Halbleitersubstrates,
    Ätzen unter Benutzung des Abdeckfilmes als Maske zum Bilden eines konkaven Bereiches mit einer gewünschten Tiefe im Halbleitersubstrat, und
    Entfernen des Abdeckfilmes.
  11. 11. Verfahren zur Herstellung eines MOS-Transistors nach einem der Ansprüche 8 bis 10,
    dadurch gekennzeichnet, daß das Bilden des isolierenden Filmes den Schritt des Bildens eines relativ dünnen isolierenden Filmes über der inneren Bodenfläche und den inneren Seitenflächen des konkaven Bereiches genauso wie über der Hauptfläche des Halbleitersubstrates aufweist.
  12. 12. Verfahren zur Herstellung eines MOS-Transistors nach Anspruch 11, bei dem der Schritt des Bildens des isolierenden Filmes gekennzeichnet ist durch:
    Bilden einer isolierenden Schicht mit einer Dicke größer als die Tiefe des konkaven Bereiches auf dem relativ dünnen isolierenden Film, und
    anisotropes Ätzen der isolierenden Schicht, damit ein zusätzlicher isolierender Bereich auf der inneren Seitenfläche des konkaven Bereiches übrigbleibt.
  13. 13. Verfahren zur Herstellung eines MOS-Transistors nach Anspruch 11,
    dadurch gekennzeichnet, daß der Schritt des Bildens der Gate-Elektrode folgende Schritte aufweist:
    Bilden einer Gate-Elektroden-Materialschicht mit einer vorge-
    gebenen Dicke auf dem isolierenden Film, wobei die vorgegebene Dicke größer ist als die Tiefe des konkaven Bereiches, und Entfernen der Gate-Elektroden-Materialschicht außer in dem konkaven Bereich, so daß die Gate-Elektroden-Materialschicht nur in dem konkaven Bereich übrigbleibt, wobei die obere Fläche der übrigbleibenden Gate-Elektroden-Materialschicht nahezu auf einer Ebene ist mit der Hauptfläche des Halbleitersubstrates.
  14. 14. Verfahren zur Herstellung eines MOS-Transistors nach Anspruch 13,
    dadurch gekennzeichnet, daß der.Schritt des Entfernens der Gate-Elektroden-Materialschicht die Schritte aufweist: Ausfüllen eines konkaven Bereiches in der Gate-Elektroden-Materialschicht entsprechend dem konkaven Bereich mit einem geeigneten Glättungsmaterlal, so daß die Fläche eben gemacht wird, und
    Entfernen der Gate-Elektroden-Materialschicht und der Glättungsmaterialschicht außer in dem konkaven Bereich in einem Zustand, bei dem die Ätzrate des Elektrodenmateriales und die Ätzrate des Glättungsmateriales gleich sind.
  15. 15. Verfahren zur Herstellung eines MOS-Transistors nach Anspruch 13,
    dadurch gekennzeichnet, daß der Schritt des Bildens der Gate-Elektrode den Schritt des Einführens geeigneter Fremdatome in die Gate-Elektroden-Materialschicht nach Bildung der Gate-Elektroden-Materialschicht enthält.
  16. 16. Verfahren zur Herstellung eines MOS-Transistors nach Anspruch 8,
    dadurch gekennzeichnet, daß der Schritt des Bildens des Source-Bereiches und des Drain-Bereiches die Schritte aufweist: selektives Dotieren mit Fremdatomen der Hauptfläche des Halbleitersubstrates auf beiden Seiten bezüglich des konkaven Bereiches und
    Ausheilen und Treiben der dotierten Verunreinigung.
  17. 17. Verfahren zur Herstellung eines MOS-Transistors nach Anspkruch 8,
    gekennzeichnet durch die Schritte:
    Bilden einer isolierenden Schicht über der Hauptfläche des Halbleitersubstrates einschließlich der Fläche der Gate-Elektrode ,
    Bilden eines Kontaktloches in der isolierenden Schicht, und Bilden einer Verdrahtung in Kontakt mit einem gewünschten Bereich der Source- und Drain-Bereiche und der Gate-Elektrode durch das Kontaktloch.
  18. 18. Verfahren zur Herstellung eines MOS-Transistors nach Anspruch 17,
    dadurch gekennzeichnet, daß der Schritt des Bildens der isolierenden Schicht folgende Schritte aufweist:
    Bilden eines relativ dünnen Gate-isolierenden Filmes über der Hauptfläche des Halbleitersubstrates einschließlich der Fläche der Gate-Elektrode, und
    Bilden eines relativ dicken, Fremdatome enthaltenden, isolierenden Filmes auf dem Gate-isolierenden Film.
  19. 19. Verfahren zur Herstellung eines MOS-Transistors nach Anspruch 17,
    dadurch gekennzeichnet, daß der Schritt des Bildens der Kontakt-
    löcher folgende Schritte aufweist:
    Bilden einer Abdeckschicht auf der isolierenden Schicht, Bilden einer Öffnung in der Abdeckschicht, und Ätzen unter Benutzung der Abdeckschicht als Maske zur Bildung eines Kontaktloches.
DE3426306A 1983-09-26 1984-07-17 Mos-transistor und verfahren zu seiner herstellung Granted DE3426306A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58179647A JPS6070766A (ja) 1983-09-26 1983-09-26 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
DE3426306A1 true DE3426306A1 (de) 1985-04-11
DE3426306C2 DE3426306C2 (de) 1987-11-26

Family

ID=16069422

Family Applications (2)

Application Number Title Priority Date Filing Date
DE3448122A Expired - Fee Related DE3448122C2 (de) 1983-09-26 1984-07-17
DE3426306A Granted DE3426306A1 (de) 1983-09-26 1984-07-17 Mos-transistor und verfahren zu seiner herstellung

Family Applications Before (1)

Application Number Title Priority Date Filing Date
DE3448122A Expired - Fee Related DE3448122C2 (de) 1983-09-26 1984-07-17

Country Status (3)

Country Link
US (1) US4710790A (de)
JP (1) JPS6070766A (de)
DE (2) DE3448122C2 (de)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0299505A2 (de) * 1987-07-16 1989-01-18 Kabushiki Kaisha Toshiba Halbleiteranordnung und Verfahren zu ihrer Herstellung
EP0354858A1 (de) * 1988-08-11 1990-02-14 STMicroelectronics S.A. Hochintegrierte EPROM-Speicheranordnung mit einem grossen Kopplungsfaktor
EP0354860A1 (de) * 1988-08-11 1990-02-14 STMicroelectronics S.A. Hochintegrierte EPROM-Speicheranordnung mit einer quadratischen Gitterorganisation, einem verbesserten Kopplungsfaktor und einer Redundanzmöglichkeit
DE3932621A1 (de) * 1988-09-30 1990-04-05 Toshiba Kawasaki Kk Halbleitervorrichtung und verfahren zur herstellung derselben
US5016069A (en) * 1988-08-11 1991-05-14 Sgs-Thomson Microelectronics S.A. Large-scale EPROM memory

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4835584A (en) * 1986-11-27 1989-05-30 American Telephone And Telegraph Company, At&T Bell Laboratories Trench transistor
US5726463A (en) * 1992-08-07 1998-03-10 General Electric Company Silicon carbide MOSFET having self-aligned gate structure
US5929476A (en) 1996-06-21 1999-07-27 Prall; Kirk Semiconductor-on-insulator transistor and memory circuitry employing semiconductor-on-insulator transistors
US5763310A (en) * 1996-10-08 1998-06-09 Advanced Micro Devices, Inc. Integrated circuit employing simultaneously formed isolation and transistor trenches
US6100146A (en) * 1996-10-30 2000-08-08 Advanced Micro Devices, Inc. Method of forming trench transistor with insulative spacers
US6500744B2 (en) 1999-09-02 2002-12-31 Micron Technology, Inc. Methods of forming DRAM assemblies, transistor devices, and openings in substrates
US6826232B2 (en) 1999-12-20 2004-11-30 Koninklijke Philips Electronics N.V. Fine granular scalable video with embedded DCT coding of the enhancement layer
US6355944B1 (en) * 1999-12-21 2002-03-12 Philips Electronics North America Corporation Silicon carbide LMOSFET with gate reach-through protection
US6838722B2 (en) 2002-03-22 2005-01-04 Siliconix Incorporated Structures of and methods of fabricating trench-gated MIS devices
JP5344477B2 (ja) * 2009-08-28 2013-11-20 独立行政法人産業技術総合研究所 リセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ
US9425305B2 (en) 2009-10-20 2016-08-23 Vishay-Siliconix Structures of and methods of fabricating split gate MIS devices
CN102859699B (zh) 2010-03-02 2016-01-06 维西埃-硅化物公司 制造双栅极装置的结构和方法
KR101619580B1 (ko) 2011-05-18 2016-05-10 비쉐이-실리코닉스 반도체 장치
US11217541B2 (en) 2019-05-08 2022-01-04 Vishay-Siliconix, LLC Transistors with electrically active chip seal ring and methods of manufacture
US11218144B2 (en) 2019-09-12 2022-01-04 Vishay-Siliconix, LLC Semiconductor device with multiple independent gates

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5126477A (ja) * 1974-08-29 1976-03-04 Mitsubishi Electric Corp Zetsuengeetogatadenkaikokatoranjisuta
JPS51118383A (en) * 1975-04-10 1976-10-18 Matsushita Electric Ind Co Ltd Manufacturing process for mos type semiconductor unit
US4243997A (en) * 1976-03-25 1981-01-06 Tokyo Shibaura Electric Co., Ltd. Semiconductor device
US4252579A (en) * 1979-05-07 1981-02-24 International Business Machines Corporation Method for making single electrode U-MOSFET random access memory utilizing reactive ion etching and polycrystalline deposition

Non-Patent Citations (7)

* Cited by examiner, † Cited by third party
Title
GB-Z: Solid-State Eelctronics, Vol.20, 1977, S. 1003-1009, Vol. 17, 1974, S. 791-797 *
JP 56-126973 A. In: Patents Abstr. of Japan, Sect. E, Vol. 6 (1982), No. 6 (E-89) *
JP 56-126973 A. In: Patents Abstracts of Japan, Sect. E, Vol. 6, 1982, No. 6 (E-89)
JP 57-73974 A. In: Patents Abstr. of Japan, Sect. E, Vol. 6 (1982), No. 151 (E-124) *
JP-57-75462 A. In: Patents Abstr. of Japan, Sect. E., Vol. 6 (1982), No. 151 (E-124) *
US-Z.: IEEE Transactions on Electron Devices, Vol. ED-30, No. 6, Juni 1983, S. 681-686
US-Z: IEEE Transactions on Electron Devices, Vol. ED-30, 1983, S. 681-686 *

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0299505A2 (de) * 1987-07-16 1989-01-18 Kabushiki Kaisha Toshiba Halbleiteranordnung und Verfahren zu ihrer Herstellung
EP0299505A3 (en) * 1987-07-16 1990-01-24 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
US4952993A (en) * 1987-07-16 1990-08-28 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
EP0354858A1 (de) * 1988-08-11 1990-02-14 STMicroelectronics S.A. Hochintegrierte EPROM-Speicheranordnung mit einem grossen Kopplungsfaktor
EP0354860A1 (de) * 1988-08-11 1990-02-14 STMicroelectronics S.A. Hochintegrierte EPROM-Speicheranordnung mit einer quadratischen Gitterorganisation, einem verbesserten Kopplungsfaktor und einer Redundanzmöglichkeit
FR2635409A1 (fr) * 1988-08-11 1990-02-16 Sgs Thomson Microelectronics Memoire de type eprom a haute densite d'integration possedant un facteur de couplage eleve, et son procede de fabrication
FR2635411A1 (fr) * 1988-08-11 1990-02-16 Sgs Thomson Microelectronics Memoire de type eprom a haute densite d'integration avec une organisation en damier, un facteur de couplage ameliore et une possibilite de redondance
US5012446A (en) * 1988-08-11 1991-04-30 Sgs-Thomson Microelectronics S.A. Large-scale EPROM memory with a high coupling factor
US5016069A (en) * 1988-08-11 1991-05-14 Sgs-Thomson Microelectronics S.A. Large-scale EPROM memory
DE3932621A1 (de) * 1988-09-30 1990-04-05 Toshiba Kawasaki Kk Halbleitervorrichtung und verfahren zur herstellung derselben
US5371024A (en) * 1988-09-30 1994-12-06 Kabushiki Kaisha Toshiba Semiconductor device and process for manufacturing the same

Also Published As

Publication number Publication date
JPS6070766A (ja) 1985-04-22
US4710790A (en) 1987-12-01
DE3448122C2 (de) 1993-09-09
DE3426306C2 (de) 1987-11-26
JPH0586673B2 (de) 1993-12-13

Similar Documents

Publication Publication Date Title
DE3426306A1 (de) Mos-transistor und verfahren zu seiner herstellung
DE19527131B4 (de) Halbleitervorrichtung mit einer T-förmigen Gatestruktur und Verfahren zu deren Herstellung
DE3121224C2 (de) MOS-Transistor für hohe Betriebsspannungen
DE2933849C2 (de)
DE4242558C2 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE3437512C2 (de) Integrierte Halbleiterschaltung mit Isolationsbereichen und Verfahren zu ihrer Herstellung
DE4307546C2 (de) Halbleitervorrichtung und Herstellungsverfahren dafür
DE10124413A1 (de) Halbleiter-Vorrichtung und Verfahren zur Herstellung derselben
DE3334337A1 (de) Verfahren zur herstellung einer integrierten halbleitereinrichtung
DE3932621A1 (de) Halbleitervorrichtung und verfahren zur herstellung derselben
DE3222805A1 (de) Verfahren zur herstellung einer mos-schaltung in integrierter schaltungstechnik auf einem siliziumsubstrat
DE3106202A1 (de) Integrierte halbleiterschaltungsanordnung und verfahren zu ihrer herstellung
DE3834241A1 (de) Halbleitereinrichtung
DE3525396A1 (de) Vertical mosfet und verfahren zu seiner herstellung
DE69627975T2 (de) MOS-Transistor und Verfahren zu seiner Herstellung
DE4010618A1 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE2726003A1 (de) Verfahren zur herstellung von mis- bauelementen mit versetztem gate
DE2404184A1 (de) Mis-halbleitervorrichtung und verfahren zu deren herstellung
DE4101130C2 (de) MOS-Feldeffekttransistor und Verfahren zu dessen Herstellung
DE4210427C2 (de) Halbleitereinrichtung mit Dünnschichttransistor und Verfahren zur Herstellung derselben
DE3931127C2 (de) Verfahren zum Herstellen einer Halbleitereinrichtung
DE19524027A1 (de) Halbleitervorrichtung und zugeordnetes Herstellungsverfahren
DE4409875A1 (de) Verfahren zur Herstellung eines MOS Transistors unter Verwendung einer doppelt dotierten Schicht
DE3927176C2 (de)
DE3133548C2 (de)

Legal Events

Date Code Title Description
OM8 Search report available as to paragraph 43 lit. 1 sentence 1 patent law
8110 Request for examination paragraph 44
8172 Supplementary division/partition in:

Ref country code: DE

Ref document number: 3448122

Format of ref document f/p: P

Q171 Divided out to:

Ref country code: DE

Ref document number: 3448122

AH Division in

Ref country code: DE

Ref document number: 3448122

Format of ref document f/p: P

D2 Grant after examination
8364 No opposition during term of opposition
AH Division in

Ref country code: DE

Ref document number: 3448122

Format of ref document f/p: P

8320 Willingness to grant licences declared (paragraph 23)
8339 Ceased/non-payment of the annual fee