DE3318537C2 - - Google Patents

Description

Die vorliegende Erfindung betrifft Analog-Digital-Konverter mit den im Oberbegriff des Patentanspruchs 1 angegebenen Merkmalen. Insbesondere handelt es sich um Vergleicherschal­ tungen für Blitz-A/D-Konverter.

Bei einem solchen, aus der Zeitschrift "Electronic Design" vom 22. November 1980, Seiten 227 bis 231 bekannten Konverter wird ein Eingangssignal gleichzeitig mit einer größeren An­ zahl von Referenzpotentialen verglichen, die von einer leiter­ artig aufgebauten Schaltung geliefert werden. Ein Sechs-Bit- Konverter mit Überlauf erfordert 2⁶ oder 64 gleichzeitige Vergleiche, ein Acht-Bit-Konverter erfordert 256 Vergleiche. Um einen Blitz-A/D-Konverter mit einer vernünftigen, d. h. wirtschaftlich tragbaren Schaltung realisieren zu können, verwendet man im allgemeinen verhältnismäßig einfache Ver­ gleicherschaltungen.

So ist beispielsweise aus der US-PS 36 76 702 eine Schaltung bekannt, welche zumindest für Sechs-Bit-Konverter mit Erfolg Anwendung gefunden hat. Bei dieser Schaltung werden zuerst ein Referenzpotential und dann ein Signalpotential alternie­ rend an einen ersten Belag eines Summierkondensators angelegt. Der zweite Belag dieses Kondensators ist mit dem Eingang einer Inverter-Schaltung verbunden, die bei jedem Anlegen des Referenzpotentials selektiv auf ihren Auslösepunkt oder ihr Schwellenpotential vorgespannt wird. Man kann auf diese Weise sehr kleine Differenzen zwichen dem Eingangssignal und dem Referenzsignal genau bestimmen, d. h. daß ein Eingangssignal das nur ganz wenig größer (kleiner) als das Referenzsignal ist, den Inverter negativ positiv) umschalten läßt.

Die oben erwähnte bekannte Schaltungsanordnung arbeitet mit aus komplementären Feldeffekttransistoren (FET) bestehenden komplementären Torschaltungen, um dem Summierkondensator alternierend das Referenzpotnetial oder das Signalpotential zuzuführen. Komplementären Transmissionsgattern oder Tor­ schaltungen sagt man nach, daß sie dazu neigen, die Größe der Schaltimpulspotentiale zu verringern, die auf den Sum­ mierkondensator über Streu- oder andere unvermeidbare Kapa­ zitäten gekoppelt werden, welche den Schalttransistoren oder Torschaltungen anhaften. Die komplementären Torschaltungen enthalten jeweils einen FET vom N-Typ (N-FET) und einen FET vom P-Typ (P-FET), die parallelgeschaltet sind und deren jeweilige Steuerelektroden gleichzeitig mit komplementären Signalen gleicher Amplitude angesteuert werden. Bei gleich­ artigen Verhältnissen werden etwaige Schaltimpulssignale, die über den einen Transistor auf die Signalschaltung gekoppelt werden, durch die auf dem anderen Transistor beruhende Kopp­ lung kompensiert oder ausgeschaltet.

Messungen an Blitz-A/D-Konvertern dieses Typs lassen jedoch vermuten, daß sich die Schaltimpulssignale nicht vollständig aufheben, da die Gate-Drain-Kapazitäten zwischen den selbst­ kompensierenden Transistoren nicht gleich sind. Ein Folge dieser unvollkommenen Kompensation besteht darin, daß Schalt­ spitzen auf die Eingangssignalleitung gekoppelt werden. Dies kann das Eingangssignal beeinträchtigen und dadurch wiederum entweder die Empfindlichkeit oder die Arbeitsgeschwindigkeit des Konverters beeinflussen. Man kann diesen Effekt durch Einschalten eines Trennverstärkers niedriger Impedanz in Reihe mit der Signaleingangsleitung und vor dem Vergleicher begegnen. Ein solcher Verstärker benötigt jedoch verhältnis­ mäßig viel Siliziumfläche in einer integrierten MOS-Schaltung.

Ein zweiter Faktor, der die Empfindlichkeit eines Blitz-A/D- Konverters begrenzt, hat seine Ursache in der Strombelastung der Referenzleiter oder des Referenzspannungsteilers. Es sei angenommen, das Eingangssignal sei niedrig: Ein solches Signal entlädt während des Vergleichszyklus im wesentlichen alle Summierkondensatoren. Die anschließende Aufladung der Summierkondensatoren während des nächsten Systemzyklus be­ lastet dann die Referenzleiter entsprechend, wodurch Nicht­ linearitäten eingeführt und die Zykluszeit des Konverters erheblich reduziert wird, oder bei fester Zykluszeit, die Empfindlichkeit des Konverters verringert wird.

Eingangssignale, die in der Nähe der Grenzen des Eingangs­ signal-Betriebsbereiches oder Nennbereiches liegen, müssen praktisch alle Summierkondensatoren aufladen oder entladen. Dies stellt relativ hohe Anforderungen an die Strombelast­ barkeit der Eingangssignalquelle und neigt dazu, viele Ein­ gangssignalschaltungen erheblich zu belasten. Diese Belastung beeinträchtigt ebenfalls die Arbeits- oder Konversionszeit des Systems oder macht zumindest einen Kompromiß hinsichtlich der erreichbaren Arbeitsgeschwindigkeit und -genauigkeit nötig.

Mit der vorliegenden Erfindung sollen diese Nachteile ver­ mieden werden und ihr liegt daher die Aufgabe zugrunde, einen Analog-Digital-Konverter der eingangs genannten Art so weiter­ zubilden, daß die Belastung der Referenzspannungsquelle ver­ ringert und eine bessere Isolation gegen Schaltspannungen erreicht wird.

Diese Aufgabe wird bei einem Analog-Digital-Konverter der eingangs genannten Art durch die kennzeichnenden Merkmale des Anspruchs 1 gelöst.

Weiterbildungen und vorteilhafte Ausgestaltungen des erfindungsgemäßen A/D-Konverters sind Gegenstand von Unteransprüchen.

Ein Konverter gemäß einer Ausführungsform der Erfindung enthält also eine Mehrzahl von Vergleichsschaltungen mit jeweils einer Eingangsklemme; eine Mehrzahl von Kondensatoren, die jeweils zwischen die Eingangsklemme des Konverters und die Eingangsklemme eines zugehörigen Vergleichers geschaltet sind; eine Mehrzahl von inkre­ mentell oder schrittweise ansteigenden Referenzspannungen; und Sätze von Schaltvorrichtungen. Die Sätze von Schalt­ vorrichtungen verbinden alternierend die betreffende Referenzspannung oder das Eingangssignal mit dem zuge­ hörigen Kondensator. Um die Belastung der Referenzpoteniale zu verringern, ist zwischen die Eingangsklemme und die Schaltvorrichtungen eine Anordnung gekoppelt, die die maximale Auswanderung des Potentials der Konden­ satoren begrenzt.

Die beschriebene Ausführungsform vermeidet die oben erwähnten Nachteile durch Begrenzung des Betrages der Ladung, die auf jeden vorgegebenen Summierkondensator über die Eingangssignalschiene verlagert werden kann und durch Trennung jedes Signaleingangsschalters von der Signaleingangsschiene durch entsprechende Reihen­ impedanzen. Zwischen jeden Signaleingangsschalter und die Signaleingangsschiene ist ein Feldeffekttransistor (FET) geschaltet. Die Gate-Elektroden der FET's sind mit Gleichpotentialen vorgespannt, die entsprechend der jeweiligen Position der FET's längs der Referenz­ spannungs- oder Widerstandsleiter zugeschnitten sind. Die FET's werden gezwungen, für gewisse Bereiche des Eingangssignals in Sourcefolgerbetrieb zu arbeiten, so daß die verschiedenen Summierkondensatoren sich nicht auf ein Potential aufladen oder entladen können, das das Gate-Gleichpotential des betreffenden FET's abzüglich des Schwellenwertpotentials des Transistors überschreitet, so daß also die Belastung der Wider­ standsleiter verringert wird. Die Drain-Source-Impe­ danz der jeweiligen FET's schirmen die Signaleingangs­ schiene gegen einen die Signaleingangsschalter be­ gleitenden Taktdurchgriff ab.

Im folgenden werden Ausführungsbeispiele der Erfindung unter Bezugnahme auf die Zeichnung näher erläutert. Es zeigt

Fig. 1 ein Blockschaltbild eines Sechs-Bit-Blitz-A/D-Konverters;

Fig. 2 ein Schaltbild einer mit Feldeffekttransistoren aufgebauten Vergleicherschaltung für einen Blitz-A/D-Konverter;

Fig. 3 ein teilweise in Blockform gehaltenes Schalt­ bild einer Vergleicher-Torschaltungsanordnung, welche sperrende oder trennende FET's enthält, die in Reihe mit den Signaleingangstorschal­ tungen geschaltet sind, um das Ausmaß der Änderung der Kondensatorladung zu begrenzen und

Fig. 4 ein Schaltbild einer Schaltungsanordnung zum Er­ zeugen von Gleichpotentialen für die Vorspannung der in Reihe geschalteten FET's der Schaltungs­ anordnung gemäß Fig. 3.

In Fig. 1 ist ein typischer Parallel- oder Blitz- Analog-Digital-Konverter (A/D-Konverter) darge­ stellt, der ein binäres Ausgangssignal aus sechs parallelen Bits AΦ bis A5 zu liefern vermag. Durch das Sechs-Bit-Ausgangssignal wird der Betriebs- oder Nenn­ bereich in 64 oder 2⁶ ansteigende Werte unterteilt. Hierzu wird eine bekannte Spannung von einer Zener­ spannungs-Referenzschaltung 10 an einen linearen Wider­ stand 20 gelegt, von dem Potentiale an 64 gleich großen Intervallen abgegriffen wird. An den Abgriffen 1 bis 64 stehen also inkrementell oder stufenweise größere Referenzspannungen zur Verfügung. Die Eingangssignal­ spannung wird mit jeder der 64 abgegriffenen Referenzspannungen durch 64 Vergleicher 15 verglichen, die parallel arbeiten. Am Ausgang aller Vergleicher, die mit Referenzspannungsabgriffen verbunden sind, an denen eine Spannung kleineren Wertes als die Eingangsspannung liegt, wird einen ersten Zustand (z. B. "hoch") annehmen, während der Ausgang der übrigen Vergleicher einen zweiten Zustand (z. B. "niedrig") annimmt.

Die Vergleicher 15 werden getaktet, so daß sie das Eingangssignal in vorgegebenen Intervallen vergleichen. Am Ende jeder Takt- oder Abgreifperiode werden die Ausgangszustände der Vergleicher in 64 entsprechenden parallelen Signalspeicherschaltungen 16 gespeichert.

Die gespeicherten Ausgangssignale werden 63 parallelen UND-Gliedern 17, die jeweils drei Eingänge aufweisen, zugeführt. Die UND-Glieder prüfen jeweils eine Dreier­ gruppe aufeinanderfolgender ansteigender Vergleicher­ zustände. Der jeweils mit dem obersten Vergleicher­ signalspeicher verbundene Eingang jedes UND-Gliedes ist negiert. Die jeweiligen UND-Glieder liefern ein Ausgangssignal eines vorgegebenen Wertes (z. B. "hoch" oder "niedrig") nur dann, wenn zwei benachbarte Speicher, die mit dem betreffenden UND-Glied verbunden sind, das Signal "hoch" speichern und der nächsthöhere Speicher das Signal "niedrig" speichert. Bei einer solchen Anordnung liefert nur eines der 63 UND- Glieder ein Ausgangssignal des vorgegebenen Wertes für eine vorgegebene Eingangssignalprobe.

Beispielsweise wird das UND-Glied 17A das Ausgangs­ signal "hoch" nur dann liefern, wenn sich der Speicher 16A im zweiten Ausgangszustand (z. B. "niedrig") und die Speicher 16B und 16C beide in ihrem ersten Ausgangszustand (z. B. "hoch") befinden.

In diesem Falle erhält der durch einen Kreis bezeich­ nete invertierende Eingang des UND-Gliedes 17A das Signal "Niedrig", während die nichtinvertierenden Eingänge Signale des Wertes "Hoch" erhalten. Nur unter diesen Umständen wird das Ausgangssignal des UND-Gliedes 17A den Wert "Hoch" haben.

Die Ausgangsklemmen der UND-Glieder 17 sind einem program­ mierbaren Schaltwerk oder PLA 18 zugeführt, welches ein paralleles binäres Ausgangssignal aus sechs Bits AΦ bis A5 erzeugt, welches dem speziellen UND-Glied zu­ geordnet ist, das gerade ein Ausgangssignal des vorge­ gebenen Wertes liefert.

In Fig. 2 ist generell eine bevorzugte Ausführungsform einer Vergleicherschaltung für den A/D-Konverter darge­ stellt. Ein Teil des Referenzspannungsteilerwiderstandes oder Referenzleiter 20 (Fig. 1) ist durch einen Wider­ stand 30 dargestellt. An einem Abgriff 31 steht ein spezielles der vierundsechzig Referenzpotentiale zur Ver­ fügung.

Der Vergleicher enthält einen komplementär symmetrischen oder CMOS-Inverter 45, der einen Transistor 40 vom P-Halbleitertyp und einem Transistor 42 vom N-Halbleiter­ typ, die in Reihe zwischen ein positives Potential V_DD und Masse geschaltet sind. Der Inverter 45 hat eine Ein­ gangsklemme 39 und eine Ausgangsklemme 41. Die Ausgangs­ klemme 41 des Inverters kann mit der Eingangsklemme 39 selektiv durch einen Komplementärtransistorschalter 47 verbunden werden, der einen Transistor 43 vom P-Typ und einen Transistor 44 vom N-Typ enthält, die durch Steuersignale bzw. Φ steuerbar sind. Dies bewirkt eine Selbstvorspannung des Inverters in die Mitte seines Arbeitsbereiches oder auf seinen Schaltpunkt. Das Vorspannungspotential wird im Summierkondensator 38 gespeichert.

Während der Zeitspanne, in der das Ausgangspotential des Inverters 45 einer Klemme 41 auf die Eingangs­ klemme 39 und den Kondensator 38 rückgekoppelt wird, verbindet ein zweiter komplementärer Transistorschalter 48, der einen Transistor 34 vom P-Typ und einen Transistor 35 vom N-Typ enthält, die durch die Steuer­ signale bzw. Φ gesteuert werden, selektiv das Refe­ renzpotential am Punkt 31 mit einem Schaltungspunkt 32, der sich auf der anderen Seite des Summierkondensators 38 befindet. Die Schalter 47 und 48 schalten dann ab, wobei der Inverter 45 auf seinen Schaltpunkt vorgespannt bleibt und das Referenzpotential am Schaltungspunkt 32 gespeichert ist. Unmittelbar anschließend verbindet ein dritter, komplementärer Transistorschalter 49, der einen Transistor 36 vom P-Typ sowie einen Transistor 37 vom N-Typ enthält, die durch Steuersignale bzw. Φ′ bzw. gesteuert sind, das Eingangssignal einer Klemme 33 mit dem Schaltungspunkt 32. Wenn das Eingangssignal größer oder kleiner als das Referenzpotential ist, wird die Potentialdifferenz über den Summierkondensator 38 auf den Eingangsanschluß 39 des Inverters gekoppelt. Der Verstärkungsgrad des Inverters ist so hoch, daß die kleinste Abweichung vom Selbstvorspannungspotential bewirkt, daß das Ausgangssignal entweder auf einen hohen Wert (Vin kleiner als Vref) oder einen niedrigen Wert (Vin größer als Vref) schaltet. Der Zustand des Ausgangssignals wird dem Eingang eines Signalspeichers 16 zugeführt, der den Ausgangszustand als Reaktion darauf, daß das Steuersignal niedrig wird, speichert.

Die obige Beschreibung der Schaltung und deren Funktion stellt einen vollständigen Signalabgreifzyklus der Ver­ gleicherschaltung dar. Der Inverter spannt sich während jedes Zyklus selbst vor, wodurch Probleme hinsicht­ licht der Stabilität infolge von Parameteränderungen weitgehend ausgeschaltet werden. Die Steuersignale Φ und sind komplementäre Signale. Die Steuersignale Φ′ und sind im allgemeinen komplementäre Signale, die in Dauer und Phase den Signalen Φ bzw. im wesentlichen gleichen. Die Dauer dieser Signale ist typischerweise so bemessen, daß die Schalter 47 und 48 öffnen können, bevor der Schalter 49 schließt, die Einrichtung ist je­ doch selbst dann funktionsfähig, wenn sich die Impulse etwas überlappen.

Gemäß der vorliegenden Erfindung wird die Schalteran­ ordnung durch Hinzufügen eines weiteren Feldeffekt­ transistors (FET) weitergebildet, der mit seiner Drain- und seiner Source-Elektrode in Reihe zwischen dem Schalter 49 und der Klemme 33 gechaltet ist. Die Gate-Elektrode des zusätzlichen FET wird durch ein Gleichpotential vorgespannt.

Fig. 3 zeigt Teile der Vergleicherschalteranordnung in einem Parallel-A/D-Konverter gemäß einer Ausführungs­ form der Erfindung, die Schalter sind in fünf Kategorien oder Gruppen eingeteilt, die mit I bis V bezeichnet sind. Die Gruppen entsprechen im wesentlichen bestimmten Bereichen von Referenzpotentialen, an die die Schalter angeschlos­ sen sind. Im Idealfall wäre jeder Schalter auf das je­ weilige Referenzpotential, mit dem er verbunden ist, zugeschnitten, dies würde jedoch einen entsprechenden Aufwand an Hilfsschaltungen erfordern. Daß im dargestell­ ten Falle fünf Gruppen gewählt wurden, ist also ganz willkürlich.

In Fig. 3 bedeuten die Schaltungselemente 50 bis 59 komplementäre FET-Torschaltungen ähnlich den Elementen 48 und 49 in Fig. 2. Die beiden Tore in jeder Schal­ teranordnung werden alternierend angesteuert, um zuerst das Referenzpotential und dann das Eingangspotential an den betreffenden Summierkondensator 38 anzulegen.

Zwischen eine Eingangsschiene 60 und die jeweiligen Eingangstorschaltungen in den Gruppen I und II ist ein Feldeffekt-Transistor vom N-Typ in Reihe geschal­ tet. Ein FET vom P-Typ ist in Reihe zwischen die Eingangsschiene 60 und die jeweiligen Eingangstor­ schaltungen in den Gruppen IV und V geschaltet und schließlich sind ein FET vom P-Typ sowie ein FET vom N-Typ parallel zueinander in Reihe zwischen die Eingangsschiene 60 und die jeweiligen Eingangs­ torschaltungen in der Gruppe III geschaltet. Transistoren vom P-Typ werden bei den relativ positiven Abgriffen des Referenzspannungsteilers verwendet, während Transistoren des N-Typs bei den relativ negativen Abgriffen des Referenzspannungsteilers ver­ wendet werden, so daß die Gate-Vorspannungspotentiale V_B1 bis V_B6 an Klemmen 67 bis 72 aus Potentialen erzeugt werden können, die im wesentlichen nicht positiver als V_REF(+) bzw. negativer als V_REF(-) sind.

Man nehme beispielsweise an, daß die Transistoren 61 bis 66 Einrichtungen des Anreicherungstyps sind, wo­ bei die Einrichtungen des N-Typs ein Schwellenwert­ potential V_TH von +1 Volt und die Einrichtungen des P-Typs ein Schwellenwertpotential V_TH von -1 Volt haben. Es sei ferner angenommen, daß das Vorspannungs­ potential V_B1 das Referenzpotential am Abgriff 91 des Referenzspannungsteilers um mindestens ein Schwellenwertpotential überschreitet, daß das Vor­ spannungspotential V_B2 das Referenzpotential am Abgriff 92 um mindestens ein Schwellenwertpotential überschreitet und das Vorspannungspotential V_B3 das Referenzpotential am Abgriff 93 des Referenzspan­ nungsteilers um mindestens ein Schwellenwertpotential übersteigt. In entsprechender Weise sei angenommen, daß die Vorspannungspotentiale V_B6, V_B5 und V_B4 je­ weils um mindestens ein Schwellenwertpotential nega­ tiver sind als die Abgriffe 93, 92 bzw. 91.

Da Feldeffekttransistoren in beiden Richtungen Strom zu leiten vermögen, hängt die Richtung des Stromflusses von den Potentialen an der Gate-, der Drain- und der Source-Elektrode ab. Nominell ist bei einer Anordnung des in Fig. 3 dargestellten Typs die Drain-Source-Struk­ tur des FETs symmetrisch und die Bezeichnungen Drainelektrode und Source-Elektrode sind funktionell vertauschbar. Wenn jedoch bei einem FET vom N-Typ die Drain- oder die Source-Elektrode positiver ist als die Gate-Elektrode und die andere der beiden erstgenann­ ten Elektroden um mindestens ein Schwellenwertpotential weniger positiv als die Gate-Elektrode ist, wird die­ jenige der beiden erstgenannten Elektroden als Source- Elektrode arbeiten, an der das niedrigere Potential liegt. Ist das Potential sowohl der Drain-Elektrode als auch der Source-Elektrode kleiner als das Gate- Potential, so ist der Unterschied für die vorliegende Erfindung unwesentlich.

Man betrachtet nun den Abschnitt der Gruppe I der Schalteranordnung für den Fall, daß ein relativ hohes Eingangssignalpotential, z. B. V_REF(+) der Klemme 60 zugeführt wird. Wenn der Transistor 61 fehlt, wird sich der Summierkondensator während des Signalabgreifteiles eines Zyklus auf V_REF(+) aufladen und dann während des Referenzteiles des Zyklus durch den Referenzspannungs­ teiler auf V_REF(-) entladen. Wenn sich der Transistor 61 in der Schaltung befindet, und V_REF(+) der Klemme 60 zugeführt wird, werden die linke bzw. rechte Elek­ trode dieses Transistors als Drain- bzw. als Source- Elektrode arbeiten. Wenn dann der Schalter 50 geschlos­ sen ist, wird der Transistor 61 als Sourcefolger mit dem Summierkodensator 38 als Last arbeiten. Das maximale Potential, das die Source-Elektrode eines FET vom Anreicherungstyp annehmen kann, ist bekannt­ lich das um ein Schwellenwertpotential V_TH verringer­ te Potential V_gate an seiner Gate-Elektrode, also V_gate-V_TH. Bei den obigen Bedingungen kann der Summier­ kondensator in den Stufen 1-8 der vorliegenden Schal­ tung wegen des Eingangssignals kein PotentiL annehmen, das größer als (V_B1-1) Volt ist. Das Potential (V_B1-1) Volt ist größer als die Referenzpotentiale, die den Stufen 1 bis 8 zugeführt werden, und daher wird die Ladungsbegren­ zung für diese Summierkondensatoren 38 die logische oder Verknüpfungsoperation der Schaltung nicht beeinträch­ tigen, es wird jedoch die Ladungsverlagerung reduzieren, die bei den Summierkondensatoren 38 der Gruppe I bei re­ lativ großen Eingangssignalen auftritt.

Bei Eingangssignalpotentialen, die kleiner als (V_B1-1) Volt sind, werden sowohl die Drain- als auch die Source-Elek­ trode auf dem Eingangspotential liegen.

Die Reihentransistoren in der Gruppe II (die durch den Transistor 2 in der Stufe 9 repräsentiert wer­ den) sind an ihren Gate-Elektroden positiver vorgespannt, als die FETS der Gruppe I, da die FETS in Gruppe II in der Lage sein müssen, ein (größeres Eingangssignalpoten­ tial auf die zugehörigen Summierkondensatoren zu über­ tragen. Aus denselben Gründen ist das Vorspannungs­ potential V_B3, das den Gate-Elektroden der FETS des N-Typs der Gruppe III zugeführt wird, größer als die Vorspannung V_B2 der Gruppen II.

Man betrachtet als nächstes die Transistoren der Gruppe V. Hier werden FETS vom P-Typ verwendet, da sie mit einem Vorspannungspotential durchgeschaltet werden können, das negativ bezüglich V_REF(+) ist. Die Verwendung von FETS des N-Typs an dieser Stelle würde ein Vorspan­ nungspotential erfordern, das positiver als V_REF(+) ist und damit eine zusätzliche Potentialquelle. Noch wichtiger ist, daß Feldeffekttransistoren vom N-Typ keine Begrenzung der Kondensatorladeströme bewirken würden, da das Gate-Vorspannungspotential notwendigerweise größer als der maximale Bereich der Eingangssignale wäre.

In der Gruppe V arbeitet der Transistor 66 vom P-Typ komplementär zum N-Transistor 61. Der P-Transistor 66 arbeitet im Source-Folgebetrieb für relativ negative Eingangssignale, was verhindert, daß der zugehörige Summierkondensator von seinem relativ positiven Referenz­ potential unter den Wert (V_B6+1) Volt entladen wird. In entsprechender Weise verhindern die Reihen FETS vom P-Typ der Gruppe IV und III eine Entladung der jeweiligen Summierkondensatoren 38 unter (V_B5+1) Volt bzw. (V_B4+1) Volt.

Die begrenzte Ladung der Summierkondensatoren 38 in den Gruppen I und II, die durch die Reihen-FETS vom N-Typ bewirkt wird, und die begrenzte Entladung der Summierkondensatoren 38 in den Gruppen IV und V, die durch die Reihen-FETS vom P-Typ bewirkt wird, verringert die Belastung der Widerstandsleiter oder des Widerstandsspannungsteilers für Eingangssignale in der Nähe der Grenzen des Eingangssignalberei­ ches und verbessert dadurch die Linearität des Systems. Da der Potentialhub der Summierkondensatoren 38 verringert wird, verringert sich auch die Zeit, die zum Aufladen und Entladen der Summierkondensatoren durch die jeweiligen Referenzpotentiale erforderlich ist, so daß die Arbeits- oder Konversionsgeschwindig­ keit des Systems verbessert wird.

Die parallel geschalteten Serien-FETS vom P-Typ und vom N-Typ in der Gruppe III sind im vorliegenden Falle so vorgespannt, daß das Potential an den jewei­ ligen Summierkondensatoren 38 den ganzen Eingangs­ potentialbereich durchlaufen kann. Die Reihen-FETS in der Gruppe III haben daher offensichtlich nur eine geringe Wirkung hinsichtlich der Begrenzung der Konden­ satorströme. Die Drain/Source-Impedanzen der Reihen- FETS der Gruppe III bewirken jedoch eine Isolation des Eingangstortaktes, der von der Eingangssignalschiene 60 durchschlägt. Wenn ein ausreichender Vorspannungs­ potentialbereich für V_B4 oder V_B3 zur Verfügung steht, so daß der P-Transistor 64 oder der N-Transistor 63 den zugehörigen Summierkondensator mit der geforderten Arbeitsgeschwindigkeit entladen bzw. laden kann, kann der P-Transistor oder der N-Transistor entfallen, wobei dann die Lade- und Entladeströme der Kondensatoren weiter verringert werden können.

Fig. 4 zeigt eine Schaltungsanordnung zum Erzeugen der Vorspannungspotentiale V_B1 bis V_B6 bei einer Niederspannungsschaltung, wie der Schaltungsanordnung gemäß Fig. 3, z. B. für eine Speisespannung von 5 Volt. In diesem Falle sind die Referenzpotentiale an den Ab­ griffen 92 und 93 (Fig. 3) ungefähr 2 bzw. 3 Volt. Das Vorspannungspotential des Reihen-FETS vom N-Typ der Stufe 24 muß dann größer als 3 Volt sein, um ein Eingangssignal von 2 Volt an den Summierkondensa­ tor übertragen zu können. Um den Kondensator schnell aufladen zu können, ist es erforderlich, die Serien- FETS mit einer reichlich bemessenen Vorspannung vorzu­ spannen.

Die Schaltungsanordnung gemäß Fig. 4 liefert eine Überspannung von 2 Volt an der positivsten Stufe jeder der Gruppen I, II, IV und V. Die effektive Über­ spannung an jeder der absteigenden Stufen der Gruppen I und II sowie jeder der absteigenden Stufen der Gruppen IV und V ist proportional größer. Aus der in Fig. 4 dargestellten Schaltung ist ersichtlich, daß die Vorspan­ nung V_B2 gleich dem Speisepotential V_DD, d. h. 5 Volt ist, wodurch die FETS in der Gruppe II bei der Ladung der Kondensatoren im Source-Folgebetrieb auf ein maximales Potential von (V_B2-V_T) oder vier Volt vorgespannt wer­ den. Der maximale Potentialhub an den jeweiligen Konden­ satoren ist also durch 1 Volt begrenzt. In entsprechen­ der Weise ist V_B5 direkt mit V_SS, d. h. 0 Volt verbunden, wodurch die FETS vom P-Typ in der Gruppe IV bei der Ent­ ladung der jeweiligen Kondensatoren im Source-Folgebetrieb auf (V_B5-V_T) oder 1Volt vorgespannt werden. Der maxi­ male Potentialhub an den jeweiligen Kondensatoren in der Gruppe IV wird also ebenfalls um 1 Volt verringert. Die Schaltungsanordnung gemäß Fig. 4 liefert ferner Vor­ spannungspotentiale V_B3 und V_B4 von 5 bzw. 0 Volt.

Da jedoch die FETS der Gruppe III parallele komplemen­ täre Einrichtungen sind, tritt keine Verringerung des maximalen Potentialhubs der entsprechenden Summierkon­ densatoren ein. Die Referenzpotentiale in dieser Gruppe gehen von 2 bis 3 Volt und der maximale Potential­ hub der Kondensatoren ist daher höchstens 3 Volt für Eingangssignale im Arbeitsbereich der Schaltung.

Das Vorspannungspotential V_B1, das durch die Schaltungsan­ ordnung gemäß Fig. 4 erzeugt wird, beträgt (V_DD-V_T) oder 4 Volt und V_B6 ist 1 Volt. Das maximale Signalladepoten­ tial an den Kondensatoren der Gruppe I ist daher (V_B1-V_T) oder 3 Volt und das minimale Entladepotential der Kondensatoren der Gruppe V ist (V_B6-V_T) oder 2 Volt. Der maximale Potentialhub der Kondensatoren der Gruppe I und V wird daher um 2 Volt herabgesetzt, was eine beträchtliche Verringerung der Belastung der Referenz­ spannungsleiter bewirkt.

Die Schaltungsanordnung 80 zur Vorspannungserzeugung enthält einen als Diode geschalteten FET 81 vom P-Typ, der mit einer Parallelschaltung aus einem FET 83 vom N-Typ und einem FET 82 vom P-Typ, deren Gate- Elektroden mit den Betriebsspannungen V_DD bzw. V_SS ver­ bunden sind, und einem als Diode geschalteten FET 84 vom N-Typ geschaltet ist. Wenn Strom durch die in Reihe geschalteten FETS fließt, tritt sowohl am FET 81 des P-Typs als auch am FET 84 des N-Typs wegen der Verbindung von Gate und Drain eine Drain-Source-Spannung von etwa 1 Volt auf. Das Potential V_B1 an der Drain-Elektrode 88 des FETS 81 ist (V_DD-V_T) und das Potential V_B6 an der Drain- Elektrode 87 des FETS ist (V_SS-V_T), was 4 bzw. 1 Volt entspricht, wenn V_DD gleich 5 Volt und V_SS gleich Masse­ potential ist, da die FETS 82 und 83 in den linearen Be­ reich vorgespannt sind, fällt die überflüssige Betriebs­ spannung an ihren Source-Drain-Strecken ab.

Man beachte, daß die jeweiligen Schwellenwertspannun­ gen der N- und P-Transistoren der Vorspannungs­ schaltung 80 und der Schalteranordnung gemäß Fig. 3 gleich gemacht werden können, wenn diese FETS in der gleichen integrierten Schaltung gebildet werden. Da die FETS sich dann auch in einem Milieu im wesent­ lichen gleicher Temperatur befinden, besteht auch ein Temperaturgleichlauf der Schwellenwertspannungen.

Es dürfte einleuchten, daß mit einer Schaltungsan­ ordnung des in Fig. 4 dargestellten Typs bei größeren Betriebsspannungen Vorspannungspotentiale in einem größeren Bereich einfach dadurch erzeugt werden können, daß man in der Reihenschaltung zusätzliche, als Diode geschaltete FETS einfügt. Man kann dann Vorspannungen in Schritten entsprechend einem Schwellenwertpotential an den Drain-Elektroden der als Diode geschalteten FETS abgreifen.

Eine andere Möglichkeit besteht darin, die Vorspan­ nungen V_B1 bis V_B6 durch einen einfachen Widerstands­ spannungsteiler zu erzeugen, der an die Betriebsspannung angeschlossen ist.

Claims (7)

1. Schnell arbeitender Analog-Digital-Konverter mit mehreren Vergleichern, die jeweils eine Eingangs­ klemme aufweisen, der ein Kondensator in Reihe ge­ schaltet ist, ferner mit einer Signaleingangsklemme, weiterhin mit mehreren Referenzspannungen schritt­ weise größerer Werte und mit Sätzen von Schaltvor­ richtungen, durch die den verschiedenen Kondensatoren alternierend eine zugehörige Referenzspannung oder die Signaleingangsklemme in Reihe schaltbar sind, dadurch gekennzeichnet, daß zwischen die Signaleingangsklemme (60) und die Sätze von Schaltvorrichtungen (50, 51-58, 59) jeweils eine Anordnung (61-66) zum Begrenzen der maximalen Aus­ wanderung des Potentials an den Kondensatoren (38) und damit zur Verringerung der Belastung der Referenz­ potentiale gekoppelt ist.

2. Konverter nach Anspruch 1, dadurch gekenn­ zeichnet, daß die Anordnungen (61-66) zur Begrenzung der Auswanderung des Potentials an den Kondensatoren jeweils einen Transistor (61-66) enthalten, welcher eine in Reihe zwischen die Signalein­ gangsklemme (60) und die betreffende Schaltvorrichtung (50, 51-58, 59) geschalteten Hauptstromweg enthält und als Sourcefolgerverstärker vorgespannt ist, um den zugehörigen Kondensator (38) zumindest über einen Bereich von Eingangspotentialen zu laden.

3. Konverter nach Anspruch 1, dadurch ge­ kennzeichnet, daß die Begrenzungs­ anordnung (61-66) enthält:
mehrere Feldeffekttransistoren (FET 61, 62, 63) vom N-Typ die jeweils eine Drain-, eine Source- und eine Gate-Elektrode enthalten und mit ihrer Drain- und ihrer Source-Elektrode jeweils in Reihe zwischen die Signaleingangsklemme (60) und den zugehörigen Konden­ sator (38) geschaltet sind, welche abwechselnd mit entsprechenden Referenzspannungen (90, 91, 92) ver­ bunden sind, die in einem relativ negativen Bereich der ansteigenden Referenzspannungen liegen;
eine Mehrzahl von Feldeffekttransistoren (64, 65, 66) des P-Typs, die jeweils eine Drain-, eine Source- und eine Gate-Elektrode enthalten und mit ihrer Drain- und ihrer Source-Elektrode in Reihe zwischen die Signal­ eingangsklemme (60) und einen entsprechenden der Kondensatoren (38) geschaltet sind, die abwechselnd mit entsprechenden Referenzspannungen (92, 93, 94) verbunden sind, welche in einem relativ positiven Bereich der ansteigenden Referenzspannungen liegen; eine Anordnung (67, 68, 69) zum Anlegen einer Gleich­ vorspannung an die Gate-Elektroden der Feldeffekt­ transistoren vom N-Typ, durch welche letztere so vorgespannt werden, daß das maximale Potential, das von der Signaleingangsklemme auf den zugehörigen Kondensator gekoppelt werden kann, begrenzt wird, und
eine Anordnung (70, 71, 72) zum Anlegen einer Gleich­ vorspannung an die Gate-Elektroden der Feldeffekt­ transistoren vom P-Typ, um diese derart vorzuspannen, daß das minimale Potential begrenzt wird, das von der Signaleingangsklemme auf den zugehörigen Kondensator gekoppelt werden kann.

4. Konverter nach Anspruch 3, dadurch ge­ kennzeichnet, daß die Kondensatoren, die abwechselnd mit Referenzspannungen in einem mittleren Bereich verbunden sind, mit der Signaleingangsklemme über eine Parallelschaltung entsprechender Paare von Feld­ effekttransistoren des P-Typs und des N-Typs ge­ koppelt sind.

5. Konverter nach Anspruch 3, gekennzeichnet durch mehrere parallel geschaltete Feldeffekt­ transistoren des P-Typs (64) und des N-Typs (63), die jeweils gemeinsame Source-Anschlüsse, gemeinsame Drain-Anschlüsse, eine FET-Gate-Elektrode vom N-Typ und eine Gate-Elektrode vom P-Typ aufweisen, wobei entsprechende der parallel geschalteten Feldeffekt­ transistoren mit ihren gemeinsamen Source-Anschlüssen und gemeinsamen Drain-Anschlüsssen in Reihe zwischen die Signaleingangsklemme (60) und einen zugehörigen der Kondensatoren (38) geschaltet sind, welche alternierend mit entsprechenden Referenzspannungen (92) in einem mittleren Bereich der ansteigenden Referenzspannungen (90-94) verbunden sind;
eine Anordnung (69) zum Anlegen einer Gleichvorspannung an die N-Type-FET-Gate-Elektroden der parallel geschal­ teten Feldeffekttransistoren um die Feldeffekttran­ sistoren des N-Typs so vorzuspannen, daß Eingangs­ signale in einen relativ negativen Bereich von der Signaleingangsklemme auf die Kondensatoren gekoppelt wird und
eine Anordnung (70) zum Anlegen einer Gleichvor­ spannung an die P-Typ-FET-Gate-Elektroden der parallel geschalteten Feldeffekttransistoren, um die Feld­ effekttransistoren des P-Typs vorzuspannen, daß Eingangssignale in einen relativ positiven Bereich von der Signaleingangsklemme auf die Kondensatoren gekoppelt werden, wobei der negative Bereich von Eingangssigna­ len den positiven Bereich von Eingangssignalen so überlappt, daß ein ganuzer Bereich von Eingangs­ signalen auf die Kondensatoren koppelbar ist.

6. Konverter nach Anspruch 3, dadurch ge­ kennzeichnet, daß die Anordnung zum Anlegen der Gleichvorspannung an die Gate- Elektroden der Feldeffekttransistoren vom N-Typ den nach Art eines Sourcefolgers angeschlossenen zugehörigen Kondensators für der Signaleingangsklemme zuge­ führte Eingangssignale in einen relativ positiven Bereich auflädt, wobei das Kondensatorpotential durch die Vorspannung in den positiven Bereich begrenzt ist und
daß die Anordnung zum Anlegen der Gleichvorspannung an die Gate-Elektroden der Feldeffekttransistoren des P-Typs letztere so vorspannt, daß die mit ihnen nach Art eines Sourcefolgers gekoppelten zugehörigen Kondensatoren für der Signaleingangsklemme zugeführte Eingangssignale eines relativ negativen Bereiches aufgeladen werden, wobei das Kondensatorpotential durch die Vorspannung im negativen Bereich begrenzt wird.

7. Konverter nach Anspruch 3, dadurch ge­ kennzeichnet, daß die Gate-Elektroden benachbarter Feldeffekttransistoren zu Gruppen zu­ sammengefaßt sind, die jeweils eine gemeinsame Vor­ spannung erhalten; daß die gemeinsamen Vorspannungen, die den Gruppen von Feldeffekttransistoren des N- Typs, die den positiveren Referenzspannungen zuge­ ordnet sind, positivere Werte haben als die für die Gruppen von Feldeffekttransistoren des N-Typs, die negative Referenzspannungen zugeordnet sind; und daß die gemeinsamen Vorspannungen, die den Gruppen von Feldeffekttransistoren des P-Typs, welche negativeren Referenzspannungen zugeordnet sind, zuge­ führt werden, negativere Werte haben als die für die Gruppen von Feldeffekttransistoren des P-Typs, die positiveren Referenzspannungen zugeordnet sind.