DE69125465T2

DE69125465T2 - Schnelle Treiberschaltung für kapazitive Last, insbesondere für ICs sowie für Speicher

Info

Publication number: DE69125465T2
Application number: DE69125465T
Authority: DE
Inventors: Franco Maloberti; Salvatore Portaluri; Guido Torelli
Original assignee: SGS Thomson Microelectronics SRL
Current assignee: STMicroelectronics SRL
Priority date: 1990-12-28
Filing date: 1991-12-20
Publication date: 1997-10-30
Anticipated expiration: 2011-12-21
Also published as: EP0492506A2; US5283478A; IT9022569A1; KR920013442A; JPH06215581A; EP0492506A3; IT1246755B; DE69125465D1; EP0492506B1; IT9022569A0

Description

Die vorliegende Erfindung betrifft eine für CMOS-Technik geeignete Schaltung zum schnellen Treiben einer kapazitiven Last. Eine typische Anwendung der Schaltung gemäß der Erfindung ist das Treiben von Ausgangsknoten einer integrierten Schaltung, für welche eine hohe Schaltgeschwindigkeit gefordert ist, wie zum Beispiel in einem Speicher oder dergleichen.
Wenn die Ausgangsstufe des integrierten Schaltkreises die Spannung an dem Ausgangsknoten schaltet, um einen gegebenen Logikpegel zu ändern, wird eine induktive zusätzliche Spannung auf den Energieversorgungsleitungen generiert. Diese zusätzliche Spannung wird bestimmt durch das Produkt der parasitären Induktanz L der Leitung (welche typischerweise zwischen einigen wenigen nH und über 10 nH beträgt) und der Zeitabhängigkeit des durch die Stufe zum schnellen Laden oder Entladen des Lastkondensators gelieferten Stroms Iout. Diese zusätzliche Spannung (oft als "Schaltungsrauschen" bezeichnet) kann Werte erreichen, die den korrekten Betrieb der der Stufe zugehörigen, integrierten Schaltung gefährden. Das Problem ist schwerwiegender in den Fällen, in denen verschiedene Knoten in der gleichen integrierten Schaltung die gleichen Antriebsanforderungen hinsichtlich Geschwindigkeit und kapazitiver Last haben (zum Beispiel die Datenausgänge in einer Speicherschaltung), und wo gleichzeitiges logisches Schalten an einer Vielzahl dieser Knoten möglich ist.
Fig. 1 zeigt ein bekanntes Beispiel einer Ausgangsschaltung. Der schematisch durch die gestrichelte Linie gekennzeichnete Block enthält einen P-Kanal-pull- up-Transistor MU³ und einen N-Kanal-pull-down-Transistor MD', deren Source- Anschlüsse mit den Energieversorgungsleitungen VDDI bzw. VSSI verbunden sind. Die Ausgangsschaltung beinhaltet einen gemeinsamen Knoten, welcher mit dem zu schaltenden Ausgangsknoten OUT verbunden ist.
Die internen Energieversorgungsleitungen sind jeweils über parasitäre, Selbstinduktionsspulen LVDD und LVSS mit externen Energieversorgungen VDD und VSS verbunden. Die Transistoren MU' und MD' werden jeweils durch UPN- und DW-Signale gesteuert, welche einen niedrigen Pegel (oder "0"), typischerweise gleich 0 V, oder einen hohen Pegel (oder "1"), typischerweise 5 V, annehmen können. Jedes der beiden Signale wechselt sehr schnell von einem zum anderen Pegel, um so eine geringe Ausgangsspannungsschaltzeit (im folgenden vereinfacht "Schaltzeit" genannt) zu haben.
Die beiden Signale UPN und DW entsprechen oft einander, können aber unterschiedlich sein, um ein Ausschalten beider Transistoren zu ermöglichen. Das Ausschalten beider Transistoren setzt den Ausgangsknoten in einen hochohmschen Zustand ("tri-state"-Betrieb). Zusätzlich minimiert dieser Zustand den direkten Stromfluß zwischen VDDI und VSSI mittels geeigneter zeitlicher Abstimmung der Signale.
Um die Ausgangsspannung Vout zu schalten, zum Beispiel von high nach low, werden die beiden Signale UPN und DW angehoben. Der Transistor MU' schaltet aus und der Transistor MD' wird mit einer sich plötzlich ergebenden Variation des Stroms, den dieser liefert, leitend.
Strom fließt in die parasitäre Selbstinduktionsspule LVSS. Dieser Stromfluß erzeugt Schaltungsrauschen. Wenn der gelieferte Strom reduziert wird, um das Schaltungsrauschen zu reduzieren, ist ein unerwünschtes Ansteigen der Schaltzeit die Folge. Ein ähnliches Problem tritt auf, wenn das entgegengesetzte Schalten der Ausgangsspannung durchgeführt wird.
Verschiedene Vorschläge zum Lösen des Problems zum Reduzieren des Schaltungsrauschens ohne übermäßige Nachteile hinsichtlich der Schaltzeit in Kauf zu nehmen, wurden vorgeschlagen. So schlägt zum Beispiel die europäische Patentanmeldung 284 357, eingereicht am 22. März 1988 im Namen von 5. Oshima et al., mit dem Titel "Semiconductor Integrated Circuit Having a Data Output Buffer Circuit", vor, die Anschlüsse und die Metalleitungen für die Energieversorgung des inneren Stromkreises der Vorrichtung und für die Energieversorgung der Stufe zu trennen. Diese getrennten Anschlüsse und Metalleitungen würden das auf den Energieversorgungsleitungen induzierte Rauschen des inneren Stromkreises der integrierten Schaltung während des Schaltens der Ausgangsspannung durch Reduzierung des größten Anteils der parasitären Induktanz einer Leitung durch Reduzierung der den Anschluß und die Zuführung verbindenden Leitung ("Bonddraht" genannt) reduzieren. Diese Verbesserung mag brauchbar sein, stellt aber keine vollständige oder im wesentlichen vollständige Lösung des Problems dar.
Ein weiteres bekanntes Verfahren zur Reduzierung des Schaltungsrauschens beinhaltet das Einführen geeigneter Ausgleiche unter den Schaltungen der verschiedenen Ausgangsknoten, um so das Zufügen von Stromänder ungen an verschiedenen Knoten zu verhindern. Diese Lösung ist am effektivsten für den Fall gleichzeitigen Schaltens einer Vielzahl von Knoten.
Ein anderes Verfahren beinhaltet ein Austauschen der Pull-up- und Pull-down- Transistoren der Stufe mit einer Vielzahl von parallelen Transistoren und durch geeignetes Abgleichen des Schaltens der verschiedenen Transistoren einer jeden einzelnen Stufe (vgl. D. T. Wong et al., "An 11-ns 8K x 18 CMOS Static RAM with 0.5-µm Devices", IEEE J. Solid-State Circuits, Vol SC-23, Nr. 5, Oktober 1988, Seiten 1095 bis 1103). Diese Verfahren haben die Nachteile der starken Abhängigkeit von dem Herstellungsprozeß und verlangen in jedem Fall eine akkurate Überprüfung des Versuchsaufbaus.
Verfahren zum Vorladen der Ausgangsknoten auf einen intermediären Pegel zwischen VSS und VDD vor der Durchführung des tatsächlichen Schaltens sind ebenso bekannt (siehe zum Beispiel T. Wada et al., "A 34-ns 1-Mbit CMOS SRAM Using Triple Polysilicon", IEEE J. Solid-State Circuits, Vol SC-22, Nr.5, Oktober 1987, Seiten 727 bis 732, oder H. Okuyama et al., "A 7- ns 32K x 8 CMOS SRAM", IEEE J. Solid-State Circuits, Vol SC-23, Nr. 5, Oktober 1988, Seiten 1054 bis 1059). Auf diese Art und Weise wird die Spannungsänderung an den Knoten beim tatsächlichen Schalten offensichtlich reduziert. Zusätzlich reduziert dieses Verfahren die Zeitvariation des entsprechenden Stroms Dieses Verfahren ist brauchbar in den Fällen, in welchen eine Totzeit zwischen der Anforderung nach einem neuen Datum und dessen Lesen gegeben ist, zum Beispiel in Speicherschaltungen.
Ein ähnliches Verfahren ist in der europäischen Patentanmeldung Nr. 271 331, eingereicht am 9. Dezember 1987 im Namen von S. Takayasu, mit dem Titel "Semiconductor lntegrated Circuit" beschrieben. Bei diesem Verfahren wird der Ausgangsknoten nur vorgeladen, wenn der anfängliche Ausgangspegel "1" ist, und das Verfahren wird durchgeführt mit einem Wert, welcher als hoher Pegel erscheint (zum Beispiel 2,5 V). Der Ausgangsknoten wird nicht vorgeladen, wenn der anfängliche Ausgangspegel "0" ist, weil diese Situation als unkritisch betrachtet wird.
Sämtliche der oben beschriebenen Vorladeverfahren reduzieren den Umfang des Problems, beseitigen dieses aber nicht. Darüber hinaus können einige dieser Verfahren nur bei einigen Typen von Vorrichtungen verwendet werden, zum Beispiel bei Speichern.
Ein weiteres, weit verbreitetes Verfahren zur Reduzierung des Schaltungsrauschens beinhaltet ein Kontrollieren des Ansteuerns der Pull-upund Pull-down-Transistoren. Das Ansteuern der Transistoren wird kontrolliert, so daß der Spitzenwert der zeitlichen Ableitung dlout/dt des durch die Transistoren gelieferten Stroms lout so gering als möglich und kompatibel mit den Schaltgeschwindigkeitsanforderungen ist. So wurde zum Beispiel vorgeschlagen, die Gate-Elektroden der Ausgangs-pull-up- und -pull-down- Transistoren über ein Widerstand zu betreiben, welcher in Reihe zu den Elektroden oder zu der positiven und/oder negativen Energieversorgung der Logikgatter angeordnet ist, welche die Elektroden antreiben. Diese Widerstände verlangsamen mit einer vorgegebenen Zeitkonstante das Ansteigen und Abfallen der an den Elektroden anliegenden Spannung und reduzieren damit die plötzliche Änderung des durch die Stufe gelieferten Stroms (siehe zum Beispiel die europäische Patentanmeldung Nr. 251 910, eingereicht am 25. Juni 1987 im Namen von M. Naganuma, mit dem Titel "CMOS Output Buffer Circuit", oder K. L. Wang et al., "A 21-ns 32K x 8 CMOS Static RAM with a Selectively Pumped p-Well Array", IEEE J. Solid- State Circuits, Vol SC-22, Nr. 5, Oktober 1987, Seiten 704 bis 711).
In anderen Fällen wurde vorgeschlagen, diese Steuerung der Treiberspannungen mittels aktiver Netzwerke durchzuführen (siehe zum Beispiel W. C. H. Gubbeis et al., "A 40-ns/100PF Low-Power Fu CMOS 256K (32K x 8) SRAM", IEEE J. Solid-State Circuits, Vol SC-22, Nr. 5, Oktober 1987, Seiten 741 bis 747, oder 5. T. Chu et al., "A 25-ns Low-Power Full- CMOS 1-Mbit (128K x 8 SRAM", IEEE J. Solid-State Circuits, Vol SC-23, Nr. 5, Oktober 1988, Seiten 1078 bis 1084).
Eine zum Reduzieren der erzeugten Pegel von Funkfrequenzinterferenzen (RFI) vorgesehene Treiberschaltung ist aus der US-A-4 216 393 bekannt. Zu diesem Zweck stellt die US-A-4 21 6 393 einen Spannungserzeugungsblock, einen Stromversorgungstransistor Q&sub4; und einen Stromspiegelverstärker bereit. Der Transistor Q&sub4; ist jedoch nicht geeignet, in seinem linearen Bereich zu arbeiten. Der Stromversorgungstransistor Q&sub4; der US-A-4 21 6 393 arbeitet in seinem Sättigungsbereich (pinch-off) und liefert dementsprechend einen Strom, welcher mit dem Quadrat der Gate-Source-Spannung (VGS) fällt. In der Praxis ist der Ausgangsstrom proportional zu (VGS - Vth)², wobei Vth die Schwellenspannung des Transistors Q&sub4; ist. Damit hat der Ausgangsstrom des Transistors Q&sub4; eine Parabolgestalt.
Die oben erwähnten Verfahren zur Steuerung des Antriebs der Transistoren der Stufe haben jedoch zu Lösungen geführt, welche im wesentlichen von dem Herstellungsprozeß abhängen. Die Abhängigkeit von dem Herstellungsprozeß führt notwendigerweise zur der Notwendigkeit, ziemlich weit reichende Designgrenzen zu befolgen. Eine Designgrenze mag beispielsweise die Einstellung für den maximalen Spitzenwert der zeitlichen Ableitung des Ausgangsstromes sein. Eine Befolgung dieser weitreichenden Designgrenzen resultiert in der Reduzierung der Schaltgeschwindigkeit der Ausgangsstufe. Somit besteht Bedarf nach einem schnell treibenden Stromgenerator, welcher das Schaltungsrauschen bei hohen Schaltgeschwindigkeiten selbst bei hochkapazitiver Belastung minimiert.
Ziel der Erfindung ist es, eine Stromerzeugungsschaltung zum schnellen Treiben von eben hochkapazitiven Lasten bereitzustellen, welche das Schaltungsrauschen aufgrund der parasitären Selbstinduktionsspulen auf den Energieversorgungsleitungen minimiert, während gleichzeitig eine hohe Schaltgeschwindigkeit sichergestellt wird. Eine weitere Aufgabe der Erfindung ist es, eine derartige Schaltung bereitzustellen, so daß es dem Designer möglich ist, den besten Kompromiß zwischen Schaltgeschwindigkeit und Schaltungsrauschen zu bestimmen.
Die Erfindung erreicht dieses Ziel, diese Aufgabe und andere Aufgaben und im folgenden ersichtliche Vorteile mit einer schnellen, kapazitive Lasten treibenden Schaltung für integrierte Schaltungen, wie sie in den Ansprüchen 1 bis 12 definiert ist. Ein Verfahren zum Treiben einer kapazitiven Last ist in den Ansprüchen 13 und 14 angegeben.
Die Erfindung wird im folgenden mit Bezug zu einigen bevorzugten Ausführungsbeispielen genauer beschrieben. Die in den beiliegenden Zeichnungen angegebenen Beispiele sind nicht beschränkend. Es zeigen:
Fig. 1 ein vereinfachtes Schaltdiagramm einer elementaren Ausgangsstufe einer integrierten Schaltung gemäß dem Stand der Technik;
Fig. 2 teilweise ein Blockdiagramm einer nach den Lehren der Erfindung ausgeführten Stufe;
Fig. 3 ein detaillierteres Schaltdiagramm einer Realisierung des Blockdiagramms der Fig. 2;
Fig. 4 ein Schaltdiagramm einer ersten variierten Ausführungsform des Blocks B2 der Fig. 3;
Fig. 5 ein Schaltdiagramm einer zweiten variierten Ausführungsform des Blocks B2 der Fig. 3;
Fig. 6 zeigt ein Schaltbild einer variierten Ausführungsform des Blocks B3 der Fig. 3;
Fig. 7 teilweise in Blockform ein Schaltdiagramm einer vollständigen Stufe gemäß der Erfindung und
Fig. 8, 9, 10 Schaltbilder von Modifikationen zur Reduzierung der Stromaufnahme der Schaltungen der vorhergehenden Figuren.
Der Einfachheit halber ist in Fig. 2 nur ein Teil einer nur zur Durchführung eines Schaltens von "1" nach "0" geeigneten Ausgangsstufe gemäß der Erfindung dargestellt. Die Ausführung einer vollständigen Stufe erfordert auch eine Schaltung, welche die Funktion des Schaltens von "0" nach "1" durchführt. Diese Art von Schaltung kann in einer komplementären Art und Weise zu der der Fig. 2 konfiguriert werden, oder kann in einer vorteilhafteren Art und Weise bereitgestellt werden, wie im weiteren mit Bezug zu Fig. 7 beschrieben.
in Fig. 2 erzeugt ein Block B1 eine Spannungsrampe, welche einem Block B2 zur Konvertierung der Spannungsrampe in eine Stromrampe zugeführt wird. Der Strom der Stromrampe wird einer Ausgangsstufe B3 zugeführt, welche direkt einen Ausgangsknoten OUT antreibt, an welchem eine kapazitive Last CL angeschlossen ist. Die drei Blöcke B1, B2 und B3 werden durch ein einziges Zeitsignal S1 gesteuert, welches nur in einem spezifizierten zum Schalten der Ausgänge bestimmten Zeitintervall auf einen hohen Pegel gehoben wird. Das Signal S1 ist außerhalb dieses spezifizierten Intervalls niedrig. Der Block B1 erhält als Eingabe einen Strom IREFI welcher einen konstanten Wert hat. Die Ausgangsstufe B3 wird durch ein Signal DLN gesteuert, welches auf "0" gehalten wird, wenn der am Ausgang bereitzustellende Logikpegel niedrig ist und auf "1", wenn der am Ausgang OUT bereitzustellende Logikpegel hoch ist.
Wenn das Signal S1 hoch wird, beginnt am Ausgang des Blocks B1 die Spannungsrampe. Folglich beginnt auch die Stromrampe am Ausgang des Blocks B2. In dem Block B3 wird die Stromrampe in dem Pull-down-Transistor mit einem Spiegelfaktor gespiegelt, der ausreicht, das Entladen des Lastkondensators innerhalb der gewünschten Zeit zu ermöglichen.
Fig. 3 ist eine detaillierte Darstellung der Schaltung der Fig. 2.

Erzeugung der Spannungsrampe

In dem Block B1 sind zwei parallel geschaltete N-Kanal-Transistoren M12 und M13 parallel zueinander geschaltet. Diese Transistoren sind in Reihe zu einem N-Kanal-Transistor M11 geschaltet, in welchem ein konstanter Strom durch eine Referenzstromquelle IREF eingespeist wird. Der Transistor M12 ist, um permanent zu leiten, als Diode geschaltet, wohingegen die Transistoren Mli und M13 jeweils durch das direkte Signal S1 und durch das entsprechend negierte Signal S1* gesteuert werden. Die Spannung an dem Knoten zwischen den Transistoren M11 und M12 wird auf die Gate-Elektrode eines N- Kanal-Transistors M14 gegeben. Die Drain-Elektrode am Transistor M14 bildet den Ausgangsknoten O1 des Blocks B1. Der Drain-Anschluß des Transistors M14 ist des weiteren über einen Kondensator C&sub1;, in welchem die parasitären Kapazitäten des Knotens O1 ebenfalls enthalten sind, mit der Energieversorgung verbunden.
Der Knoten O1 ist des weiteren mit einem ohmschen Spannungsteiler R1 und R2 verbunden. Dieser ohmsche Spannungsteiler ist zwischen der Energieversorgung angeschlossen, um eine konstante Referenzspannung VRI durch einen P-Kanal-Transistor M15 zu erzeugen. Der Gateanschluß des Transistors M15 wird durch das Signal S1 angetrieben.
Wenn S1 = "0" ist, ist der Transistor M11 "aus", der Transistor M13 ist "an" und daher ist der Transistor M14 "aus" geschaltet. Der Transistor M15 ist "an" und hält den Ausgangsknoten O1 auf den Spannungswert VRI. Wenn S1 zum "1"-Pegel wechselt, ist der Transistor M11 "an" geschaltet, die Transistoren M13 und M15 sind aus geschaltet. Der Strom IREF ist somit mit einem adäquaten Spiegelungsfaktor im Transistor M14 gespiegelt. Außerdem wird der Kondensator C&sub1; mit einem konstanten Strom 114 geladen, wenn der Transistor M14 an geschaltet ist. Die Spannung VO1 an dem Knoten O1 wird somit einen Verlauf haben, welcher mit der Zeit in einer linearen Art und Weise abnimmt, entsprechend der Beziehung
Wenn das Signal S1 auf "0" zurückkehrt, ist der Knoten O1 zu seinen Anfangsbedingungen zurückgekehrt, zum Beispiel zu der Spannung VRI. Die Spannung VRI ist nach einem Kriterium ausgewählt, welches im folgenden erklärt wird.
Selbstverständlich ist die Erzeugung der Spannung VRI mittels eines ohmschen Spannungsteilers nur als Beispiel angegeben und kann auch in anderer Art und Weise realisiert werden. VRI kann zum Beispiel durch eine Kette von zwei oder mehreren MOS-Transistoren erzeugt werden oder von außerhalb der Schaltung zugeführt werden.

Erzeugung der Stromrampe

Die Spannungsrampe an dem Knoten O1 wird durch Betreiben eines MOS- Transistors im Triodenbereich in eine Stromrampe konvertiert. Die Beziehung zwischen dem Drain-Strom Id und der Gate-Source-Spannung Vgs eines in diesem Bereich betriebenen Transistors ist in erster Näherung gegeben durch die Gleichung:
Id = µCOX (We/Le) Vds [(Vgs - Vth) - 1/2Vds] (2)
In Gleichung (2) ist µ die effektive Beweglichkeit der Teilchen im Kanal, COX ist die Kapazität des Gate-Oxids pro Flächeneinheit, Vth, We und Le sind die Schwellenspannung, die effektive Weite und die effektive Länge des Transistors und Vds ist die zwischen dem Drain- und dem Source-Anschluß des Transistors angelegte Spannung.
Anhand Gleichung (2) kann festgestellt werden, daß, wenn die Spannung Vds konstant gehalten wird, eine lineare zeitliche Änderung der Spannung Vgs eine entsprechend lineare Änderung des Drain-Stroms Id verursacht. Dieser Zusammenhang wird in der im Block B2 durchgeführten Konvertierung ausgenutzt.
Der Block B2 umfaßt ein Paar in Reihe geschaltete P-Kanal-Transistoren M21 und M25. Der Source-Anschluß des Transistors M21 ist mit der Energieversorgungsleitung VDDI verbunden. Der Drain-Anschluß des Transistors M25 ist über einen als Diode geschalteten N-Kanal-Transistor M22 mit der Energieversorgungsleitung VSS, verbunden. Der Block umfaßt des weiteren einen Transistor M23 und einen Transistor M24, die beide N-Kanal- Transistoren sind. Der Transistor M24 ist als Diode geschaltet und bildet einen Spannungsfolger, welcher das Gate des Transistors M25 steuert. Der Knoten O1 des Blocks B1 ist mit den Gate-Anschlüssen der Transistoren M21 und M23 verbunden. Der Drain-Anschluß des Transistors M22 bildet den Ausgangsknoten 02 des Blocks B2. Die Spannung VRI im Block B1 ist so ausgewählt, daß diese den Transistor M21 des Blocks B2 an der Leitungsgrenze hält, wenn das Signal S1 "0" ist.
Um den Betrieb der oben beschriebenen Schaltung zu erklären sei angemerkt, daß die Transistoren M22, M23, M24 und M25 im Sättigungsbereich betrieben werden und daher die folgende Gleichung für diese gültig ist:
Id = 1/2µCox (We/Le) (Vgs - Vth)² (3)
Die Formelzeichen in Gleichung (3) haben die gleiche Bedeutung wie die Formelzeichen in Gleichung (2). Der durch den Transistor M25 fließende Strom ist in einer ersten Näherung gleich dem durch den Transistor M21 fließenden Strom, welcher ansteigt, wenn die Spannung VO1 abfällt. Dieser ansteigende Stromfluß führt zu einem Ansteigen in dem Modulus der Gate- Source-Spannung des Transistors M25, wie durch Gleichung (3) ausgedrückt. Die auf den Gate-Anschluß des Transistors M25 gegebene Spannung fällt jedoch mit der Zeit während der Spannungsrampe ab. Der Gesamteffekt ist daher die Spannung VDD - Vd21 über den Transistor M21 im wesentlichen konstant zu halten.
Wenn Vd21 passend ausgewählt ist, so daß der Transistor M21 im Triodenbereich arbeitet und somit Gleichung (2) befolgend (zum Beispiel VDD - Vd21 500 mV), erzeugt dieser Betrieb des Transistors M21 einen Strom, welcher proportional zu Vgs ansteigt, zum Beispiel einen Strom Iramp, dessen Verlauf eine lineare Rampe ist, und der in dem Transistor M21 während der Spannungsrampe, welche von dem Block B1 geliefert wird, fließt. Dieser Strom ist im wesentlichen identisch zu dem in dem Transistor M22 fließenden Strom (aufgrund der adäquaten Geschwindigkeit des Blocks B2) und wird in der Stufe B3 gespiegelt.
Der Transistor M21 arbeitet beim Beginn des Schaltschritts für eine kurze Zeit im Sättigungsbereich, da die zwischen dem Gate- und dem Source-Anschluß angelegte Spannung anfangs sehr nah der Schwellenspannung ist. In der Praxis verursacht dies jedoch keine Probleme, da es einfach eine Nicht- Linearität in dem Verlauf des den Transistor M21 passierenden Stroms für geringe Stromwerte und für eine sehr kurze Zeitdauer erzeugt.
Fig. 4 zeigt eine andere Ausführungsform des Blocks B2, welche die gleichen, oben beschriebenen Komponenten beinhaltet, aber zusätzliche Transistoren M26, M28 (beide vom P-Kanal-Typ) und M27 (vom N-Kanal-Typ) aufweist. Der durch den Transistor M22 fließende Strom ist im wesentlichen Iramp Dieser Strom wird in dem durch die Transistoren M27 und M28, welche im Sättigungsbereich arbeiten, gebildeten Zweig gespiegelt. Die dem Gate- Anschluß des Transistors M26 zugeführte Spannung fällt daher ab, wenn der Strom Iramp ansteigt. Der Transistor M26, welcher anfangs aus ist, beginnt zu leiten, wenn lramp einen vorgegebenen Wert überschreitet und dann im Sättigungsbereich arbeitet. Es wird daher ein Teil des Stroms Iramp abfließen, die auferlegten Anforderungen an die Anlage, gebildet durch die Transistoren M23, M24 und M25 reduzieren und zur Steuerung der Spannung Vd21 beitragen. Ein Ansteigen des Drain-Stroms mit einer gleichzeitigen Reduzierung der Gate-Spannung wirkt für den Transistor M26 genauso wie für den Transistor M25.
Eine andere einfachere Ausführung des Blocks B2 ist in Fig. 5 dargestellt, welche wieder die Transistoren M21 und M22 umfaßt. Diese Ausführungsform arbeitet genauso wie die bereits beschriebene, aber der Transistor M25 mit der entsprechend angeschlossenen Steuerschaltung ist durch den Transistor M29 ausgetauscht, dessen Gate durch eine Quelle einer festen Spannung VREF gesteuert wird, welche einen geeigneten Wert hat. Der Transistor M29 muß ein sehr großes Aspektverhältnis We/Le haben. Dieses sehr große Aspektverhältnis erlaubt es der Spannung Vgs - Vth gering zu bleiben, wenn der Strom Iramp seinen Maximalwert erreicht (zum Beispiel geringer als 100 mV). Auf diese Art und Weise wird die Änderung der Spannung Vd21 während der Ausgangsschaltphase aufgefangen und der im Transistor M21 fließende Strom hat einen Verlauf, weicher in einer im wesentlichen linearen Art und Weise mit der Zeit ansteigt.
Wenn die Stufe in einer mit gemischter Bipolar-CMOS-Technologie hergestellten Schaltung integriert wird, kann der MOS-Transistor M29 vorteilhafterweise durch einen Bipolar-Transistor ausgetauscht werden. Die Spannung zwischen der Basis und dem Emitter eines Bipolar-Transistors weist sehr geringe Änderungen auf, auch in Anwesenheit einer großen Änderung des Kollektorstroms, so daß die Änderung der Spannung Vd21 gering ist, wenn der Strom Iramp variiert.

Ausgangsstufe

Mit Bezug zu Fig. 3 wird jetzt eine bevorzugte Ausführungsform der Ausgangsstufe 83 beschrieben. Diese Ausgangsstufe umfaßt einen Pull-Down- Ausgangs-N-Kanal-Transistor MD, dessen Gate GMD mit dem Ausgangsknoten O2 des Blocks B2 mittels durch ein Paar komplementärer Transistoren M31 (vom N-Kanal-Typ) und M32 (vom P-Kanal-Typ) gebildeter Schaltmittel verbunden ist. Die Transistoren M31 und M32 sind parallelgeschaltet und werden jeweils durch das direkte und das negierte Zeitsignal S1 gesteuert. Der Drain-Anschluß des Transistors MD ist mit dem Ausgangsknoten OUT der Schaltung zum Kontaktieren der kapazitiven Last (in Fig. 3 nicht dargestellt) verbunden. Wenn das Zeitsignal 51 hoch ist, sind die beiden Transistoren M31 und M32 "an" und die Transistoren M22 des Blocks 82 und MD des Blocks 83 bilden einen Stromspiegel.
Um die Steuerung des Transistors MD erhalten zu können, ist das Gate GMD vorzugsweise mittels Transistoren M33 (vom N-Kanal-Typ) und M34 (vom P- Kanal-Typ) jeweils mit den beiden Energierversorgungen VSSI und VDDI verbunden. Die Transistoren M33 und M34 werden durch das oben beschriebene Signal DLN gesteuert, welches niedrig ist, wenn und nur wenn es notwendig ist, einen niedrigen Pegel am Ausgang bereitzustellen. in statischen Bedingungen wird der Transistor MD durch den Transistor M34 an" gehalten, wenn ein geringer Ausgangspegel gewünscht wird. Der Transistor MD wird durch den Transistor M33 im entgegengesetzten Fall aus" gehalten. Die Größe des Transistors M34 ist derart, da dieser den zeitlichen Verlauf der Spannung am Knoten GMD während des Ausgangsschaltschritt nicht wesentlich beeinflußt, wenn dieser Ausgang von "1" nach "0" schalten muß. In der Praxis ist es für das Aspektverhältnis Welle des Transistors M24 ausreichend sehr gering zu sein, so daß das Bereitstellen eines Stroms, welcher viel geringer ist als Iramp, möglich ist.
Der Transistor M22 des Blocks B2 ist in Fig. 3 in einer im wesentlichen direkten Art und Weise (mit Ausnahme der dazwischenliegenden Schaltmittel) mit dem Ausgangstransistor MD gekoppelt. Diese Kopplung kann in einer weiter verfeinerten Art und Weise bereitgestellt werden. Fig. 6 zeigt eine geänderte Ausführung der Ausgangsstufe B3, welche von der oben mit Bezug zu Fig. 3 beschriebenen, aufgrund der vorhandenen beiden Stromspiegelstufen zwischen dem Knoten O2 und dem Ausgangstransistor MD abweicht.
In diesem Fall treibt der Knoten O2 (immer über die Schaltmittel M31 und M32) einen N-Kanal-Transistor M35 an, welcher einen durch P-Kanal- Transistoren M36 und M37 gebildeten Stromspiegel steuert. Dieser Stromspiegel steuert andererseits einen durch einen N-Kanal-Transistor M38 und bereits beschriebenen Transistor MD gebildeten Stromspiegel. Die Transistoren M33 und M34 sind nach wie vor vorhanden und arbeiten wie oben beschrieben. Diese Realisierung erlaubt die Optimierung der Kopplung zwischen dem Transistor M22 und dem Pull-down-Ausgangstransistor MD. Andererseits minimiert diese Realisierung den Abbau der Geschwindigkeit der Schaltung, welche möglicherweise mit der Schaltung der Fig. 3 aufgrund der durch den Transistor MD gebildeten hohen kapazitiven Belastung auftreten könnte.

Vollständige Stufe

Eine vollständige Stufe kann - wie oben erläutert - ausgebildet werden durch Vervielfältigung der Pull-down-Schaltung der Fig. 3 mit einer weiteren komplementären Schaltung, welche die Pull-up-Funktion ausführen kann. Eine vorteilhaftere vollständige Stufenlösung wird jetzt jedoch in Bezug zu Fig. 7 beschrieben.
Diese Lösung erfordert, zusätzlich zu dem Taktsignal S1 (welches zum Schalten hoch wird) und dem Signal DLN (welches zum Bereitstellen eines niedrigen Pegeis am Ausgang 0" wird) ein neues Signal DH (welches zum Bereitstellen eines hohen Pegeis am Ausgang auf "1" und in den anderen Fällen auf "0" gehalten wird.
Die Schaltung der Fig. 7 umfaßt zwei Blöcke B1 und B2 gemäß Fig. 3 oder einer anderen Variante. Der Ausgangsknoten O2 des Blocks B2 ist auf der einen Seite mit einer Schaltanordnung ähnlich der bereits für Fig. 3 beschriebenen mit dem Pull-down-Transistor MD verbunden. Diese Ausführung erfordert für die Zwischenschaltung weitere durch zwei Transistoren M39 und M40 jeweils vom N-Kanal und P-Kanal-Typ gebildete Schaitmittel. Die Transistoren M39 und M40 werden durch das Signal DLN in negierter und direkter Form gesteuert. Auf der anderen Seite erreicht die Verbindung über durch ein Paar von Transistoren M41 (vom N-Kanal-Typ) und M42 (vom P-Kanal-Typ) gebildete Schaltmittel einen N-Kanal-Transistor M43. Die Transistoren M41 und M42 werden durch das Signal DH in dessen direkter und dessen negierter Form (DH*) gesteuert.
Der Transistor M43 steuert einen P-Kanal-Stromspiegei, welcher einen Transistor M44 und einen Pull-up-Transistor MU umfaßt. Der Drain-Anschluß des Transistors MU ist mit dem Ausgang OUT gemeinsam mit dem Drain- Anschluß des Pull-up-Transistors MD verbunden. Der Gate-Anschluß GMU des Transistors MU wird durch zwei Transistoren M45 (vom N-Kanal-Typ) und M46 (vom P-Kanal-Typ) gesteuert. Die Transistoren M45 und M46 werden durch das Signal DH gesteuert.
Dieser Teil der Schaltung umfaßt desweiteren zwei N-Kanal-Transistoren M47 und M48, welche zwischen dem Gate des Transistors M43 und der Energieversorgung VSSI geschaltet sind. Die Transistoren M47 und M48 werden durch das Signal S1* bzw. DH* gesteuert, um die Absorption des Stroms in dem durch die Transistoren M43 und M44 gebildeten Zweig zu eliminieren, wenn ein Schalten von "0" nach "1" am Ausgang nicht durchgeführt wird. Die Transistoren M47 und M48 eliminieren die Stromabsorption, da das Signal S1 gleich "0" sein muß und/oder das Signal DH gleich "0" sein muß in den Fällen, in welchen ein Schalten von "0" nach "1" am Ausgang nicht durchgeführt wird.
Der Betrieb der Schaltungsanordnung der Fig. 7 ist für den Fachmann aufgrund ihrer Ähnlichkeit zu den Schaltungen der vorhergehenden Fig. klar. Wenn die Signale DLN und DH beide "0" sind, wird die durch den Block B2 erzeugte Stromrampe in dem Pull-down-Transistor MD gespiegelt. Wenn die Signale DLN und DH beide "1" sind, wird die Stromrampe in dem Pull-up- Transistor MU gespiegelt. Es sei angemerkt, daß - wenn man DH gleich "0" und DLN gleich "1" anlegt, die Stromrampe nicht zu dem Ausgang übertragen wird, da beide Ausgangstransistoren MD und MU aus sind. Diese Situation versetzt die Stufe in einen hochohmigen Ausgangszustand. Die Stufe kann daher als eine "tri-state"-Stufe verwendet werden.
Wenn es notwendig ist, verschiedene Ausgangsanschlüsse mit der gleichen Schaltgeschwindigkeit und kapazitiven Lastanforderungen in einer Vorrichtung zu betreiben, können die Blöcke B1 zur Spannungsrampenerzeugung und B2 zur Stromrampenerzeugung von einer Vielzahl von Stufen geteilt werden. Eine derartige Teilung ist möglich, da der Betrieb dieser Blöcke nicht von dem Logikpegel abhängt, welcher zu dem Ausgang übertragen werden muß.
In diesem Fall ist es offensichtlich notwendig, eine Schaltung einzufügen, welche die Kopplung zwischen dem Block B2 und den individuellen Ausgangsstufen (Blöcke B3) mit den entsprechenden verschiedenen Anschlüssen optimiert. Ein direktes Treiben einer Vielzahl von Ausgangsstufen würde zu einer übermäßig hohen Belastung für den Block B2 führen. Eine Optimierung der Kopplung ist daher notwendig, um ein Abbauen der resultierenden elektrischen Eigenschaften der Schaltung zu verhindern. Diese Optimierungsschaltung ist üblicherweise zusammengesetzt aus einigen Typen von Stromspiegelstufen, wie die bereits mit Bezug zu Fig. 6 dargestellten. Falls es notwendig ist, die Stromabsorption im wesentlichen auf Null zu reduzieren, wenn die integrierte Schaltung, in welcher die Stufe eingefügt ist, in Stand-by-Zuständen ist, können die beschriebenen Schaltungen einfach modifiziert werden, um dieses Merkmal bereitzustellen. Eine Reduzierung der Stromabsorption auf im wesentlichen Null kann mit dem Zufügen von einigen durch ein zusätzliches Stand-by-Signal SB gesteuerten Hilfstransistoren bewerkstelligt werden. Das Signal SB ist hoch, wenn die Schaltung in einen Stand-by-Zustand gesetzt werden muß, und ist ansonsten niedrig. Fig. 8 zeigt das Einfügen eines N-Kanal-Transistors MA1 in Reihe zu dem Spannungsteiler R1 und R2 der Fig. 3. Der Transistor MA1 wird durch das negierte Signal SB* des Stand-by-Signals gesteuert.
Fig. 9 zeigt eine Schaltung ähnlich zu Fig. 4, die mit zusätzlichen N-Kanal- Transisoren MA2 und MA3 modifiziert ist. Die Transistoren MA2 und MA3 werden durch das Signal SB* bzw. SB gesteuert.
Schließlich entspricht Fig. 10 im wesentlichen dem Diagramm der Fig. 7 mit dem Zusatz von Transistoren MA4, MA6 (vom P-Kanal-Typ) und MA5, MA7 (vom N-Kanal-Typ). MA4 und MA5 werden jeweils durch das Signal SB in direkter Form angesteuert und MA6 und MA7 werden durch das Signal SB* gesteuert. Für den Fachmann ist es sofort verständlich, daß das Aktivieren von SB die Transistoren MA1 bis MA7 schaltet, um so alle Strompfade zu unterbrechen, welche ein Ansteigen der Absorptionen während Stand-by- Zuständen ergeben würden (üblicherweise ist das Signal S1 während Stand-by gleich "0").
Einige bevorzugte Ausführungsformen der Erfindung wurden beschrieben, aber der Fachmann kann sich andere äquivalente Variationen und Modifikationen, die im Rahmen der vorliegenden Erfindung liegen, erdenken. Zum Beispiel kann eine Spannungsrampe gebildet werden mit einer komplementär zu der in Fig. 3 dargestellten Schaltung ausgebildeten Schaltung und dabei eine ansteigende Rampe anstatt einer fallenden erhalten. Dieser Typ von Spannungsrampe kann zwischen den Gate- und Source-Anschlüssen (mit dem Source-Anschluß verbunden mit VSSI) eines N-Kanal- Transistors angelegt werden, welcher zum Betrieb im Triodenbereich mit einer konstanten Spannung zwischen Drain und Source vorgespannt ist.
Wo technische Merkmale in irgendeinem der folgenden Ansprüche durch Bezugszeichen erwähnt sind, wurden diese Bezugszeichen lediglich zum Zweck der besseren Verständlichkeit der Ansprüche eingefügt und demgemäß haben entsprechende Bezugszeichen keine begrenzende Wirkung auf den Geltungsbereich der durch die anhängigen Ansprüche definierten Erfindung.

Claims

1. Schnelle Treiberschaltung für kapazitive Last für Integrierte Schaltungen, welche wenigstens einen Pull-down-Ausgangstransistor (MD) umfaßt, welcher zum Treiben der kapazitiven Last geeignet ist, umfassend:

eine erste Spannungsrampen erzeugende Schaltung (81), welche durch ein Taktsignal (S1) gesteuert werden kann, um eine Spannung zu erzeugen, welche während eines gewünschten Intervalls mit der Zeit linear variiert,

eine zweite Spannungs-Istrom-Konversionsschaltung (82), welche vom Ausgang der ersten Spannungsrampen erzeugenden Schaltung (B1) angesteuert ist und zum Erzeugen eines Stroms geeignet ist, und

eine dritte, vom Ausgang der zweiten Spannungs-/Strom- Konversionsschaltung (82) angesteuerte Stromspiegelschaltung (83) zum Spiegeln des Stroms in dem Pull-down-Ausgangstransistor (MD) mit einem vorgebbaren Spiegelungsverhältnis,

dadurch gekennzeichnet,

daß die zweite Spannungs-/Strom-Konversionsschaltung (82) geeignet ist, den Strom derart zu erzeugen, daß dieser linear abhängig ist von der durch die erste Spannungsrampen erzeugenden Schaltung (81) erzeugten Spannung, wobei die zweite Spannungs-/Strom-Konversionsschaltung (82) umfaßt:

einen Konversionstransistor (M21), welcher von der Ausgangsspannung der ersten Spannungsrampen erzeugenden Schaltung (B1) angesteuert ist, und

ein mit dem Konversionstransistor (M21) verbundenes Spannungsregelungsmittel (M25), um die Spannung über dem Konversionstransistor (M21) mindestens während der meisten Schaltzeit im wesentlichen konstant zu halten.

2. Treiberschaltung nach Anspruch 1, desweiteren gekennzeichnet durch einen Pull-up-Ausgangstransistor (MU), welcher durch

ein erstes Steuersignal (DLN) zum Freigeben der dritten Stromspiegelschaltung (B3) zum Spiegeln des Stroms in dem Pull-down- Ausgangstransistor (MD) mit dem vorgebbaren Spiegelverhältnis, und durch

eine vierte, vom Ausgang der Spannungs-/Strom-Konversionsschaltung (B2) angesteuerten Stromspiegelschaltung (M43, M44) zum Spiegeln des Stroms in dem Pull-up-Ausgangstransistor (MU) mit einem ausgewählten Spiegelverhältnis, wenn ein zweites Steuersignal (DH) vorliegt,

zum Treiben der kapazitiven Last (CL) geeignet ist.

3. Treiberschaltung nach Anspruch 2, dadurch gekennzeichnet, daß der Konversionstransistor (M21) ein MOS-Transistor ist und dadurch, daß dieser vom Spannungsregelungsmittel (M25) angesteuert ist, um diesen so im Triodenbereich zu betreiben.

4. Treiberschaltung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß das Spannungsregelungsmittel (M25) einen Regelungstransistor umfaßt, welcher von der Spannungsrampe aufgrund von Kopplungsschaltungsmitteln (M23, M24) angesteuert ist.

5. Treiberschaltung nach Anspruch 4, dadurch gekennzeichnet, daß das Kopplungsschaltungsmittel (M23, M24) eine Transistorstufe umfaßt, welche als Spannungsfolger geschaltet ist.

6. Treiberschaltung nach einem oder mehreren der vorhergehenden Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das Spannungsregelungsmittel (M25) einen Regelungstransistor (M29) umfaßt, welcher von einer ausgewählten konstanten Referenzspannungsquelle (VREF) gesteuert ist.

7. Treiberschaltung nach einem oder mehreren der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die erste Spannungsrampen erzeugende Schaltung (B1) desweiteren eine Quelle (R1, R2) einer vorgebbaren konstanten Spannung (VRI) umfaßt, welche über ein elektronisches Schaitmittel (M15), welches von dem Taktsignal (S1) gesteuert ist, mit dem Ausgangsknoten (O1) der ersten Spannungsrampen erzeugenden Schaltung (B1) verbunden ist.

8. Treiberschaltung nach Anspruch 7, dadurch gekennzeichnet, daß die ausgewählte konstante Spannung (VRI) derart ausgewählt ist, den Konversionstransistor (M21) im Leitungslimit zu halten.

9. Treiberschaltung nach einem oder mehreren der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die erste Spannungsrampen erzeugende Schaltung (B1) einen konstanten Strom erzeugende Mittel (IREF, M11, M14) umfaßt, welche durch das Taktsignal (S1) gesteuert werden können, um einen Kondensator (C&sub1;) zu laden.

10. Treiberschaltung nach Anspruch 9, dadurch gekennzeichnet, daß die einen konstanten Strom erzeugenden Mittel (IREF, M11, M14) eine Konstantstromquelle (IREF) und einen Stromspiegel (M11, M14) umfassen, welcher zwischen der Konstantstromquelle (IREF) und dem Kondensator (C&sub1;) angeschlossen ist.

11. Treiberschaltung nach Anspruch 1 oder einem der Ansprüche 3 bis 1 0, soweit diese von Anspruch 1 abhängig sind, dadurch gekennzeichnet, daß die dritte Stromspiegelschaltung (B3) normal ausgeschaltete, in Reihe geschaltete Schaltmittel (M31, M32) umfaßt, die durch das Taktsignal (S1) nur während der Erzeugung der Stromrampe (Iramp) eingeschaltet sind.

12. Treiberschaltung nach Anspruch 2 oder einem der Ansprüche 3 bis 10, soweit diese von Anspruch 2 abhängig sind, dadurch gekennzeichnet, daß die dritte und vierte Stromspiegelschaltung (B3, M43, M44) normal ausgeschaltete, in Reihe geschaltete Schaltmittel (M31, M32) umfaßt, die durch das Taktsignal (S1) nur während der Erzeugung der Stromrampe (lramp) eingeschaltet sind.

13. Verfahren zum Treiben einer kapazitiven Last (CL), in welchem eine Treiberschaltung (B1, B2, B3) wenigstens einen zum Treiben der kapazitiven Last (CL) geeigneten Pull-down-Transistor (MD) beinhaltet, wobei das Verfahren die Schritte:

Erzeugen eines Spannungsrampensignals, welches durch ein Taktsignal (S1) gesteuert ist und während eines vorbestimmten Intervalls mit der Zeit im wesentlichen linear variiert;

Erzeugen eines Stromsignals als Antwort auf das Spannungsrampensignal; und

Koppeln des Stromsignals zum Steuern des Pull-down-Transistors (MD), um in dem Pull-down-Transistor (MD) einen gespiegelten Strom zu erzeugen, welcher ein vorgegebenes Spiegelverhältnis zu dem Stromsignal hat,

umfaßt,

dadurch gekennzeichnet,

daß der Schritt des Erzeugens des Stromsignals beinhaltet das Bereitstellen des Spannungsrampensignals für einen Konversionstransistor (M21) zum Steuern des Konversionstransistors (M21), und Verbinden eines Spannungsregelungsmittels (M25) mit dem Konversionstransistor (M21), um die Spannung über dem Konversionstransistor (M21) mindestens während der meisten Schaltzeit im wesentlichen konstant zu halten, um so das Stromsignal linear abhängig vom Spannungsrampensignal zu variieren.

14. Verfahren zum Treiben einer kapazitiven Last gemäß Anspruch 13, dadurch gekennzeichnet, daß die Treiberschaltung (B1, B2, B3) einen zum Treiben der kapazitiven Last (CL) geeigneten Pull-up-Transistor (MU) beinhaltet und der Pull-down-Transistor (MD) durch diesen als Antwort auf ein erstes Taktsignal (DLN) den Spiegeistrom erzeugt, und den Schritt Koppeln des Stromsignais zum Steuern des Pull-up-Transistors (MU) zum Erzeugen eines in dem Pull-up-Transistor (MU) gespiegelten Stroms beinhaltet, welcher als Antwort auf ein zweites Steuersignal (DH) ein vorgegebenes Spiegelverhältnis zu dem Stromsignal aufweist.