IT9022569A1

IT9022569A1 - Circuito di pilotaggio veloce di un carico capacitivo per circuiti integrari, particolarmente memorie.

Info

Publication number: IT9022569A1
Application number: IT022569A
Authority: IT
Inventors: Franco Maloberti; Salvatore Portaluri; Claudio Resta
Original assignee: Sgs Thomson Microelectronics
Priority date: 1990-12-28
Filing date: 1990-12-28
Publication date: 1992-06-29
Also published as: IT1246755B; EP0492506A3; DE69125465T2; IT9022569A0; JPH06215581A; EP0492506B1; DE69125465D1; KR920013442A; US5283478A; EP0492506A2

Description

DESCRIZIONE dell’Invenzione Industriale dal titolo:

"Circuito di pilotaggio veloce di un carico capacitivo per circuiti integrati, particolarmente memorie"

DESCRIZIONE

La presente invenzione si riferisce a un circuito, adatto a essere implementato come circuito integrato in tecnologia CMOS, per il pilotaggio veloce di un carico capacitivo. Un’applicazione tipica del circuito dell'invenzione è nel pilotaggio dei nodi d’uscita di un circuito integrato per il quale sia richiesta un’elevata velocità di commutazione, quale una memoria o simile.

Quando il buffer d’uscita del circuito integrato commuta la tensione sul nodo d’uscita per traferire su di esso un dato livello logico, si genera un’extratensione induttiva sulle linee d’alimentazione, che è data dal prodotto dell’induttanza parassita L della linea (tipicamente compresa fra pochi nH e oltre 10 nH) per la derivata temporale della corrente Iout erogata dal buffer per caricare o scaricare velocemente la capacità di carico. Questa extratensione- (spesso chiamata "rumore di commutazione" o "swìtching noiee") può raggiungere valori tali da pregiudicare il regolare funzionamento del circuito integrato di cui fa parte il buffer, e il problema è aggravato da fatto che in molti casi sullo stesso circuito integrato sono presenti numerosi nodi che hanno le stesse esigenze di pilotaggio in termini di velocità e di carico capacitivo (ad esempio le uscite di dato in un circuito di memoria), con possibile commutazione logica simultanea su più nodi.

Nella Fig. 1 è illustrato un esempio noto di circuito d’uscita del tipo detto sopra. Una piastrina (o "die") indicata schematicamente dalla linea tratteggiata contiene un transistore MU' di "pull-up" a canale P e un transistore MD’ di "pull-down" a canale N, collegati a linee d’alimentazione VDDI e Vgsi interne alla piastrina, con un nodo comune che fa capo al nodo d’uscita OUT da commutare. Le linee d’alimentazione interne sono collegate a rispettive alimentazioni esterne VDD e VSS attraverso induttanze parassite LVDD e Lvss. I transistori MU’ e MD’ sono comandati da rispettivi segnali UPN e DW, in grado di assumere un livello basso (o "0"), tipicamente di 0 V, o un livello alto (o "1"), tipicamente di 5 V. Il passaggio di ciascuno dei due segnali da un livello all’altro viene eseguito assai rapidamente, per avere un basso tempo di commutazione della tensione d’uscita (che nel seguito sarà chiamato più semplicemente "tempo di commutazione"). I due segnali UPN e DW spesso coincidono, ma possono essere diversi per consentire di porre in stato d’interdizione (OFF) entrambi i transistori per portare il nodo d’uscita in stato di alta impedenza (funzionamento "tri-state") oppure per minimizzare il paesaggio di corrente diretta tra VDDI e Vssi mediante opportune temporizzazioni dei segnali, come noto nel ramo.

Per commutare la tensione d'uscita, per esempio da alta a bassa, i due segnali UPN e DW vengono portati entrambi alti, e mentre il transistore MU’ si interdice, il transistore MD’ va in stato di conduzione (ON), con conseguente brusca variazione della corrente da esso erogata. Tale corrente passa nell’induttanza parassita Lvss, creando il rumore di commutazione menzionato sopra. Se si riduce la corrente erogata per ridurre il rumore di commutazione, si ha come conseguenza un indesiderabile allungamento del tempo di commutazione. Analogo problema si presenta quando viene eseguita la commutazione opposta della tensione d'uscita.

Il problema di ridurre il rumore di commutazione senza eccessive penalizzazioni nel tempo di commutazione è stato già affrontato con diverse proposte. Per esempio, la Dom. Brev. Europeo Pubbl. No. 284 357 depositata il 22 marzo 1988 a nome S. Oshima e altri, dal titolo "Semiconductor Integrated Circuit Having a Data Output Buffer Circuit", propone di tenere separati i pads e le linee di metallo per l’alimentazione della circuiteria interna del dispositivo e per l’alimentazione del buffer, allo scopo di ridurre il rumore indotto sulle linee di alimentazione della circuiteria interna del circuito integrato durante le commutazioni della tensione d’uscita, in virtù del fatto che il maggior contributo all’induttanza parassita di una linea è dato dal filo di collegamento tra pad e lead ("bonding wire"). Questo accorgimento è certamente utile, ma per lo più insufficiente.

Un’altra tecnica nota di riduzione del rumore di commutazione consiste nell’introdurre opportuni sfasamenti tra le commutazioni di nodi d’uscita diversi, per evitare che si sommino variazioni di corrente legate a nodi diversi in caso di commutazione simultanea di più nodi. Un'altra tecnica analoga consiste nel sostituire i transistori di pull-up e pull-down del buffer rispettivamente con più transistori in parallelo, e nello sfasare opportunamente le commutazioni dei diversi transistori di un singolo buffer (vedi D. T. Wong e altri: "An 11-ns 8K x 18 CMOS Static RAM with 0.5-μπι Devices", IEEE J. Solici -State Circuite, voi. SC-23, No. 5, Oct 1988, pp. 1095-1103). Queste tecniche hanno l’inconveniente di dipendere fortemente dal processo di fabbricazione, e di richiedere comunque un'accurata caratterizzazione sperimentale.

Sono poi note tecniche di precarica del nodo d’uscita a un livello intermedio fra Vss e VDD prima che venga eseguita la commutazione vera e propria (si veda per esempio T. Wada e altri: "A 34-ns 1-Mbit CMOS SRAM Using Triple Polysilicon", IEEE J. Solid-State Circuite, voi. SC-22, No. 5, Oct 1987, pp.

727-732, oppure H. Okuyama e altri: "A 7-ηβ 32K x 8 CMOS SRAM", IEEE J. Solid-State Circuite, voi. SC-23, No. 5, Oct 1988, pp. 1054-1059). In questo modo si riduce evidentemente l’escursione di tensione sul nodo al momento della effettiva commutazione, e quindi la variazione temporale della corrente associata Questa tecnica è utile nei casi in cui esiste un tempo morto fra la richiesta di un nuovo dato e la sua lettura, per esempio nei circuiti di memoria, come evidente per l’esperto nel ramo.

Una tecnica analoga è descritta nella Dom. Brev. Eur. Pubbl. No. 271 331 depositata il 9 dic 1987 dal titolo "Semiconductor Integrated Circuit". Qui la precarica del nodo d'uscita è eseguita solo quando il livello d’uscita di partenza è "1", ed è eseguita con un valore che appaia come livello alto se applicata all’ingresso di un circuito elettronico (per esempio 2,5 V). La partenza dal livello "0" non è invece sottoposta a precarica perché considerata non critica.

Tutte le suddette tecniche di precarica riducono l’entità del problema, ma non lo eliminano, e inoltre sono applicabili, come detto sopra, solo in alcuni tipi di dispositivi, quali le memorie.

Un'altra tecnica di largo impiego per la riduzione del rumore di commutazione consiste nel controllare il pilotaggio dei transistori di pull-up e pull-down in modo che la corrente Ioct da essi erogata abbia un valore di picco della derivata temporale dlout/dt il più basso possibile compatibilmente colle esigenze di velocità di commutazione. Per esempio è stato proposto di pilotare gli elettrodi di gate dei transistori di pull-up e di pulldown d’uscita attraverso un resistore posto in serie a tali elettrodi o all’alimentazione positiva e/o negativa delle porte logiche che pilotano tali elettrodi, e ciò allo scopo di rallentare, con costante di tempo prefissata, la salita e la della tensione applicata agli eletrodi stessi e rendere così meno brusca la variazione della corrente erogata dal buffer (si veda per ee. Dom. Brev. Europea Pubbl. No. 251 910, dep. il 25 giugno 1987 a , dal titolo "CMOS Output Buffer Circuit,"; oppure "A 21-ns 32K x 8 CMOS Static RAM with a Selectively Pumped p-Well Array", IEEE J. Solid-State Circuits, vol. SC-22, No. 5, Oct 1987, pp. 704-711). In altri casi è stato proposto di effettuare tale controllo delle tensioni di pilotaggio mediante reti attive (vedi per es.: W. C. H. Gubbele e altri: "A 40-ns/100pF Low-Power Full-CMOS 256K (32K x 8) SRAM", IEEE J. Solid-State Circuits, voi. SC-22, No. 5, Oct 1987, pp. 741-747; oppure S. T. Chu e altri: "A 25-ns Low-Power Full-CMOS 1-Mbit (128K x 8) SRAM", IEEE J. Solid-State Circuits, voi. SC-23, No. 5, Oct 1988, pp. 1078-1084).

Le suddette tecniche di controllo del pilotaggio dei transistori del buffer portano però a soluzioni che dipendono non poco dal processo di fabbricazione. Ciò porta necessariamente a dover rispettare margini di progetto piuttosto ampi nel fissare il massimo valore di picco della derivata temporale della corrente d’uscita, con conseguente riduzione della velocità di commutazione che il buffer può assicurare.

Scopo principale dell'invenzione è quindi di realizzare un circuito di generazione di corrente per il pilotaggio veloce di carichi capacitivi anche pesanti, che limiti il rumore di commutazione dovuto alle induttanze parassite sulle linee di alimentazione, pur garantendo un'elevata velocità di commutazione.

Uno scopo più specifico è di realizzare tale circuito in modo da dare al progettista la possibilità di fissare il miglior compromesso fra velocità di commutazione e rumore di commutazione.

L’invenzione raggiunge i suddetti e altri scopi e vantaggi, quali risulteranno dal seguito della descrizione, con un circuito di pilotaggio veloce di un carico capacitivo per circuiti integrati, particolarmente memorie, comprendente almeno un transistore d’uscita di pull-down atto a pilotare detto carico capacitivo, caratterizzato dal fatto di comprendere:

a) primi mezzi circuitali generatori di tensione a rampa, comandabili da un segnale di temporizzazione per generare una tensione variabile linearmente nel tempo durante un intervallo desiderato;

b) secondi mezzi circuitali convertitori da tensione a corrente, pilotati dall’uscita di detti mezzi circuitali generatori di tensione a rampa e atti a generare una corrente proporzionale a detta tensione; e

c) terzi mezzi circuitali di specchiamento di corrente, pilotati dall’uscita di detti mezzi circuitali convertitori da tensione a corrente, per specchiere detta corrente in detto transistore d’uscita di pull-down con rapporto di specchiamento prestabilito.

Secondo un altro aspetto, l’invenzione comprende un circuito di pilotaggio veloce di un carico capacitivo per circuiti integrati, particolarmente memorie, comprendente almeno un transistore d’uscita di pull-down e un transistore d'uscita di pull-up atti a pilotare detto carico capacitivo, caratterizzato dal fatto di comprendere:

a) primi mezzi circuitali generatori di tensione a rampa, comandabili da un segnale di temporizzazione per generare una tensione variabile linéarmente nel tempo durante un intervallo desiderato;

b) secondi mezzi circuitali convertitori da tensione a corrente, pilotati dall’uscita di detti mezzi circuitali generatori di tensione a rampa e atti a generare una corrente proporzionale a detta tensione;

c) terzi mezzi circuitali di specchiamento di corrente, pilotati dall'uscita di detti mezzi circuitali convertitori da tensione a corrente, per specchiere detta corrente in detto transistore d’uscita di pull-down con rapporto di specchiamento prestabilito quando è presente un primo segnale di controllo; e.

d) quarti mezzi circuitali di specchiamento di corrente, pilotati dall'uscita di detti mezzi circuitali convertitori da tensione a corrente, per specchiane detta corrente in detto transistore d’uscita di pull-up con rapporto di specchiamento prestabilito quando è presente un secondo segnale di controllo.

Si descriverà ora più dettagliatamente l’invenzione con riferimento ad alcune sue realizzazioni preferite, rappresentate nei disegni allegati, dati a titolo illustrativo e non restrittivo, e in cui:

la Fig. 1 è uno schema circuitale semplificato di un buffer elementare di uscita di un circuito integrato, secondo la tecnica anteriore;

la Fig. 2 è uno schema a blocchi parziale di un buffer realizzato secondo gli insegnamenti dell'invenzione;

la Fig. 3 è uno schema circuitale più dettagliato di implementazione dello schema a blocchi della Fig. 2;

la Fig. 4 è uno schema circuitale di una prima variante realizzativa del blocco B2 della Fig. 3;

la Fig. 5 è uno schema circuitale di una seconda variante realizzativa del blocco B2 della Fig. 3;

la Fig. 6 è uno schema circuitale di una variante realizzativa del blocco B3 della Fig. 3;

la Fig. 7 è uno schema circuitale parzialmente a blocchi di un buffer completo secondo l’invenzione; e

le Figg. 8, 9 e 10 sono schemi circuitali di modifiche apportate ai circuiti delle Figure precedenti per ridurre il consumo di corrente.

Per semplicità di descrizione, è rappresentata nella Fig. 2 solo una parte di buffer d'uscita secondo l’invenzione, atta a eseguire la sola commutazione da "1" a "0". La realizzazione di un buffer completo richiede anche un circuito che svolga la funzione di commutazione da "0" a "1". Questo può essere esattamente complementare a quello della Fig. 2, oppure può essere realizzato in modo più vantaggioso, come si descriverà nel seguito con riferimento alla Fig. 7.

Nella Fig. 2, un blocco Bl genera una rampa di tensione che è applicata a un blocco B2 di conversione della rampa di tensione in rampa di corrente, la quale è a sua volta applicata a uno stadio d’uscita B3 che pilota direttamente un nodo d’uscita OUT a cui fa capo un carico capacitivo CL. I tre blocchi Bl, B2 e B3 sono comandati da un unico segnale di temporizzazione SI che è portato a livello alto nell’intervallo di tempo dedicato alla commutazione d’uscita, mentre è basso fuori di tale intervallo. Il blocco Bl riceve come ingresso una corrente IREF di valore costante. Lo stadio di uscita B3 è inoltre comandato da un segnale DLN che viene tenuto a "0" se il livello logico da fornire in uscita è basso, mentre viene tenuto a "1" nel caso opposto.

Quando il segnale SI diventa alto ha inizio la rampa di tensione in uscita dal blocco Bl, e di conseguenza anche la rampa di corrente in uscita dal blocco B2. Nel blocco B3 la rampa di corrente viene specchiata nel transistore di pull-down con fattore di specchio adeguato a permettere la scarica della capacità di carico entro il tempo desiderato.

La Fig. 3 è una rappresentazione più dettagliata del circuito della Fig. 2.

Generazione della rampa di tensione

Nel blocco Bl, due transistori a canale N in parallelo M12 e M13 sono collegati in serie a un transistore a canale N Mll, in cui è iniettata una corrente costante da una sorgente di corrente di riferimento IREF. Il transistore M12 è connesso a diodo per essere permanentemente conduttore, mentre M11 e M13 sono comandati rispettivamente dal segnale S1 diretto e dal suo negato S1*, La tensione sul nodo fra i transistori Mll e M12 è applicata all’elettrodo di gate di un transistore a canale N MI 4 il cui elettrodo di drain, che costituisce il nodo d’uscita 01 del blocco B1, è collegato alla alimentazione attraverso una capacità C1, in cui sono incluse anche le capacità parassite del nodo 01. Il nodo O1 è collegato anche a un partitore resistivo R1, R2, collegato tra le alimentazioni per generare una tensione di riferimento costante VRI, attraverso un transistore a canale P M15, il cui elettrodo di gate è pilotato dal segnale S1.

Quando S1 = "0", Mll è mantenuto interdetto mentre M13 è mantenuto acceso, quindi M14 è interdetto. Il transistore M15 invece è acceso, e mantiene il nodo di uscita 01 al valore di tensione VRI. Quando SI passa al livello "1", Mll viene acceso, mentre M13 e M15 vengono spenti. La corrente IREF è quindi specchiata con adeguato fattore di specchio nel transistore M14, e il condensatore C1 viene caricato con corrente costante I14. La tensione V01 sul nodo 01 avrà quindi un andamento linearmente decrescente nel tempo, secondo la relazione

Quando il segnale S1 torna a "0", il nodo 01 viene riportato nelle condizioni iniziali, cioè alla tensione VRI. La tensione VRI è scelta con un criterio che verrà spiegato più avanti.

Ovviamente la generazione della tensione VRI mediante partitore resistivo è indicata solo a titolo d’esempio, e potrebbe essere implementata in altro modo, per esempio mediante una catena di due o più tranistori MOS, oppure essere fornita dall’esterno.

Generazione della rampa di corrente

La conversione della rampa di tensione sul nodo 01 in rampa di corrente è ottenuta facendo funzionare un transistore MOS in zona di triodo, come si comprenderà meglio nel seguito. La relazione tra la corrente di drain la e la tensione fra gate e source Vgs di un transistore che lavora in questa zona è data in prima approssimazione da

dove μ è la mobilità efficace dei portatori nel canale, Cox è la capacità dell’ossido di gate per unità di area, Vth, We e Le sono rispettivamente la tensione di soglia, la larghezza efficace e la lunghezza efficace del transistore, e Vds è la tensione applicata fra drain e source del transistore.

Dalla relazione (2) si osserva che, se si mantiene costante la tensione Vds, a una variazione lineare nel tempo della tensione Vgs corrisponde una variazione pure lineare della corrente di drain Id· Questo è l’effetto che viene utilizzato per la conversione operata dal blocco B2, come ora si descriverà.

Il blocco B2 comprende una coppia di transistori a canale P in serie M21 e M25, dove il source di M21 è collegato alla linea d’alimentazione VDDII mentre il drain di M25 è collegato alla linea d’alimentazione Vssi attraverso un transistore M22 a canale N collegato a diodo. Il blocco comprende inoltre un transistore M23 e un transistore M24, entrambi a canale N, questo ultimo connesso a diodo, i quali formano approssimativamente un inseguitore di source che controlla il gate di M25. Il nodo 01 del blocco B1 è collegato agli elettrodi di gate dei transistori M21 e M23. Il drain del transistore M22 costituisce il nodo d’uscita 02 del blocco B2. La tensione VRI nel blocco B1 è scelta tale da mantenere il transistore M21 del blocco B2 al limite della conduzione quando il segnale SI è "0".

Per spiegare il funzionamento del circuito ora descritto si osserva che i transistori M22, M23, M24 e M25 funzionano in zona di saturazione, e per essi vale quindi la relazione

dove i simboli hanno lo stesso significato che nella relazione (2). La corrente che percorre M25 è uguale, in prima approssimazione, a quella che percorre M21, e aumenta all’abbassarsi della tensione Vo1. Ciò porta a un aumento del modulo della tensione fra gate e source di M25, secondo quanto espresso dalla relazione (3). Ma la tensione applicata al gate di M25 decresce nel tempo, durante la rampa di tensione. Perciò l’effetto netto è di mantenere circa costante la tensione VDD Vd21 ai capi di M21. Se si sceglie Vd21 in modo opportuno, tale da far lavorare M21 in zona di triodo e quindi in obbedienza alla relazione (2) (per es. VDB - Vd21 ≈ 500 mV), scorrerà quindi nel transistore M21, durante la rampa di tensione proveniente dal blocco Bl, una corrente crescente in proporzione a Vgs, cioè una corrente Iramp il cui andamento è quello di una rampa lineare, che si ripresenta sostanzialmente identica in M22 (grazie alla buona velocità del blocco B2), e viene specchiata nello stadio B3 come si descriverà più avanti.

Naturalmente all'inizio della fase di commutazione il transistore M21 lavorerà per breve tempo in zona di saturazione, perché la tensione applicata tra i suoi elettrodi di gate e di source è inizialmente assai vicina alla tensione di soglia. Ciò però non dà in pratica alcun problema, perché causa semplicemente una non-linearità nell’andamento della corrente che attraversa M21 per valori bassi di questa e per un intervallo di tempo assai breve.

Nella Fig. 4 è illustrata un’altra realizzazione del blocco B2, che comprende gli stessi componenti di quella appena descritta, ma coll’aggiunta dei transistori M26, M28 (entrambi a canale P), e M27 (a canale N). La corrente che percorre M22, che è sostanzialmente Iranp, si specchia nel ramo costituito dai transistori M27 e M28, che lavorano in zona di saturazione: la tensione applicata all’elettrodo di gate di M26 decresce pertanto all’aumentare della corrente Iramp· Il transistore M26, che inizialmente è interdetto, entra in conduzione quando Iramp supera un valore prestabilito, e lavora in zona di saturazione. Esso quindi drena parte della corrente Iramp, alleviando i requisiti imposti al gruppo formato di M23, M24, e M25, e contribuendo al controllo della tensione Vd21 (anche per il transistore M26, come per M25, si ha un aumento nella corrente di drain simultaneamente a un abbassamento della tensione di gate).

Ancora un'altra realizzazione, più semplice, del blocco B2 è illustrata nella Fig. 5, che comprende ancora i transistori M21 e M22 con funzioni identiche a quelle già descritte, ma dove il transistore M25 con il circuito di controllo associato è sostituito dal transistore M29 con gate controllato da una sorgente di tensione fissa VREF di valore opportuno. Il transistore M29 deve avere un fattore di forma 'We/Le assai elevato, in modo che la tensione Vgs - Vth necessaria per ottenere il passaggio della corrente Iramp quando essa raggiunge il suo valore . massimo sia molto bassa (per es., inferiore a 100 mV). In questo modo risulta contenuta la variazione della tensione νd21 durante la fase di commutazione dell’uscita, e quindi la corrente che fluisce in M21 ha un andamento pressoché linearmente crescente nel tempo.

Quando il buffer viene integrato in un circuito realizzato con tecnologia mista bipolare-CMOS, il transistore MOS M29 può essere vantaggiosamente sostituito con un transistore bipolare. Infatti la tensione tra base e emettitore di un transistore bipolare presenta variazioni assai modeste anche in presenza di una forte escursione nella corrente di collettore, cosicché la variazione della tensione Vd21 al variare della corrente Iramp risulta assai contenuta.

Stadio d'uscita

Tornando a far riferimento alla Fig. 3, si descriverà ora una implementazione preferita dello stadio d'uscita B3. Questo comprende un transistore MD a canale N di pull-down d’uscita, il cui gate GMD è collegato al nodo d’uscita 02 del blocco B2 attraverso mezzi interruttori costituiti da una coppia di transistori complementari M31 (a canale N) e M32 (a canale P) in parallelo, comandati rispettivamente dalle versioni diretta e negata del segnale di temporizzazione SI. Il drain del transistore MD fa capo al nodo d’uscita OUT del circuito, per il collegamento col carico capacitivo (non illustrato nella Fig. 3). Quando il segnale di temporizzazione SI è alto, i due transistori M31 e M32 sono conduttori, e i transistori M22 del blocco B2 e MD del blocco B3 formano insieme uno specchio di corrente.

Allo scopo di mantenere il controllo sul transistore MD, preferibilmente il gate GMD è collegato rispettivamente alle due alimentazioni Vssi e VDDI, per mezzo di transistori M33 (a canale N) e M34 (a canale P) comandati dal eegnale DLN descritto sopra, il quale è basso se e solo se occorre fornire in uscita un livello basso. In condizioni statiche MD è mantenuto acceso dal transistore M34 quando si desidera un livello d’uscita basso, mentre è tenuto spento dal transistore M33 nel caso opposto. Il dimensionamento di M34 è tale da non influenzare apprezzabilmente l’andamento temporale della tensione sul nodo GMD durante la fase di commutazione della uscita quando questa deve passare da "1" a "0". In pratica è sufficiente che il fattore di forma We/Le di M34 sia molto basso, in modo che questo sia in grado di erogare una corrente molto inferiore a Iramp.

Benché nella Fig. 3 il transistore M22 del blocco B2 sia accoppiato al transistore d’uscita MD in modo sostanzialmente diretto (a parte i mezzi interruttori interposti), l'accoppiamento può essere attuato in modo più sofisticato. Nella Fig. 6 è illustrata una variante realizzativa dello stadio d’uscita B3, che differisce da quello appena descritto con riferimento alla Fig. 3 per la presenza di due stadi di specchiamento di corrente fra il nodo 02 e il transistore d’uscita MD. Il nodo 02 pilota in questo caso (sempre attraverso i mezzi interruttori M31, M32) un transistore a canale N M35 che comanda uno specchio di corrente formato da transistori a canale P M36, M37, il quale specchio comanda a Bua volta uno specchio di corrente costituito da un transistore a canale N M38 e dal transistore MD già descritto. Sono ancora presenti i transistori M33, M34 già descritti sopra. Quest’implementazione permette di ottimizzare l’accoppiamento tra il transistore M22 e il transistore MD di pull-down d’uscita, al fine di minimizzare la degradazione della velocità del circuito, che potrebbe verificarsi, col circuito della Fig. 3, a causa dell'elevato carico capacitivo rappresentato dal transistore MD. Buffer completo

Benché un buffer completo possa essere realizzato, come detto sopra, duplicando il circuito di pull-down della Fig. 3 con un altro circuito esattamente complementare che possa svolgere la funzione di pull-up, si descriverà ora una soluzione più vantaggiosa di buffer completo, con riferimento alla Fig. 7. Questa soluzione richiede, oltre al segnale di temporizzazione SI che diventa alto per provocare la commutazione e al segnale DLN che va a "0" per fornire in uscita un livello basso, anche un nuovo segnale DH, che viene tenuto a "1" per fornire in uscita un livello alto, e a "0" negli altri casi.

Il circuito della Fig. 7 comprende due blocchi B1 e B2 secondo la Fig. 3 o un’altra variante. Il nodo d’uscita 02 del blocco B2 è collegato da un lato al transistore di pull-down MD con una disposizione circuitale simile a quella già descritta per la Fig. 3, salvo per l’interposizione di ulteriori mezzi interruttori costituiti da due transistori M39 e M40, rispettivamente a canale N e a canale P, comandati dal segnale DLN in versione negata e diretta; dall’altro lato il collegamento va a un transistore a canale N M43 attraverso mezzi interruttori costituiti da una coppia di transistori M41 (a canale N) e M42 (a canale P), comandati dal segnale DH in forma diretta e negata (DH*). Il transistore M43 comanda uno specchio di corrente a canale P comprendente un transistore M44 e un transistore MU di pull-up d’uscita il cui elettrodo di drain è collegato all’uscita OUT, in comune col drain del transistore di pull-down MD. L’elettrodo di gate GMU del transistore MU è controllato, in modo analogo a quanto già descritto per il transistore MD, da due transistori M45 (a canale N) e M46 (a canale P), comandati dal segnale DH. Questa parte del circuito comprende anche due transistori a canale N M47 e M48, còllegati fra il gate di M43 e l’alimentazione Vssi e comandati rispettivamente da SI* e DH*, per annullare l’assorbimento di corrente da parte del ramo formato da M43 e M44 quando non viene eseguita la commutazione da "0" a "1" in uscita, dato che in tal caso deve essere SI = "0" e/o DH = "0".

Il funzionamento della disposizione circuitale della Fig. 7 apparirà immediatamente evidente all’esperto nel ramo per la sua analogia con i circuiti delle Figure precedenti. Quando i segnali DLN e DH sono entrambi "0", la rampa di corrente generata dal blocco B2 viene specchiata sul transistore di pull-down MD; quando entrambi i segnali DLN e DH eono a "1", la rampa di corrente viene specchiata sul transistore di pull-up MU. E’ da rilevare che, se si impone DH = "0”, DLN = "1", la rampa di corrente non viene trasferita affatto in uscita, entrambi i transistori d’uecita MD e MU risultano spenti, e il buffer presenta alta impedenza d’uscita. Esso pertanto può essere utilizzato come buffer "tri-state".

Quando in un dispositivo occorre pilotare numerosi piedini d’uscita aventi i medesimi requisiti di velocità di commutazione e di carico capacitivo, i due blocchi B1 di generazione di rampa di tensione e B2 di generazione di rampa di corrente, il cui funzionamento non dipende dal livello logico che deve essere trasferito in uscita, possono essere condivisi da più buffer. In tal caso occorre ovviamente inserire un circuito che ottimizzi l’accoppiamento tra il blocco B2 e i singoli stadi d’uscita (blocchi B3) associati ai diversi piedini, allo scopo di non degradare le prestazioni elettriche risultanti, in quanto il pilotaggio diretto di più stadi d’uscita porterebbe a un carico capacitivo troppo elevato per il blocco B2. Tale circuito di adattamento è tipicamente costituito da stadi di specchiamento di corrente del tipo già illustrato con riferimento alla Fig. 6.

Nei casi in cui si richieda di ridurre sostanzialmente a zero l’assorbimento di corrente quando il circuito integrato in cui il buffer è inserito si trova in condizioni di stand-by, i circuiti descritti possono essere facilmente modificati per attuare tale prestazione, secondo tecniche note, coll’aggiunta di alcuni transistori ausiliari comandati da un segnale supplementare SB di stand-by, che sia alto quando si vuol porre il circuito in condizioni di stand-by e basso negli altri casi. La Fig. 8 mostra l'inserimento di un transistore MAI a canale N in serie al partitore HI, R2 della Fig. 3, comandato dalla versione negata SB* di detto segnale di stand-by. La Fig. 9 mostra lo stesso circuito della Fig. 4, modificato coll’aggiunta di transistori a canale N MA2 e MA3 comandati rispettivamente da SB* e SB. Infine, la Fig. 10 è sostanzialmente lo schema della Fig. 7, coll’aggiunta di transistori MA4, MA6 (a canale P) e MA5, MA7 (a canale N), pilotati sempre dallo stesso eegnale, in forma diretta per MA4, MA5, e negata per MA6, MA7. L’esperto nel ramo vedrà immediatamente come l’attivazione di SB commuti i transistori MA1-MA7 in modo da interrompere tutti i percorsi di corrente che darebbero luogo ad assorbimenti durante lo stand-by (naturalmente durante lo stand-by si ha SI = "0").

Si sono descritte alcune realizzazioni preferite dell’invenzione, ma e’intende che l’esperto nel ramo potrà escogitare altre modifiche e varianti equivalenti. Per esempio la rampa di tensione potrebbe essere ottenuta con un circuito complementare a quello illustrato nella Fig. 3, ottenendosi così una rampa crescente anziché decrescente. Essa verrà allora applicata tra gli elettrodi di gate e di source (quest’ultimo collegato a Vssi) di un transistore a canale N, forzato a lavorare in zona di triodo con tensione costante fra drain e source.

Claims

RIVENDICAZIONI 1. Circuito di pilotaggio veloce di un carico capacitivo per circuiti integrati, particolarmente memorie, comprendente almeno un transistore d’uscita di pull-down atto a pilotare detto carico capacitivo, caratterizzato dal fatto di comprendere: a) primi mezzi circuitali generatori di tensione a rampa, comandabili da un segnale di temporizzazione per generare una tensione variabile linearmente nel tempo durante un intervallo desiderato; b) secondi mezzi circuitali convertitori da tensione a corrente, pilotati dall’uscita di detti mezzi circuitali generatori di tensione a rampa e atti a generare una corrente proporzionale a detta tensione; e c) terzi mezzi circuitali di specchiamento di corrente, pilotati dall’uscita di detti mezzi circuitali convertitori da tensione a corrente, per specchiare detta corrente in detto transistore d’uscita di pull-down con rapporto di specchiamento prestabilito.
2. Circuito di pilotaggio veloce di un carico capacitivo per circuiti integrati, particolarmente memorie, comprendente almeno un transistore d’uscita di pull-down e un transistore d’uscita di pull-up atti a pilotare detto carico capacitivo, caratterizzato dal fatto di comprendere: a) primi mezzi circuitali generatori di tensione a rampa, comandabili da un segnale di temporizzazione per generare una tensione variabile linearmente nel tempo durante un intervallo desiderato; b) secondi mezzi circuitali convertitori da tensione a corrente, pilotati dall’uscita di detti mezzi circuitali generatori di tensione a rampa e atti a generare una corrente proporzionale a detta tensione; c) terzi mezzi circuitali di specchiamento di corrente, pilotati dall’uscita di detti mezzi circuitali convertitori da tensione a corrente, per specchiare detta corrente in detto transistore d’uscita di pull-down con rapporto di specchiamento prestabilito quando è presente un primo segnale di controllo; e d) quarti mezzi circuitali di specchiamento di corrente, pilotati dall’uscita di detti mezzi circuitali convertitori da tensione a corrente, per specchiare detta corrente in detto transistore d’uscita di pull-up con rapporto di specchiamento prestabilito quando è presente un secondo segnale di controllo.
3. Circuito di pilotaggio secondo la rivendicazione 1 o 2, caratterizzato dal fatto che detti secondi mezzi circuitali comprendono: a) un transistore di conversione pilotato dalla tensione di uscita di detti primi mezzi circuitali; e b) mezzi regolatori di tensione collegati a detto transistore di conversione per mantenere sostanzialmente costante la tensione ai capi di detto transistore di conversione durante almeno una parte preponderante del tempo di commutazione.
4. Circuito di pilotaggio secondo la rivendicazione 3, caratterizzato dal fatto che detto transistore di conversione è un transistore MOS, e dal fatto che è pilotato da detti mezzi regolatori di tensione in modo da farlo lavorare in zona di triodo.
5. Circuito di pilotaggio secondo la rivendicazione 3 o 4, caratterizzato dal fatto che detti mezzi regolatori di tensione comprendono un transistore di regolazione pilotato da detta rampa di tensione tramite mezzi circuitali di accoppiamento.
6. Circuito di pilotaggio secondo la rivendicazione 5, caratterizzato dal fatto che detti mezzi circuitali di accoppiamento sono costituiti da uno stadio a transistore collegato come inseguitore di sorgente.
7. Circuito di pilotaggio secondo la rivendicazione 3, 4 o 5, caratterizzato dal fatto che detti mezzi regolatori di tensione comprendono un transistore di regolazione comandato da una sorgente di tensione di riferimento fissa prestabilita.
8. Circuito di pilotaggio secondo una delle rivendicazioni 3-7, caratterizzato dal fatto che detti primi mezzi circuitali comprendono inoltre una sorgente di tensione costante prefissata collegata al nodo d’uscita di detti primi mezzi circuitali attraverso mezzi interruttori elettronici comandati da detto di segnale di temporizzazione.
9. Circuito di pilotaggio secondo la rivendicazione 8, caratterizzato dal fatto che detta tensione costante prefissata è tale da mantenere il transistore di conversione al limite della conduzione.
10. Circuito di pilotaggio secondo una delle rivendicazioni 1-9, caratterizzato dal fatto che detti primi mezzi circuitali comprendono mezzi generatori di corrente costante comandabili da detto segnale di temporizzazione per caricare un condeneatore.
11. Circuito di pilotaggio secondo la rivendicazione 10, caratterizzato dal fatto che detti mezzi generatori di corrente costante comprendono una sorgente di corrente costante e uno specchio di corrente collegato fra detto generatore di corrente costante detto condensatore.
12. Circuito di pilotaggio secondo la rivendicazione 1 o una delle rivendicazioni 3-11 in quanto dipendenti dalla rivendicazione 1, caratterizzato dal fatto che detti terzi mezzi circuitali di specchiamento di corrente comprendono mezzi interruttori in serie, normalmente interrotti, e abilitati da detto segnale di temporizzazione solo durante la generazione della rampa di corrente.
13. Circuito di pilotaggio secondo la rivendicazione 2 o una delle rivendicazioni 3-11 in quanto dipendenti dalla rivendicazione 2, caratterizzato dal fatto che detti terzi e quarti mezzi circuitali di specchiamento di corrente comprendono mezzi interruttori in serie, normalmente interrotti, e abilitati da detto segnale di temporizzazione solo durante la generazione della rampa di corrente.