JPH06215581A - 集積回路、特にメモリ用の高速容量負荷駆動回路 - Google Patents
集積回路、特にメモリ用の高速容量負荷駆動回路Info
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- JPH06215581A JPH06215581A JP3346043A JP34604391A JPH06215581A JP H06215581 A JPH06215581 A JP H06215581A JP 3346043 A JP3346043 A JP 3346043A JP 34604391 A JP34604391 A JP 34604391A JP H06215581 A JPH06215581 A JP H06215581A
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- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
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Abstract
(57)【要約】 （修正有）
【目的】 スイッチング速度とスイッチングノイズ間の
最良の妥協点を設定できる重容量負荷の高速駆動のため
の電流発生回路を提供する。 【構成】 本駆動回路は ａ）所望期間中線形的に時系列変化する電圧を発生する
ためにタイミング信号により制御される第一ランプ電圧
発生回路Ｂ１； ｂ）ランプ電圧発生回路の出力により駆動され、そして
その電圧に比例する電流を発生するのに適した第二電圧
／電流変換回路Ｂ２； ｃ）第一制御信号が適用される時に前設定された反射率
でプルダウン出力トランジスター内の電流を反射するた
めの電圧／電流変換回路の出力により駆動される第三電
流反射回路； ｄ）第二制御信号が適用される時に前設定された反射率
でプルアップ出力トランジスター内の電流を反射するた
めの電圧／電流変換回路の出力により駆動される第四電
流反射回路 を含む。
最良の妥協点を設定できる重容量負荷の高速駆動のため
の電流発生回路を提供する。 【構成】 本駆動回路は ａ）所望期間中線形的に時系列変化する電圧を発生する
ためにタイミング信号により制御される第一ランプ電圧
発生回路Ｂ１； ｂ）ランプ電圧発生回路の出力により駆動され、そして
その電圧に比例する電流を発生するのに適した第二電圧
／電流変換回路Ｂ２； ｃ）第一制御信号が適用される時に前設定された反射率
でプルダウン出力トランジスター内の電流を反射するた
めの電圧／電流変換回路の出力により駆動される第三電
流反射回路； ｄ）第二制御信号が適用される時に前設定された反射率
でプルアップ出力トランジスター内の電流を反射するた
めの電圧／電流変換回路の出力により駆動される第四電
流反射回路 を含む。
Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ技術で集積回路
として実施されるのに適した、容量負荷を高速駆動する
回路に関する。
として実施されるのに適した、容量負荷を高速駆動する
回路に関する。
【０００２】
【従来技術】本発明による回路の典型的な用途は、メモ
リなどで高速スイッチングが要求される集積回路の出力
ノードの駆動である。
リなどで高速スイッチングが要求される集積回路の出力
ノードの駆動である。
【０００３】集積回路の出力バッファが所与の論理レベ
ルを出力ノード上に移動するために出力ノードの電圧を
切り替える時、誘導的余剰電圧が電源供給ライン上に発
生され、そして（典型的には数ｎＨから１０ｎＨを越え
る間に含まれる）そのラインの寄生インダクタンスＬ
と、負荷コンデンサーを急速に充電、或いは放電するた
めにバッファにより供給される電流ＩOUT の時間による
導関数の積により与えられる。この余剰電圧（しばしば
“スイッチングノイズ”と呼ばれる）はバッファが属す
る集積回路の正しい動作を損なうような値に達し、そし
てその問題は、多くの場合、複数のノードでの可能な同
時論理スイッチングと共に、速度や容量負荷（例えばメ
モリ回路内のデータ出力）に関して同駆動要件を有する
同集積回路内に幾つかのノードがあるという事実によっ
て悪化する。
ルを出力ノード上に移動するために出力ノードの電圧を
切り替える時、誘導的余剰電圧が電源供給ライン上に発
生され、そして（典型的には数ｎＨから１０ｎＨを越え
る間に含まれる）そのラインの寄生インダクタンスＬ
と、負荷コンデンサーを急速に充電、或いは放電するた
めにバッファにより供給される電流ＩOUT の時間による
導関数の積により与えられる。この余剰電圧（しばしば
“スイッチングノイズ”と呼ばれる）はバッファが属す
る集積回路の正しい動作を損なうような値に達し、そし
てその問題は、多くの場合、複数のノードでの可能な同
時論理スイッチングと共に、速度や容量負荷（例えばメ
モリ回路内のデータ出力）に関して同駆動要件を有する
同集積回路内に幾つかのノードがあるという事実によっ
て悪化する。
【０００４】図１は前述のタイプの出力回路の既知例を
示す。破線により図示された型は、切り替えられるべく
出力ノードＯＵＴに接続されている共通ノードと共に、
型内部にある電力供給ラインＶＤＤＩとＶＳＳＩに接続
されているＰチャネルプルアップトランジスターＭＵ’
とＮチャネルプルダウントランジスターＭＤ’を包含す
る。内部電力供給ラインは寄生誘導コイルＬＶＤＤとＬ
ＶＳＳを通じて各々の外部電力供給ＶＤＤとＶＳＳに接
続されている。トランジスターＭＵ’とＭＤ’は、低レ
ベル（又は“０”）、典型的には０Ｖに等しい、或いは
高レベル（又は“１”）、典型的には５Ｖと仮定できる
各々ＵＰＮとＤＷ信号により制御される。２つの信号の
各々は一つのレベルから他のレベルに非常に速くシフト
するので、低出力電圧スイッチング時間（以下簡単に
“スイッチング時間”と呼ぶ）を有することが出来る。
２つの信号ＵＰＮとＤＷはしばしば一致するが、出力ノ
ードを高インピーダンス状態（“トライステート”動
作）にしたり、或はこの分野では既知の、信号の適切な
タイミングによりＶＤＤＩとＶＳＳＩ間の直流の流れを
最小にすることが出来るように両方のトランジスターを
オフにさせるために異なる。
示す。破線により図示された型は、切り替えられるべく
出力ノードＯＵＴに接続されている共通ノードと共に、
型内部にある電力供給ラインＶＤＤＩとＶＳＳＩに接続
されているＰチャネルプルアップトランジスターＭＵ’
とＮチャネルプルダウントランジスターＭＤ’を包含す
る。内部電力供給ラインは寄生誘導コイルＬＶＤＤとＬ
ＶＳＳを通じて各々の外部電力供給ＶＤＤとＶＳＳに接
続されている。トランジスターＭＵ’とＭＤ’は、低レ
ベル（又は“０”）、典型的には０Ｖに等しい、或いは
高レベル（又は“１”）、典型的には５Ｖと仮定できる
各々ＵＰＮとＤＷ信号により制御される。２つの信号の
各々は一つのレベルから他のレベルに非常に速くシフト
するので、低出力電圧スイッチング時間（以下簡単に
“スイッチング時間”と呼ぶ）を有することが出来る。
２つの信号ＵＰＮとＤＷはしばしば一致するが、出力ノ
ードを高インピーダンス状態（“トライステート”動
作）にしたり、或はこの分野では既知の、信号の適切な
タイミングによりＶＤＤＩとＶＳＳＩ間の直流の流れを
最小にすることが出来るように両方のトランジスターを
オフにさせるために異なる。
【０００５】例えば、高から低に出力電圧を切り替える
ために、２つの信号ＵＰＮとＤＷは両方共に高に上げら
れ、そしてトランジスターＭＵ’がオフに切り替わると
同時に、トランジスターＭＤ’はそれが送る電流の必然
的な急激な変化と共に、導通し始める。前記電流は上記
のスイッチングノイズを生成しながら寄生誘導コイルＬ
ＶＳＳ内を流れる。送られた電流がスイッチングノイズ
を減少させるために低減されるならば、その結果はスイ
ッチング時間の好ましくない増加となる。同様の問題
が、出力電圧の逆スイッチングが行われる時に発生す
る。
ために、２つの信号ＵＰＮとＤＷは両方共に高に上げら
れ、そしてトランジスターＭＵ’がオフに切り替わると
同時に、トランジスターＭＤ’はそれが送る電流の必然
的な急激な変化と共に、導通し始める。前記電流は上記
のスイッチングノイズを生成しながら寄生誘導コイルＬ
ＶＳＳ内を流れる。送られた電流がスイッチングノイズ
を減少させるために低減されるならば、その結果はスイ
ッチング時間の好ましくない増加となる。同様の問題
が、出力電圧の逆スイッチングが行われる時に発生す
る。
【０００６】スイッチング時間を過剰に増加させずにス
イッチングノイズを減少させる問題はもうすでに種々の
提案により論じられている。例えば、１９８８年３月２
２日にＳ．Ｏｓｈｉｍａの名で発行された欧州特許出願
番号２８４，３５７のタイトル名“Ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ Ｉｎｔｅｇｒａｔｅｄ ＣｉｒｃｕｉｔＨａ
ｖｉｎｇ ａ Ｄａｔａ Ｏｕｔｐｕｔ Ｂｕｆｆｅｒ
Ｃｉｒｃｕｉｔ”は、ラインの寄生インダクタンスへ
の大きな寄与がパッドとリード（“ボンデイングワイヤ
ー”と呼ばれる）を接続するワイヤーにより与えられる
という事実により出力電圧のスイッチング中に集積回路
の内部回路構成の電力供給ライン上に誘導されるノイズ
を低減するために、装置の内部回路構成の電力供給とバ
ッファの電力供給用のパッドと金属ラインとの分離を保
つことを提案する。この改良は確かに有用ではあるが、
まだ不十分である。
イッチングノイズを減少させる問題はもうすでに種々の
提案により論じられている。例えば、１９８８年３月２
２日にＳ．Ｏｓｈｉｍａの名で発行された欧州特許出願
番号２８４，３５７のタイトル名“Ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ Ｉｎｔｅｇｒａｔｅｄ ＣｉｒｃｕｉｔＨａ
ｖｉｎｇ ａ Ｄａｔａ Ｏｕｔｐｕｔ Ｂｕｆｆｅｒ
Ｃｉｒｃｕｉｔ”は、ラインの寄生インダクタンスへ
の大きな寄与がパッドとリード（“ボンデイングワイヤ
ー”と呼ばれる）を接続するワイヤーにより与えられる
という事実により出力電圧のスイッチング中に集積回路
の内部回路構成の電力供給ライン上に誘導されるノイズ
を低減するために、装置の内部回路構成の電力供給とバ
ッファの電力供給用のパッドと金属ラインとの分離を保
つことを提案する。この改良は確かに有用ではあるが、
まだ不十分である。
【０００７】スイッチングノイズを低減するための他の
既知方法は、複数のノードの同時スイッチングの場合に
おいて異なるノードに関連する電流変動の追加を防止す
るために、異なる出力ノードのスイッチング間に適切な
オフセットを導入することからなる。他の同様な方法は
バッファのプルアップ及びプルダウントランジスターを
各々並列の複数のトランジスターと置き換え、そして個
々のバッファの種々のトランジスターのスイッチングを
適切にオフセットすることからなる（Ｄ．Ｔ．Ｗｏｎｇ
その他による“Ａｎ １１−ｎｓ ８ｋ ｘ １８ Ｃ
ＭＯＳ Ｓｔａｔｉｃ ＲＡＭ ｗｉｔｈ ０．５−μ
ｍ Ｄｅｖｉｃｅｓ”、ＩＥＥＥ Ｊ．Ｓｏｌｉｄ−Ｓ
ｔａｔｅ Ｃｉｒｃｕｉｔｓ、ｖｏｌ．ＳＣ−２３、Ｎ
ｏ５、１９８８年１０月、１０９５−１１０３頁参
照）。これらの方法は製造プロセスに酷く依存し、そし
ていかなる場合でも正確な実験的特性を必要とする欠点
を有する。
既知方法は、複数のノードの同時スイッチングの場合に
おいて異なるノードに関連する電流変動の追加を防止す
るために、異なる出力ノードのスイッチング間に適切な
オフセットを導入することからなる。他の同様な方法は
バッファのプルアップ及びプルダウントランジスターを
各々並列の複数のトランジスターと置き換え、そして個
々のバッファの種々のトランジスターのスイッチングを
適切にオフセットすることからなる（Ｄ．Ｔ．Ｗｏｎｇ
その他による“Ａｎ １１−ｎｓ ８ｋ ｘ １８ Ｃ
ＭＯＳ Ｓｔａｔｉｃ ＲＡＭ ｗｉｔｈ ０．５−μ
ｍ Ｄｅｖｉｃｅｓ”、ＩＥＥＥ Ｊ．Ｓｏｌｉｄ−Ｓ
ｔａｔｅ Ｃｉｒｃｕｉｔｓ、ｖｏｌ．ＳＣ−２３、Ｎ
ｏ５、１９８８年１０月、１０９５−１１０３頁参
照）。これらの方法は製造プロセスに酷く依存し、そし
ていかなる場合でも正確な実験的特性を必要とする欠点
を有する。
【０００８】実際のスイッチングを実行する前に出力ノ
ードをＶＳＳとＶＤＤ間の中間のレベルにプリロードす
るための方法が更に知られている（例えばＴ．Ｗａｄａ
その他による“Ａ ３４−ｎｓ １−Ｍｂｉｔ ＣＭＯ
Ｓ ＳＲＡＭ ＵｓｉｎｇＴｒｉｐｌｅ Ｐｏｌｙｓｉ
ｌｉｃｏｎ”、ＩＥＥＥ Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ
Ｃｉｒｃｕｉｔｓ、ｖｏｌ．ＳＣ−２２、Ｎｏ５、１
９８７年１０月、７２７−７３２頁、又はＨ．Ｏｋｕｙ
ａｍａその他による“Ａ ７−ｎｓ ３２Ｋｘ ８ＣＭ
ＯＳ ＳＲＡＭ”、ＩＥＥＥ Ｊ．Ｓｏｌｉｄ−Ｓｔａ
ｔｅ Ｃｉｒｃｕｉｔｓ、ｖｏｌ．ＳＣ−２３、Ｎｏ
５、１９８８年１０月、１０５４−１０５９頁参照）。
この方法において、実際にスイッチングが発生する時の
ノード上での電圧変化は明白に低減され、そして故にそ
の関連電流の時間変動も又低減される。この方法は、当
業者には明白なように、例えばメモリ回路内で、信号デ
ータの要求とその読み取りとの間に不動作時間が在るよ
うな、これらの場合に有用である。
ードをＶＳＳとＶＤＤ間の中間のレベルにプリロードす
るための方法が更に知られている（例えばＴ．Ｗａｄａ
その他による“Ａ ３４−ｎｓ １−Ｍｂｉｔ ＣＭＯ
Ｓ ＳＲＡＭ ＵｓｉｎｇＴｒｉｐｌｅ Ｐｏｌｙｓｉ
ｌｉｃｏｎ”、ＩＥＥＥ Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ
Ｃｉｒｃｕｉｔｓ、ｖｏｌ．ＳＣ−２２、Ｎｏ５、１
９８７年１０月、７２７−７３２頁、又はＨ．Ｏｋｕｙ
ａｍａその他による“Ａ ７−ｎｓ ３２Ｋｘ ８ＣＭ
ＯＳ ＳＲＡＭ”、ＩＥＥＥ Ｊ．Ｓｏｌｉｄ−Ｓｔａ
ｔｅ Ｃｉｒｃｕｉｔｓ、ｖｏｌ．ＳＣ−２３、Ｎｏ
５、１９８８年１０月、１０５４−１０５９頁参照）。
この方法において、実際にスイッチングが発生する時の
ノード上での電圧変化は明白に低減され、そして故にそ
の関連電流の時間変動も又低減される。この方法は、当
業者には明白なように、例えばメモリ回路内で、信号デ
ータの要求とその読み取りとの間に不動作時間が在るよ
うな、これらの場合に有用である。
【０００９】類似した方法が、Ｓ．Ｔａｋａｙａｓｕに
よる“ＳｅｍｉｃｏｎｄｕｃｔｏｒＩｎｔｅｇｒａｔｅ
ｄ Ｃｉｒｃｕｉｔ”のタイトル名で１９８７年１２月
９日に出願された欧州特許出願番号２７１，３３１で説
明されている。ここで出力ノードは、初期出力レベルが
“１”の時だけプリロードされ、そして電子回路の入力
にそれが適用されるならば、高レベルとなる値で実行さ
れる（例えば２．５Ｖ）。その代り、レベル“０”から
の開始は、非限界と見なされるので、プリロードするこ
とを必要としない。
よる“ＳｅｍｉｃｏｎｄｕｃｔｏｒＩｎｔｅｇｒａｔｅ
ｄ Ｃｉｒｃｕｉｔ”のタイトル名で１９８７年１２月
９日に出願された欧州特許出願番号２７１，３３１で説
明されている。ここで出力ノードは、初期出力レベルが
“１”の時だけプリロードされ、そして電子回路の入力
にそれが適用されるならば、高レベルとなる値で実行さ
れる（例えば２．５Ｖ）。その代り、レベル“０”から
の開始は、非限界と見なされるので、プリロードするこ
とを必要としない。
【００１０】上記プリロード方法の全てはその問題をあ
る程度は低減するが、それを排除する迄には至らない、
そして更に上述のように、メモリなどの装置のあるタイ
プにのみ適用可能である。
る程度は低減するが、それを排除する迄には至らない、
そして更に上述のように、メモリなどの装置のあるタイ
プにのみ適用可能である。
【００１１】スイッチングノイズを低減するために広範
囲に使用される他の方法はプルアップ及びプルダウント
ランジスターの駆動の制御にあるので、前記トランジス
ターにより供給される電流ＩOUT の時間による微分ｄＩ
OUT ／ｄｔのピーク値はスイッチング速度要件に適合し
て出来るだけ低くなる。例えば、前設定の時定数で、出
力プルアップ及びプルダウントランジスターのゲート電
極に適用された電圧の上昇と下降を緩やかにして、バッ
ファにより送られる電流内の急激な変動を緩慢にするた
めに、前記電極に、又は前記電極を駆動する論理ゲート
の正そして負の両方又はそのいずれかの電力供給に直列
に配置された抵抗器を通じて前記電極を駆動することが
提案されている（例えば、Ｍ．Ｎａｇａｎｕｍａによる
“ＣＭＯＳ Ｏｕｔｐｕｔ Ｂｕｆｆｅｒ Ｃｉｒｃｕ
ｉｔ”のタイトルで１９８７年６月２５日に出願された
欧州特許出願番号２５１，９１０；又はＫ．Ｌ．Ｗａｎ
ｇその他による“Ａ ２１−ｎｓ ３２ｋ ｘ ８ Ｃ
ＭＯＳ Ｓｔａｔｉｃ ＲＡＭ ｗｉｔｈ ａ Ｓｅｌ
ｅｃｔｉｖｅｌｙ Ｐｕｍｐｅｄ Ｐ−ＷｅｌｌＡｒｒ
ａｙ”、ＩＥＥＥ Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉ
ｒｃｕｉｔｓ、ｖｏｌ．ＳＣ−２２、Ｎｏ．５、１９８
７年１０月、７０４−７１１頁を参照）。他の場合で
は、能動回路網により駆動電圧に関するこの制御を実行
することが提案されている（例えばＷ．Ｃ．Ｈ．Ｇｕｂ
ｂｅｌｓその他による“Ａ ４０−ｎｓ／１００ｐＦ
Ｌｏｗ−Ｐｏｗｅｒ Ｆｕｌ−ＣＭＯＳ ２５６Ｋ（３
２Ｋ×８）ＳＲＡＭ”、ＩＥＥＥ Ｊ．Ｓｏｌｉｄ−Ｓ
ｔａｔｅ Ｃｉｒｃｕｉｔｓ、ｖｏｌ．ＳＣ−２２、Ｎ
ｏ．５、１９８７年１０月、７４１−７４７頁；又は
Ｓ．Ｔ．Ｃｈｕその他による“Ａ ２５−ｎｓ Ｌｏｗ
−Ｐｏｗｅｒ Ｆｕｌｌ−ＣＭＯＳ ｌ−Ｍｂｉｔ（１
２８Ｋ×８）ＳＲＡＭ”、ＩＥＥＥ Ｊ．Ｓｏｌｉｄ−
Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、ｖｏｌ．ＳＣ−２３、
Ｎｏ．５、１９８８年１０月、１０７８−１０８４頁を
参照）。
囲に使用される他の方法はプルアップ及びプルダウント
ランジスターの駆動の制御にあるので、前記トランジス
ターにより供給される電流ＩOUT の時間による微分ｄＩ
OUT ／ｄｔのピーク値はスイッチング速度要件に適合し
て出来るだけ低くなる。例えば、前設定の時定数で、出
力プルアップ及びプルダウントランジスターのゲート電
極に適用された電圧の上昇と下降を緩やかにして、バッ
ファにより送られる電流内の急激な変動を緩慢にするた
めに、前記電極に、又は前記電極を駆動する論理ゲート
の正そして負の両方又はそのいずれかの電力供給に直列
に配置された抵抗器を通じて前記電極を駆動することが
提案されている（例えば、Ｍ．Ｎａｇａｎｕｍａによる
“ＣＭＯＳ Ｏｕｔｐｕｔ Ｂｕｆｆｅｒ Ｃｉｒｃｕ
ｉｔ”のタイトルで１９８７年６月２５日に出願された
欧州特許出願番号２５１，９１０；又はＫ．Ｌ．Ｗａｎ
ｇその他による“Ａ ２１−ｎｓ ３２ｋ ｘ ８ Ｃ
ＭＯＳ Ｓｔａｔｉｃ ＲＡＭ ｗｉｔｈ ａ Ｓｅｌ
ｅｃｔｉｖｅｌｙ Ｐｕｍｐｅｄ Ｐ−ＷｅｌｌＡｒｒ
ａｙ”、ＩＥＥＥ Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉ
ｒｃｕｉｔｓ、ｖｏｌ．ＳＣ−２２、Ｎｏ．５、１９８
７年１０月、７０４−７１１頁を参照）。他の場合で
は、能動回路網により駆動電圧に関するこの制御を実行
することが提案されている（例えばＷ．Ｃ．Ｈ．Ｇｕｂ
ｂｅｌｓその他による“Ａ ４０−ｎｓ／１００ｐＦ
Ｌｏｗ−Ｐｏｗｅｒ Ｆｕｌ−ＣＭＯＳ ２５６Ｋ（３
２Ｋ×８）ＳＲＡＭ”、ＩＥＥＥ Ｊ．Ｓｏｌｉｄ−Ｓ
ｔａｔｅ Ｃｉｒｃｕｉｔｓ、ｖｏｌ．ＳＣ−２２、Ｎ
ｏ．５、１９８７年１０月、７４１−７４７頁；又は
Ｓ．Ｔ．Ｃｈｕその他による“Ａ ２５−ｎｓ Ｌｏｗ
−Ｐｏｗｅｒ Ｆｕｌｌ−ＣＭＯＳ ｌ−Ｍｂｉｔ（１
２８Ｋ×８）ＳＲＡＭ”、ＩＥＥＥ Ｊ．Ｓｏｌｉｄ−
Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、ｖｏｌ．ＳＣ−２３、
Ｎｏ．５、１９８８年１０月、１０７８−１０８４頁を
参照）。
【００１２】
【発明が解決しようとする課題】しかしながら、バッフ
ァのトランジスターの駆動を制御するための上記方法は
かなり製造プロセスに依存する解決法となる。これは、
出力電流の時間による微分の最大ピーク値を設定するの
にむしろ広範な設計限界に従うことが必要となりバッフ
ァが確保することが出来るスイッチング速度が結果的に
減少する。
ァのトランジスターの駆動を制御するための上記方法は
かなり製造プロセスに依存する解決法となる。これは、
出力電流の時間による微分の最大ピーク値を設定するの
にむしろ広範な設計限界に従うことが必要となりバッフ
ァが確保することが出来るスイッチング速度が結果的に
減少する。
【００１３】それで、本発明の目的はやや重容量負荷の
高速駆動のための電流発生回路を提供することであり、
それは電力供給ライン上の寄生インダクタンスコイルの
ためスイッチングノイズを制限すると同時に、高スイッ
チング速度を確保する。
高速駆動のための電流発生回路を提供することであり、
それは電力供給ライン上の寄生インダクタンスコイルの
ためスイッチングノイズを制限すると同時に、高スイッ
チング速度を確保する。
【００１４】より特定的な目的は設計者がスイッチング
速度とスイッチングノイズ間の最良の妥協点を設定する
ことが出来るように前記回路を提供することである。
速度とスイッチングノイズ間の最良の妥協点を設定する
ことが出来るように前記回路を提供することである。
【００１５】
【課題を解決するための手段】本発明はこの目的、集積
回路、特にメモリ用の高速容量負荷駆動回路で以後明ら
かとなるようにこの目的や他の目的、そして長所を達成
し、前記容量負荷を駆動するのに適している少なくとも
一つ以上のプルダウン出力トランジスターを有する前記
駆動回路は： ａ）所望期間中線形的に時系列変化する電圧を発生する
ためにタイミング信号により制御される第一ランプ電圧
発生回路手段； ｂ）前記ランプ電圧発生回路手段の出力により駆動さ
れ、そして前記電圧に比例する電流を発生するのに適し
た第二電圧／電流変換回路手段；そして ｃ）前設定された反射比率で前記プルダウン出力トラン
ジスター内の前記電流を反射するための前記電圧／電流
変換回路手段の出力により駆動される第三電流反射回路
手段から構成されることを特徴とする。
回路、特にメモリ用の高速容量負荷駆動回路で以後明ら
かとなるようにこの目的や他の目的、そして長所を達成
し、前記容量負荷を駆動するのに適している少なくとも
一つ以上のプルダウン出力トランジスターを有する前記
駆動回路は： ａ）所望期間中線形的に時系列変化する電圧を発生する
ためにタイミング信号により制御される第一ランプ電圧
発生回路手段； ｂ）前記ランプ電圧発生回路手段の出力により駆動さ
れ、そして前記電圧に比例する電流を発生するのに適し
た第二電圧／電流変換回路手段；そして ｃ）前設定された反射比率で前記プルダウン出力トラン
ジスター内の前記電流を反射するための前記電圧／電流
変換回路手段の出力により駆動される第三電流反射回路
手段から構成されることを特徴とする。
【００１６】他の局面によると、本発明は前記容量負荷
を駆動するのに適している少なくとも一つ以上のプルダ
ウン出力トランジスターとプルアップ出力トランジスタ
ーを有する集積回路、特にメモリ用の高速容量負荷駆動
回路から構成され、それは： ａ）所望期間中線形的に時系列変化する電圧を発生する
ためにタイミング信号により制御される第一ランプ電圧
発生回路手段； ｂ）前記ランプ電圧発生回路手段の出力により駆動さ
れ、そして前記電圧に比例する電流を発生するのに適し
た第二電圧／電流変換回路手段； ｃ）第一制御信号が与えられると、前設定された反射比
率で前記プルダウン出力トランジスター内の前記電流を
反射するための前記電圧／電流変換回路手段の出力によ
り駆動される第三電流反射回路手段；そして ｄ）第二制御信号が与えられると、前設定された反射比
率で前記プルアップ出力トランジスター内の前記電流を
反射するための前記電圧／電流変換回路手段の出力によ
り駆動される第四電流反射回路手段から構成されること
を特徴とする。
を駆動するのに適している少なくとも一つ以上のプルダ
ウン出力トランジスターとプルアップ出力トランジスタ
ーを有する集積回路、特にメモリ用の高速容量負荷駆動
回路から構成され、それは： ａ）所望期間中線形的に時系列変化する電圧を発生する
ためにタイミング信号により制御される第一ランプ電圧
発生回路手段； ｂ）前記ランプ電圧発生回路手段の出力により駆動さ
れ、そして前記電圧に比例する電流を発生するのに適し
た第二電圧／電流変換回路手段； ｃ）第一制御信号が与えられると、前設定された反射比
率で前記プルダウン出力トランジスター内の前記電流を
反射するための前記電圧／電流変換回路手段の出力によ
り駆動される第三電流反射回路手段；そして ｄ）第二制御信号が与えられると、前設定された反射比
率で前記プルアップ出力トランジスター内の前記電流を
反射するための前記電圧／電流変換回路手段の出力によ
り駆動される第四電流反射回路手段から構成されること
を特徴とする。
【００１７】
【実施例】本発明が非限定的例によってのみ与えられた
添付の図で示された好適形態を参考にして詳細に説明さ
れる。
添付の図で示された好適形態を参考にして詳細に説明さ
れる。
【００１８】説明を簡単にするために、“１”から
“０”へのスイッチングだけを実行するのに適した本発
明による出力バッファの一部だけが図２に示されてい
る。完全なバッファの実行は又“０”から“１”へのス
イッチングの機能を実行する回路を必要とする。この最
後の回路は図２の一つを正確に補うことが可能、或は図
７を参考にして以下で説明されるようにより有利な方法
で提供可能である。
“０”へのスイッチングだけを実行するのに適した本発
明による出力バッファの一部だけが図２に示されてい
る。完全なバッファの実行は又“０”から“１”へのス
イッチングの機能を実行する回路を必要とする。この最
後の回路は図２の一つを正確に補うことが可能、或は図
７を参考にして以下で説明されるようにより有利な方法
で提供可能である。
【００１９】図２において、ブロックＢ１は電圧ランプ
を発生し、そしてその電圧ランプを電流ランプに変換す
るためのブロックＢ２に適用され、そしてその電流ラン
プは、容量負荷ＣＬが接続されている出力ノードＯＵＴ
を直接的に駆動する出力段階Ｂ３に順に適用される。３
つのブロックＢ１，Ｂ２、そしてＢ３は、スイッチング
を出力するために割り当てられた期間では高レベルに上
昇され、そして前記期間以外は定レベルとなる単一タイ
ミング信号Ｓ１により制御される。ブロックＢ１は入力
として一定値を有する電流ＩＲＥＦを受ける。出力段階
Ｂ３は、出力に提供される論理レベルが低であるならば
“０”に保たれ、そして逆の場合には“１”に保たれる
信号ＤＬＮにより更に制御される。
を発生し、そしてその電圧ランプを電流ランプに変換す
るためのブロックＢ２に適用され、そしてその電流ラン
プは、容量負荷ＣＬが接続されている出力ノードＯＵＴ
を直接的に駆動する出力段階Ｂ３に順に適用される。３
つのブロックＢ１，Ｂ２、そしてＢ３は、スイッチング
を出力するために割り当てられた期間では高レベルに上
昇され、そして前記期間以外は定レベルとなる単一タイ
ミング信号Ｓ１により制御される。ブロックＢ１は入力
として一定値を有する電流ＩＲＥＦを受ける。出力段階
Ｂ３は、出力に提供される論理レベルが低であるならば
“０”に保たれ、そして逆の場合には“１”に保たれる
信号ＤＬＮにより更に制御される。
【００２０】信号Ｓ１が高となると、ブロックＢ１から
の出力における電圧ランプが始まり、そしてその結果、
ブロックＢ２からの出力における電流ランプも又始ま
る。ブロックＢ３において、電流ランプは所望時間内に
負荷容量の放電を可能にするのに十分な反射係数を有す
るプルダウントランジスター内で反射される。
の出力における電圧ランプが始まり、そしてその結果、
ブロックＢ２からの出力における電流ランプも又始ま
る。ブロックＢ３において、電流ランプは所望時間内に
負荷容量の放電を可能にするのに十分な反射係数を有す
るプルダウントランジスター内で反射される。
【００２１】図３は図２の回路の更に詳細な具体例であ
る。
る。
【００２２】電圧ランプの発生 ブロックＢ１において、２つの並列接続されたＮチャネ
ルトランジスターＭ１２とＭ１３は、定電流が基準電流
ソースＩＲＥＦによりその中に投入されるＮチャネルト
ランジスターＭ１１に直列に接続されている。トランジ
スターＭ１２は永久的に導通させるためにダイオード接
続され、Ｍ１１とＭ１３は直接信号Ｓ１と関連否定信号
Ｓ１＊により各々制御される。トランジスターＭ１１と
Ｍ１２間のノード上の電圧はＮチャネルのゲート電極に
適用され、ブロックＢ１の出力ノード０１を構成するそ
のドレン電極は、ノード０１の寄生コンデンサも又その
中に包含されているコンデンサーＣ１を通じて電力供給
に接続されている。ノード０１は又抵抗デイバイダーＲ
１とＲ２に接続されており、それは、そのゲート電極が
信号Ｓ１により駆動されるＰチャネルトランジスターＭ
１５を通じて定基準電圧ＶＲＩを発生するために電力供
給間に接続されている。
ルトランジスターＭ１２とＭ１３は、定電流が基準電流
ソースＩＲＥＦによりその中に投入されるＮチャネルト
ランジスターＭ１１に直列に接続されている。トランジ
スターＭ１２は永久的に導通させるためにダイオード接
続され、Ｍ１１とＭ１３は直接信号Ｓ１と関連否定信号
Ｓ１＊により各々制御される。トランジスターＭ１１と
Ｍ１２間のノード上の電圧はＮチャネルのゲート電極に
適用され、ブロックＢ１の出力ノード０１を構成するそ
のドレン電極は、ノード０１の寄生コンデンサも又その
中に包含されているコンデンサーＣ１を通じて電力供給
に接続されている。ノード０１は又抵抗デイバイダーＲ
１とＲ２に接続されており、それは、そのゲート電極が
信号Ｓ１により駆動されるＰチャネルトランジスターＭ
１５を通じて定基準電圧ＶＲＩを発生するために電力供
給間に接続されている。
【００２３】Ｓ１＝“０”のとき、Ｍ１１はオフに保た
れたのに対して、Ｍ１３はオンに保持されるので、Ｍ１
４はオフとなる。トランジスターＭ１５はその代りオン
となり、出力ノードを電圧値ＶＲＩに保持する。Ｓ１が
“１”レベルにシフトされると、Ｍ１１はオンに切り替
えられるのに対して、Ｍ１３とＭ１５はオフに切り替え
られる。それで、電流ＩＲＥＦはトランジスターＭ１４
の十分な反射係数で反射され、そしてコンデンサーＣ１
は定電流Ｉ１４で充電される。それで、ノード０１上の
電圧Ｖ０１は以下の関係に従って、 ｄＶ０／ｄｔ＝Ｉ１４／Ｃ１ （１） 線形的、且つ時系列的に減少するプロットを有すること
になろう。
れたのに対して、Ｍ１３はオンに保持されるので、Ｍ１
４はオフとなる。トランジスターＭ１５はその代りオン
となり、出力ノードを電圧値ＶＲＩに保持する。Ｓ１が
“１”レベルにシフトされると、Ｍ１１はオンに切り替
えられるのに対して、Ｍ１３とＭ１５はオフに切り替え
られる。それで、電流ＩＲＥＦはトランジスターＭ１４
の十分な反射係数で反射され、そしてコンデンサーＣ１
は定電流Ｉ１４で充電される。それで、ノード０１上の
電圧Ｖ０１は以下の関係に従って、 ｄＶ０／ｄｔ＝Ｉ１４／Ｃ１ （１） 線形的、且つ時系列的に減少するプロットを有すること
になろう。
【００２４】信号Ｓ１が“０”に戻ると、ノード０１は
その初期条件、即ち電圧ＶＲＩに戻される。電圧ＶＲＩ
は以下に説明される基準と共に選択される。
その初期条件、即ち電圧ＶＲＩに戻される。電圧ＶＲＩ
は以下に説明される基準と共に選択される。
【００２５】当然、抵抗デイバイダーによる電圧ＶＲＩ
の発生は単に実例でのみ示され、そして他の方法、例え
ば一連の２つ、或はそれ以上のＭＯＳトランジスターで
実施されるか、又は外部から供給されても良い。
の発生は単に実例でのみ示され、そして他の方法、例え
ば一連の２つ、或はそれ以上のＭＯＳトランジスターで
実施されるか、又は外部から供給されても良い。
【００２６】電流ランプの発生 ノード０１上の電圧ランプは、以下で明かとなるよう
に、三極エーリア内のＭＯＳトランジスターを動作させ
ることにより電流ランプに変換される。ドレン電流Ｉｄ
とこのエーリアで動作するトランジスターのゲートソー
ス電流ＶＧＳ間の関係は、第一近似として、 Ｉｄ＝μＣｏｘ（Ｗｅ／Ｌｅ）Ｖｄｓ［（Ｖｇｓ−Ｖｔｈ）−１／２Ｖｄｓ］ （２） により与えられる。ここで、μはチャネル内のキャリア
の有効移動度であり、ＣＯＸは単位面積当りの酸化ゲー
トの静電容量、Ｖｔｈ，Ｗｅ，そしてＬｅはそれぞれト
ランジスターのスレッショルド電圧、有効巾、そして有
効長であり、そしてＶｄｓはトランジスターのドレンと
ソース間に適用された電圧である。
に、三極エーリア内のＭＯＳトランジスターを動作させ
ることにより電流ランプに変換される。ドレン電流Ｉｄ
とこのエーリアで動作するトランジスターのゲートソー
ス電流ＶＧＳ間の関係は、第一近似として、 Ｉｄ＝μＣｏｘ（Ｗｅ／Ｌｅ）Ｖｄｓ［（Ｖｇｓ−Ｖｔｈ）−１／２Ｖｄｓ］ （２） により与えられる。ここで、μはチャネル内のキャリア
の有効移動度であり、ＣＯＸは単位面積当りの酸化ゲー
トの静電容量、Ｖｔｈ，Ｗｅ，そしてＬｅはそれぞれト
ランジスターのスレッショルド電圧、有効巾、そして有
効長であり、そしてＶｄｓはトランジスターのドレンと
ソース間に適用された電圧である。
【００２７】関係式（２）から、電圧Ｖｄｓが一定に保
持されるならば、電圧Ｖｄｓの時系列的線形変化は又ド
レン電流Ｉｄの線形変化で調和されることが分かる。こ
れはこれから説明されるブロックＢ２により実行される
変換で使用される効果である。
持されるならば、電圧Ｖｄｓの時系列的線形変化は又ド
レン電流Ｉｄの線形変化で調和されることが分かる。こ
れはこれから説明されるブロックＢ２により実行される
変換で使用される効果である。
【００２８】ブロックＢ２は直列に接続されたＰチャネ
ルトランジスターＭ２１とＭ２５のペアーから構成さ
れ；Ｍ２１のソースは電力供給ラインＶＤＤＩに接続さ
れ、ここでＭ２５のドレンはダイオード接続されたＮチ
ャネルトランジスターＭ２２を通じて電力供給ラインＶ
ＳＳＩに接続されている。ブロックは更に両方供Ｎチャ
ネルタイプのトランジスターＭ２３とトランジスターＭ
２４から構成され、その後者はダイオード接続されてお
り、Ｍ２５のゲートを制御するソースフォロワーをほぼ
形成する。ブロックＢ１のノード０１はトランジスター
Ｍ２１とＭ２３のゲート電極に接続されている。トラン
ジスターＭ２２のドレンはブロックＢ２の出力ノード０
２を構成する。ブロックＢ１内の電圧ＶＲＩは、信号Ｓ
１が“０”の時、ブロックＢ２のトランジスターＭ２１
をその導電限度に保持することが出来るように選択され
る。
ルトランジスターＭ２１とＭ２５のペアーから構成さ
れ；Ｍ２１のソースは電力供給ラインＶＤＤＩに接続さ
れ、ここでＭ２５のドレンはダイオード接続されたＮチ
ャネルトランジスターＭ２２を通じて電力供給ラインＶ
ＳＳＩに接続されている。ブロックは更に両方供Ｎチャ
ネルタイプのトランジスターＭ２３とトランジスターＭ
２４から構成され、その後者はダイオード接続されてお
り、Ｍ２５のゲートを制御するソースフォロワーをほぼ
形成する。ブロックＢ１のノード０１はトランジスター
Ｍ２１とＭ２３のゲート電極に接続されている。トラン
ジスターＭ２２のドレンはブロックＢ２の出力ノード０
２を構成する。ブロックＢ１内の電圧ＶＲＩは、信号Ｓ
１が“０”の時、ブロックＢ２のトランジスターＭ２１
をその導電限度に保持することが出来るように選択され
る。
【００２９】上記回路の動作を説明するために、トラン
ジスターＭ２２，Ｍ２３，Ｍ２４、そしてＭ２５は飽和
エーリア内で動作し、そして次の関係が故にそれらに対
して有効となる： Ｉｄ＝１／２μＣｏｘ（Ｗｅ／Ｌｅ）（Ｖｇｓ−Ｖｔｈ）2 （３） ここで、記号は関係式（２）と同じ意味を有する。Ｍ２
５を通じて流れる電流は第一近似としてＭ２１を通じて
流れ、そして電圧Ｖ０１が低下すると、上昇する電流に
等しい。これは関係式（３）により表されるように、Ｍ
２５のゲートソース電圧の割合の増加となる。しかしな
がら、Ｍ２５のゲートに適用された電圧は電圧ランプ時
には時間と共に減少する。故に、正味の効果はＭ２１の
電圧ＶＤＤ−Ｖｄ２１をほぼ一定に保持することであ
る。もしＶｄ２１が、Ｍ２１を三極エーリアで動作さ
せ、故に関係式（２）に従って（例えばＶＤＤ−Ｖｄ２
１＝５００ｍＶ）で動作させるように適切に選択される
ならば、Ｖｇｓに比例して増加する電流、即ちそのプロ
ットが線形ランプである電流ＩｒａｍｐはブロックＢ１
から到達する電圧ランプ時にトランジスターＭ２１内に
流れる；前記電流はＭ２２におけるのと同じように（ブ
ロックＢ２の十分な速度の作用により）再発生し、そし
て以下で説明されるように段階Ｂ３内に反射される。
ジスターＭ２２，Ｍ２３，Ｍ２４、そしてＭ２５は飽和
エーリア内で動作し、そして次の関係が故にそれらに対
して有効となる： Ｉｄ＝１／２μＣｏｘ（Ｗｅ／Ｌｅ）（Ｖｇｓ−Ｖｔｈ）2 （３） ここで、記号は関係式（２）と同じ意味を有する。Ｍ２
５を通じて流れる電流は第一近似としてＭ２１を通じて
流れ、そして電圧Ｖ０１が低下すると、上昇する電流に
等しい。これは関係式（３）により表されるように、Ｍ
２５のゲートソース電圧の割合の増加となる。しかしな
がら、Ｍ２５のゲートに適用された電圧は電圧ランプ時
には時間と共に減少する。故に、正味の効果はＭ２１の
電圧ＶＤＤ−Ｖｄ２１をほぼ一定に保持することであ
る。もしＶｄ２１が、Ｍ２１を三極エーリアで動作さ
せ、故に関係式（２）に従って（例えばＶＤＤ−Ｖｄ２
１＝５００ｍＶ）で動作させるように適切に選択される
ならば、Ｖｇｓに比例して増加する電流、即ちそのプロ
ットが線形ランプである電流ＩｒａｍｐはブロックＢ１
から到達する電圧ランプ時にトランジスターＭ２１内に
流れる；前記電流はＭ２２におけるのと同じように（ブ
ロックＢ２の十分な速度の作用により）再発生し、そし
て以下で説明されるように段階Ｂ３内に反射される。
【００３０】当然、トランジスターＭ２１は、ゲートと
ソース電極間に適用される電圧が始めスレッショルド電
圧に非常に接近しているので、スイッチングステップの
始めの短時間は飽和エーリア内で動作する。但し、実際
問題として、これは単に低電流値で非常に短時間のため
にＭ２１を通過する電流のプロットが非線形になるだけ
なので、問題はない。
ソース電極間に適用される電圧が始めスレッショルド電
圧に非常に接近しているので、スイッチングステップの
始めの短時間は飽和エーリア内で動作する。但し、実際
問題として、これは単に低電流値で非常に短時間のため
にＭ２１を通過する電流のプロットが非線形になるだけ
なので、問題はない。
【００３１】図４は上記のものと同様の構成を包含する
が、更にトランジスターＭ２６，Ｍ２８（両方共Ｐチャ
ネルタイプ）、そしてＭ２７（Ｎチャネルタイプ）を有
するブロックＢ２の他の形態を例証する。Ｍ２２を通じ
て流れ、実質的にＩｒａｍｐである電流は、飽和エーリ
ア内で動作するトランジスターＭ２７とＭ２８により構
成されるブランチで反射される；Ｍ２６のゲート電極に
適用された電圧は故に、電流Ｉｒａｍｐが上昇すると、
低下する。始めはオフであるトランジスターＭ２６は、
Ｉｒａｍｐが所定値を越えると導通し始めて、飽和エー
リア内で動作する。故に、それは電流Ｉｒａｍｐの一部
を供給し、Ｍ２３，Ｍ２４、そしてＭ２５により形成さ
れた設定に課せられた要件を低減して、電圧Ｖｄ２１
（ゲート電圧の減少と同時にドレイン電流の増加が又Ｍ
２５に対してと同じようにトランジスターＭ２６にも発
生する）の制御に寄与する。
が、更にトランジスターＭ２６，Ｍ２８（両方共Ｐチャ
ネルタイプ）、そしてＭ２７（Ｎチャネルタイプ）を有
するブロックＢ２の他の形態を例証する。Ｍ２２を通じ
て流れ、実質的にＩｒａｍｐである電流は、飽和エーリ
ア内で動作するトランジスターＭ２７とＭ２８により構
成されるブランチで反射される；Ｍ２６のゲート電極に
適用された電圧は故に、電流Ｉｒａｍｐが上昇すると、
低下する。始めはオフであるトランジスターＭ２６は、
Ｉｒａｍｐが所定値を越えると導通し始めて、飽和エー
リア内で動作する。故に、それは電流Ｉｒａｍｐの一部
を供給し、Ｍ２３，Ｍ２４、そしてＭ２５により形成さ
れた設定に課せられた要件を低減して、電圧Ｖｄ２１
（ゲート電圧の減少と同時にドレイン電流の増加が又Ｍ
２５に対してと同じようにトランジスターＭ２６にも発
生する）の制御に寄与する。
【００３２】ブロックＢ２の他の簡単な形態が図５に例
証されており、それはもうすでに説明されたものと同様
の機能を有するトランジスターＭ２１とＭ２２から構成
されるが、関連の制御回路と共に、Ｍ２５は、ゲートが
適正な値を有する固定電圧ＶＲＥＦのソースにより制御
されているトランジスターＭ２９と置き換えられてい
る。トランジスターＭ２９は非常に高いアスペクト比Ｗ
ｅ／Ｌｅを有していなければならないので、電流Ｉｒａ
ｍｐがその最大値に到達する時にその通路を得るために
必要とされる電圧Ｖｇｓ−Ｖｔｈは非常に低となる（例
えば１００ｍＶ以下）。この様に、出力スイッチング中
の電圧Ｖｄ２１の変化は抑えられ、それでＭ２１内を流
れる電流は時間と共に実質的に線形的に増加するプロッ
トを有する。
証されており、それはもうすでに説明されたものと同様
の機能を有するトランジスターＭ２１とＭ２２から構成
されるが、関連の制御回路と共に、Ｍ２５は、ゲートが
適正な値を有する固定電圧ＶＲＥＦのソースにより制御
されているトランジスターＭ２９と置き換えられてい
る。トランジスターＭ２９は非常に高いアスペクト比Ｗ
ｅ／Ｌｅを有していなければならないので、電流Ｉｒａ
ｍｐがその最大値に到達する時にその通路を得るために
必要とされる電圧Ｖｇｓ−Ｖｔｈは非常に低となる（例
えば１００ｍＶ以下）。この様に、出力スイッチング中
の電圧Ｖｄ２１の変化は抑えられ、それでＭ２１内を流
れる電流は時間と共に実質的に線形的に増加するプロッ
トを有する。
【００３３】バッファが複合バイポーラＣＭＯＳ技術で
製造される回路内に集積されると、ＭＯＳトランジスタ
ーＭ２９はバイポーラトランジスターと有利に交換可能
となる。実際にバイポーラトランジスターのベースとエ
ミッタ間の電圧はたとえコレクタ電流の大きな変化が在
っても非常に僅かな変動しか有さないので、電流Ｉｒａ
ｍｐが変化する時の電圧Ｖｄ２１の変化は非常に小さ
い。
製造される回路内に集積されると、ＭＯＳトランジスタ
ーＭ２９はバイポーラトランジスターと有利に交換可能
となる。実際にバイポーラトランジスターのベースとエ
ミッタ間の電圧はたとえコレクタ電流の大きな変化が在
っても非常に僅かな変動しか有さないので、電流Ｉｒａ
ｍｐが変化する時の電圧Ｖｄ２１の変化は非常に小さ
い。
【００３４】出力段階 再度図３において、出力信号Ｂ３の好適実施が説明され
る。前記出力段階はプルダウン出力Ｎチャネルトランジ
スターＭＤから構成され、そのゲートＤＭＤは、並列に
接続され、そしてタイミング信号Ｓ１の直接及び否定形
で各々制御される相補トランジスターＭ３１（Ｎチャネ
ルタイプの）とＭ３２（Ｐチャネルタイプの）のペアー
で構成されたスイッチ手段を通じてブロックＢ２の出力
ノード０２に接続されている。トランジスターＭＤのド
レンは容量負荷（図３に図示されない）への接続のため
の回路の出力ノードＯＵＴに接続されている。タイミン
グ信号Ｓ１が高であると、２つのトランジスターＭ３１
とＭ３２はオンとなり、そしてブロックＢ２のトランジ
スターＭ２２とブロックＢ３のＭＤは電流ミラーを共に
形成する。
る。前記出力段階はプルダウン出力Ｎチャネルトランジ
スターＭＤから構成され、そのゲートＤＭＤは、並列に
接続され、そしてタイミング信号Ｓ１の直接及び否定形
で各々制御される相補トランジスターＭ３１（Ｎチャネ
ルタイプの）とＭ３２（Ｐチャネルタイプの）のペアー
で構成されたスイッチ手段を通じてブロックＢ２の出力
ノード０２に接続されている。トランジスターＭＤのド
レンは容量負荷（図３に図示されない）への接続のため
の回路の出力ノードＯＵＴに接続されている。タイミン
グ信号Ｓ１が高であると、２つのトランジスターＭ３１
とＭ３２はオンとなり、そしてブロックＢ２のトランジ
スターＭ２２とブロックＢ３のＭＤは電流ミラーを共に
形成する。
【００３５】トランジスターＭＤの制御を維持するため
に、ゲートＧＭＤは、もしも、又は出力に低レベルを提
供することが必要な時だけ低となる上述の信号ＤＬＮに
より制御されるトランジスターＭ３３（Ｎチャネルタイ
プの）とＭ３４（Ｐチャネルタイプの）の働きにより２
つの電力供給ＶＳＳＩとＶＤＤＩに各々接続されてい
る。静的状態では、低出力レベルが必要とされる時には
ＭＤはトランジスターＭ３４によりオンに保持され、そ
れに反して、逆の場合には、それはトランジスターＭ３
３によりオフに保持される。Ｍ３４のサイズは、出力が
“１”から“０”に通過しなければならない時、前記出
力スイッチングステップ中のノードＧＭＤ上の電圧の時
間プロットにあまり影響を及ぼさないようなものであ
る。実際問題として、Ｍ２４のアスペクト比Ｗｅ／Ｌｅ
は非常に低となるのに十分なものであるので、Ｉｒａｍ
ｐよりももっと小さい電流を供給することが出来る。
に、ゲートＧＭＤは、もしも、又は出力に低レベルを提
供することが必要な時だけ低となる上述の信号ＤＬＮに
より制御されるトランジスターＭ３３（Ｎチャネルタイ
プの）とＭ３４（Ｐチャネルタイプの）の働きにより２
つの電力供給ＶＳＳＩとＶＤＤＩに各々接続されてい
る。静的状態では、低出力レベルが必要とされる時には
ＭＤはトランジスターＭ３４によりオンに保持され、そ
れに反して、逆の場合には、それはトランジスターＭ３
３によりオフに保持される。Ｍ３４のサイズは、出力が
“１”から“０”に通過しなければならない時、前記出
力スイッチングステップ中のノードＧＭＤ上の電圧の時
間プロットにあまり影響を及ぼさないようなものであ
る。実際問題として、Ｍ２４のアスペクト比Ｗｅ／Ｌｅ
は非常に低となるのに十分なものであるので、Ｉｒａｍ
ｐよりももっと小さい電流を供給することが出来る。
【００３６】Ｂ２のトランジスターＭ２２は図３におい
て直接（間挿入されたスイッチング手段を除いて）に出
力トランジスターＭＤに結合されているのだが、その結
合はより洗練された方法で提供可能である。図６は、ノ
ード０２と出力トランジスターＭＤ間の２つの電流反射
段階の存在により図３を参考にして上述されたものと異
なる出力段階Ｂ３の変形形態を例証する。この場合、ノ
ード０２は、ＰチャネルＭ３６とＭ３７により形成され
た電流ミラーを制御するＮチャネルトランジスターＭ３
５を（通常スイッチング手段Ｍ３１とＭ３２を通じて）
駆動する；前記電流ミラーは順にＮチャネルトランジス
ターＭ３８と前述のトランジスターＭＤとにより構成さ
れる電流ミラーを制御する。前述のトランジスターＭ３
３とＭ３４は尚も存在する。この実施は、トランジスタ
ーＭＤにより構成される高容量負荷のため、図３の回路
で発生するかも知れない回路の速度の劣化を最小にする
ために、トランジスターＭ２２とプルダウン出力トラン
ジスターＭＤ間の結合の最適化を可能にする。
て直接（間挿入されたスイッチング手段を除いて）に出
力トランジスターＭＤに結合されているのだが、その結
合はより洗練された方法で提供可能である。図６は、ノ
ード０２と出力トランジスターＭＤ間の２つの電流反射
段階の存在により図３を参考にして上述されたものと異
なる出力段階Ｂ３の変形形態を例証する。この場合、ノ
ード０２は、ＰチャネルＭ３６とＭ３７により形成され
た電流ミラーを制御するＮチャネルトランジスターＭ３
５を（通常スイッチング手段Ｍ３１とＭ３２を通じて）
駆動する；前記電流ミラーは順にＮチャネルトランジス
ターＭ３８と前述のトランジスターＭＤとにより構成さ
れる電流ミラーを制御する。前述のトランジスターＭ３
３とＭ３４は尚も存在する。この実施は、トランジスタ
ーＭＤにより構成される高容量負荷のため、図３の回路
で発生するかも知れない回路の速度の劣化を最小にする
ために、トランジスターＭ２２とプルダウン出力トラン
ジスターＭＤ間の結合の最適化を可能にする。
【００３７】完全バッファ 完全バッファは上記のように、プルダウン機能を実行す
ることが出来る精密相補回路と共に図３のプルダウン回
路を二重にすることにより実行可能であるが、更に有利
な完全バッファの解決法が図７を参考にして説明され
る。この解決策は、スイッチングを行わせるために高と
なるタイミング信号Ｓ１、そして出力に低レベルを提供
するために“０”となる信号ＤＬＮに加えて、出力に高
レベルを提供する“１”に保持され、そして他の場合は
“０”に保持される新信号ＤＲを必要とする。
ることが出来る精密相補回路と共に図３のプルダウン回
路を二重にすることにより実行可能であるが、更に有利
な完全バッファの解決法が図７を参考にして説明され
る。この解決策は、スイッチングを行わせるために高と
なるタイミング信号Ｓ１、そして出力に低レベルを提供
するために“０”となる信号ＤＬＮに加えて、出力に高
レベルを提供する“１”に保持され、そして他の場合は
“０”に保持される新信号ＤＲを必要とする。
【００３８】図７の回路は図３又は他の変形による２つ
のブロックＢ１とＢ２から構成される。ブロックＢ２の
出力ノード０２は、否定と直接の形での信号ＤＬＮによ
り制御されるＮチャネルタイプとＰチャネルタイプの各
々の２つのトランジスターＭ３９とＭ４０により構成さ
れたさらなるスイッチング手段の挿入を除いて、図３で
説明されたものと同様の回路構成で一方においてプルダ
ウントランジスターＭＤに接続されており；他方におい
て、その接続はその直接形とその否定形（ＤＨ＊）での
信号ＤＲにより制御されるトランジスターＭ４１（Ｎチ
ャネルタイプの）とＭ４２（Ｐチャネルタイプの）ペア
ーにより構成されるスイッチング手段を通じてＮチャネ
ルトランジスターＭ４３に到達する。
のブロックＢ１とＢ２から構成される。ブロックＢ２の
出力ノード０２は、否定と直接の形での信号ＤＬＮによ
り制御されるＮチャネルタイプとＰチャネルタイプの各
々の２つのトランジスターＭ３９とＭ４０により構成さ
れたさらなるスイッチング手段の挿入を除いて、図３で
説明されたものと同様の回路構成で一方においてプルダ
ウントランジスターＭＤに接続されており；他方におい
て、その接続はその直接形とその否定形（ＤＨ＊）での
信号ＤＲにより制御されるトランジスターＭ４１（Ｎチ
ャネルタイプの）とＭ４２（Ｐチャネルタイプの）ペア
ーにより構成されるスイッチング手段を通じてＮチャネ
ルトランジスターＭ４３に到達する。
【００３９】トランジスターＭ４３は、トランジスター
Ｍ４４と、そのドレン電極がプルダウントランジスター
ＭＤのドレンと共通の出力ＯＵＴに接続されているプル
アップトランジスターＭＵから構成される。トランジス
ターＭＵのゲート電極ＧＭＵは、トランジスターＭＤの
ために説明されたものと同様に、信号ＤＨにより制御さ
れる２つのトランジスターＭ４５（Ｎチャネルタイプ
の）とＭ４６（Ｐチャネルタイプの）により制御され
る。回路のこの部分は又、“０”から“１”への出力で
のスイッチングが、この場合Ｓ１が“０”に等しく、そ
してＤＨが“０”に等しいかの両方、又はそのいずれか
であらねばならないので、実行されない時、Ｍ４３とＭ
４４により形成されるブランチの部分での電流の吸収を
排除するために、Ｍ４３のゲートと電力供給ＶＳＳＩ間
に接続され、そしてそれぞれＳ１＊とＤＨ＊により制御
される２つのＮチャネルトランジスターＭ４７とＭ４８
から構成される。
Ｍ４４と、そのドレン電極がプルダウントランジスター
ＭＤのドレンと共通の出力ＯＵＴに接続されているプル
アップトランジスターＭＵから構成される。トランジス
ターＭＵのゲート電極ＧＭＵは、トランジスターＭＤの
ために説明されたものと同様に、信号ＤＨにより制御さ
れる２つのトランジスターＭ４５（Ｎチャネルタイプ
の）とＭ４６（Ｐチャネルタイプの）により制御され
る。回路のこの部分は又、“０”から“１”への出力で
のスイッチングが、この場合Ｓ１が“０”に等しく、そ
してＤＨが“０”に等しいかの両方、又はそのいずれか
であらねばならないので、実行されない時、Ｍ４３とＭ
４４により形成されるブランチの部分での電流の吸収を
排除するために、Ｍ４３のゲートと電力供給ＶＳＳＩ間
に接続され、そしてそれぞれＳ１＊とＤＨ＊により制御
される２つのＮチャネルトランジスターＭ４７とＭ４８
から構成される。
【００４０】図７の回路構成の動作は、前図の回路と同
様のため、当業者には明白である。信号ＤＬＮとＤＨが
両方共“０”である時、ブロックＢ２により発生された
電流ランプはプルダウントランジスターＭＤ上で反射さ
れ；信号ＤＬＮとＤＨの両方が“１”である時、電流ラ
ンプはプルアップトランジスターＭＵ上で反射される。
もしＤＨ＝“０”、ＤＬＮ＝“１”と与えるならば、電
流ランプは出力には全く移動されずに、両方のトランジ
スターＭＤとＭＵはオフとなり、そしてバッファは高イ
ンピーダンスを有することに留意すべきである。故に、
それは“トリステート”バッファとして使用可能とな
る。
様のため、当業者には明白である。信号ＤＬＮとＤＨが
両方共“０”である時、ブロックＢ２により発生された
電流ランプはプルダウントランジスターＭＤ上で反射さ
れ；信号ＤＬＮとＤＨの両方が“１”である時、電流ラ
ンプはプルアップトランジスターＭＵ上で反射される。
もしＤＨ＝“０”、ＤＬＮ＝“１”と与えるならば、電
流ランプは出力には全く移動されずに、両方のトランジ
スターＭＤとＭＵはオフとなり、そしてバッファは高イ
ンピーダンスを有することに留意すべきである。故に、
それは“トリステート”バッファとして使用可能とな
る。
【００４１】装置内で同スイッチング速度と容量負荷を
有する幾つかの出力ピンを駆動する必要がある時、その
動作が、出力に移動されなければならない論理レベルに
依存しない２つのブロック、電圧ランプ発生のためのＢ
１、そして電流ランプ発生のためのＢ２は複数のバッフ
ァにより共有可能である。この場合、複数の出力段階で
の直接駆動はブロックＢ２に対して過剰な高負荷となる
ので、結果として起こる電気的特性の劣化を回避するた
めにブロックＢ２と種々のピンに関連した個々の出力段
階（ブロックＢ３）間の結合を最適にする回路を挿入す
ることが必要であることは明白である。この適応回路は
典型的には図６に関連してもうすでに例証されたタイプ
の電流反射段階により構成される。
有する幾つかの出力ピンを駆動する必要がある時、その
動作が、出力に移動されなければならない論理レベルに
依存しない２つのブロック、電圧ランプ発生のためのＢ
１、そして電流ランプ発生のためのＢ２は複数のバッフ
ァにより共有可能である。この場合、複数の出力段階で
の直接駆動はブロックＢ２に対して過剰な高負荷となる
ので、結果として起こる電気的特性の劣化を回避するた
めにブロックＢ２と種々のピンに関連した個々の出力段
階（ブロックＢ３）間の結合を最適にする回路を挿入す
ることが必要であることは明白である。この適応回路は
典型的には図６に関連してもうすでに例証されたタイプ
の電流反射段階により構成される。
【００４２】バッファが挿入されている集積回路が待機
状態にある時に、実質的にゼロにまで電流吸収を減少さ
せることが必要ならば、この特徴を提供するために、既
知の方法に従って、回路が待機状態におかれねばならな
い時は高で、その他は低となる追加的待機信号ＳＢによ
り制御される幾つかのトランジスターを追加して上記回
路は用意に修正可能である。図８は前記待機信号の否定
型ＳＢ＊により制御される図３のデイバイダーＲ１とＲ
２へのＮチャネルトランジスターＭＡ１の直列挿入を例
証する。図９はＳＢ＊とＳＢにより各々制御されるＮチ
ャネルトランジスターＭＡ２とＭＡ３の追加により修正
された図４における同回路を例証する。最後に、図１０
は、常にＭＡ４とＭＡ５に対しては直接形で、そしてＭ
Ａ６とＭＡ７に対しては否定形での同信号により駆動さ
れるトランジスターＭＡ４，ＭＡ５（Ｐチャネルタイプ
の）とＭＡ５，ＭＡ７（Ｎチャネルタイプの）を追加し
た図７の図である。ＳＢの起動はトランジスターＭＡ１
−ＭＡ７を切り替えるので、待機中（当然、待機中Ｓ１
＝“０”）の吸収を上昇させたであろう電流通路の全て
を中断することが出来ることは当業者には直ちに理解さ
れよう。
状態にある時に、実質的にゼロにまで電流吸収を減少さ
せることが必要ならば、この特徴を提供するために、既
知の方法に従って、回路が待機状態におかれねばならな
い時は高で、その他は低となる追加的待機信号ＳＢによ
り制御される幾つかのトランジスターを追加して上記回
路は用意に修正可能である。図８は前記待機信号の否定
型ＳＢ＊により制御される図３のデイバイダーＲ１とＲ
２へのＮチャネルトランジスターＭＡ１の直列挿入を例
証する。図９はＳＢ＊とＳＢにより各々制御されるＮチ
ャネルトランジスターＭＡ２とＭＡ３の追加により修正
された図４における同回路を例証する。最後に、図１０
は、常にＭＡ４とＭＡ５に対しては直接形で、そしてＭ
Ａ６とＭＡ７に対しては否定形での同信号により駆動さ
れるトランジスターＭＡ４，ＭＡ５（Ｐチャネルタイプ
の）とＭＡ５，ＭＡ７（Ｎチャネルタイプの）を追加し
た図７の図である。ＳＢの起動はトランジスターＭＡ１
−ＭＡ７を切り替えるので、待機中（当然、待機中Ｓ１
＝“０”）の吸収を上昇させたであろう電流通路の全て
を中断することが出来ることは当業者には直ちに理解さ
れよう。
【００４３】本発明の幾つかの好適形態が説明されてい
るが、当業者は本発明の範囲内で他の同等の修正や変形
を工夫することが可能である。例えば、電圧ランプは図
３で例証されたものを補う回路で得られても良く、それ
により下降するよりもむしろ上昇するランプを得ること
が出来る。この場合、前記ランプは、ドレンとソース間
に一定電圧を有する三極エーリア内で強制的に動作させ
られるＮチャネルトランジスターの（ソース電極がＶＳ
ＳＩに接続されている）ゲートとソース電極間に適用さ
れる。
るが、当業者は本発明の範囲内で他の同等の修正や変形
を工夫することが可能である。例えば、電圧ランプは図
３で例証されたものを補う回路で得られても良く、それ
により下降するよりもむしろ上昇するランプを得ること
が出来る。この場合、前記ランプは、ドレンとソース間
に一定電圧を有する三極エーリア内で強制的に動作させ
られるＮチャネルトランジスターの（ソース電極がＶＳ
ＳＩに接続されている）ゲートとソース電極間に適用さ
れる。
【図１】従来技術による集積回路の基本出力バッファの
単純化回路図。
単純化回路図。
【図２】本発明の教示により実行されたバッファの部分
ブロック図。
ブロック図。
【図３】図２のブロック図の実施に関する更に詳細な回
路図。
路図。
【図４】図３のブロックＢ２の第一変形形態の回路図。
【図５】図３のブロックＢ２の第二変形形態の回路図。
【図６】図３のブロックＢ３の変形形態の回路図。
【図７】本発明による完全バッファの、一部ブロックに
よる回路図。
よる回路図。
【図８】電流消費を低減するために前図の回路で実行さ
れた修正の回路図。
れた修正の回路図。
【図９】電流消費を低減するために前図の回路で実行さ
れた修正の回路図。
れた修正の回路図。
【図１０】電流消費を低減するために前図の回路で実行
された修正の回路図。
された修正の回路図。
ＩＲＥＦ・・・基準電流ソース Ｖth・・・スレッショルド電圧 Ｗe ・・・有効巾 Ｌe ・・・有効長 Ｉramp・・・線形ランプ電流 ＶＳＳＩ・・・電力供給源 ＶＤＤＩ・・・電力供給源
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175 7436−5Ｊ Ｈ０３Ｋ 17/687 Ｆ 8941−5Ｊ 19/00 １０１ Ｆ (72)発明者 サルヴァトレ ポルタルリ イタリア国 レッチェ 73024 マグリエ ヴィアオロンゾ デ ドンノ 10 (72)発明者 ギイド トレッリィ イタリア国 パヴィア 27016 エッセ. アレシッオ ヴィア カドルナ ４
Claims (22)
- 【請求項１】 容量負荷を駆動するのに適切な少なくと
も一つ以上のプルダウン出力トランジスターから構成さ
れる、集積回路、特にメモリ用の高速容量負荷駆動回路
において、前記高速容量負荷駆動回路は： ａ）所望期間中線形的に時系列変化する電圧を発生する
ためにタイミング信号により制御される第一ランプ電圧
発生回路手段； ｂ）前記ランプ電圧発生回路手段の出力により駆動さ
れ、そして前記電圧に比例する電流を発生するのに適し
た第二電圧／電流変換回路手段；そして ｃ）前設定された反射率で前記プルダウン出力トランジ
スター内の前記電流を反射するための前記電圧／電流変
換回路手段の出力により駆動される第三電流反射回路手
段から構成されることを特徴とする駆動回路。 - 【請求項２】 前記第二回路手段は： ａ）前記第一回路手段の出力電圧により駆動される変換
トランジスター； ｂ）少なくともほとんどのスイッチング時間中前記変換
トランジスター上の電圧を一定に保つために前記変換ト
ランジスターに接続された電圧調整手段から構成される
ことを特徴とする請求項１に記載の駆動回路。 - 【請求項３】 前記変換トランジスターはＭＯＳトラン
ジスターであり、そして三極エーリア内で動作させるこ
とが出来るように前記電圧調整手段により駆動されるこ
とを特徴とする請求項２に記載の駆動回路。 - 【請求項４】 前記電圧調整手段は結合回路手段の作用
により前記電圧ランプにより駆動される調整トランジス
ターから構成されることを特徴とする請求項３に記載の
駆動回路。 - 【請求項５】 前記結合回路手段は接続されたボルテー
ジフォロワーであるトランジスター段階から構成される
ことを特徴とする請求項４に記載の駆動回路。 - 【請求項６】 前記電圧調整手段は選択された一定基準
電圧ソースにより制御される調整トランジスターから構
成されることを特徴とする請求項３に記載の駆動回路。 - 【請求項７】 前記第一回路手段は前記タイミング信号
により制御される電子的スイッチング手段を通じて前記
第一回路手段の出力ノードに接続される前設定一定電圧
のソースを更に包含することを特徴とする請求項３に記
載の駆動回路。 - 【請求項８】 前記選択定電圧は変換トランジスターを
導電限界に保つことが出来ることを特徴とする請求項７
に記載の駆動回路。 - 【請求項９】 前記第一回路手段はコンデンサーを充電
するために前記タイミング信号により制御可能である定
電流発生手段から構成されることを特徴とする請求項３
に記載の駆動回路。 - 【請求項１０】 前記定電流発生回路手段は定電流ソー
スと、前記定電流ソースと前記コンデンサー間に接続さ
れる電流ミラーとから構成されることを特徴とする請求
項９に記載の駆動回路。 - 【請求項１１】 前記第三電流反射回路手段は電流ラン
プの発生時のみ前記タイミング信号により使用可能にさ
れる通常オフの直列接続されたスイッチング手段から構
成されることを特徴とする請求項１に記載の駆動回路。 - 【請求項１２】 容量負荷を駆動するのに適切な少なく
とも一つ以上のプルダウン出力トランジスターとプルア
ップ出力トランジスターとから構成される、集積回路、
特にメモリ用の高速容量負荷駆動回路において、前記高
速容量負荷駆動回路は： ａ）所望期間中線形的に時系列変化する電圧を発生する
ためにタイミング信号により制御される第一ランプ電圧
発生回路手段； ｂ）前記ランプ電圧発生回路手段の出力により駆動さ
れ、そして前記電圧に比例する電流を発生するのに適し
た第二電圧／電流変換回路手段；そして ｃ）第一制御信号が適用される時に前設定された反射率
で前記プルダウン出力トランジスター内の前記電流を反
射するための前記電圧／電流変換回路手段の出力により
駆動される第三電流反射回路手段； ｄ）第二制御信号が適用される時に選択された反射率で
前記プルアップ出力トランジスター内の前記電流を反射
するための前記電圧／電流変換回路手段の出力により駆
動される第四電流反射回路手段から構成されることを特
徴とする駆動回路。 - 【請求項１３】 前記第二回路手段は： ａ）前記第一回路手段の出力電圧により駆動される変換
トランジスター；そして ｂ）少なくともほとんどのスイッチング時間中前記変換
トランジスター上の電圧を一定に保つために前記変換ト
ランジスターに接続された電圧調整手段から構成される
ことを特徴とする請求項１２に記載の駆動回路。 - 【請求項１４】 前記変換トランジスターはＭＯＳトラ
ンジスターであり、そして三極エーリア内で動作させる
ことが出来るように前記電圧調整手段により駆動される
ことを特徴とする請求項１３に記載の駆動回路。 - 【請求項１５】 前記電圧調整手段は結合回路手段の作
用により前記電圧ランプにより駆動される調整トランジ
スターから構成されることを特徴とする請求項１３に記
載の駆動回路。 - 【請求項１６】 前記結合回路手段は接続されたボルテ
ージフォロワーであるトランジスター段階から構成され
ることを特徴とする請求項１５に記載の駆動回路。 - 【請求項１７】 前記電圧調整手段は選択された一定基
準電圧ソースにより制御される調整トランジスターから
構成されることを特徴とする請求項１３に記載の駆動回
路。 - 【請求項１８】 前記第一回路手段は前記タイミング信
号により制御される電子的スイッチング手段を通じて前
記第一回路手段の出力ノードに接続される前設定された
一定電圧のソースを更に包含することを特徴とする請求
項１３に記載の駆動回路。 - 【請求項１９】 前記選択定電圧は変換トランジスター
を導電限界に保つことが出来ることを特徴とする請求項
１８に記載の駆動回路。 - 【請求項２０】 前記第一回路手段はコンデンサーを充
電するために前記タイミング信号により制御可能である
定電流発生手段から構成されることを特徴とする請求項
３に記載の駆動回路。 - 【請求項２１】 前記定電流発生回路手段は定電流ソー
スと、前記定電流ソースと前記コンデンサー間に接続さ
れる電流ミラーとから構成されることを特徴とする請求
項２０に記載の駆動回路。 - 【請求項２２】 前記第三及び第四電流反射回路手段は
電流ランプの発生時のみ前記タイミング信号により使用
可能にされる通常オフの直列接続されたスイッチング手
段から構成されることを特徴とする請求項１２に記載の
駆動回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT22569A/90 | 1990-12-28 | ||
| IT02256990A IT1246755B (it) | 1990-12-28 | 1990-12-28 | Circuito di pilotaggio veloce di un carico capacitivo per circuiti integrari, particolarmente memorie. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06215581A true JPH06215581A (ja) | 1994-08-05 |
Family
ID=11197947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3346043A Pending JPH06215581A (ja) | 1990-12-28 | 1991-12-27 | 集積回路、特にメモリ用の高速容量負荷駆動回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5283478A (ja) |
| EP (1) | EP0492506B1 (ja) |
| JP (1) | JPH06215581A (ja) |
| KR (1) | KR920013442A (ja) |
| DE (1) | DE69125465T2 (ja) |
| IT (1) | IT1246755B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100392799B1 (ko) * | 1995-03-29 | 2003-11-20 | 애질런트 테크놀로지스, 인크. | 제어된셧다운제공회로및프리드라이버회로동작방법 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5420499A (en) * | 1994-03-02 | 1995-05-30 | Deshazo; Thomas R. | Current rise and fall time limited voltage follower |
| JP3229164B2 (ja) * | 1994-07-28 | 2001-11-12 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ラッチ回路 |
| JP3484825B2 (ja) * | 1995-06-09 | 2004-01-06 | 株式会社デンソー | ドライバ回路 |
| WO1997009811A1 (en) * | 1995-09-06 | 1997-03-13 | Advanced Micro Devices, Inc. | Low jitter low power single ended driver |
| JP2921453B2 (ja) * | 1995-10-13 | 1999-07-19 | 日本電気株式会社 | 出力バッファ回路 |
| US6040707A (en) * | 1997-09-15 | 2000-03-21 | Intersil Corporation | Constant slew rate amplifier |
| EP1001535B1 (en) | 1998-11-10 | 2005-01-26 | STMicroelectronics S.r.l. | Circuit for controlling the slew rate of the output voltage of a driver in push-pull configuration |
| US10350739B2 (en) | 2016-02-19 | 2019-07-16 | Toyota Motor Engineering & Manufacturing North America | Expander piston ring overlap protection and methods of use |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5394756A (en) * | 1976-12-28 | 1978-08-19 | Torio Kk | Pulse shaping circuit |
| US4216393A (en) * | 1978-09-25 | 1980-08-05 | Rca Corporation | Drive circuit for controlling current output rise and fall times |
| US4504779A (en) * | 1983-03-11 | 1985-03-12 | Hewlett-Packard Company | Electrical load drive and control system |
| US4567378A (en) * | 1984-06-13 | 1986-01-28 | International Business Machines Corporation | Driver circuit for controlling signal rise and fall in field effect transistor processors |
| GB8518692D0 (en) * | 1985-07-24 | 1985-08-29 | Gen Electric Co Plc | Power-on reset circuit arrangements |
| JPS63182913A (ja) * | 1987-01-23 | 1988-07-28 | Omron Tateisi Electronics Co | 電界効果トランジスタの駆動回路 |
| WO1988008228A2 (en) * | 1987-04-07 | 1988-10-20 | Western Digital Corporation | Method and apparatus for reducing transient noise in integrated circuits |
| US4797579A (en) * | 1987-07-27 | 1989-01-10 | Raytheon Company | CMOS VLSI output driver with controlled rise and fall times |
| US4825099A (en) * | 1987-12-04 | 1989-04-25 | Ford Microelectronics | Feedback-controlled current output driver having reduced current surge |
-
1990
- 1990-12-28 IT IT02256990A patent/IT1246755B/it active IP Right Grant
-
1991
- 1991-12-20 DE DE69125465T patent/DE69125465T2/de not_active Expired - Fee Related
- 1991-12-20 US US07/811,323 patent/US5283478A/en not_active Expired - Lifetime
- 1991-12-20 EP EP91121952A patent/EP0492506B1/en not_active Expired - Lifetime
- 1991-12-27 JP JP3346043A patent/JPH06215581A/ja active Pending
- 1991-12-27 KR KR1019910024736A patent/KR920013442A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100392799B1 (ko) * | 1995-03-29 | 2003-11-20 | 애질런트 테크놀로지스, 인크. | 제어된셧다운제공회로및프리드라이버회로동작방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0492506A2 (en) | 1992-07-01 |
| IT9022569A0 (it) | 1990-12-28 |
| IT1246755B (it) | 1994-11-26 |
| KR920013442A (ko) | 1992-07-29 |
| EP0492506A3 (en) | 1992-10-28 |
| EP0492506B1 (en) | 1997-04-02 |
| US5283478A (en) | 1994-02-01 |
| DE69125465T2 (de) | 1997-10-30 |
| IT9022569A1 (it) | 1992-06-29 |
| DE69125465D1 (de) | 1997-05-07 |
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