DE3205780A1

DE3205780A1 - Schaltungsanordnung zum speichern von tabellenfoermig angeordneten datengruppen

Info

Publication number: DE3205780A1
Application number: DE19823205780
Authority: DE
Inventors: Detlev Dipl.-Ing. 2080 Pinneberg Hornburger
Original assignee: Standard Elektrik Lorenz AG
Current assignee: Alcatel Lucent Deutschland AG
Priority date: 1982-02-18
Filing date: 1982-02-18
Publication date: 1983-08-25

Description

Schaltungsanordnung zum Speichern von tabellenförmig
angeordneten #atengruppen Die Erfindung betrifft eine Schaltungsanordnung zum Speichern von tabellenförmig angeordneten Datengruppen, insbesondere von Fernsprechrufnummern-Tabellen, die einen Speicher mit wahlfreiem Zugriff sowie eine Speichersteuerung aufweist, durch welche die Speicherplätze angesteuert werden, auf die .ein Zugriff zum Einschreiben oder Auslesen von Information zu erfolgen hat.
Derartige Schaltungsanordnungen werden z.B. zum Speichern von Rufnummern in Fernsprechvermittlungsanlagen verwendet, wobei die BCD-codierten Ziffern einer Rufnummer in paralleler Form ankommen, in einen Tabellenspeicher eingeschrieben und aus diesem in paralleler Form ausgelesen werden.
Bekannte derartige Schaltungsanordnungen haben ver-hältnismäßig komplizierte Verknüpfungsschaltungen und sind, besonders in konventionellen Vermittlungsanlagen, jeweils dem speziell vorgegebenen Aufbau und der jeweils verwendeten Bauelementetechnik der Vermittlungsanlage eigens angepaßt.
Die zunehmende Verwendung von zentralen Rechnersteuerungen und Mikroprozessoren in solchen vermittlungstechnischen Anlagen eröffnet nunmehr auch für die Speicherung und die Abfrage tabellarischer Daten neue Möglichkeiten des Einsatzes von Schreib- und Lesespeichern mit wahlfreiem Zugriff in integrierter Schaltkreisausführung (RAM-Speicher).
Dabei kommt es neben der Verwirklichung moderner Techniken aber auch besonders auf einen einfachen Aufbau derartiger Schaltungsanordnungen an, was sowohl aus Kostengründen als auch wegen erhöhter Betriebszuverlässigkeit gefordert wird.
Der Erfindung liegt deshalb die Aufgabe zugrunde, eine Schaltungsanordnung der eingangs genanhten Art zu schaffen, die sich durch einen einfachen Aufbau und eine zuverlässige und wirtschaftliche Steuerung auszeichnet.
Diese Aufgabe wird erfindungsgemäß durch eine Schaltungsanordnung gelöst, bei der der Speicher mehrere, parallelliegende Halbleiter-Speicherbausteine enthält, in denen die seriell auf der Dateneingangsleitung ankommenden Einzeldaten einer Datengruppe parallel abgespeichert werden, und bei der die Speichersteuerung einen Decoder enthält, der aufgrund eines den jeweils einzuschreibenden Speicherbaustein bestimmenden ersten Eingangssignals und eines den Einschreibzeitpunkt bestimmenden zweiten Eingangssignals ein Ausgangssignal erzeugt, das dem Freigabeeingang des anzusteuernden Speicherbausteins zugeführt wird.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
Die Erfindung wird nun anhand eines in der Zeichnung dargestellten Ausführungsbeispiels einer Schaltungsanordnung zum Speichern von Fernsprechrufnummern-Tabellen erläutert.
Mit der erfindungsgemäßen Schaltungsanordnung wird z.B.
eine Rufnummernsperre in einer Nebenstellenanlage realisiert. Die gewählten Ziffern werden aufgenommen, zwischengespeichert und mit gesperrten Rufnummern verglichen. Ergibt der Vergleich, daß eine erlaubte Nummer gewählt worden ist, werden die Wählsignale zur öffentlichen Vermitt-Lungsanlage weitergegeben.
Dargestellt ist eine Schaltungsanordnung, die zum Speichern und überprüfen von aus vier Ziffern bestehenden Nummern, z.B. Rufnummern, geeignet ist. Die BCD-codierten Nummern gelangen über eine Dateneingangsleitung DI in serieller Form in die Schaltungsanordnung und werden dort in vier parallelliegende Halbleiter-Speicherbausteine mit wahlfreiem Zugriff RAM O bis RAM 3 eingeschrieben. Da jede dezimale Ziffer mit vier Bit codiert ist, weist die Dateneingangsleitung DI - wie in der Zeichnung angedeutet -vier Einzelleitungen auf.
über eine mit den Adresseneingängen AE der vier Speicherbausteine verbundenen Adresseneingangsleitung Al wird eine der jeweils einzuschreibenden Nummer zugeordnete Registernummer, z.B. eine Teilnehmerkennung, eingegeben.
Da die Registernummer hier acht Bit aufweist, ist die Leitung AI mit acht Einzelleitungen versehen.
Da sämtliche Speicherbausteine RAM 0 bis RAM 3 parallel an den Eingangsleitungen DI, Al liegen, muß der jeweils eine Ziffer aufnehmende einzelne Speicherbaustein bestimmt werden. Dies geschieht über den Freigabeeingang EN des jeweiligen Speicherbausteins, dem ein Freigabesignal CE (für "Chip-Enable") zugeführt wird.
Ein Decoder DEC, der hier für eine 3-zu-8-Decodierung ausgelegt ist, kann bis zu acht Speicherbausteine ansteuern, ist aber nur mit den vier Speicherbausteinen RAM 0 bis RAM 3 beschaltet. Der Decoder DEC erhält über seine dreiadrige Eingangsleitung von einer in der Zeichnung nicht dargestellten Zentralsteuerung eine Ziffernnummer ZN, d.h. die Nummer des jeweils für den Schreibvorgang freizugebenden Speicherbausteins, der hier der Ziffernstelle der zu speichernden Rufnummer entspricht.
Der Decoder DEC decodiert die erhaltene Ziffernnummer ZN und gibt über eine seiner Ausgangsleitungen jeweils ein Ausgangssignal EO, El, E2 oder E3 an den freizugebenden Speicherbaustein ab. Damit er das Ausgangssignal an den Speicherbaustein RAM 0 bis RAM 3, der für die einzuschreibende Information vorgesehen ist, zeitrichtig senden kann, erhält er von der Zentralsteuerung an seinem eigenen Freigabeeingang ein Eingangssignal CEW, das die Speicherfreigabe für den Einschreibvorgang bewirkt. Ist nun die erste Ziffer der vierstelligen Rufnummer in dem Speicherbaustein RAN 0 eingespeichert worden, so werden nacheinander in entsprechender Weise die nachfolgenden Speicherbausteine RAM 1 bis RAM 3 über ihre Freigabeeingänge EN zur Aufnahme der jeweils nachfolgenden Ziffer vorbereitet.
Den Freigabeeingängen der Speicherbausteine RAM 0 bis RAM 4 sind ODER-Glieder OR ~, OR 1, OR 2 bzw. OR 3 vorgeschaltet. Mit den Eingängen dieser ODER-Glieder sind einerseits die Ausgangsleitungen des Decoders DEC und andererseits eine Signalleitung verbunden, über die ein weiteres Eingangssignal CER den Freigabeeingängen EN der Speicherbausteine zugeführt werden kann. Dieses Signal CER gelangt über die ODER-Glieder gleichzeitig zu den Freigabeeingängen EN der vier Speicherbausteine und bewirkt somit das parallele Auslesen einer zwischengespeicherten Rufnummer über die Datenausgänge DA der vier Speicherbausteine RAN 0 bis RAM 3.
Die ausgelesene Rufnummer gelangt über vier Ausgangsleitungen DA 0, DA 1, DA 2 und DA 3 zu einer Vergleichseinrichtung COMP, in der sie mit einer vorgegebenen Datengruppe, z.B. einer gesperrten Rufnummer verglichen werden kann. In Abhängigkeit von dem Vergleichsergebnis gibt die Vergleichseinrichtung COMP ein Signal an die Zentralsteuerung ab, das ein Weitergeben oder ein Sperren der Wählsignale bewirkt.
Die erfindungsgemäße Schaltungsanordnung hat den Vorteil, daß die Speicherbausteine RAM 1 bis RAM 3 beliebig freigegeben werden können, d.h. es kann jede gewünschte Reihenfolge durch den Decoder DEC bestimmt werden, wobei sich auch die Decoderbeschaltung den jeweils speziellen Gegebenheiten der Zentralisierung anpassen läßt.
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Claims

Patentansprüche Schaltungsanordnung zum Speichern von tabellenförmig angeordneten Datengruppen, insbesondere von Fernsprechrufnummern-Tabellen, die einen Speicher mit wahlfreiem Zugriff sowie eine Speichersteuerung aufweist, durch welche die Speicherplätze angesteuert werden, auf die ein Zugriff zum Einschreiben oder Auslesen von Information zu erfolgen hat, d a d u r c h g e -k e n n z e i c h n e t , daß der Speicher mehrere, parallel liegende Halbleiter-Speicherbausteine (RAM 0, ..., RAM 3) enthält, in denen die seriell auf der Dateneingangsleitung (DI) ankommenden Einzeldaten einer Datengruppe parallel abgespeichert werden, und daß die Speichersteuerung einen Decoder (DEC) enthält, der auf Grund eines den jeweils einzuschreibenden Speicherbaustein bestimmenden ersten Eingangssignals (ZN) und eines den Einschreibzeitpunkt bestimmenden zweiten Eingangssignals (CEW) ein Ausgangssignal (E 0, ... E 3) erzeugt, das dem Freigabeeingang (EN) des anzusteuernden Speicherbausteins (RAM 0, ..., RAM 3) zugeführt wird.
2. Schaltungsanordnung nacn Anspruch 1, dadurch gekennzeichnet, daß den Freigabeeingängen der Speicherbausteine (RAM O, ... RAM 3) ODER-Glieder (OR ~, ... OR 3) vorgeschaltet sind, über die den Speicherbausteinen außer dem Ausgangssignal des Decoders (DEC) ein Lese-Freigabesignal (CER) zugeführt werden kann.
3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Datenausgänge (DA) der Speicherbausteine (RAM O, ... RAM 3) mit einer Vergleichseinrichtung (COMP) verbunden sind, in der die jeweils ausgelesene Datengruppe mit vorgegebenen Datengruppen verglichen wird.