DE3135103C2 - - Google Patents

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DE3135103C2
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Description

Die Erfindung betrifft ein Halbleiterbauelement nach dem Oberbegriff des Patentanspruchs 1 sowie ein Verfahren zu seiner Herstellung.
Es sind MOS-Elemente mit polykristallinem Silicium (im fol­ genden Poly-Si genannt) als Gate-Material bekannt. Fig. 1 zeigt einen bekannten Aufbau eines solchen Elements. Das Element besitzt im Silicium-Substrat 11 Diffusionszonen 1, eine Gate-Isolierschicht 2 und darauf ein Gate 3 aus Poly- Si. Zur Herstellung einer elektrischen Verbindung zwischen dem Gate und einer Diffusionszone 1 wird in diesem Fall eine Feld-Isolierschicht 4 aufgebracht und in diese ent­ sprechende Kontaktlöcher geätzt. Eine anschließend aufge­ brachte Al-Schicht 5 stellt die Verbindung her. Da die Aus­ richtung der Kontaktlöcher auf die zu kontaktierenden Flä­ chen nicht mit beliebiger Genauigkeit möglich ist, sind entsprechend große Flächen vorzusehen, was das Bauelement insgesamt vergrößert.
Aus der Druckschrift IEEE Transactions on Electron Devices, Vol. Ed-27, Nr. 8, August 1980, Seiten 1346 bis 1351 ist ein Halbleiterbauelement bekannt, dessen Aufbau im wesent­ lichen dem des Oberbegriffs des Patentanspruchs 1 ent­ spricht, wobei dort jedoch die "weitere Schicht" und die "auf dem Substrat ausgebildete Schicht aus polykristallinem Silicium" ein und dieselbe Schicht sind. Bei diesem Stand der Technik wird eine leitende Verbindung zwischen einem Gate aus Poly-Si und einer Diffusionszone im Substrat da­ durch erreicht, daß vor dem Aufbringen des Poly-Si die Gate-Isolierschicht im Bereich der zu kontaktierenden Dif­ fusionszone weggeätzt wird, so daß sich die nachfolgend aufgebrachte Schicht aus polykristallinem Silicium sowohl über die Gate-Isolierschicht als auch über einen von dieser nicht isolierten Teil der Diffusionszone erstreckt. Hier steht also die Gate-Schicht selbst direkt mit dem Substrat in Verbindung.
Bei der Anordnung gemäß Fig. 1 wird üblicherweise von der Technik der sogenannten Selbstausrichtung Gebrauch gemacht, d. h. auf der Oberfläche des Substrats wird eine Isolier­ schicht ausgebildet und auf dieser die Poly-Si-Schicht. Die Poly-Si-Schicht wird dann in die Form geätzt, die als Gate- Schicht erwünscht ist. Dieses Gate dient anschließend als Maske zum Ätzen der Isolierschicht und für den nachfolgen­ den Diffusionsvorgang zum Ausbilden der Diffusionszonen. Diese mit vielen Vorteilen verbundene Technik der Selbst­ ausrichtung ist bei dem vorgenannten Stand der Technik, wo die Isolierschicht vor dem Aufbringen des Poly-Si geätzt wird, nicht möglich.
Von dieser Technik der Selbstausrichtung geht auch die Druckschrift Journal of Applied Physics, Vol. 47, Nr. 4, April 1976, Seiten 1716 bis 1718 aus. In dieser Druck­ schrift wird beschrieben, daß bei der Herstellung eines MOS-Transistors bei Benutzung des Gates als Maske zur Her­ stellung von Source und Drain eine Hinterschneidung bzw. Hinterätzung der Isolierschicht unter dem Gate auftritt und diese Hinterschneidung einen ungewollten Kontakt zwischen dem Gate und dem Substrat zur Folge haben könne. In der Druckschrift werden Maßnahmen zur Verhinderung dieses direkten Kontakt beschriebe.
Aufgabe der Erfindung ist es, ein Halbleiterbauelement der eingangs angegebenen Art zu schaffen, bei dem die einzelnen Bauelemente einen geringen Flächenbedarf haben. Aufgabe der Erfindung ist es ferner, ein Verfahren zur Herstellung des Bauelements anzugeben.
Diese Aufgabe wird erfindungsgemäß durch die kennzeichnen­ den Merkmale des Patentanspruchs 1 bzw. die Merkmale des Patentanspruchs 4 gelöst.
Im folgenden werden Ausführungsbeispiele der Erfindung anhand der Zeichnung näher erläutert. Es zeigt
Fig. 1 eine Querschnittansicht eines herkömm­ lichen Halbleiter-Bauelements,
Fig. 2a bis 2e Querschnittansichten eines Teils eines erfindungsgemäßen Halbleiter-Bauelements, und
Fig. 3 eine Querschnittansicht einer Ausführungs­ form der Erfindung.
Der Aufbau und der Herstellungsprozeß eines erfindungs­ gemäßen Halbleiter-Bauelements wird durch die Folge der Fig. 2a bis 2e deutlich.
Gemäß Fig. 2a wird ein Halbleiter-Bauelement gebildet durch Ausbildung eines Musters in dem Poly-Si, Ätzen einer Gate-Oxidschicht und Eindiffundieren von Fremd­ stoffen. Bis hierhin entsprechen die Herstellungsschritte des erfindungsgemäßen Halbleiter-Bauelements dem bekannten Verfahren. Nun wird die Gate-Isolierschicht 2 unter dem Poly-Si-Gate 3 unterschnitten. Danach wird durch chemi­ sches Dampf niederschlagen (CVD-Verfahren) eine SiO2- Schicht 6 durch Wachstum erzeugt, und ein Teil der CVD- Schicht, nämlich dort, wo ein elektrischer Kontakt zwi­ schen dem Poly-Si-Gate 3 und einer diffundierten Substrat­ schicht 1 entstehen soll, wird durch Foto-Ätzen entfernt (Fig. 2b).
Dann wird auf der gesamten Oberfläche eine dünne Poly-Si-Schicht durch Wachstum aufgebracht. Hierdurch entsteht die zweite Poly-Si-Schicht 7 (Fig. 2c).
Die Dicke dieser zweiten Poly-Si-Schicht liegt zwi­ schen 50 und 150 nm. Als nächstes wird die zweite Poly- Si-Schicht 7 mittels CF4-Plasma usw. entfernt oder durch thermisches Oxidieren oder Anodisieren in eine Silizium­ oxidschicht umgewandelt (Fig. 2d). Bei diesem Verarbei­ tungsschritt bleibt, wie in Fig. 2d zu sehen ist, lediglich ein Teil der zweiten Poly-Si-Schicht 7 unterhalb des Poly- Si-Gates stehen, nämlich dort, wo die Gate-Isolierschicht unterschnitten ist. Dieses stehenbleibende Poly-Si 8 verbindet das Poly-Si-Gate 3 mit der diffundierten Sub­ stratschicht 1. Danach werden durch Wärmebehandlung bei geeigneter Temperatur (900 bis 1000°C) Fremdstoffe auf dem Poly-Si-Gate 3 und der diffundierten Substratschicht 1 in das Poly-Si 8 diffundiert, und anschließend steht der fertige ohmsche Kontakt zwischen dem Poly-Si-Gate 3 und der diffundierten Substratschicht 1 zur Verfügung.
Dann wird mittels des CVD-Verfahrens die zweite Feld- Isolierschicht 12 aufgebracht (Fig. 2e). Anschließende Verfahrensschritte, wie z. B. das Foto-Ätzen zur Bildung von Kontaktlöchern, Aluminium-Aufbringung und Foto-Ätzen einer Al-Schicht entsprechen dem Stand der Technik.
Zusätzlich zu dem oben geschilderten Verfahren sind einige andere Verfahren zum Verbinden des Poly-Si-Gates 3 mit der diffundierten Substratschicht 1 über das zweite Poly-Si 8 verfügbar. Hierzu sollen zwei Verfahren betrach­ tet werden. Nachdem die Gate-Oxidschicht geätzt ist, kann das zweite Poly-Si 7 aufgebracht werden, und es können Fremdstoffe eindiffundiert werden. (Werden in das zweite Poly-Si 7 Fremdstoffe eindiffundiert, so diffundieren sie auch in die unter dem zweiten Poly-Si 7 gelegene diffundierte Substratschicht ein.) Danach wird das zweite Poly-Si mit Ausnahme des für die Verbindung von Poly-Si-Gate und diffundierter Substratschicht vor­ gesehenen Teils durch Foto-Ätzen entfernt. Nun verbleibt lediglich Poly-Si 8 für die Verbindung des Poly-Si-Gates und der diffundierten Substratschicht. Ein anderes Ver­ fahren besteht darin, nach der Ausbildung des Musters des Poly-Si denjenigen Teil einer Gate-Oxidschicht, wo ein Kontakt zwischen dem Poly-Si-Gate 3 und der diffun­ dierten Substratschicht 1 zu bilden ist, durch Foto- Ätzen zu entfernen. Dann wird die zweite Poly-Si-Schicht 7 aufgebracht. Das zweite Poly-Si 7 wird derart geätzt, daß lediglich das zweite Poly-Si-Stück 8 unter dem Poly-Si-Gate 3 stehenbleibt, d. h. nur in demjenigen Teil, der in der Nähe des Endes des Poly-Si-Gates 3 unterschnitten ist.
Durch die Erfindung ist es möglich, elektrischen Kontakt zwischen dem Poly-Si-Gate und der diffundierten Substratschicht zu erhalten, wobei nur ein geringer Flächenbedarf für diesen elektrischen Kontakt notwendig ist. Hierdurch kann der Integrationsgrad des ICs be­ trächtlich verbessert werden.
Die Erfindung kann auch bei einer Anordnung Anwendung finden, wie sie in Fig. 3 dargestellt ist. Hier ist an­ stelle des Poly-Si-Gates eine Siliziumoxid-Isolierschicht, wie z. B. Siliziumnitrid, verwendet, welches durch Ätz­ mittel nicht leicht zu ätzen ist und daher einen äußerst feinen Strompfad auf der ersten Feld-Isolierschicht 10 bildet. Dieser Strompfad kann als normale Leitung oder als Widerstand Verwendung finden. Durch Anwendung der erfindungsgemäßen Lehre bei integrierten Schaltungen ist eine hohe Genauigkeit und ein äußerst geringer Platz­ bedarf der Verbindungen in einem IC zu erwarten.

Claims (4)

1. Halbleiterbauelement, umfassend ein Halbleitersub­ strat (11), eine auf dem Substrat (11) ausgebildete Iso­ lierschicht (2), eine direkt auf der Isolierschicht (2) ausgebildete weitere Schicht (3) aus einem elektrisch lei­ tenden oder einem isolierenden Material und eine auf dem Substrat (11) ausgebildete Schicht aus polykristallinem Si­ licium (8), dadurch gekennzeichnet, daß die weitere Schicht (3; 9) an wenigstens einer Seite über den Rand der Isolierschicht (2; 10) in einem Maße übersteht, wie dies bei Hinterätzung der Isolierschicht (2; 10) der Fall ist, und die Schicht aus polykristallinem Silicium (8) sich überwiegend direkt unterhalb dem überhängenden Teil der weiteren Schicht (3; 9) und angrenzend an die Isolier­ schicht (2; 10) erstreckt.
2. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, daß die Schicht aus poly­ kristallinem Silicium (8) eine elektrisch leitende Verbin­ dung zwischen dem Halbleitersubstrat (11) und der aus elek­ trisch leitendem Material gebildeten weiteren Schicht (3) herstellt.
3. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, daß die weitere Schicht (9) aus isolierendem Material besteht und daß die Schicht aus polykristallinem Silicium (8) gegenüber dem Halbleitersub­ strat (11) elektrisch isoliert ist und als Widerstand oder Stromleiter ausgebildet ist.
4. Verfahren zur Herstellung eines Halbleiterbauele­ ments nach Anspruch 1, bei dem
auf einem Halbleitersubstrat (11) eine Isolierschicht (2; 10) ausgebildet wird,
die Isolierschicht (2; 10) einem Ätzprozeß unterzo­ gen wird,
direkt auf der Isolierschicht (2; 10) eine weitere Schicht (3; 9) aus elektrisch leitendem oder aus isolieren­ dem Material ausgebildet wird, und
eine Schicht aus polykristallinem Silicium (8) ausge­ bildet wird, dadurch gekennzeichnet,
daß zuerst auf der Isolierschicht (2) die weitere Schicht (3) ausgebildet und strukturiert wird, daraufhin die Isolierschicht (2; 10) derart geätzt wird, daß die wei­ tere Schicht (3; 9) infolge Hinterätzung an wenigstens einer Seite über den Rand der Isolierschicht übersteht und
daß man auf der gesamten Oberfläche einen zusammen­ hängenden Film aus polykristallinem Silicium aufwachsen läßt, und diesen dann durch Plasmaätzen mit der weiteren Schicht als Maske bis auf die Schicht aus polykristallinem Silicium (8) im Bereich der Hinterätzung unter der weiteren Schicht (3; 9) entfernt.
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