DE2606067A1 - Digitales system zur steuerung einer asynchronen datenuebertragung - Google Patents
Digitales system zur steuerung einer asynchronen datenuebertragungInfo
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
Description
Digitales System zur Steuerung einer asynchronen Datenübertragung
Die Erfindung betrifft ein digitales System für eine asynchrone
Datenübertragung zwischen einem in zwei Sichtungen arbeitenden Datenübertragungsweg und einer peripheren Einrichtung.
Die Erfindung bezieht sich insbesondere auf einen asynchronen Anpassadapter für eine digitale Datenübertragung,
Gegenwärtig sind eine große Anzahl von Minicomputern oder Kleinstrechnern auf dem ϊ-iarkt erhältlich. Seit kurzer Zeit
gibt es auch Mikrocomputer, welche in zwei Sichtungen arbeitende Datenschienen oder Dateniibertragungswege verwenden.
Eine Vielfalt von speziellen Schaltungen sind in der Technik der integrierten Schaltkreise entworfen worden, um
eine Anpasseinrichtung zwischen einem selchen in zwei Sichtungen arbeitenden Datenübertragungsweg und einer Vielfalt
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ORIGINAL INSPECTED
von peripheren Einrichtungen herbeizuführen, wobei solche
peripheren Einrichtungen durch einen Mikrocomputer, gesteuert
werden und mit diesem in Wechselwirkung treten. Beispiele für solche peripheren Einrichtungen sind Tastaturen,
Drucker, Steueranzeigeri, Leser, Schreib- oder Zeichengeräte,
usw.. Es sind auch Schaltung en entworfen worden, um
eine Anpassung zwischen einem in zi/ei Richtungen arbeitenden
Datenübertragungsweg und einen Modem zu erreichen (Modem
= Modulator-Demodulator). Dadurch soll dez* Mikrocomputer in die Lage versetzt v/erden, über eine Telefonleitung eine
fernsteuerung für Einrichtungen zu liefern, indem Daten von
einem parallel! Wortform3.t in ein serielles Wortformat übertragen
werden, wobei die Signale, welche das serielle Wortformat darstellen, einem Modem zugeführt v/erden, der die Daten
über eine Telefonleitung sendet. Solche Kodem-Schaltungen
empfangen auch Daten in einem seriellen Format von einer Telefonleitung,
und zwar über einen akustischen Koppler, und übertragen die Daten an eine Adapterschaltung, welche die Daten
von einem seriellen vfortforniat in ein paralleles Wortformat
umwandelt und sie auf den in zwei Richtungen arbeitenden Datenübertragungsweg übertrügt.
Die MOS-Technik (Metalloxid-Halbleiter-1Technik oder Metalloxid-Silizium-Haloleiter-Technik)
ist bereite dazu verwendet worden, einen Mikrocomputer zu liefern, bei welchem Mikroprozessor-Plättchen
oder Mikroprozessor-Chips eingesetzt werden, deren Teile auf einem einzigen Halbleiterplättchen untergebracht
sind. Als integrierte Schaltungen ausgebildete Plättchen mit einem Direktspeicher oder einem Speicher mit statistischem
Direktzugriff (RAM) sowie Plättchen mit einem Festspeicher (ROM), aus welchem nur ausgelesen werden kann, sowie geeignete
Anpassadapter-Plättchen zur Verbindung eines in zwei Pachtungen arbeitenden Datenübertragungsweges mit einer peripheren
Einrichtung sind von der MOS-Technologie ebenfalls bereits realisiert worden. Auf diese Weise wird die Möglichkeit
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der Datenverarbeitung mit Hilfe eines Computers bzw. einer digitalen Datenverarbeitungsanlage, bei sehr geringen Kosten
für eine breite Vielfalt von industriellen Datenübertragung einrichtungen
nutzbar. Um jedoch, in besonders vollkommener Weise in den Genuß der Vorteile eines preiswerten Ililiroeorrouter-Systems
zu kommen, ist es oft erforderlich, eine entsprechend leistungsfähige .mpasseinrichtuiig zwischen der
System-Datenschiene und den periOheren Einrichtungen zur Verfügung
zu. stellen, so da3 Daten asynchron übertragen und empfangen bzw. aufgenommen werden können.
In der Vergangenheit sind für den Datenverkehr zwischen einem in zwei Richtungen arbeitenden Datenübertragungsweg und einer
peri'oheren Einrichtung wie einem Modem integrierte Schaltungen
verwendet worden, welche dazu in der lage sind, sowohl eine Serien-Parallel-Wandlung für einen Aufnahmeteil als auch
eine Parallel-Serien-Wandlung für einen Übertragungsteil auf
einem einzelnen Plättchen zu liefern, und zwar einschließlich einer Datenformatierungsschaltung. Es ist dabei erforderlich
gewesen, eine zusätzliche, komplizierte Anpass-Schaltung für
den Datenübertragungsweg vorzusehen, und zwar getrennt von dem Plättchen, wobei diese Schaltung dazu in der Lage sein mußte,
Daten von dem in zwei Richtungen arbeitenden Datenübertragungsweg zu empfangen und Daten zu diesem Datenübertragungsweg zu
übertragen und gleichzeitig Daten von dem Plättchen zu empfangen oder aufzunehmen. Dazu x-jaren zusätzliche Halbleiteranordnungen
erforderlich, und es ergaben sich eine geringere Komponentendichte bzw. Bauteildichte des Endnroduktes und folglich
höhere Kosten.
Gemäß der Erfindung wird angestrebt, eine besonders preiswerte integrierte Schaltung zu schaffen, welche dazu in der
Lage ist, eine Verbindung mit einem in zwei Richtungen arbeitenden Datenübertragungsweg eines digitalen Systems herzustellen.
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Aufgabe der Erfindung ist es, einen asynchronen Anpassadapter
zu schaffen, und zwar einschließlich einer Datenübertragungsschaltung, welche Daten, die auf einem in zwei
Sichtungen arbeitenden Datenübertragungsweg empfangen wurden, von einem parallelen Wortformat in ein serielles Wortformat
umwandelt, wobei die Datenaufnahmeschaltung dazu in der lage sein soll, asynchrone Daten in einem seriellen
Wortformat aufzunehmen und diese Daten in ein paralleles Wortformat umzuwandeln, und es soll zugleich eine Änpass-
und Steuerschaltung als Zwischeneinheit zwischen dem in zwei Richtungen arbeitenden Datenübertragungsweg und der Datenübertragungsschaltung
sowie der Datenaufnahmeschaltung in der Einheit integriert sein.
Zur Lösung dieser Aufgabe dienen insbesondere die im Patentbegehren
niedergelegten Merkmale.
Gemäß der Erfindung wird somit ein digitales System geschaffen, welches dazu geeignet ist, eine asynchrone Datenübertragung
zu liefern, einschließlich einer Übertragungsschaltung zur Formatierung und zur Umwandlung paralleler Daten in serielle
Daten, welche von einem in zwei Richtungen arbeitenden Datenübertragungsweg empfangen wurden, wobei weiterhin eine Aufnahmeschaltung
vorhanden ist, welche dazu dient, serielle Daten von einer peripheren Yerbindungseinrichtung aufzunehmen, beispielsweise
von einem Modem, und sie in ein paralleles Format umzuwandeln, und es wird weiterhin eine Schienen-Anpass-Schaltung
vorgesehen, welche mit der Übertragungs- und der Empfangsschaltung verbunden ist, um die Empfangsschaltung sowie die
Übertragungsschaltung zu steuern und Daten zwischen einem in zwei Richtungen arbeitenden Datenübertragungsweg sowie der
Übertragungs- und der Aufnahme- bzw. Empfangs-Schaltung zu übertragen. Gemäß einer bevorzugten Ausführungsform des Erfindungsgegenstandes
weist das digitale System ein Statusregister auf, um zu ermöglichen, daß der Status der Register
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und verschiedener Punkte innerhalb der Schaltung Orogramngesteuert
von der Mikroprozessorschaltung überwacht wird, welche an den in zwei Sichtungen arbeitenden Datenübertragungsweg
angeschlossen ist. Bei einer weiteren bevorzugten Ausführungsform ist weiterhin eine Modem-Steuerschaltung
vorgesehen.
Auf die folgenden Druckschriften wird ausdrücklich hingewiesen, und es v/erden diese Druckschriften hiermit zum
Offexibarungsinhalt der vorliegenden Anmeldung erklärt.
"Deutsche Patentanmeldung P 25 22 796.7 "Kopplungsadapter-Anordnung",
entsprechend der IIS-Patentanmeldung Nr. 5'19 ^38
"Interface Adapter Architecture":
US-Patentanmeldung Nr. 5"'9 ^5O "Microprocessor Architecture"·
Deutsche Patentanmeldung P 25 22 748.9, entsprechend der US-Patentanmeldung
Nr. 5'19 'iZt-9 "Microprocessor System" :
US-Patentanmeldung "Logic Circuitry for Selection of Dedicated
Registers", Aktenzeichen SG-757O6:
US-Patentanmeldung "Interrupt Status Indication Logic for
Polled Interrupt Digital System", Aktenzeichen 80-75711:
US-Patentanmeldung "Asynchronous Status Interlock Circuit for
Interface Adapter", Aktenzeichen SC-75712:
US-Patentanmeldung "Digital System with Peripheral Control of Interface Adapter", Aktenzeichen SC-75713·
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Die Erfindung wird nachfolgend beispielsweise anhand der
Zeichnung beschrieben; in dieser zeigen:
Fig. 1 ein Blockdiagramm eines asynchronen Datenübertragungs-A-npassadapterplättchens
gemäß der Erfindung,
Fig. 2 ein Blockdiagramm eines Mikrocomputer-Systems, in welchem der asynchrone Datenübertragung-Anpassadapter
gemäß 51Xg. 1 verwendet wird,
Fig. '■} ein Diagramm eines seriellen Datenwortformates zur
Erläuterung der Erfindung und
Fig. 4- ein Diagramm, welches die Topographie der verschiedenen
Abschnitte bei einer gerätetechnischen Ausführungsform des integrierten Halbleiter-Schaltungsplättchens
nach dem System gemäß Fig. 1 veranschaulicht.
Fig. 1 veranschaulicht ein Blockdiagramm eines integrierten asynchronen Anpassadapters gemäß der Erfindung. Das Plättchen
ίΟ mit dem erfindungsgemäßen Adapter hat acht Dateneingabe/
-ausgabe-Leitungen, welche eine in zwei Richtungen arbeitende
Datenschiene 14- bilden, die mit einer Multiplexerschienen-Treiberschaltung
12 des Plättchens 10 mit dem erfindungsgemäßen Adapter verbunden ist. Ein Aktivierungseingang 30» ein
Lese/Schreib-Eingang 28, Plättchenauswahleingänge 26, 24- und 22 (auch mit CSQ, CS. und GS2 bezeichnet) sowie ein Registerauswahleingang
20 sind alle mit der Adressenlogikschaltung verbunden, welche mit der Multiplexerschienen-Treiberschaltung
12 gekoppelt ist (nachfolgend kurz als Pufferschaltung 12 bezeichnet),
und zwar mit Hilfe von einem oder mehreren Anschlüssen 18. In der Fig. 1 geben die Pfeile die übliche Signalrichtung
oder den Datenfluß zu oder von einem bestimmten Schaltungsblock an. Einige der durchgezogenen Linien sollen einen einzelnen
Leiter darstellen, während andere eine Mehrzahl von ge-
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trennten Leitern darstellen. Die breiten Kopplungselemente wie 72, 74, 76, 78 usw. stellen Schienen dar, welche beispielsweise
acht Leiter für ein Byte-Wortsystem aufweisen können. Ein Byte bedeutet eine zu einer Gruppe zusammengefaßte
Anzahl von Bits. Die spitzen Enden der Schienen geben die Richtung des Datenflußes an und dasselbe allgemeine vorhandene
Format, welches vorliegt, wenn die Daten empfangen werden oder durch die Zwei-Richtungs-Datenschiene 14 getrieben
werden.
Das Plättchen 10 mit der erfindungsgemäßen asynchronen Anpassadapterschaltung,
welches nachfolgend kurz als Plättchen 10 bezeichnet wird, weist vier interne Register auf, und zwar
ein Datenübertragungsregister 32, weiterhin ein Datenaufnahmeregister
38, ein Steuerregister 36 und ein Statusregister Die Adressenlogik 16 bewirkt, daß eines der obengenannten
Register ausgewählt wird, und zwar über die Verbindungen 64, 66, 68 und 70, welche auch jeweils mit dem Datenübertragungsregister
32, dem Statusregister 34, dem Steuerregister 36 und dem Datenauf nahmer egister 38 verbunden werden. Das Datenübertragungsregister
32 wird mittels der Schiene 72 mit der Pufferschaltung 12 verbunden. Das Statusregister 54 wird mittels der
Schiene 74 mit der Pufferschaltung -12 verbunden. Das Steuerregister
36 wird mittels der Schiene 76 mit der Pufferschaltung
12 verbunden. Das Datenaufnahmeregister 3ö wird mittels der
Schiene 78 mit der Pufferschaltung 12 verbunden.
Das Datenübertragungsregister 32, welches nur zum Schreiben dient, wird mittels der Schiene 80 mit dem Ubertragungs-Schieberegister
40 verbunden. Die Daten im Datenübertragungsregister 32 werden parallel zum Schieberegister 40 übertragen
und auf der Datenübertragungsleitung 108 (welche mit TX bezeichnet ist) in seriellem Format übertragen, und zwar unter
der Steuerung eines Taktsignals, welches auf dem Leiter 112 geliefert wird, welcher mit dem Übertragungs-Schiebe-
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register 40 und mit dem Taktgenerator 44 verbunden ist. Das Taktsignal auf dem Leiter 112 wird von der Eingabeübertragungstakts
teuerung 128 abgeleitet. Das Teilungsverhältnis zwischen
dem Signal auf dem Leiter 123 und dem Signal auf dem Leiter 112
wird durch ein internes Steuersignal auf dem Leiter 100 festgelegt, welcher mit dem Taktgenerator 44·, mit dem Taktgenerator
53, mit der Paritäts-Prüfschaltung 5^ und mit der Taktauswahlschaltung
4S verbunden ist. Die Paritäts-Generatorschaltung 46
ist mit dem Übertragungs-Schieberegister 40 mit Hilfe einer Mehrzahl von Leitern 110 verbunden und ist weiterhin mit dem
Steuerregister y6 mit PIiIfe eines Leiters 93 verbunden. Der
Paritäts-Generator 45 und die Übertragungssteuerschaltung 42 sind über einen Leiter 43 verbunden. Das Datenaufnahmeregister
33 ist mit dem Empfangs-Schieberegister 56 über die Datenschiene
82 verbunden. Daten, welche in serieller Form auf dem Datenempfangsleiter
122 (mit RX bezeichnet) zugeführt werden, der wiederum mit der o7yiichronisationslogikschaltung 60 sowie mit
der Paritäts-Prüfschaltung 54 und dem Empfangs-Schieberegister
56 verbunden ist, werden in das Empfangs-Schieberegister 56 geladen,
wobei sie in ein serielles Format gebracht sind, und zwar mit einer Geschwindigkeit, welche durch ein Signal festgelegt
wird, das durch den Taktgenerator 58 erzeugt wird und dem
Empfangs-Schieberegister 56 über den Leiter ^26 zugeführt
wird. Die Daten werden dann parallel mit Hilfe der Schiene 82 zum Datenaufnahmeregister 33 verschoben.
Das Steuerregister 36 speichert und erzeugt Signale, welche die
verschiedenen Datenübertragungsvorgänge steuern, die in dem Plättchen
10 auftreten, und es ist mit dem Sende-Anforderungsleiter 130 (RTS) verbunden und ist weiterhin mit der Takt-Auswahlschaltung
43 über den Leiter 106 verbunden, weiterhin mit der Unterbrechungslogikschaltung
50 über den Leiter 104, mit der Empfangssteuerschaltung
52 über den Leiter 102 und mit der Übertragungssteuerschaltung
42 über den Leiter 96.
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Die Empfängersteuerschaltung 52 ist rait der Paritäts-Prüfschaltung
54 über den Leiter 120 verbunden.
Das Statusregister 34 ist bei der vorliegenden, bevorzugten
Ausführungsform des Erfindungsgegenstandes ein Acht-Bit-Register,
welches Information speichert, die für den Status verschiedener Leiter und Schaltungen auf dem Plättchen 10
repräsentativ ist. Das Statusregister 34 ist mit der übertragungs-Steuerschaltung
42 über den Leiter 84 ve3?bunden und weiterhin mit dem Sendelöschleiter 116 -(GTS) über den
Leiter 86. GTS ist auch mit der Übertragungs-Steuerschaltung
42 verbunden. Das Statusregister 54 ist mit der Unterbrechungslogikschaltung
50 über den Leiter 83 verbunden, weiterhin mit der Paritäts-Prüfschaltung 54 über den Leiter
90 und mit dem Datenträger-Verlustdetektorleiter 92 (DGD)sowie
mit der Wiederherstellungs-Steuerschaltung 52 über den Leiter 94. Die Synchronisations-Logikschaltung 60 ist mit
der Taktgeneratorschaltung über den Leiter 132 verbunden.
Die Übertragungssteuerschaltung 42 ist mit dem Statusregister 34 über den Leiter 84 und mit dem Steuerregister 36 über den
Leiter 96 verbunden. Die Empfangssteuerschaltung 52 ist mit dem Statusregister 34 über den Leiter 94 und mit dem Steuerregister
36 über den Leiter 102 verbunden.
Die I1Ig. 2 ist ein Blockdiagramm eines typischen Mikrocomputer-Systems
bzw. eines Kleinstcomputer-Systems, in welchem die vorliegende bevorzugte Ausführungsform des asynchronen Datenübertragungs-Anpassadapters
verwendet werden kann. Der Mikrocomputer 140 weist ein Mikroprozessorplättchen 142 auf, wie es in der
obengenannten US-Patentanmeldung 519 150 beschrieben ist, wobei
die Mikroprozessorschaltung 142 mit einer in zwei Richtungen arbeitenden Datenschiene 14' verbunden ist. Ein Speicher
144 mit Direktzugriff (RAM) und ein Festspeicher 146 (ROM) sind jeweils über ihre entsprechende Datenschiene mit den
Datenleitern verbunden, welche die in zwei Richtungen arbei-
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tende Datenschiene 14! bilden. Eine Mehrzahl von peripheren
Änpassadapterplättchen 148 sind mit Hilfe ihrer entsprechenden, in zwei Richtungen arbeitenden Dateneingangs/Datenausgangs
-Leitern mit den entsprechenden Leitern der Datenschiene 14' verbunden. (Es ist zu bemerken, daß die Plättchen 142, 14-3,
10, usw. in geeigneten Halbleiter-Baugrupx>en oder Halbleiter-Anordnungen
zusammengefaßt sein können, beispielsweise in Doppel-Reihen-Anordnungen*).Ein als Beispiel geeigneter Peripherie-Anpassadapter
ist im einzelnen in der deutschen Patentanmeldung P 25 22 796.7 beschrieben. Eine Peripherie-Anpassadapter
einheit wie 148 kann dazu verwendet v/erden, Peripherie-Einheiten
anzuschließen, beispielsweise eine Tastatur 150 an
die Datenschiene 141, um den Mikroprozessor 142 in die Lage
zu versetzen, damit in Verbindung zu treten. leripherie-Anpassadapter
können auch dazu verwendet werden, andere periphere Einrichtungen anzuschließen, beispielsweise fernschreiber
(TTI), Kathodenstrahlröhren (GRT), Steuertafeln, Kassetten,
usw., wie es in der Fig. 2 durch das Bezugszeichen 149 angegeben ist.
Das Plättchen 10 gemäß Fig. 1 kann über die Datenschiene 14
an die Mikrocomputer-Datenschiene 14' angeschlossen werden. Ein Modem 152 kann an die Leiter 109 angeschlossen werden,
v;elche die Punktionen des Datenempfangs, der Datenübertragung
und der Modemsteuerung übernehmen können.
Ein erfindungsgemäßer asynchroner Datenübertragungs-Anpassadapter übt die Punktion aus, für die Datenübertragung die entsprechende
Formatierung zu liefern, und er stellt gleichzeitig eine Einrichtung dar, welche dazu dient, ein Modem oder eine
andere Datenübertragungs-Peripherie-Einheit zu steuern. Er liefert die erforderliche Adresse und die interne Registerauswahl-Logikschaltung,
die Plättchenaktivierungs-Logifcschaltung, die Steuer-Logikschaltung (R/W) und die Schienenanpasslogik
im Hinblick auf eine Kompatibilität mit einer Mikropro-
* Anordnung von zwei Reihen von Anschlüssen in einer Ebene auf gegenüberliegenden Seiten eines Bausteins.
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zessoreinheit eines entsprechenden Plättchens oder Chips.
Das erfindungsgemäße Plättchen übt drei verschiedene !Punktionen
aus: eine asynchrone Datenübertragung, einen asynchronen Datenempfang und eine begrenzte Modemsteuerung. Bei
einer bevorzugten Ausführungsform des erfindungsgemäßen Plättchens wird die Möglichkeit geschaffen, \cht-Bit-Worte
oder Neun-Bit-Worte zu übertragen bzw. zu senden und zu empfangen, vorzugsweise mit Paritäts-Bits oder Prüf-Bits,
plus den zugehörigen Start- und Stopp-Bits. Die Fig. 3 zeigt das serielle Wortformat einschließlich den Start- und den
Stopp-Bits. Nicht dargestellte Paritäts-Bits bzw. Prüf-Bits können eingefügt werden. Eine bevorzugte Ausführungsform
liefert getrennte unterschiedliche Datengeschwindigkeiten beim Senden und beim Empfangen.
Das Plättchen IO weist eine Unterbrechungsschaltung 50 auf,
welche auf die internen Signale einwirkt, die von drei unabhängigen Quellen abgeleitet sind, nämlich vom Sendeteil
oder Übertragungsteil, vom Empfangsteil oder Aufnahmeteil
und von dem Modemsteuer-Anpassteil. Wenn das Übertragungsdatenregister
32 leer ist, wird dadurch ein solches internes Unterbrechungssignal erzeugt. Die Unterbrechungslogik 5° wird
automatisch zurückgestellt, wenn das Übertragungsdatenregister vom Puffer 12 geladen wird. Wenn das Empfangsdatenregister bzw.
das Datenaufnahmeregister 38 gefüllt ist (d.h., ein Zeichen
enthält, d.h., ein Wort), so wird bewirkt, daß vom Statusregister 54- auf dem Leiter 88 ein internes Unterbrechungssignal erzeugt wird, welches automatisch zurückgestellt wird,
wenn die empfangenen Daten gelesen werden, d.h., von dem erfindungsgemäßen
Plättchen IO auf die in zwei Richtungen arbeitende Datenschiene 14 gebracht werden, wenn sich der Lese/
Schreib-Leiter 28 auf einer logischen "Eins" befindet. Ein Verlust an Daten (wobei der Träger (DOD) hochgelegt wird)
bewirkt, daß ein Bit des Statusregisters 34- gesetzt wird,
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■and bewirkt weiterhin, daß der Einpfängerteil zurückgestellt
wird. jj^e T/On X)QP hervorgerufene Unterbrechung wird gelöscht,
wenn das Statusregister und das Datenaufnahmeregister gelesen sind. Das DGD-Statusbit wird gelöscht, wenn sowohl der DCD-Eingang
auf einen niedrigen Pegel zurückkehrt als auch das Status- und das Datenaufnahmeregister gelesen sind. Eine über
eine Schiene steuerbare interne Rückstellfunktion, welche einen Bestandteil der Steuerlogik 36 darstellt, dient dazu, den
Statuspuffer· zurückzustellen, das tlbertragungs- und das Aufnahmeschieberegister
zu löschen und alle Zähler sowie die Steuerlogik zurückzustellen. Weiterhin gibt ein automatisches
Einschalt-Rückstells.ystem einen Startschutz, bis die normale, über die Schiene gesteuerte Hauptrückstellung während des Auslösens
verwendet wird. Die Einschalt-Rückstellschaltung wird durch die über die Schiene gesteuerte Hauptrückstellfunktion
und die zugehörige Schaltung gelöscht.
Die Arbeitsweise des erfindungsgemäßen Plättchens 10 ist folgende:
das Plättchen 10 besteht aus Drei-Status-Schienentreibern und -Empfängern sowie Multiplexern wie im Abschnitt 12
der Fig. -1, und es v/eist weiterhin eine Auswahl- oder Adressenlogik
16 sowie eine Paritäts-logik 46 und 54· auf, es umfaßt
weiterhin einen Parallel-Serien-Wandler, welcher Datenübertragungsregister
32 und Übertragungsschieberegister 40 aufweist, wobei weiterhin ein Serien-Parallel-Wandler vorhanden
ist, welcher ein Empfangsschieberegister 52 und ein Datenaufnahmeregister 33 hat.
V/eil das erfindungsgemäße Plättchen oder Chip 10 als Anpasseinheit
für eine Mikroprozessoreinheit gemäß Fig. 2 dienen kann, ist die folgende Information von Bedeutung. In einer bevorzugten
Ausführungsform verwendet die Mikroprozessoreinheit ein 16-Bit-Speicheradressenregister
und eine (nicht dargestellte) Adressenschiene. Die Datenübertragungen erfolgen über eine in zwei Richtungen
arbeitende 8-Bit-Datenschiene 14'. Der Registerauswahleingang 20 (RS) wird dazu verwendet, einen der vier internen
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Plättchenregisterplätze auszuwählen, d.h. 32, 34·» 36 oder 33,
in Verbindung mit der Lese/Schreib-Leitung 28. Das Plättchen
10 selbst wird durch eine entsprechende fest verdrahtete Decodierung von drei der sechzehn Adressenleitungen des Mikrocomputers
der ]fig. 2 zusätzlich zu dem RS-Eingang 20 ausgewählt.
Die Lese/Schreib-Steuerleitung 28 bestimmt die Richtung
des Datenflußes auf der in zwei Richtungen arbeitenden Datenschiene 14 und dient weiterhin zur Auswahl des obengenannten
internen Registers, während der Aktivierungseingang 30 (E) bewirkt, daß die Eingangs/Ausgangs-Puffer im Pufferabschnitt
12 aktiviert werden.
Für die Acht-Bit-Datenschiene 14 dienen die Drei-Status-Schienentreiber
und die Empfänger im Abschnitt 12 als Anpasseinrichtung.
Das Plättchen 10 wird ausgewählt, wenn 0SQ und CS-1 hochgelegt sind und GS2 tief gelegt ist. Die Lese/
Schreib-Leitung bewirkt, daß die Schienentreiber von E aktiviert werden, wenn das Mikroprozessorplattchen eine Leseoperation
ausführt, wenn beispielsweise das Plättchen IO gelesen wird, wenn die mit R/W bezeichnete Leitung 23 einer
logischen "1" entspricht, so daß dann das Plättchen 10 ausgewählt wird. Wenn hingegen die Mikroprozessoreinheit eine
Schreiboperation ausführt, wobei die mit R/W bezeichnete Leitung 28 einer logischen "0" entspricht, werden die Schienenempfangsschaltungen
im Abschnitt 12 aktiviert. Der Registerauswahleingang (RS) wählt die "Daten"-Register aus (das Datenübertragungsregister
32 und das Datenaufnahmeregister 38), wenn
RS einer logischen "1" entspricht, und wählt das Statusregister 34 oder das Steuerregister 36 aus, wenn RS einer logischen "0"
entspricht. Die Lese/Schreib-Leitung wählt die nur zum Schreiben dienenden Register aus, d.h. das Datenübertragungsregister
32 und das Steuerregister 36, wenn die Lese/Schreib-Leitung auf einem logischen Pegel 0 liegt, und sie wählt die nur zum Lesen
dienenden Register aus, d.h. das Datenaufnahmeregister 33 und das Statusregister 34, wenn die Lese/Schreib-Leitung auf einem
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logischen Pegel Ί liegt· Bei dem nur zum Schreiben bestimmten
Register handelt es sich um ein Register, in Welches nur von dem Pufferteil 12 eingeschrieben wird und von der in zwei Richtungen
arbeitenden Datenschiene 14- und aus welchem niemals ausgelesen wird, so daß Daten auf die Datenschiene IA ausgegeben
wurden. Eine analoge Bedeutung kommt dem nur zum Lesen bestimmten Register zu.
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| - | Puffer adresse |
RS . R/W | RS . R/W | Datenbit O | RS · . R/W | RS . R/W | I H \n |
| Schienen leitungs nummer |
Daten- Daten übertragung^- aufnahme- register register |
Datenbit 1 Datenbit 2 |
Steuer register |
Status register |
! | ||
| (nur schreiben) (nur lesen) | Datenbit 3 | (nur schreiben) | (nur lesen) | ||||
| O | Datenbit O | Datenbit 4- | Taktteilungsaus wahl |
Rx-Datenregister gefüllt |
|||
| 609835 |
Λ
2 |
Datenbit 1 Datenbit 2 |
Datenbit 5 | Taktteilungsaus- wahl Wortauswahl 1 |
Tx-Datenregister leer Datenträger-Verlust- bestimmung Löschen für Senden |
||
| •ν» O |
3 | Datenbit 3 | Datenbit 6 | Wortauswahl 2 | Rahmenfehler | 260606 | |
| -j «α |
4 | Datenbit 4 | Datenbit 7 | Wortauswahl 3 | Überlauf (OVRN) | ||
| α> | 5 | Datenbit 5 | Tx-Steuerung 1 | Paritätsfehler (PE) |
|||
| 6 | Datenbit 6 | Tx-Steuerung 2 | Unterbrechungs- anforderung |
||||
| 7 | Datenbit 7 | Rx-Unterbrechungs- Aktivierung |
|||||
Die 'Tabelle I bestimmt die Funktionen des Datenübertragungsregisters
32, des Datenaufnalimeregisters 33, des Steuerregisters
36 und des Statusregisters 34- für eine bevorzugte
Ausführungsfοrm des Erfindungsgegenstandes. Die Kombinationen
der HS- und der Lese/Schreib-Eingänge, welche erforderlich sind, um jedes der Register auszuwählen, sind in der Reihe
"Pufferadresse" der Tabelle I angegeben. Die "Schienenleitungsnummer "-Bezeichnungen beziehen sich auf die Leiter des
in zwei Richtungen arbeitenden Datenübertragungsweges 14- und die entsprechenden Bits der vier obengenannten internen Register.
Die Bits O und 1 des Steuerregisters 36 sind dazu vorgesehen,
eines der drei Taktteilerverhältnisse auszuwählen und eine Haupt-Rückstellfunktion aufzubauen, welche die gesamte Logik
auf dem Plättchen zurückstellt. Die Bits 2, 3 und 4- des Steuerregisters
36 sind dazu vorgesehen, eine der acht verschiedenen Kombinationen von Datenwortlängen, die Paritäts-Bits und die
Stopp-Bits auszuwählen. Die Bits 5 und 6 des Steuerregisters 36 steuern den Unterbrechungsausgang "Übertragungsspeicher leer",
den Status der Anforderung zum Übertragen bzw. Senden (RTS), den Ausgang und die Übertragung des Pegels "Unterbrechen" (d.h. Abstand).
Das Bit 7 des Steuerregisters steuert Unterbrechungen, welche durch die Anzeige "Empfangsdatenregister gefüllt" und
durch DGD verursacht werden. Es ist zu bemerken, daß Daten, welche in das Datenubertragungsregister 32 eingeschrieben sind,
das Bit für "Übertragungsdaten leer" im Statusregister 34- dazu
bringen, daß es, tief gelegt wird, und. dann können Daten übertragen
xtferden. Eine Übertragung von Daten von dort bewirkt, daß
das Leer-Bit für das Datenübertragungsregister anzeigt, daß das Datenubertragungsregister leer ist. Nachdem ein vollständiges
Zeichen empfangen wurde, werden Daten automatisch in das leere Datenaufnahmeregister 38 von dem Empfangsschieberegister 56 übertragen,
wodurch wiederum veranlaßt wird, daß das Bit, welches anzeigt, daß das Datenaufnahmeregister gefüllt ist, im Statusregister
34- hoch gelegt wird, wodurch ermöglicht wird, daß Daten über die in zwei Richtungen arbeitende Datenschiene 14-
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gelesen werden. Der Lesesyklus, durch weichen keine Information
zerstört wird, bewirkt, daß das Bit für die Anzeige "Aufnahmedatenregister gefüllt" gelöscht wird. Wenn das Aufnahmedatenregister
>J gefüllt ist, wird die automatische Übertragung von Daten aus dem Aufnahmeschieberegister r5G gesperrt,
so daß der Inhalt des Datenaufnahmeregisters ;>.' gültig
bleibt.
Die Übertragungsfolge besteht darin, daß das Statusregister
34 des erfindungsgemäßen Plättchens gelesen wird, und zwar entweder als Ergebnis eines Unterbrechungssignals von der
Schaltung 50 oder bei einer Abfragefolge des erfindungsgemäßen
Plättchens durch die Mikroprozessoreinheit von Schaltungen, welche an die in zwei Richtungen arbeitende Datenschiene
14' angeschlossen sind. Der Status "übertragungsdatenregister
leer" wird bestimmt, und wenn dieses Register leer ist, wird die Schreibfolge ausgelöst, und es wird ein
Zeichen in das Datenübertragungsregister 32 geladen. Sobald das Übertragungsschieberegister 140 verfügbar ist, wird das
Zeichen in dem Datenübertragungsregister 32 in eine Serieninformation
umgewandelt und von dem Datenübertragungsausgang 108 zusammen mit einem Anfangsstart-Bit und einem Endstopp-Bit
übertragen oder mit Bits, welche von der ubertragungssteuerschaltung
42 eingefügt werden. Vorzugsweise kann eine (ungerade oder gerade) Parität dem Zeichen durch die Schaltung 46 hinzugefügt
werden), und sie erscheint dann zwischen dem letzten Datenbit und dem ersten Stopp-Bit. Die Wortlänge kann zwischen
acht und neun Bits liegen (einschließlich Parität), plus dem Start-Bit und dem Stopp-Bit bei der bevorzugten Ausführungsform der Erfindung. Parität, Wortlänge, Anzahl der Stopp-Bits
(eins oder zwei), Taktteilerverhältnis und Übertragungs-Unterbrechungsaktivierung
können alle mit Hilfe der Mikroprozessoreinheit-Schiene
14 ausgewählt werden; (unter Programmsteuerung) und mit den Steuerregistern des erfindungsgemäßen Plättchens.
Eine Dauer einer Unterbrechung (Unterbrechung ist definiert als
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- 13 -
alle Zwischenräume in dein seriellen Wortformat, d.h. alle
logischen Zeichen "0") kann von der Datenschiene 14-' der Mikroprozessoreinheit programmiert werden. Das Steuerbit
für die Unterbrechung bzx'/. ein Unterbrechungszeichen. wird
gesetzt, um eine Unterbrechung auszulösen, und es wird gelöscht, um die Zwischenraum-Bedingung zu beenden. Die Bitgeschwindigkeit
bei dei" übertragung wird bei der Übertragung
staktfrequenz festgelegt, welche der Leitung I2o zugeführt
wird, und der Taktteiler-Auswahlstatus wird in entsprechender V/eise durch den Status der ersten zwei Steuerregister-Bits
festgelegt.
Daten werden mit Hilfe des Datenempfangseingangs oder des Datenaufnahmeeingangs 122 empfangen. Der vordere Übergang
von einer Markierung zu einem Zwischenraum (d.h. "1" nach "0") des Start-Bits synchronisiert den internen Taktgenerator mit
der Zeitsteuerung der Daten, welche von der Synchronisationseinrichtung
empfangen v/erden, d.h. es erfolgt eine Sjrnchronisation mit Hilfe der Logikeinheit 60. Eine Fehlstart-Bitstreichung
gewährleistet, daß keine Synchronisation durch Häuschen hervorgerufen v/erden kann, wodurch weiterhin gewährleistet
ist, daß ein volles Halbbit des Startzeitrahmens empfangen wurde, bevor eine Synchronisation auf die Bitzeit
erfolgt. Zwei Teilerverhältnisse stehen bei der vorliegenden bevorzugten Ausführungsform des Erfindungsgegenstandes zur
Verfügung, um eine Bit-Synchronisation herbeizuführen. Dies sind 15 und 64- für eine höhere Genauigkeit. Der Takt wird
automatisch mit dem theoretischen Datenmittelpunkt synchronisiert. Wenn der Zeichenempfang vollständig durchgeführt ist,
wird das Zeichen (das V/ort) automatisch in das Datenaufnahmeregister 38 geladen, wenn es leer ist. Wenn die Zeichen empfangen
werden, wird die Parität überprüft und gegebenenfalls wird ein Fehler angezeigt, und zwar im Statusregister 3zh welches
die nachfolgende Information enthält. Zunächst zeigt ein Rahmenfehler an, daß kein Stopp-Bit vorhanden ist. Zweitens zeigt
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ein Überlauffehler an, daß ein Zeichen oder mehrere Zeichen
verloren gegangen sind. Drittens zeigt eine Anzeige für ein gefülltes Datenregister an, daß ein Zeichen empfangen wurde
und für die Mikroprozessoreinheit zur Verfügung steht. Viertens
zeigt das Par it äts-Fehlerbit des Statusregisters 34- an,
daß die Anzahl der Markierungsbits nicht mit der gewählten geraden oder ungeraden Parität übereinstimmt. Das Paritäts-Bit
wird von den übertragenen Daten abgetrennt, wenn Daten zu dem Datenaufnahmeregister 38 übertragen werden, und im
!Falle eines Sieben-Bit-Wortes wird das achte Sit tief gelegt.
Wenn Daten in das Datenaufnahmeregister 38 übertragen werden,
wird das Bit des Statusregisters 34* welches anzeigt, daß da3
Datenaufnahmeregister gefüllt ist, gesetzt und eine Unterbrechung
wird ausgelöst, wobei angenommen wird, daß die Empfängerunterbrechung aktiviert ist. Die Mikroprozessoreinheit
liest dann das Statusregister 34- des erfindungsgemäßen
Plättchens oder Chips, um die Quelle des internen Unterbrechungssignals zu bestimmen und um weiterhin zu bestimmen,
ob das Zeichen gültig ist. Das Bit, welches anzeigt, daß das Datenregister gefüllt ist, zeigt damit an, daß das Aufnahmedatenregister
38 gefüllt ist, und das Mikroprozessor-Plättchen 14-2 liest anschließend das Datenaufnahmeregister 38. Das Statusbit für eine Unterbrechung und für die Anzeige, daß das Datenauf
nahmeregister gefüllt ist, wird dann automatisch zurückgestellt. Parität, Wortlänge und Unterbrechungsaktivierung werden
über die Mikroprozessor-Steuerschiene 14' programmiert
und über das Steuerregister 36.
Wenn das Statusbit für die Anzeige, daß das Datenaufnahmeregister
gefüllt ist, tatsächlich anzeigt, daß das Datenauf nahmeregister 38 gefüllt ist, wenn das ankommende Zeichen
vollständig ist und bereit ist, zu dem Datenaufnahmeregister
38 übertragen zu werden, wird die Übertragung gesperrt,
und es wird eine Überlaufanzeige in einem internen
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überlauf-FIiO-Floρ gespeichert. Wenn das Datenauf n?Jimeregister
3o ausgelesen wird, wobei das letzte gute Zeichen vor dein Überlauf
zu der Schiene 14 übertragen wird, wird die interne Überlaufanzeige zu dem Statusregister 34- übertragen, und das Statusbit
für die Anzeige eines gefüllten Datenaufnahmeregisters wird gesetzt. Die nächste folgende Auslesung des Datenaufnahmeregisters
5" löscht das Jberlauf-Statusbit, wenn kein zusätzlicher
überlauf in der Zwischenzeit aufgetreten ist.
In der Fig. 4 ist in einem Grundriß-Diagramm eine näherungsweise
Anordnung der Abschnitte der logischen Schaltung auf einer Oberfläche einer gerätetechnischen Ausführung einer besonders
bevorzugten MOS-Schaltung in integrierter Bauweise bei
einem Halbleiterplättchen des asynchronen Datenübertragungs-Adapter-Systems
nach Fig. 1 veranschaulicht. Gemäß Fig. 4 hat das HalbleiterDlättchen 10 einen ersten, einen zweiten, einen
dritten und einen vierten Hand ISl, 162, "163 bzw. 164. Ein
Empfängerabschnitt 56' ist in der unteren rechten Ecke der
Fig. 4 neben den Rändern 161 und 164 angeordnet. Der Empfängerabschnitt 56* weist ein Empfangsschieberegister 53 und einen
Teil oder die Gesamtheit der ?aritäts-?rüfschaltung 54·,
weiterhin eine Empfängersteuerschaltung 52 sowie eine Synchronisations-Iiogikschaltung
60 auf. Der Übertragungssteuerabschnitt 40' weist im wesentlichen ein Übertragungsschieberegister
40 auf und kann weiterhin eine Übertragungssteuerschaltung 42 und eine Paritäts-Generatorschaltung 46 haben.
Der Übertragungsabschnitt 40' ist parallel zu dem Rand 161 und teilweise benachbart zum Empfängerabschnitt 56' angeordnet.
Der Übertragungsabschnitt 40' hat ein Übertragungsschieberegister
40 und kann weiterhin einen Teil oder die Gesamtheit de-r Übertragungssteuerschaltung 42, des Taktgenerators 44 und
des Paritäts-Generators 46 haben. Die Adressenlogik 16 ist auf der Oberfläche des Plättchens 10 entlang dem Rand 162 benachbart
zu dem Übertragungsabschnitt 40' angeordnet. Der Pufferabschnitt 12' ist auf der Oberfläche des Plättchens 10 entlang
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dem Rand 163 angeordnet und !kann im allgemeinen dieselbe Schaltung haben wie der Abschnitt 12 der 3Pig. 1. Der
Registerabschnitt 32" ist auf der Oberflüche des Plättchens
10 unmittelbar benachbart zu dem Pufferabschnitt 12* scwie benachbart zu der Adressenlogik 16 und zu dem
Übertragungsabschnitt 4-0' angeordnet und enthält das Datenübertragungsregister
32, das Statusregister 34·» «ias
Steuerregister 36 und das Datenaufnahmeregister 33. Die
Unterbrechungslogik 50 erstreckt sich über einen Teil des
Randes 164 und ist benachbart zu dem Registerabschnitt 32'
und dem Empfängerabschnitt 56' angeordnet. Die Taktgeneratorschaltungen
44 und 58 sind im wesentlichen, zwischen dem
Übertragungsabschnitt 40', dem Empfängerabschnitt 56' und
der Unterbrechungslogik 50 angeordnet.
- Patentansprüche -
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Claims (10)
- Digitales System zur Steuerung einer asynchronen Datenverbindung zwischen einer in zwei Richtungen arbeitenden Datenübertragungsschiene und einer peripheren Einrichtung, dadurch gekennzeichnet , daß eine übertragungseinrichtung vorgesehen ist, welche mit der Oeripheren Einrichtung verbunden ist, um parallele Daten in einem Register O2) zu formatieren und seriell anzuordnen, wobei die Übertragungseinrichtung weiterhin dazu dient, die Daten zu der peripheren Einrichtung zu übertragen, daß weiterhin eine Empfängereinrichtung oder eine Aufnahmeeinrichtung vorhanden ist, welche mit der peripheren Einrichtung verbunden ist, um Daten von der peripheren Einrichtung aufzunehmen, um ein Datenformat der seriellen Daten zu prüfen und die seriellen Daten in ein paralleles Format umzuwandeln, und daß eine Anpasspuffereinrichtung zwischen der in zwei Richtungen arbeitenden Datenschiene und der Übertragungseinrichtung und der Aufnahmeeinrichtung bzw. Empfangseinrichtung angeordnet ist, um die Aufnahmeeinrichtung bzw. Empfangseinrichtung und die Übertragungseinrichtung zu steuern.
- 2. Digitales System nach Anspruch 1, dadurch gekennzeichnet , daß die Übertragungseinrichtung ein Übertragungs-Datenregister (32) aufweist, welches mit der Anpasspuffereinrichtung verbunden ist, und weiterhin ein Übertragungsschieberegister (40), welches Eingänge hat, die mit dem Übertragungs-Datenregister (32) und einem Übertragungs-Datenausgang (108) verbunden sind.
- 3. Digitales System nach Anspruch 2, dadurch gekennzeichnet, daß die Übertragungseinrichtung weiterhin eine Übertragungs-Steuerlogikschaltung (42) aufweist, welche mit dem Übertragungsschieberegister (40) verbunden ist, weiterhin eine Taktgeneratorschaltung (44) hat, wel-ehe mit dem Übertragungsschieberegister (7I-O) verbunden ist und mit einem externen Übertragungs-Takteingang (128), und weiterhin eine Paritäts-Generatorschaltung (46) hat, welche mit der übertragungseinrichtung verbunden ist.
- 4. Digitales System nach Anspruch 1, dadurch gekennzeichnet, daß weiterhin eine Steuerregistereinrichtung (36) vorgesehen ist, welche mit der Übertragungseinrichtung und der Aufnahmeeinrichtung verbunden ist, um die Datenübertragungen zu steuern, welche bei der Übertragungseinrichtung und bei der Aufnahmeeinrichtung auftreten.
- 5. Digitales System nach Anspruch 4, dadurch gekennzeichnet, daß die Steuerregistereinrxchtung mit der Taktgeneratorschaltung, mit der Übertragungssteuerschaltung und mit der Paritäts-Erzeugungsschaltung verbunden ist, um programmgesteuert die Datenübertragungen der Übertragungseinrichtung zu überwachen.
- 6. Digitales· System nach Anspruch 4, dadurch gekennzeichnet, daß die Steuerregistereinrichtung einen Ausgang aufweist, welcher derart ausgebildet ist, daß er mit einer externen peripheren Einrichtung verbindbar ist, um ein Anforderungssignal zum Senden darauf zu erzeugen.
- 7. Digitales System nach Anspruch 4, dadurch gekennzeichnet, daß die Übertragungs-Steuerlogik einen Eingang aufweist, weIcher derart ausgebildet ist, daß er mit einer peripheren Einrichtung verbindbar ist," um ein Löschsignal zum Senden abzugeben.
- 8. Digitales System nach Anspruch 6, dadurch gekennzeichnet, daß eine Unterbrechungs-Logikschaltung vorgesehen ist, welche mit einem Ausgang des digitalen Systems verbunden ist, um ein Unterbrechungssignal zu erzeugen, und daß die Unterbrechungs-Logikschaltung weiter-609835/Q778hin mit dem Steuerregister und dem Statusregister' verbunden ist.
- 9· Digitales System nach Anspruch 4-, dadurch gekennzeichnet, daß eine Taktauswahl-Logikschaltung vorgesehen ist, welche mit der Taktgeneratorlogik und der Steuerregistereinrichtung verbunden ist, um programmgesteuert ein Teilungsverhältnis des Taktgenerators zu steuern.
- 10. Digitales System nach Anspruch 1, dadurch gekennzeichnet, daß die Aufnahmeeinrichtung ein Datenauf nahmeregister aufweist, welches mit der Anpasspuffereinrichtung verbunden ist, und weiterhin ein Aufnahmeschieberegister hat, dessen Ausgänge mit dem Datenaufnahmeregister verbunden sind, und daß weiterhin ein Datenaufnahme eingang vorhanden ist.609835/0778
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| EP0155403A3 (en) * | 1984-03-20 | 1988-04-20 | Robert Bosch Gmbh | Control device for motor vehicles |
Also Published As
| Publication number | Publication date |
|---|---|
| GB1507761A (en) | 1978-04-19 |
| JPS51107733A (de) | 1976-09-24 |
| US3975712A (en) | 1976-08-17 |
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