DE2500571A1 - Anordnung zum selektieren von videosignalen - Google Patents

Description

PATENTANWÄLTE A. GRÜNECKER

H. ¹^INKELDEY

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W. STOCKMAlR

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« _{c n n} _ K. SCHUMANN

P. H. JAKOB

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G. BEZOLD

MÜNCHEN E. K. WEIL

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LINDAU

8 MÜNCHEN 22

MAXIMILIANSTRASSE 43

9. Januar 1975 P 8845

IDR, INC.

10 Dubon Court, Farmingdale,. New York 11735, FSA

Anordnung zum Selektieren von Videosignalen

Die Erfindung betrifft Videoübertragungssysteme, bei welchen einzelne Rahmen.zu deren Videodarstellung herausgegriffen werden können·.

Videoübertragungssysteme, bei welchen einzelne Rahmen zur Videodarstellung herausgegriffen werden können, sind grundsätzlichbekannt, beispielsweise aus der US-Patentschrift 5 74-0 465· Solche bekannten Anordnungen, wie sie beispielsweise in der US-Patentschrift 3 746 780 beschrieben sind,

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sind normalerweise derart aufgebaut, daß in der einen Richtung eine Anforderung übertragen wird und in der anderen Richtung eine Antwort, so daß es für den Benutzer erforderlich» ist, eine bestimmte Information dadurch anzufordern, daß er einen speziellen digitalen Kode wählt, der ausschließlich jedem einzelnen Rahmen zugeordnet ist. Jedoch greifen derartige bekannte Anordnungen normalerweise eine Gruppe von Rahmen zur Abspeicherung heraus und wählen dann den einzelnen Rahmen zur Darstellung aus der Gruppe der herausgegriffenen Rahmen aus, anstatt sofort einen einzelnen Rahmen im Echtzeitbetrieb auszuwählen· Weiterhin sind solche bekannten Anordnungen nicht dazu in der Lage, den herausgegriffenen Videorahmen im Echtzeitbetrieb zu erneuern. Weiterhin sind einige solcher bekannten Systeme zum Herausgreifen bzw. Selektieren eines Rahmens, wie es beispielsweise in der US-Patentschrift 3 397 283 beschrieben ist,, normaleritfeise nur dazu in der Lage, das unmittelbar folgende Signal in Reaktion auf ein Startsignal herauszugreifen oder gemäß der US-Patentschrift 3 °51 777 einen Zähler für die Rahmenanordnung zu verwenden, welcher zu Beginn eines Bandes zurückgestellt werden muß, wenn die Yideoinformation von einem Band geliefert wird, um einen ausgewählten Rahmen zu lokalisieren, der herausgegriffen bzw. selektiert werden soll. Solche Systeme sind für eine Echtzeitselektierung von Rahmen nicht geeignet. Auch andere bekannte Systeme zum Selektieren eines Rahmens sind für den Echtzeitbetrieb nicht geeignet, wie sie beispielsweise in den US-Patentschriften 3 695 565, 2 955 197, 3 509 274-, 3 511 929 und 3 582 651 beschrieben sind. Diese bekannten Anordnungen sind somit auch nicht in einem System anwendbar, in welchem die ITideoinformation, welche dem selektierten Rahmen zugeordnet ist, kontinuierlich erneuert werden kann. Somit sind die den Erfindern bekannten Systeme zum Selektieren eines Rahmens nicht dazu in der lage, einen Rahmen leicht zu ermitteln, welcher im Echtzeitbetrieb selektiert werden soll, und sie sind auch nicht dazu geeignet, einen solchen ' herausgegriffenen Rahmen im Echtzeitbetrieb zu erneuern.

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Es sind auch.Videoübertragungssysteme bekannt, in welchen das zu übertragende Signal digitalisiert wird. Beispielsweise beschreibt die US-Patentschrift 3 74-3 767 ein Videoübertragungssystem zur Übertragung von digitalen Daten über Standard-Fernsehkanäle, wobei die Daten in einem herkömmlichen Fernseh-Abtastzeilenformat über eine herkömmliche Fernseh-Verteilereinrichtung übertragen wird. Ein solches bekanntes Übertragungssystem digitalisiert jedoch nur eine Fernseh-Abtastzeile zu einer bestimmten Zeit zur Verteilung an einen Videoanzeigeanschluß, und zwar bitweise in einer Zeile, wobei 84- Informations -Bit pro Fernseh-Abtastzeile vorhanden sind- Weiterhin ist ein solches bekanntes System nicht derart aufgebaut, daß . es von jedem Anzeigeanschluß selektierbar ist, und die Baten für eine darstellbare Videoreihe sind auch nicht zu einem in sich geschlossenen Pseudo-Video-Abtastzeilen-Informationspaket zusammengefaßt. Somit ergibt sich bei einem solchen bekannten Videoübertragungssystem keine nennenswerte Erhöhung der Datenübertragungsrate. In ähnlicher Weise sind in den US-Patentschriften 3 061 672 und 3 569 617 andere Videoübertragungssysteme beschrieben, in welchen Fernsehsignale digitalisiert werden, ohne daß sich dabei eine nennenswerte Komprimierung bei der Datenübertragungszeit ergibt. Außerdem erfordern diese bekannten Systeme eine spezielle Verteilerschaltung. Weiterhin sind solche bekannten Videoübertragungssysteme, bei welchen ein digitales Fernsehsignal übertragen wird, nicht dazu geeignet, die einzelnen Rahmen ausreichend zu isolieren, welche einen Rahmen bilden, um zwischen diesen Reihen eine zufriedenstellende Unempfindlichkeit gegen Rauschen zu erreichen, wobei eine Rauschunempfindlichkeit bestenfalls zwischen einzelnen Rahmen erreichbar ist, und weiterhin ist bei solchen bekannten Systemen keine zufriedenstellende Datenkomprimierung im Hinblick auf die Übertragungszeit der Videoinformation möglich.

Diese Nachteile bekannter Systeme werden gemäß der Erfindung überwunden.

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Gemäß der Erfindung wird ein im Echtzeitbetrieb arbeitendes System zum Herausgreifen bzw. Selektieren eines Rahmens geschaffen, welches dazu geeignet ist, im wesentlichen augenblicklich eine kontinuierliche Videodarstellung eines selektierbaren vorgegebenen Videoinformations-Rahmens auf einer Videoanzeigeeinrichtung aus einer kontinuierlich übertragbaren Videoinformation zu liefern, wobei -eine derartige Information als eine Vielzahl von Pseudo-Video-Abtastzeilen dargestellt wird. Jede der Pseudo-Video-Abtastzeilen hat ein Fernseh-Video-Abtastzeilenformat und bildet ein vollständiges und in sich geschlossenes Paket einer digitalen Information, welche dazu ausreichend ist, eine gesamte darstellbare Reihe von Videodatenzeichen zu liefern, wobei die Pseudo-Video-Abtastzeile eine Übertragungszeit benötigt, welche derjenigen einer IPernseh-Video-Abtastzeile entspricht. Das Paket der digitalen Information enthält wenigstens eine Adresseninformation wie eine Seite, eine Gruppe, eine Erlaubnis, eine Benutzer- und eine direkte Adresse für eine darstellbare Reihe und Dateninformation für die darstellbaren Zeichen, beispielsweise 32. Zeichen in einer darstellbaren Reihe. Jede der Pseudo-Video-Abtastzeilen weist weiterhin ein horizontales Synchronisationssignal an ihrem Beginn auf, wobei jedes horizontale Synchronisationssignal eine Speichertrennung zwischen benachbarten Pseudo-Video-Abtastzeilen ebenso wie eine Rauschunempfindlichkeit von Reihe zu Reihe mit sich bringt, indem die gesamte Eingabelogik beim Empfänger rückgestellt wird, welches das übertragene Signal bei jedem horizontalen Synchronisations impuls verarbeitet. Die Sendeeinrichtung für die Pseudo-Video-Abtastzeile enthält eine Einrichtung, welche dazu dient, ein vertikales Synchronisations signal zu liefern, nachdem eine vorgegebene Anzahl von Pseudo-Video-Abtastzeilen übertragen wurden, wobei die Pseudo-Video-Abtastzeile ein zusammengesetztes Videosignal darstellt. Diese zu einer übertragenen Pseudo-Video-Abtastzeile zusammengesetzten Videosignale werden über ein herkömmliches S'ernsehverteilersystem verteilt, beispielsweise über ein Kabelverteilersystem, und zwar auf

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verschiedene Videoänzeigeeinrichtungen, um daraus eine kontinuierliche Videodarstellung zu bilden. Der Em?fänger» welcher betrieblich zwischen dem Verteilernetzwerk und einer zugehörigen Videoanzeigeeinrichtung angeordnet ist» verarbeitet die verteilten zusammengesetzten Pseuda-Video-Abtastzeilensignale und liefert eine darstellbare Videoreihe an die zugehörige Videoanzeigeeinrichtung von jedem der Pseudo-Video-Abtast—-zeilensignale, welche dem ausgewählten Rahmen angehören, um eine kontinuierliche Videoanzeige zu erzeugen, wobei ©ine vorgegebene Anzahl von darstellbaren Videoreihen einen darstell—

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baren Videoinformationsrahmen enthalten. Weiterhin enthält der Empfänger vorzugsweise eine Einrichtung zum Erneuern des kontinuierlich darstellbaren ausgewählten Kahmens auf einer darstellbaren reihenweisen Videobasis, welche von dem Echtzeit—Daten— Informationsgehalt der empfangenen Pseudo-Video-Abtastzeile abhängt.

Jedes der Pakete mit digitaler Information, die in der Pseudo-Video-Abtastzeile enthalten ist, weist weiterhin vorzugsweise einen Fehlerprüf-Informationsgehalt auf, welcher zumindest auf der Adresse und dem Dateninformationsinhalt der zugehörigen Pseudo-Video-Abtastzeile basiert, wobei der Empfänger auch eine Fehlerprüfeinrichtung aufweist, um eine Fehlerprüfanzeige der übertragenen bzw. verteilten zugehörigen Pseudo-Video-Abtastzeile zu erreichen und die Fehlerprüfanzeige mit dem Fehlerprüf-Informations inhalt der zugehörigen Pseudo-Video-Abtastzeile gemäß einer vorgegebenen Fehlerprüfbedingung zu vergleichen, um einen vorgegebenen Ausgangs zustand herzustellen, wenn die Fehlerprüfbedingung erfüllt ist. Der Empfänger weist ' weiterhin eine Einrichtung auf, welche auf einen bestimmten Zustand anspricht und betrieblich mit der Fehlerprüf einrichtung verbunden ist, um zu vermeiden, die aarstellbare Videoreihe aus der zugehörigen Pseudo-Video-Abtastzeile abzuleiten, wenn die vorgegebene Ausgabebedingung nicht erfüllt ist.

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Die Anordnung weist weiterhin vorzugsweise eine programmierbare Einrichtung; auf, beispielsweise einen universellen Computer, der dazu dient, die kontinuierlich übertragbare Videoinfprmation aufzunehmen* diese Information wieder auffindbar abzuspeichern, sie in ein gewünschtes Pseudo-Video—Abtastzeilenformat zu reformatieren und diese reformatierte Information kontinuierlich Wort für Wort der Übertragungseinrichtung zuzuführen, wobei ein Wort ein Paar von darstellbaren Zeichen enthält. Weiterhin weist die programmierbare Einrichtung vorzugsweise eine Einrichtung zum JVer schacht ein von einer reformatierten Pseudo-Video-Abtastzeileninformation auf, welche dazu dient, eine Pseudo-Video-Abtastzeileninformation, welche einer gemeinsam einer Vielzahl von Eahmen zugeordneten Reihe entspricht, an die Übertragungseinrichtung zu liefern, bevor eine PseudoVideo-Abtastzeileninformation an die Übertragungseinrichtung geliefert wird, welche einer nachfolgenden anderen einer Vielzahl von Rahmen gemeinsam zugeordneten Reihe entspricht- Somit ermöglicht die Verwendung einer Pseudo-Video-Abtastzeile die Verwendung einer herkömmlichen Fernsehübertragungstechnik und einer entsprechenden Einrichtung zur Übertragung und zum Empfang sowohl als auch eine herkömmliche Fernsehschaltung zur Verarbeitung der empfangenen und übertragenen Signale. Weiter läßt sich durch Verwendung der horizontalen Synchronisation als Speicherseparator gewährleisten, daS ein Synchronisationsverlust oder ein Rau3chimpuls nicht mehr Information als eine Pseudo-Video-Abtastzeile beeinträchtigt. Weiterhin wird im Hinblick auf die Übertragungszeit eine wesentliche Datenkomprimierung dadurch erreicht, da 3 die Pseudo-Video-Abtastzeile anstatt einer herkömmlichen Fernsehzeile übertragen wird, wobei jede Pseudo-Video-Abtastzeile ein in sich geschlossenes Informationspaket darstellt, welches zur Anzeige einer gesamten darstellbaren Videoreihe genügt, die eine Vielzahl von herkömmlichen Fernsehabtastζeilen aufweist, beispielsweise dreizehn, im Gegensatz zur Darstellung einer einzelnen Fernsehabtastzeile.

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Gemäß der Erfindung erfolgt das Herausgreifen "bzw. Selektieren eines Rahmens vorzugsweise dadurch, daß die Pseudo-Video-Abtastzeile in einen Pufferspeicher zum Vergleich, mit einer Informationsanforderung von einer Tastatur eingegeben wird, wobei nach entsprechender Anpassung der entsprechende Speicher erneuert wird, und zwar für eine Anzeigen- oder Auswahlsteuerung, so daß die Erneuerung in-Wirklichkeit reihenweise erfolgt, und zwar im Gegensatz zu einer seitenweisen oder einer rahmenweisen- Basis, wenn neue Information im Echtzeitbetrieb angefordert wird, wobei deriausgewählte Rahmen automatisch im Echtzeitbetrieb erneuert wird, wenn neue Information für eine vorgegebene Reihe des dargestellten ausgewählten Rahmens angefordert wird.

Die Erfindung wird nachfolgend beispielsweise anhand der Zeichnung beschrieben; in dieser zeigen:

1 eine schematische Darstellung eines typischen Pseudo-Yideo-Abtastzeilenformats gemäß der Erfindung,

2 eine graphische Darstellung von herkömmlichen vertikalen Treiber- und zusammengesetzten Synchronisationssignalen, welche den Ursprung des vertikalen Syhchronisationssignals gemäß der Erfindung veranschaulichen,

Pig. 3 ein Blockdiagramm der Zeit- und der Tastatursteuerung, der Speichereingabesteuerung und eines Teils der Ausgabeverarbeitungsteile des bevorzugten Empfängers gemäß der Erfindung,

I?ig. 4- ein Blockdiagramm einer phasenstarren Rückführschleife der Anordnung gemäß Pig. 3,

Pig.·--5 ein Blockdiagramm eines weiteren Teils einer Speicher- -eingabe-Steueranordnung der bevorzugten Empfähgerein- ' richtung gemäß der Erfindung,

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Fig. 6 ein Blockdiagramm des Speicher- und des Ausgabeverarbeitungsteils der bevorzugten Empfängereinrichtung gemäß der Erfindung,

Fig.6a eine graphische Darstellung zur Veranschaulichung der Zeitsteuerung, welche verschiedenen Signalen in der Anordnung gemäß Fig. 6 zugeordnet ist,

Fig. 7 ein Blockdiagramm eines weiteren Teils einer Speicherund Ausgabeverarbeitungsanordnung der bevorzugten Empfängereinrichtung gemäß der Erfindung,

Fig. 8 ein Logikdiagramm, und zwar teilweise schematisch dargestellt, eines Teils der Zeitsteuer- und lastatürsteueranordnung der bevorzugten Empfängereinrichtung gemäß der Erfindung, wie sie in der Fig. 3 dargestellt ist,

Fig. 9 ein teilweise scheraatisch dargestelltes Logikdiagramm des Tastaturteils der Zeitsteuer- und Tastatursteueranordnung der in der Fig. 3 dargestellten Empfänger·^· einrichtung,

Fig.10 ein teilweise schematisch dargestelltes Logikdiagramm der Anordnung des Speichereingabe-Steüerteils der in der Fig. 5 dargestellten Empfängereinrichtung,

Fig.11 ein teilweise schematisch dargestelltes Logikdiagramm der Anordnung des Speichereingabe-Steuerteils der in der Fig. 6 dargestellten Empfangereinrichtung,-

Fig.12 ein teilweise schematisch dargestelltes Logikdiagramm des Speicher- und des Ausgabe-Verarbeitungsteils der in der Fig. 3 dargestellten Empfängereinrichtung,

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I¹Ig. 15" ein teilweise schematisch dargestelltes Logikdiagraiom eines weiteren Teils der Speicher- und Ausgabe-Verarbeitungsanordnung der in der I¹Xg. 7 dargestellten Empfängereinrichtung_r

Fig.14- ein Blockdiagramm des bevorzugten Übertragungsteils gemäß der Erfindung, <

lig«15 ein Logikdiagramm des Speicherteils der in der Fig. 14· dargestellten Übertragungseinrichtung, wobei der Speicher bei der Ausgabe die gleiche Reihenfolge einhält wie bei der Eingabe, ' · "

Fig.16 und 17 jeweils ein. Logikdiagramm in teilweise schematischer Darstellung des in der Fig. i4 dargestellten Übertragungsteils, mit der Ausnahme des in der Fig. 15 dargestellten Speichers, und

Pig.18 ein Funktionsblockdiagramm der bevorzugten Ausführungaform des erf indungs gemäßen Reihenselektiersystems. \

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Nachfolgend wird eine allgemeine Systembeschreibung gegeben. Anhand der Zeichnung und insbesondere zunächst anhand der Fig. 18 wird eine bevorzugte Ausführungsform des erfindungsgemaßen Systems zum Herausgreifen einer Reihe bzw. zum Selektieren einer Reihe.beschrieben, welche in ihrer Gesamtheit mit dem Bezugszeichen 10 bezeichnet ist· Wie nachfolgend im einzelnen erläutert wird, ist das erfindungsgemäße System zum Herausgreifen einer Reihe bzw. zum Selektieren einer Reihe, welches mit 10 bezeichnet ist, vorzugsweise ein System, velches sich als Einweg-Rahmensystem,bezeichnen läßt, bei welchem eine kontinuierlich übertragene Information oder kontinuierlich übertragene nachrichten über Pseudo-Video-Atiastzeilen 12 (Fig. 1 und 2) auf einer reihenweisen Basis übertragen werden, wobei die Pseudo-Video-Abtastzeile 12 im Format vorzugsweise mit einer herkömmlichen Video-Abtastzeile identisch ist, d.h., dem FCO- und dem EIÄ-Standard für ein Video-Abtastzeilensignalformat entspricht. Diese Pseudo-Video-Abtastzeile 12 enthält jedoch tatsächlich eine Reihe von information, beispielsweise etwa zwischen 11 und 13 tatsächlichen Fernsehvideo-Abtastzeilen an Information, wobei die Übertragungszeit einer Pseudo-Video-Abtastzeile 12 vorzugsweise gleich der Übertragungszeit einer herkömmlichen Fernsehvideo-Abtastzeile ist, was etwa 63 Mikrosekunden entspricht. Die verschiedenen Teile der Pseudo-Video-Abtastzeile 12 werden nachfolgend anhand der Fig. 1 und 2 im einzelnen beschrieben. Bei dem erfindungsgemäßen System 10 zum Herausgreifen einer Reihe, welches nachfolgend auch als Reihenselektiersystem bezeichnet wird, wird die Information auf einer reihenweisen Basis durch Übertragung einer Pseudo-Video-Abtastzeile erneuert, welche neue Information enthält, so daß der herausgegriffene oder selektierte Rahmen derart aufgebaut ist, daß neue Information darin enthalten ist, welche erneuert wird, wenn diese Informationsreihe im Speicher erneuert wird. Bei dem bevorzugten System 10 gemäß der Erfindung können kontinuierlich übertragene Informationen oder Nachrichten im Echtzeitbetrieb momentan herausgegriffen bzw. selektiert werden, so daß wiederholt eine Video-

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darstellung eines selektierten Videorahmens einer solchen Information möglich ist, welche auf einer reihenweisen Basis im Echtzeitbetrieb erneuert werden kann.

Eine Videoinformation kann beliebiger herkömmlicher Art sein, beispielsweise nachrichten, Wechselkurse, Börsennachrichten, lokale Werbung, Fernsehprogramme, Wetterberichte, Yerbraucherinformation usw., wobei solche Nachrichten herkömmlicherweise von äußeren Informationsquellen kommen, die beispielsweise mit 2002 und 2004 in der Zeichnung dargestellt sind. Diese herkömmlichen äußeren Informationsquellen 2002 und 2004 liefern diese Information herkömmlicherweise in einem digitalen Format, beispielsweise von einem Streifendrucker oder einem Fernschreiber für Nachrichten oder Börsennachrichten, und zwar beispielsweise über eine herkömmliche Übertragungsleitung 2006 oder 2008 oder über einen herkömmlichen örtlichen Videoanschluß, vorzugsweise zu einem herkömmlichen Minicomputer 2000, beispielsweise zu einem Gerät Typ PDP-8e, wie er von der Firma Digital Equipment Corp. hergestellt wird. Der Minicomputer 2000 hat vorzugsweise einen herkömmlichen Massenspeicher 2010 für eine herkömmliche Datenspeicherung. Der Computer 2000 speichert diese Information in einem Massenspeicher 2010, reformatiert sie, indem er beispielsweise eine Überschrift hinzufügt und liefert diese Information kontinuierlich als ein paralleles Ausgangssignal mit 12 Bit 2011 an eine Übertragungseinrichtung 20, die nachfolgend im einzelnen beschrieben wird und welche die Pseudo-Video-Abtastzeile 12 zur Übertragung an ein Fernsehverteilernetzwerk bereitstellt. Es ist ersichtlich, daß zu jeder beliebigen Zeit das parallele Ausgangssignal mit 12 Bit des Computers 2000 vorzugsweise zwei Zeichen oder ein Wort darstellt. Bei Bedarf könnte ein Ausgangssignal mit 14 parallelen Bits von dem Computer 2000 dazu verwendet werden, zwei Sieben-Bit-Zeichen zu liefern. Der Computer 2000 wird nachfolgend im einzelnen anhand der Fig. 14 beschrieben. Der Massenspeicher

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2010 wird vorzugsweise durch den Computer 2000 in herkömmlicher Weise mit der optimalen Übertragungszeit für Daten erneuert, welche üblicherweise, jedoch nicht notwendigerweise, in der Größenordnung des Empfangs der äußeren Information von den Quellen 2002 und 2004· liegt, wobei diese Daten vorzugsweise kontinuierlich im Echtzeitbetrieb dem Computer 2000 zuführbar sind. In herkömmlicher Weise wird die Information im Computer 2000 der Übertragungseinrichtung 20 zugeführt, welche ihrerseits diese Information über einen herkömmlichen HF-Modulätor 24- an ein Gemeinschaftsantennen-Fernsehkabelsystem 22 liefert, wobei ein zusammengesetztes Videosignal dem Modulator 24 von der Übertragungseinrichtung 20 zugeführt wird. Ein solcher Modulator 24 ist vorzugsweise für jeden Fernsehkanal vorgesehen, auf welchem Infoim ation übertragen werden soll, wobei jedoch in der Fig. 18 nur ein einziger solcher Kanal als Beispiel dargestellt ist. Vorzugsweise hat der Massenspeicher 2010, welcher in herkömmlicher Weise durch den Computer 2000 ausgelesen .wird, um die erforderliche Information über die Übertragungseinrichtung 20 an das Gemeinschaftsantennen-Fernsehkabelsystem 22 zu liefern, eine ausreichende Speicherkapazität, um die gesamte Seitenkapazität des Systems zu speichern.

In der vorliegenden Beschreibung einschließlich der Ansprüche wird der Begriff "Seite" in der Bedeutung eines Videoinformationsrahmens verwendet, der Begriff "Gruppe" bedeutet eine vorgegebene Anzahl von Seiten, mit dem Begriff "Reihe" ist eine darstellbare Videoreihe angesprochen, und zwar ein Teil einer Seite, welche eine Vielzahl von herkömmlichen Fernsehvideo-Abtastzeilen enthält, und mit dem Begriff "Pseudo-Videο-Abtastzeile" ist ein Signal gemeintj welches in der Form einer herkömmlichen Video-Abtastzeile entspricht, welches jedoch tatsächlich eine Informationsreihe enthält, beispielsweise etwa zwischen 11 und 13 tatsächlichen Fernsehvideo-Abtastzeilen anInformation, wobei die Übertragungszeit der Pseudo-Video-Abtastzeile gleich der Übertragungszeit einer herkömmlichen Fernseh-

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video-Abtastzeile ist und wobei die Pseudo-Video-Abtastzeile ein ganzes Informationspaket darstellt, welches für die Videodarstellung dieser Reihe erforderlich ist. Der Ausdruck herkömmliche oder Ferns ehvideo-Abtast ζ eile wird in seiner üblichen Bedeutung verwendet.

Als Massenspeicher 2010 kann jeder herkömmliche Massenspeicher verwendet werden, welcher dazu ausreichend ist, die erforderliche Seitenkapazität des Systems aufzunehmen, beispielsweise eine Speichereinrichtung Typ RK-08 von der Firma Digital Equipment Corp.. Das Ausgangssignal vom Computer 2000 wird vorzugsweise in herkömmlicher V/eise von dem Computer 2000 über einen herkömmlichen Datenanschluß des Computers 2000 zu der Übertragungseinrichtung 20 übertragen. Alle Informationsseiten werden vorzugsweise kontinuierlich von dem Computer 2000 über die Übertragungseinrichtung 20 auf einer Pseudo-Video-Abtastzeile auf einer Pseudo-Video-Abtastzeilenbasis übertragen, d.h., jeweils reihenweise über, den entsprechenden HF-Modulator 24 für den verwendeten Videokanal und von 'dort über das Gemeinschaftsantennen-Kabelsystem 22 zu herkömmlichen Videoanzeigeklemmen oder -einrichtungen 2013 und 2015, rlseispielsweise zu herkömmlichen Videomonitoren, von denen zwei als Beispiel dargestellt sind. Es ist ersichtlich, daß die Anzahl der Videoanzeigeeinrichtungen 2013 und 2015 vorzugsweise keine erforderliche Korrelation mit der Anzahl der äußeren Informationsquellen 2002 und 2004 aufweist und daß mehr Quellen 2002- und 2004 verwendet werden könnten als Videoanzeigeeinrichtungen 2013 und 2015 oder umgekehrt, falls dies erwünscht sein sollte. Bei dem normalerweise in Betracht kommenden Gebrauch wird die Anzahl der Videoanzeigeeinrichtungen 2013 und 2015 normalerweise die Anzahl der äußeren Informationsquellen 2002 und 2004 übersteigen, jedoch muß dies nicht der Fall sein. Der Computer 2000 läßt die zugeführten Daten kontinuierlich re zirkulieren, und gemäß den obigen Ausführungen wird der Massenspeicher 2010 mit der optimalen Übertragungsrate für die Daten erneuert, wobei diese Zeit nicht notwendigerweise in der Reihenfolge des ·

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Empfangs der äußeren Information von den Quellen 2002 und 2004· liegen muß. Die Information von den äußeren Quellen 2002 und 2004-, welche vorzugsweise kontinuierlich dem Computer 2000 zugeführt wird (solange sie von den äußeren Quellen 2002 und 2004- erzeugt wird), wird dem Massenspeicher 2010 zugeführt, und weiterhin augenblicklich der Übertragungseinrichtung 20, welche in der Weise arbeitet, wie es.unten im einzelnen erläutert wird, um die Pseudo-Video-Abtastzeile Λ 2 zu übertragen. Wie ebenfalls unten im einzelnen erläutert wird, hat jede Vide&- Anzeigeeinrichtung 2013 und 2015 vorzugsweise eine ihr zugeordnete Steuereinheit 25 bzw. 26, wie es nachfolgend im einzelnen erläutert wird; vorzugsweise arbeitet diese Anordnung derart, daß die Echtzeit-Rahmenselektierung einer einzelnen Seite von kontinuierlich übertragene Information für die augenblickliche wiederholte kontinuierliche Videodarstellung aktiviert wird oder für eine Rahmenselektierung, wobei diese Information im Echtzeitbetrieb reihenweise'erneuert wird. Vorzugsweise ist jede der Anzeigesteuereinheiten 25 und 26 im Aufbau und in ihrer Arbeitsweise identisch, wobei beispielsweise eine solche Anzeigesteuereinheit vorzugsweise jeder Videoanzeigeeinrichtung zugeordnet ist. Bei Bedarf kann jedoch eine beliebige Anzeigesteuereinheit 25 oder 26 derart abgewandelt sein, wie es nachfolgend im einzeihen beschrieben wird, daß der Empfang bestimmter Kategorien von Information unterdrückt wird, während der Empfang von anderen Kategorien von Information aktiviert ist. Zur Klarheit ist nur eine von solchen Steuereinheiten wie 25 nachfolgend beispielsweise beschrieben, wobei gemäß den obigen Ausführungen der Aufbau und die Arbeitsweise mit der Steuereinheit 26 identisch ist. In der Fig. 18 werden identische Bezugszahlen, die mit dem Buchstaben "a" versehen sind, für Elemente der Anzeigesteuereinheit 26 verwendet, welche im Aufbau und in ihrer Arbeitsweise mit denjenigen der Steuereinheit 25 identisch sind. In dem Blockdiagramm für das Gesamtsystem gemäß Fig. 18 enthält die Anzeigesteuereinheit 25 nur vorzugsweise einen herkömmlichen HF-Demodulator 27» wobei ein solcher Demodulator 27 für jeden Kanal vorgesehen ist sowie ein Empfänger 28, der nacb-

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folgend im einzelnen erläutert wird und der das zusammengesetzte Videosignal empfängt, welches vom Demodulator 27 demoduliert wird, und bestimmt, ob der Benutzer richtig ist, ob der Benutzer die Erlaubnis zum Empfang der Pseudo-Video-Abtastzeile der Information hat, welche zu dieser Zeit übertragen wird, ob das Signal fehlerfrei ist, ob die Seitenadresse der Pseudo-Yideo-Abtastzeile richtig ist und ob eine direkte Adressenbedingüng erfüllt ist, die nachfolgend im einzelnen erläutert wird, und vorzugsweise, unter der Annahme, daß das Pseudo-Video-Abtastzeilensignal durch alle diese Prüfungen erfolgreich hindurchgegangen ist, verarbeitet der Empfänger dieses Signal dann und liefert ein Videosignal, welches einer darstellbaren Informationsreihe auf der Videoanzeigeeinrichtung 2013 entspricht. Die Tastatur, mit welcher die Auswahl der gewünschten Seite oder des gewünschten Videoinformationsrahmen ermöglicht wird, wobei auch die geeignete Gruppe ausgewählt werden kann, die herausgegriffen oder wiederholt auf der Videoanzeigeeinrichtung 2013 angezeigt werden soll, bildet einen Bestandteil des Empfängerteils 28 und wird nachfolgend im einzelnen als Teil des Empfänger te ils 28 des Systems 10 beschrieben.

Nachfolgend wird eine allgemeine Beschreibung der Übertragungseinrichtung gegeben. Zunächst soll anhand der Pig. 14 der Übertragungsteil 20 des Reihenselektiersystems 10 gemäß der Erfindung im einzelnen erläutert werden. Danach wird anhand der Pig. 15i und 17 der bevorzugte-Übertragungsteil 20 gemäß der Erfindung im einzelnen erläutert.

Der Computer 2000, welcher das Ausgangssignal 2011 als paralleles Signal mit 12 Bit liefert, erzeugt auch ein Markierungssteuersignal bzw. Abtaststeuersignal, wie es nachfolgend im einzelnen erläutert wird, und zwar über den Weg 2014, wobei das Markierungssteuersignal auf dem Weg 2014 und die 12 parallelen Datenzeilen 2011 vorzugsweise in einen Speicher geladen werden, welcher in der Weise arbeitet, daß ihm Daten seriell in einer bestimmten

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Reihenfolge zugeführt werden und wiederum seriell in derselben Reihenfolge ausgegeben werden, wie es im einzelnen in der Fig. 15 dargestellt ist, wobei diese Einrichtung als Parallel-Schieberegister wirkt. Ein solcher Speicher 2016, der nachfolgend kurz auch als FIFO-Speicher bezeichnet wird, empfängt eine Information unter der Steuerung der Markierungsleitung 2014- vom Computer 2000 und kann vorzugsweise Daten bis zu 64· Worten aufnehmen, was 128 Informationsζeichen bedeutet, wobei zwei Informationszeichen ein Wort umfassen. Der Computer 2000 kann weiterhin vorzugsweise'^den S¹IFO-Speicher 2016 vollständig löschen, indem ein Rückstellbefehl über den Weg 2018 gegeben wird, wie es nachfolgend im einzelnen erläutert wird. Der FIFO-Speicher 2016 gibt ein Bereitschaftssignal an den Computer 2000 über den Weg 2020, welches angibt, daß die Eingabestelle des Speichers 2016,leer ist. Der Computer 2000 gibt nur vorzugsweise Daten in den FIFO-Speicher 2016 ein, wenn die Bereitschaftsleitung 2020 bestätigt ist. Es sei darauf hingewiesen, daß vorzugsweise die Eingabe"in den Speicher und die Ausgabe aus dem Speicher 2016 vollständig unabhängig voneinander sind.

Die Übertragungseinrichtung 20 weist vorzugsweise einen herkömmlichen Fernsehsynchronisationsgenerator 2022 auf, welcher ein zusammengesetztes Synchronisationssignal über den Weg- 2023 gemäß dem EIA-Standard liefert, und zwar ebenso wie ein vertikales Treibersignal über den Weg 2025· Die Zeitsteuerung des Synchronisationsgenerators 2022 wird vorzugsweise durch einen herkömmlichen kristallgesteuerten Oszillator 2026 durchgeführt, beispielsweise mit einem 14-,31818-MHz-Kristall, welcher den Oszillator in herkömmlicher Weise steuert. Die Übertragungseinrichtung 20 erfordert vorzugsweise eine Hauptsteuereinrichtung, um die Bit-Rate der Übertragung zu steuern. Diese Bit-Rate, welche vorzugsweise mit -5,113657 MHz gewählt wird, muß vorzugsweise mit der zusammengesetzten Synchronisation synchronisiert sein. Die ausgewählte Datenbit-Rate muß dem Fernsehübertragungskanal in seiner Bandbreite entsprechen und muß ein ganzes Vielfaches der Horizontalfrequenz sein, welche er-

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forderlich ist, um die Datenbits phasenstarr mit dem horizontalen Synchronisations signal zu halten. Das Taktsignal mit 5,113657 MHz, welches als Taktsignal A bezeichnet wird, wird vorzugsweise von einer herkömmlichen kristallgesteuerten £>hasenstarren Schleife 2024- erhalten, welche starr bei 5/14· der Frequenz des Oszillators 2026 mit 1.4,31818 MHz gehalten ist, und zwar über einen Frequenzteiler 2028, welcher durch 14/5 teilt. Das Ausgangstaktsignal A der phasenstarren Schleife 2024, die auch als Analysenschaltung bezeichnet werden kann, wird vorzugsweise durch einen Zähler 2030 durch sieben Bit geteilt, um einen Impuls auf der Leitung 2032 zu erzeugen, der den Beginn jedes Zeichens darstellt. Dieser Impuls wird parallel zu einem Zeichenzähler 2034geliefert, der dieses Signal als Eingangstaktsignal verwendet und vorzugsweise bis auf 40 zählt, wobei der Zähler 2034 ein Zähler-ist, der durch 40 teilt, um diejenige Periode aufzubauen, welche den 40 Zeichen entspricht, die vorzugsweise in einer einzelnen Pseudo-Video-Abtastzeile 12 enthalten sind. Das Ausgangssignal des Zeichenzählers 2034 ist vorzugsweise ein Impuls auf der Leitung oder dem Weg 2036, welcher während der Periode des 40. Zeichens auftritt. Die rückwärtige Flanke des Impulses, der auf der Leitung 2036 vorhanden ist, setzt vorzugsweise ein Flip-Flop 2038, welches durch das zusammengesetzte Synchronisationssignal rückgestellt wird, das über den Weg 2023 von dem Synchronisationsgenerator 2022 geliefert wird. Somit wirkt der Ausgang des Flip-Flops 2038 als ein Gatter bzw. ein logisches Verknüpfungsglied, welches am Ende jedes 40. Zeichens beginnt und zu Beginn des Horizontal-Synchronisationsimpulses endet. Während dieser Zeit ist es vorzugsweise erwünscht, eine An- · zahl von Synchronisationsimpulsen zu übertragen, welche einer Reihe von abwechselnd "0"- und "1"-Datenbits identisch,ist, wobei diese Reihe von Synchronisationsimpulsen im Bereich F liegt (ßiehe Fig. 1), und zwar im Bereich F der Pseudo-Video-Abtastzeile .12, wie es nachfolgend im einzelnen erläutert wird. Dieses Signal, welches auf der Leitung 2040 vorhanden ist, wird als Synchroniaationsstoßsignal bezeichnet und wird einem Multi-

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plexer 2042 als ein Eingangssignal zugeführt, wobei dieses Eingangssignal dazu dient, den Eingang für den Multiplexer 2042 zu steuern oder auszuwählen.

Ein auswählbares Eingangssignal für den Multiplexer 2042 wird vom Ausgang eines Flip-Flops 2044 geliefert, welches durch zwei teilt und dessen Eingang ein Taktsignal A als Ausgang der phasenstarren Schleife 2024 ist. Wenn das Steuersignal auf dem Weg 2040 hoch liegt, wählt der Multiplexer 2042 vorzugsweise dieses Eingangssignal vom Flip-Flop 2044, welches · ein Rechteck—Ausgangssignal mit der halben Frequenz des Taktsignals A bildet, und führt dieses Signal der Ausgangsdatenleitung 2046 des Multiplexers 2042 zu. Das andere wählbare Eingangssignal für den Multiplexer 2042 ist vorzugsweise das serielle DatenausgangssigrsL eines herkömmlichen Parallel-Serien-Schieberegisters 2050, welches die 12 parallelen leitungen des Datenausgangs vom FIFO-Speicher 2016 aufnimmt. Wenn das. Auftastsignal bzw. Torsignal auf dem .Weg 2040 tief liegt, wählt der Multiplexer 2042 vorzugsweise die serielle Datenleitung 2048 als Ausgang vom Schieberegister 2O5O und führt das entsprechende Signal der Ausgangsdatenleitung 2046 des Multiplexers 2042 zu. Das Schieberegister 2O5O ist vorzugsweise ein Parallel-Serien-Schieberegister mit 14 Eingangsleitungen, wobei zwei Leitungen in der nachfolgend als Beispiel erläuterten Anordnung geerdet sind. Wenn 14 Eingangsdatenleitungen verwendet wurden, dann wären natürlich diese zwei geerdeten Klemmen Jeweils mit den anderen zwei der 14 Dateneingangsleitungen verbunferi.. Das Schieberegister 2050 nimmt die 12 Datenleitungen von dem FIFO-Speicher 2016 über den Weg 2051 auf, wobei diese Daten in das Schieberegister 2050 geladen werden, wenn ein Ladebefehl von dem Bitzähler 2O3O auf dem Weg 2032 empfangen wird. Daten werden von dem Schieberegister 2O5O auf der seriellen Datenleitung.2048 ausgegeben, wobei die Shiftrate bzw. Verschieberate vorzugsweise durch den Taktimpuls bzw. das Taktsignal A gegeben wird. Vorzugsweise treten 14 Taktimpulse auf, um 14 Datenbits von dem Schiebe- '

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register 2O5O für jedes in das Schieberegister 2O5O geladene Wort zu verschieben. Die Ausgangsdaten vom Multiplexer 204-2 werden vorzugsweise einer herkömmlichen Synchrones at ions kombiniereinrichtung 2O52 zugeführt, welche auch das zusammengesetzte Synchroniaationssignal über den Weg 2023 von dem Synchronisatiohsgenerator 2022 aufnimmt.

Das Aus gangs signal der Synchronesationskombini er einrichtung 2052 ist derart aufgebaut, daß es ein herkömmliches ■Videosignalformat aufweist, was einem Signal mit drei Pegeln entspricht, wobei die Daten zwischen den Pegeln 2 und 3 jeweils vorhanden sein"können, was den digitalen Werten "0" und "1" entspricht, und die Synchronisation ist durch den Pegel "1" angegeben, wie es in den Fig. 1 und 2 dargestellt ist, wobei die Fig. 1 ein typisches Pseudo-Video-Abtastzeilensignal im Format 12 darstellt. Dieses zusammengesetzte Videosignal stellt eine einzelne Pseudo-Video-Abtastzeile zu einer bestimmten Zeit dar, wie es bereits erläutert■wurde und in den Fig. 1 und 2 dargestellt ist, wobei der Computer 2000 in herkömmlicher Weise derart programmiert ist, daß verschiedene Stellen oder Zuordnungen im Bereich B über E der Pseudo-Video-Abtastzeile gesteuert werden, wobei diese Bereiche nachfolgend im einzelnen erläutert werden, und zwar bei der Beschreibung des Empfängerteils 28 des Reihenselektiersystems 10. Wie oben bereits erwähnt wurde, wird der Bereich F der Pseudo-Video-Ab'tastzeile 12 auf der Leitung 2040 als Synchronisationsstoß geliefert, der dem Multiplexer - 204-2 zugeführt wird, und die Bereiche A und G werden von dem zusammengesetzten Synchronisationssignal auf dem Weg 2023 geliefert.

Die Übertragungseinrichtung 20 weist weiterhin vorzugsweise einen Markierungssteuerteil 2054- auf, welcher die gesamte Logik enthält, die erforderlich ist, um zu bestimmen, wann Daten aus dem FIFO-Speicher 2016 ausgegeben werden sollten» Es ist besonders vorteilhaft, daß dann, wenn Daten aus dem Speicher 2016 herausgeschoben und übertragen werden, samt-

liehe Leitungen der 40 Zeichen jeweils verschoben werden, was sich auf das obige Beispiel "bezieht. Wenn alle Bedingungen, welche dazu erforderlich sind, die 4-0 Zeichen in einer Pseudo-Video-Abtastzeile 12 zu übertragen, nicht erfüllt sind, wird eine leere Zeile, die eine Pseudo-Video-Abtastzeile ist, welche nur Bereiche A, J? und G hat, die besetzt sind, übertragen. Weiterhin ist vorzugsweise vorgesehen, daß Daten nur während eines ausgewählten Teils eines vertikalen Eernsehrahmens übertragen werden, so daß gewährleistet ist, daß nur leere Zeilen während der vertikalen Treiberperiode übertragen werden. Der Markierungssteuerteil 2054 überwacht vorzugsweise die verschiedenen Bedingungen, welche erforderlich sind, und beginnt nur dann, eine. Reihe von Markierungssignalen auf die Leitung 2056 auszugeben, wenn der Ausgang des FIIFO-Speichers 2016 bereit ist, wie es auf der entsprechenden Bereitschaftsleitung 2058 angezeigt wird, die von dem Speicher 2016 gespeist wird,: um' eine Markierungssteuerung für den Steuerteil 2054 zu liefern, wenn die vertikale Abtaststellung richtig ist, was durch ein Signal angezeigt wird, welches auf der Leitung 2060 vorhanden ist und als Bahmenaktivierung bezeichnet .wird, was im einzelnen nachfolgend erläutert wird, und wenn ein zusammengesetzter Synchronisations impuls von dem Synchronisationsgenerator 2022 über den Weg 2023 empfangen wurde. Wenn alle diese Bedingungen erfüllt sind, so hat der Ausgang des Bitzählers 2030 auf der Leitung 2032 die Möglichkeit, die Markierung des S¹IFO-Speichers 2016 zu steuern. Wenn der Hauptrückstellimpuls auf der Leitung 2018 vom Computer 2000 geliefert wird, so wird vorzugsweise jegliche neue Pseudo-Vido-Abtastzeile mit Daten unterdrückt, so daß keine derartige Übertragung stattfinden kann, bis alle obigen Bedingungen wieder erfüllt sind. Das richtige Signal für die vertikale Abtaststellung oder das Rahmenaktivierungssignal, welches über den Weg 2060 geliefert wird, wird vorzugsweise von einer Dekodiereinrichtung 2062 erhalten, welche das Ausgangssignal eines Zeilenzähler 2064 dekodiert. Der Zeilenzäh-

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ler 2064 zählt die Anzahl der Pseudo-Video-Abtastzeilen nach dem vertikalen Treibersignal, wobei die Eingänge zum Zeilenzähler 2064 das vertikale Treibersignal vom Synchronisationsgenerator 2022, welches über den Weg 2025 geliefert wird, und das zusammengesetzte Synchronisationssignal vom Synchronisationsgenerator 2022 sind, welches über den Weg 2023 geliefert wird. Biese Dekodiereinrichtung 2062 wählt vorzugsweise diejenige Gruppe von Zeilen aus, die für eine Übertragung verwendet werden.

Nachfolgend wird im einzelnen die Übertragungseinrichtung beschrieben. Gemäß I¹Xg. 15» 16 und 1? wird nachfolgend der Übertragungsteil 20 des Reihenselektier systems 10 gemäß der Erfindung im einzelnen erläutert, wobei die Pig. 15 bis 17 logische schematische Darstellungen entsprechender Teile des Übertragungsteils 20 sind,· wobei der Abgleich des Übertragungsteils 20 in der Fig. 14 nicht im einzelnen dargestellt ist, da er herkömmlicher Art ist. Deshalb wird keine detailliertere Beschreibung für diejenigen herkömmlichen Teile gegeben, welche in den Fig. 15 bis 17 nicht im einzelnen dargestellt sind, da sie für den Fachmann ohne weiteres verständlich sind.

In der Fig. 15 ist der herkömmliche FIFO-Speicher 2016 im einzelnen dargesbellt. Der FIFO-Speicher 2016 weist vorzugsweise drei herkömmliche Speicher 2070, 2072 und 2074 auf, und zwar Serienspeicher für 64 Worte mit vier Bit, wie es beispielsweise bei einem MOS-FIFO-Serienspeicher des Typs der Fall ist, wie er von Fairchild unter der Bezeichnung · 33414 vertrieben wird, wobei jede Speicherstufe 2070, 2072 . und 2074 vier der zwölf parallelen Bitdatenleitungs-Ausgänge vom Computer 2000 aufnimmt. Die Eingabebereitschaftsleitung und die Ausgabebereitschaftsleitung sind vorzugsweise durch NAND-Gatter 2076 kombiniert, damit die Eingangsbereitschaftsleitung das Eingabebereitschaftssignal über den Weg 2020 dem Computer 2000 zuführen kann und damit durch das NAND-Gatter 2078 für die Ausgabebereitschaftsleitung das Ausgäbebereit-

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Schaftsleitung das Ausgabebereitschaftssignal über den Weg 2058 dem Markierungssteuerteil 2054- zugeführt werden kann.

Nachfolgend wird anhand der Fig. 16 und 17 der Abgleich des Übertragungsteils 20 im einzelnen erläutert, jedoch im Interesse der Vereinfachung nur dort, wo es angebracht erscheint. Zunächst wird auf die E^ 16 Bezug genommen.- Der oben bereits erwähnte Fernsehsynchroniaationsgenerator 2022 ist vorzugsweise ein herkömmlicher Ferns ehsynchronisationsgenerator mit Metalloxid-Silicium-Transistoren, welcher beispielsweise dem !Typ entspricht, der von der Firma Fairchild unter der Bezeichnung 3261 hergestellt und vertrieben wird, so daß. sich eine nähere Erläuterung dieses Generators erübrigt. Der Oszillator 2026, welcher das Taktsignal an den Fernsehsynchronisationsgenerator 2022 liefert, um dessen Zeitsteuerung zu erzeugen, und auch das Bezugsfrequenzsignal für die phasenstarre Gruppe 2024 vorzugsweise, xvie es oben bereits .erwähnt wurde, weist vorzugsweise einen herkömmlichen Oszillator 3OOO mit einer integrierten Schaltung auf, beispielsweise den von der Firma Motorola unter der Bezeichnung- 4024 hergestellten Oszillator, der in Verbindung mit Invertern 3002 und 3OO4 eingesetzt wird, um das Taktsignal dem Synchronisationsgenerator 2022 zu entgegengesetzten Phasen zuzuführen, wie es herkömmlicherweise für einen Synchronisationsgenerator 2022 der obengenannten Art erforderlich ist. Weiterhin ist der Oszillator 3OOO vorzugsweise durch einen Kristall gesteuert, und zwar durch einen herkömmlichen Kristall 3OO6 mit einer Oszil-latorfrequenz von beispielsweise 14,31818 MHz, wobei diese Frequenz lediglich als Beispiel genannt ist. Das Ausgangstaktsignal des Oszillators 3OOO ist vorzugsweise über den Weg 3OIO einem herkömmlichen Vier-Bit-Binärzähler 3OO8 zugeführt, beispielsweise einem Gerät, welches dem von der Firma Texas Instruments unter der Bezeichnung SN 74161N vertriebenen Gerät entspricht, welches vorzugsweise als ein Zähler geschaltet ist, der durch 14 teilt, wobei der Zähler 3OO8 einen Teil des Teilernetzwerks 2028 bildet, welches durch 14/5 teilt. Das

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Ausgangssignal des Zählers 3008 wird vorzugsweise als Takteingangssignal einem herkömmlichen Flip-Flop 3012 zugeführt, -welches durch zwei teilt und ebenfalls einen !eil des Teilers 2028 "bildet, welcher durch 14/5 teilt. Das Ausgangssignal des Flip-Flops 3012, welches durch zwei teilt, wird -vorzugsweise einem Eingang der phasenstarren Schleife 2024 zugeführt, welche vorzugsweise eine herkömmliche phasenstarre Schleife mit MOS-Transistoren ist, die beispielsweise dem Typ entspricht, der iron der Firma Signetics unter der Bezeichnung HE562B -rertrieben wird. Somit beträgt-das gesamte Teilerverhältnis von dem Oszillator 2026 über die phasenstarre Schleife 2024 vorzugsweise 28 zu 1. Da's Ausgangs signal der phasenstarren Schleife 2024, welches über den Weg 3014 geführt wird, wird an den Eingang eines herkömmlichen Yier-Bit-Binärzählers 3016 rnekgeführt, welcher beispielsweise dem Typ. entspricht, der als Zahler 3°08 verwendet wird, wobei der Zähler 3016 jedoch vorzugsweise als ein Zähler geschaltet ist, der durch fünf teilt. Bas Ausgangssignal des Zählers 3016 ist seinerseits vorzugsweise an ein herkömmliches Flip-Flop 3018 geführt, weiches durch zwei teilt, beispielsweise an.ein Flip-Flop, wb es von der Firma Texas Instruments unter der Bezeichnung SH 7474U vertrieben wird, dessen Ausgangssignal seinerseits vorzugsweise einem zweiten Eingang der phasenstarren Schleife 2024 zugeführt wird» Demgemäß ist das gesamte Büekführungspfad-Teilungs verhältnis vorzugsitfeise zehn, und die phasenstarre Schleife 2024 verändert demgemäß ihre Ausgangsfrequenz, welche über den Weg 3Ö14 geliefert wird, wie es den Erfordernissen entspricht, um ihre zwei Eingänge von dem Flip-Flop 3Q1.2 und von dem Flip-Flop 3018 auf exakt gleichen Frequenzen zu halten, wobei jedoch eine Phasendifferenz von 90° besteht. Als Ergebnis des Frequenzteilerverhältnisses, welches auf federn Eingangspfad zu der phasenstarren Schleife 2024 verwendet wird, ist die Ausgangsfrequenz der phasenstarren Schleife genau vorzugsweise 5/14 der Frequenz des Oszillators 2026, der beispielsweise ein Taktsteuersignal A mit der Ausgangsfrequenz für die phasenstarre Schleife 2024 von 5,1136357 MHz

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als Ausgangsfrequenz der phasenstarren Schleife 2024 liefert.

Der Bitzähler 2030, v/elcher gemäß der obigen Beschreibung anhand der Fig. 14 vorzugsweise dieses Taktsteuersignal.A mit der entsprechenden Ausgangsfrequenz empfängt, ist vorzugsweise ein herkömmlicher Binärzähler 3020, der durch sieben Bit teilt. Dieser Zähler entspricht dem Typ, wie er von der Firma Texas Instruments unter der Bezeichnung SN 7416ON vertrieben wird, wobei der Zähler 3020 einen Teil des Bitzählernetzwerks 2O3O darstellt, welches vorzugsweise der eigentliche Bitzähler ist. Zwei der Ausgangsleitungen des Bitzählers 3020 werden vorzugsweise durch ein herkömmliches NAND-Gatter 3022 mit zwei Eingängen dekodiert, um bei der dritten Zählung des Zählers 3020 einen Impuls zu liefern, wobei dieser Impuls als ein Eingangssignal einem negativen NAND-Gatter 3082 mit zwei Eingängen zugeführt wird. Der Übertragausgang vom Bitzähler 3020 ist vorzugsweise mit dem D-Eingang eines herkömmlichen D-Flip-Flops 3°24 verbunden, dessen Steuereingang bzw. .Takteingang vorzugsweise mit dem A-Taktausgang der phasenstarren Schleife 2024 verbunden ist, welcher über den Weg 3014 geführt ist. Dadurch wird am Ausgang des Flip-Flops 3024 ein Impuls beim Abschluß des Zyklus des Zählers 3020 geliefert, in welchem durch sieben geteilt wird, wobei dieser Impuls als Ladeeingangssignal über den Weg 2032 dem Parallel-Serien-fiegister 2O5O zugeführt wird.

Wie oben bereits anhand der Fig. 14 ausgeführt wurde, wird das Ausgangssignal des Bitzählers-2030, welches über den Weg 2032 geliefert wird, ebenfalls vorzugsweise dem Zeichenzähler 2034 zugeführt. Wie es in der Fig. 16 als bevorzugte Ausführungsform dargestellt ist, weist der Zeichenzähler 2O34, der vorzugsweise ein Zähler ist, welcher durch 40 teilt, zwei Zählerstufen 3026 und 3028 auf, die jeweils als herkömmliche Vier-Bit-Dekade oder als Zähler ausgebildet sind, welche durch zehn teilen, wie es beispielsweise dem von der Firma Texas Instruments unter der Bezeichnung SN 7416ON hergestellten Typ entspricht. Jeder Zäh-

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ler 3026 und 3028 ist vorzugsweise von dem Haupttaktimpuls · A über den Weg 3014 zeitlich, gesteuert und wird durch den Übertragausgang des Bitzählers 3020 über den Weg 2032a aktiviert. Somit werden die ZähleiSTufen 3026 und 3°28 vorzugsweise nur einmal pro Zeichen erhöht. Der Zeichenzähler 2034- weist vorzugsweise auch eine Dekodiereinrichtung auf, welche negative NAND-Gatter 3O3O und 3O32 hat, die jeweils mit den Ausgängen der Zählstufen 3026 und 3028 verbunden sind, und weiterhin ein NAND-Gatter 3034-, dessen Eingänge die Ausgänge der Gatter 3O3O und 3O32 sind. Die'· Dekodiereinrichtung, welche durch die Gatter 3O3O, 3O32 und 3034- gebildet wird, erzeugt vorzugsweise einen negativen Impuls"bei der 4-0. Zählung von den Zählerstufen 3026 und 3028 des Zählers 2O34. Gemäß der Darstellung entspricht es einer bevorzugten Ausführungsform, daß die Zählerstufen 3026 und 3028 durch das zusammengesetzte Synchro'nisationssignal gelöscht werden, welches vom Synchronisationsgenerator 2022 geliefert wird. Das zusammengesetzte Synchronesationsausgangssignal des Synchronisationsgenerators 2022, wie er gemäß einer bevorzugten Ausführungsform in der Fig. 16. dargestellt ist, wird einem herkömmlichen D-Flip-Flop 3O36 zugeführt, wobei das' zusammengesetzte Synchronisationsausgangssignal des Synchronisationsgenerators 2022 dessen D-Eingang zugeführt wird, wobei weiterhin das Flip-Flop 3O36 vorzugsweise durch den Hauptzeitsteuerimpuls bzw. Haupttaktimpuls A zeitlich gesteuert wird, der über den Weg 3014· geliefert wird. Dies führt zu dem Ergebnis, daß das Ausgangssignal des Flip-Flops 3O36 vorzugsweise genau dasselbe ist wie das zusammengesetzte Eingangssynchronisationssignal vom Generator 2022, mit der Ausnahme, daß es um einen kleinen Bruchteil der Taktperiode verzögert ist, und zwar in der Größenordnung von 50 Nanosekunden, was für Übergänge des Ausgangssignals erforderlich ist, damit sie mit der Haupttaktfrequenz exakt synchronisiert sind.

Wie oben bereits anhand der Fig. 14- erwähnt wurde, empfängt ein Multiplexer 204-2 vorzugsweise als ein' xtfählbarer Eingang das Ausgangssignal eines Flip-Flops 204-4-, welches durch zwei teilt und

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dessen Eingang aas Haupttaktsteuersignal A ist, und zwar als Ausgangssignal der phasenstarren Schleife 2024. Wie es gemäß einer bevorzugten Ausführungsform in der Fig. 16 dargestellt ist,, ist das Flip-Flop 2044 vorzugsweise ein herkömmliches Flip-Flop, welchem das invertierte Taktsteuersignal A an dessen Taktsteuereingang zugeführt wird, und zwar über einen Inverter 2045, und welches eine Ausgangsfrequenz erzeugt, welche gleich der halben Zeitsteuerfrequenz von A ist, und zwar über den Weg 2047 an den Multiplexer 2042. Der andere wählbare Eingang zum Multiplexer 2042, der, oben bereits anhand der Fig.14 erwähnt war, ist das serielle Datenausgangssignal des Parallel-Serien-Registers .2050, welches über den Weg 2048 geliefert wird. Wie es gemäß einer bevorzugten Ausführungsform in der Fig.16 erläutert ist, weist das Parallel-Serien-Register 2O5O vorzugsweise zwei Schieberegisterstufen 3O38 und 3040 auf, wie sie beispielsweise von der Firma Texas Instruments unter der Bezeichnung SN74166N hergestellt werden und welche vorzugsweise parallel geladen werden und abwechselnd ihre Daten ausgeben, wobei die ersten sieben Bits von einer Stufe und die folgenden sieben Bits von der anderen Stufe geliefert werden. Die Ausgänge der Schieberegisterstufen 3O38 und 3°40 werden vorzugsweise abwechselnd von NAND-Gattern 3042 und 3044 ausgewählt. Vorzugsweise wird das Bit mit dem geringsten Stellenwert des Dekadenzählers 3026 des Zeichenzählers 2034 dem einen Eingang des,NAND-Gatters 3042 zugeführt und wird in·invertierter Form über den Inverter 3043 dem einen Eingang des NAND-Gatters 3044 zugeführt. Dieses Signal alterniert vorzugsweise mit der Zeichenrate und bestimmt, welches NAND-Gatter 3042 oder 3044 eingeschaltet ist. Die Ausgangssignale der NAND-Gatter 3042 und 3044 werden den zwei Eingängen eines negativen NOR-Gatters 3046 zugeführt und demgemäß erscheinen alternierende Gruppen von sieben Datenbits an diesen zwei Eingängen, und folglich steht ein kontinuierlicher Strom von Datenbits am Ausgang des Gatters 3046 über den Weg 2048 an den Multiplexer 2042 zur Verfügung.

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Wie oben bereits anhand der fig. 14 erläutert wurde, erfolgt die Spaltung des Multiplexers 2042 vorzugsweise durch das Flip-Flop 2038, welches vorzugsweise ein Zweiregister-Flip-Flop ist, das durch das zusammengesetzte Synchronisationssignal auf einem Eingang über den Weg 3050 gesetzt wird und durch das Ausgangssignal des NAND-Gatters 3034 des Zeichenzählers 2034- rückgesteilt wird, und zwar durch den Impuls des Zeichens 40. Wie gemäß einer bevorzugten Ausführungsform in der Fig. 16 gezeigt ist, weist der Multiplexer 2042 NAND-Gatter 3052 und 3054 auf, deren Ausgänge mit dem ^:negativen NOR-Gatter 3056 verbunden sind. Die ausgewählten Daten sind auf der Aus gangs leitung 2046 vorhanden, wobei die Gatter 3052 und 3054 von entgegengesetzten Aus-gangen des Flip-Flops 2038 derart gespeist werden, so daß eines dieser Gatter eingeschaltet ist, wenn das andere abgeschaltet ist und umgekehrt.

Nachfolgend wird die Markierungssteuerlogik 2054 beschrieben. Diese Logik enthält vorzugsweise ein herkömmliches Flip-Flop 3O6O, welches durch das Hauptrückstellsignal gelöscht wird, das über den Weg -2018 vom Computer 2000 geliefert wird oder durch einen Ausgangs impuls von einem herkömmlichen Zähler 3062, der nachfolgend im einzelnen erläutert wird und in der Markie- > rungssteuerlogik 2054 enthalten ist, wobei dieser Impuls über den Weg 3063 'geführt ist. Das Flip-Flop 3O6O wird vorzugsweise durch die horizontale Synchronisation gesetzt. Der Ausgang des Flip-Flops 3O6O ist vorzugsweise mit einem Eingang eines NAND-Gatters 3064 mit drei-Eingängen verbunden, dessen andere zwei Eingänge von der Rahmenaktivierungsschaltung oder der Dekodiereinrichtung 2062 gespeist werden, wie es nachfolgend im einzelnen anhand der Fig. 17 erläutert wird. Der Ausgang des NAND-Gatters 3064 liegt vorzugsweise während der Rahmenaktivierung tief, wenn das Flip-Flop 3O6O gesetzt ist. Dieses Ausgangssignal wird vorzugsweise mit dem FIFO-Bereitschaftssignal in einem negativen NAND-Gatter 3O66 kombiniert, dessen Ausgang nur dann hoch Hegt, wenn der FIFO-Speicher 2016 bereit ist, was durch das

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FIFO-Bereitschaftssignal angezeigt wird, welches über den Weg 2O58 geliefert wird, wobei Rahmenaktivierungssignale bestätigt sind und ein horizontaler Synchronisationsimpuls empfangen wurde, und zwar seit der letzten oder vorherigen Übertragung,- wie es durch ein Ausgangssignal angezeigt wird, welches von dem NAND-Gatter 3064· an das negative NAND-Gatter 3O66 angezeigt wird. Wenn alle diese Bedingungen erfüllt sind, liefert'das Gatter 3O66 ein Ausgangssignal an den D-Eingang eines weiteren herkömmlichen Flip-Flops 3O68, welches zu Beginn des nächsten horizontalen Synchronisations impuls es gesetzt wird, der an seinem Takteingang erscheint. Wenn das Flip-Flop 3O68 gesetzt ist, so bedeutet dies, daß das System bereit ist, die Übertragung einer PseudoVideo-Abtast ζ eile zu beginnen. Der Ausgang des Flip-Flops 3°68 ist vorzugsweise mit dem Takteingang eines weiteren Flip-Flops 3070 verbunden, welches demgemäß zu. der Zeit gesetzt wird, zu welcher auch das Flip-Flop 3Ο68 gesetzt wird. Wenn das Flip-Flop 3°7O gesetzt wird, so wird sein Ausgang hochgelegt, wodurch der Zähler 3062 aktiviert wird, der dann unter der Steuerung des Haupttakt impuls es A zu zählen beginnt, welcher über den Weg 3014 zugeführt wird, und zwar dem Takteingang. Der Zähler 3062 ist vorzugsweise ein Vier-Bit-Zähler, welcher durch 16 teilt, wie er von der Firma Texas Instruments unter der Bezeichnung SN74-163N vertrieben wird. Wenn der Zähler.3062 auf 8 zählt, wird sein Bit mit dem höchsten Stellenwert hochgelegt, wodurch ein Signal mit einem hohen Pegel über den Weg.3071 einem Eingang eines herkömmlichen NOR-Gatters 3072 mit zwei Eingängen zugeführt wird. Das Gatter 3072 liefert dann ein Ausgangssignal an ein negatives NAND-Gatter■ 3p74- mit zwei Eingängen, welches seinerseits ein Ausgangs signal an ein NAND-Gatter 3°76 mit zwei Eingängen liefert, dessen Ausgangssignal wiederum über einen Inverter 3078 invertiert wird, um das FIFO-Ausgangsmarkierungssignal über den Weg 2Ο56 an den FIFO-Speicher 2016 zu liefern. Wenn der Zähler 3062 auf 15 zählt, geht sein Übertragausgang vorzugsweise hoch und wird an das Flip-Flop 3Ο7Ο über den Weg 3Ο78 rückgeführt, um dieses zu löschen, wodurch wiederum der Zähler 3062 gelöscht wird, so daß dessen Zählzyklus beendet ist. Somit lie-

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fert der Zähler 3062 vorzugsweise einen einzelnen PIlO-Markierungsaus gangsimpuls an den PlPO-Speicher 2016 über den Weg 2056 in der "oben beschriebenen Art, und zwar zu Beginn einer Pseudo-Video-Abtastzeile. Der Zweck dieser Maßnahme besteht darin, vorzugsweise den S¹IS¹O-Speicher 20.16 mit dem ersten gültigen Wort vor der beginnenden Übertragung vorzuladen. Fachfolgende PIPÖ-Markierungsausgangsimpulse werden von einem negativen NAND-Gatter 3082 erhalten, welches einen Markierungsausgangsimpuls erzeugt, wenn ein negatives Impuls am Gatter 3082 von der Dekodiereinrichtung 3022 anliegt, was oben in bezug auf den Bitzähler 2O3O beschrieben wurde, solange ein horizontaler Synchronisationsimpuls nicht am anderen Eingang anliegt, wobei der Ausgang des Gsbbers 3082 dem anderen Eingang des NOR-Gatters 3°72 entspricht- Das zweite Eingangssignal für das negative NAND-Gatter 3074· wird vorzugsweise von dem negativen Ausgang des !"lip-Plops 3O68 geliefert, welcher vorzugsweise einen Markierungsimpuls sperrt, nachdem 40 Zeichen übertragen wurden. Das andere Eingangssignal für "das NAND-Gatter 3O76, welches von der Zählstufe 3026 über den Inverter 3043 an das NAND-Gatter 3076 geliefert wird, sperrt vorzugsweise alternierende Impulse, Impulse an dem anderen Eingang des NAND-Gatters 3076, welche von dem Ausgang des negativen NAND-Gatters 3074 geliefert werden, die einmal pro Zeichen auftreten, während ein PIPO-Markierungs aus gangs impuls nur einmal für jeweils zwei Zeichen benötigt wird, d.h. einmal pro Wort.

Nachfolgend werden anhand der Pig. 17 die Synchronisationskombiniereinrichtung 2052,· die. rahmenaktivierte Kodiereinrichtung 2062 und die Zeilenzählerschaltung 2064 im einzelnen näher erläutert... Der Zeilenzähler 2064 weist vorzugsweise zwei binäre Zählerstufen 3090 und 3092 mit je vier Bit auf, beispielsweise Geräte, wie sie von der Pirma Texas Instruments unter der Bezeichnung SN74193I" vertrieben werden. Die Zählerstufen 3O9O und 3092 sind vorzugsweise anfänglich durch das vertikale Treibersignal vom Synchronisationsgenerator 2022 gelöscht, welches über den Weg 2025 zugeführt wird und werden durch das zusammengesetzte Synchronissfcionssignal von dem Synchronisationsgenerator 2022 getaktet, welches über den Weg

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2023 über ein herkömmliches NAND-Gatter 3094- mit zwei Eingängen zugeführt wird, während das andere Eingangssignal für das NAND-Gatter 3094- das Rahmenaktivierungs-Ausgangssignal A der Dekodier-'einrichtung 2062 ist, welches über den Weg 3095 zugeführt wird. Die Taktsteuerung der Zählerstufen 3090 und 3092 wird vorzugsweise fortgesetzt, bis die Zählung 224· erreicht ist, wobei zu dieser Zeit die Zeitdekodiereinrichtung 2062, welche vorzugsweis.e ein NAND-Gatter mit drei Eingängen ist, ein Ausgangssignal mit niedrigem Pegel über den Weg 3°95 erzeugt, welches das NAND-Gatter 3094- abschaltet, während .das NAND-Gatter 2062 als Dekodiereinrichtung arbeitet, welches die Rahmenaktivierungssignale über die"Weg 3095 und 3093 liefert, wobei das über den Weg 3093 gelieferte Rahmenaktivierungssignal parallel von einem Eingang des NAND-Gatters 2062 von der Zähleräbufe 3092 des Zeilenzählers 2064- geliefert wird.

Die Synchronisationskombiniereinrichtung 2052, welche schließlich das zusammengesetzte Videoausgangs-Pseudo-Video-Abtastzeilensignal 12 kombiniert, ist vorzugsweise eine herkömmliche Synchronisationskombiniereinrichtung, wie sie als bevorzugte Ausführungsform in der Fig. 17 dargestellt ist, und bekommt ein Dateneingangssignal über den Weg 2046 und ein zusammengesetztes Synchronisationseingangs signal über den Weg 2023, wobei jedes dieser Eingangssignale einen Treiberstrom an einen herkömmlichen Transistor 3096 liefert, so daß das Kollektorausgangssignal über den Weg 3°97 des Transistors 3096 einen Strom aufweist, welcher durch die Kombination der logischen Eingangspegel bestimmt ist und drei Ausgangspegel aufweist, welche drei Signalpegeln entsprechen, wobei Daten, welche einer Veränderung zwischen den Pegeln "2" und "3" entsprechen, logischen digitalen Werten "0" und "1" zugeordnet sind, während die Synchronisation durch den Pegel "1" angegeben ist. Dieses zusammengesetzte Videoausgangssignal auf dem Weg 3097 stellt eine Pseudo-Video-Abtastzeile zu einer bestimmten Zeit dar, wie es anhand der Fig. 1 und 2 dargestellt und beschrieben ist. Dies ist das Videosignal, welches von der Übertragungeeinrichtung 20 auf den HF-Modulator 24- übertragen

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wird und von dort über das Kabelverteilernetzwerk 22, von welchem es schließlich demoduliert wird und den Empfängern 28 zugeführt wird, um weiterverarbeitet und schließlich den Videoanzeigeeinrichtungen 2013 und 2O15 zur Darstellung des selektierten oder herausgegriffenen Rahmens ebenso wie zur reihenweise Erneuerung· des selektierten Rahmens zu dienen.

Nachfolgend wird der Empfänger allgemein beschrieben. Nachfolgend wird anhand der Fig. 3 "bis 7 und weiterhin anhand der Fig. 1 und 2 der bevorzugte Empfängerteil 28 des Zeilenselektiersystems 10 gemäß der" Erfindung allgemein und im einzelnen beschrieben. Danach wird anhand der Fig. 8 bis 14· der bevorzugte Empfängerteil 28 gemäß der Erfindung weiter im einzelnen erläutert. Wie oben bereits in bezug auf den bevorzugten Übertragungsteil des Zeilenselektiersystems 10 gemäß der Erfindung ausgeführt wurde, liefert die Übertragungseinrichtung 20 vorwiegend das, was allgemein als Pseudo-Video-Abtastzeile bezeichnet wird, wie sie in der Fig. 1 mit 12 bezeichnet ist. Die oben beschriebene Pseudo-Video-Abtastzeile 12 ist im Format identisch mit einer herkömmlichen Video-Abtastζeile. Dies bedeutet, sie entspricht dem FGC- und dem EIA-Standard für ein Video-Abtastzeilensignalf.ormät. Dies Pseudo-Video-Abtastzeile 12 enthält jedoch tatsächlich eine Informationsreihe, beispielsweise etwa zwischen 11 und eigentlichen Fernsehvideoabtastzeilen an Information, wobei die Übertragungszeit der Pseudo-Video-Abtastzeile 12 gleich der Übertragungszeit einer herkömmliihen Fernsehvideo-Abtastzeile ist, die etwa 63 Mikrosekunden beträgt. In bezug auf die Pseudo-Video-Abtastzeile 12 sind die horizontalen und die vertikalen Synchronisationsteile identisch mit einem herkömmlichen Videosignal, und zwar ebenso wie das Format für die horizontale Synchronisation und die vertikale Synchronisation ebenso wie die horizontale Synchronisationsamplitude. Die Zeit und Amplitudenhüllkurve des Videobereichs der Pseudo-Video-Abtastzeile 12, welcher als die Flächen B, C, D, E und F in der Fig. 1 festgelegt ist, ist identisch mit » dem Format für eine herkömmliche Video-Abtast zeile, und zwar ebenso wie die dreidimensionale Frequenzhüllkurve.

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Somit sind alle oben erwähnten Standardbedingungen für ein . herkömmliches Video-Abtastzeilensignal durch die PseudoVideo-Abtastzeile 12 erfüllt·, welche von dem Übertragungsteil 20 des Reihenselektiersystems 10 gemäß der Erfindung geliefert wird und von dem Empfangsteil 28 aufgenommen wird. Somit kann jede beliebige Einrichtung, welche herkömmliche Videosignale verarbeiten kann, auch die erfindungsgemäße Pseudo-Video-Abtastzeile 12 verarbeiten, welche auf diese Weise über ein herkömmliches Fernseh-Verteilersystem übertragen und von diesem System empfangen werden kann, wozu eine herkömmliche Pernsehgerätetechnik ausreicht.

Die Pseudo-Video-Abtastzeile 12, die in der Fig. 1 dargestellt ist, ist derart ausgebildet, daß das durch den Empfangsteil empfangene und von der Überi?ragungseinrichtung 2° übertragene Signal in Wirklichkeit ein digitales' Signal ist, welches für den Empfänger 28 wie eine herkömmliche Videoabtastzeile aussieht. Die Verteilung der Information in den Bereichen A bis G der Pseudo-Video-Abtastzeile oder der Reihe von Information, die in der Fig. 1 dargestellt ist, ist folgendermaßen: Der Bereich A stellt das horizontale Synchronisationssignal dar, welches die Zeitsteuerung für den Empfänger 28 startet und den Beginn der Pseudo-Video-Abtastzeile vom Beginn der Horizontalablenkung für eine herkömmliche Fernseh-Abtastzeile angibt. Der Bereich B stellt die Adresse der Pseudo-Video-Abtastzeile 12 dar, welche alle folgenden Informationsbitstellen enthält. Es ist ersichtlich, daß vorzugsweise eine 1 durch das Vorhandenseins eines Impulses und eine O durch das Nichtvorhandensein eines Impulses dargestellt wird, wie es beispielsweise in der Fig. 1 im Bereich F dargestellt ist, wo die Reihenfolge 1-0-1 angegeben ist. Wenn Daten übertragen werden, wie es oben bereits, erläutert wurde, sind alle folgenden Informationsbits vorhanden. Dies sind im einzelnen die Bits für "Gruppe", "Seite" und "Reihe". Die Gruppe ist der Abschnitt oder das Kapitel, welches eine vorgegebene Anzahl von Seiten enthält, beispielsweise 1000 Seiten, und entspricht dem Bit mit dem höchsten Stellenwert der Seitenadresse.

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Die Seite stellt einen Rahmen in einer Gruppe dar. Die Reihe" nimmt den Raum für ein Zeichen ein, welches vorzugsweise sieben Bit enthält, und definiert einen Teil einer Seite, der vorzugsweise etwa 11 bis 13 Abtast zeilen aufweist, die eine darstellbare Zeichenhöhe haben. Der Bereich B enthält auch vorzugsweise die direkte Adresseninformation, welche vorzugsweise in dem ersten übertragenen Bit enthalten ist, welches gleich O ist, wenn keine direkte Adressierung vorliegt, welches dem Steuerzustand bzw. der Steuerbeingung für einen ausgewählten Anschluß entspricht, wodurch der Anschluß informiert wird, daß die geforderte .Seite ersetzt werden soll. Dieser Bereich enthält auch vorzugsweise eine Erlaubnisinformation, die einer Bitstelle entspricht, welche vorzugsweise eine 1 ist, wenn dem Benutzer erlaubt'wird, eine oder mehrere ausgewählte Gruppen von Information zu empfangen. Es sei darauf hingewiesen, daß vorzugsweise auch eine Übersteuerungsbedingung für den Notfall vorgesehen ist, welche eine Steuerinformation an alle Anschlüsse liefert, alle Anforderungen zu übersteuern bzw. zu übergehen, einschließlich einer Erlaubnisanforderung, und dies tritt auf, wenn die Seiten- und die Gruppeninformation an ihren entsprechenden Bitstellen gleich O sind, und diese Bedingung wird vorzugsweise dazu verwendet,'einen Notruf darzustellen, beispielsweise ein Warnsignal. Der Bereich C ist vorzugsweise ein Spezialzeichen-Informationsbereich mit 7 Bits, der vorzugsweise dazu verwendet wird, wahlweise bestimmte Funktionen auszuführen, die von dem einzelnen Empfänger 28 oder einem Anschluß ausgeführt werden sollen. Der Bereich D enthält vorzugsweise 32 Zeichen darstellbarer Information in digitaler Form..Der Bereich E enthält vorzugsweise 7 Bits für Fehlerprüf information und kann vorzugsweise das Komplement des Bitäquivalents der Summe von allen der Einer-Bits darstellen, wel- ■ ehe in den Bereichen B, C und D vorhanden sind. .

Der Bereich F enthält vorzugsweise^;den Takt-Synchronisationsstoß oder den entsprechenden Impuls zug mit der Bit-Rate (wobei die Frequenz vorzugsweise gleich der Hälfte der Bit-Rate ist) und liefert einen Impulszug von Einer-Bits und Null-Bits für zwei Zeichenstellen oder 14 Bits. Der Bereich G ist vorzugsweise der-

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selbe wie der Bereich A und stellt das horizontale Synchronisationssignal dar. Wie oben bereits ausgeführt wurde, wird die vertikale Synchronisation dadurch ausgeführt, daß eine spezielle Folge von horizontalen Synchronisationsimpulsen erzeugt wird, und zwar während der normalen Fernsehaustastperiode, welche nach etwa 246 horizontalen Synchronisationsimpulsen erfolgt, was gemäß der Erfindung nach etwa 20 Seiten erfolgt, die übertragen wurden. Deshalb werden vor jeder vertikalen Synchronisation etwa 20 Seiten übertragen. Das Synchronisationssignal sieht wie ein herkömmliches zusammengesetztes Synchronisationssignal aus, wobei das vertikale SynchronisationsIntervall etwa 9 normale horizontale Synchronisationsimpulszeiten umfaßt, wie es in der Fig.2 dargestellt ist* welche eine. Darstellung von herkömmlichen zusammengesetzten SynchronisationsSignalen und vertikalen Treibersignalen gibt.

Nachfolgend wird anhand der. Fig. 3 und 4 der bevorzugte Synchronisations- und Zeittaktsteuerungsteil des Empfangsteils 28 eines Reihenselektiersystems 10 gemäß der Erfindung allgemein beschrieben. Der Synchronisations- und Zeittaktsteuerteil weist vorzugsweise einen konventionellen Synchronisationsseparator 400 auf, der in herkömmlicher Weise über ein herkömmliches Verteilersystem 22 angesteuert wird, wobei das zusammengesetzte Videoeingangssignal über den Weg 402 von der Übertragungseinrichtung 20 zugeführt wird. Wie oben bereits ausgeführt wurde, enthält das zusammengesetzte Videoeingangssignal, welches über den Weg 402 zugeführt wird, vorzugsweise Daten und eine horizontale Synchronisationsinformation ebenso wie eine vertikale Synchronisationsinformation zu der entsprechenden vorgegebenen Zeit. Der konventionelle Synchronisationsseparator 400 trennt das zusammengesetzte Videoeingangssignal in ein vertikales Synchronisationssignal über den Weg 404, ein horizontales Synchroniaationssignal über den Weg 406 und ein Datensignal über den Weg 408 auf, wobei das Datensignal über den Weg 408 vorzugsweise die Bereiche B bis F für eine vorgegebene Pseudo-Abtastinformationszeile aufweist, welches über den Weg 402

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durch den Synchronisationsseparator 400 empfangen wird. Der Datenteil der Pseudo-Video-Abtastzeile 12 wird parallel als ein Eingangssignal einem herkömmlichen NAND-Gatter 410 mit zwei Eingängen zugeführt. Der andere Eingang des NAND-Gatters 410 empfängt vorzugsweise die Ausgangssignalimpulse für die Zeichen 39 "und 40 einer Zähler- und Dekodierschaltung 412, die- nachfolgend anhand der Fig. 8 im einzelnen erläutert wird. An dieser Stelle mag es genügen festzustellen, daß ein Aus gangs signal an dem NAND-Gatter 410 von der Zählerund Dekodierschaltung 412 während des Zeitintervalls vorhanden ist, \felches den Zeichen 39 und 40 entspricht, wie es nachfolgend im einzelnen beschrieben wird. Der Ausgang des NAND-Gatters 410 ist mit einer herkömmlichen phasenstarren Schleife 414 ausgestattet, die anhand der Fig. 4 und näher erläutert wird. An dieser Stelle mag der Hinweis genügen, daß die phasenstarre Schleife 414 vorzugsweise ein korrigierbarer und spannungsgesteuerter Oszillator ist, der ohne zusätzliches Eingangssignal arbeitet, wie er in der Fig. 4 dargestellt ist, und zwar mit der Datenbit-Rate, die vorzugsweise beispielsweise etwa 5ί^Ί MHz beträgt und vorzugsweise durch einen Kristall gesteuert ist. Wie in der Fig. 4 dargestellt ist, weist die phasenstarre Schleife 414 vorzugsweise einen herkömmlichen Phasendetektor 416, ein herkömmliches Filter 418, welch.es mit dem Ausgang des Phasendetektors 416 verbunden ist, und einen herkömmlichen spannungsgesteuerten Oszillator 420 auf, der ein herkömmlicher, durch einen Kristall 422 gesteuerter Oszillator ist, der an den Ausgang des Filters 418 angeschlossen ist. Zusätzlich ..ist in herkömmlicher Weise ein Rückführweg zwischen dem Ausgang des spannungsgesteuerten Oszillators 420 und dem Phasendetektor 416 über ein herkömmliches Flip-Flop 424 vorgesehen, welches durch zwei teilt. Somit wird eine Bezugsfrequenz, welche gleich der halben Datenbit-Rate ist, an den Phasendetektor 416 geliefert, und das Ausgangssignal des spannungsgesteuerten Oszillators 420 ist die Hauptsteuertaktfrequenz, welche als Steuertaktfrequenz A bezeichnet wird, welche der Datenbit-Rate entspricht. Die Bezugsfrequenz kann beispielsweise etwa

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2,55 MHz betragen, und die Steuertaktfrequenz A ist etwa 5*11 MHz. Somit wird die Steuertaktausgangsfrequenz A über den Weg . 426 von der herkömmliehen phasenstarren Schleife 414 zugeführt.

Gemäß Fig. 3 \i?ird das Steuertaktausgangssignal A, welches über den Weg 426 geführt wird, einem herkömmlichen selektierbaren Frequenzteiler 428 (Fig.6) zugeführt,- welcher durch acht teilt oder durch eins teilt, dessen Ausgangssignal entweder das Taktsteuersignal A oder das Taktsteuersignal B ist, wobei das Signal B dem durch acht geteilten Signal A entspricht. Somit beträgt beispielsweise die Frequenz des Taktsteuersignals B etwa 0,64 MHz und wird über den Weg 430 (Fig.6) zugeführt. Dieses Taktsteuersignal B, welches über den Weg 430 zugeführt wird, und zwar von dem selektierbaren Frequenzteiler 428, wird vorzugsweise als ein Eingangssignal der Zähler- und Dekodierschaltung 412 zugeführt, welche vorzugsweise die Zeichenstellungen dekodiert und die Bits innerhalb eines Zeichens, in dem Steuertaktimpuls gezählt werden, beginnend mit dem Ende des horizontalen Synchronisationsimpulses, wie es nachfolgend im einzelnen erläutert wird, wobei vorzugsweise sieben Zählungen pro Zeichen durchgeführt werden. Das horizontale Synchronisationseingangssignal wird auch vorzugsweise der Zählerdekodierschaltung 412 zugeführt, um die darin enthaltenen Zählungen zu beginnen und/ oder zurückzustellen. Das Ausgangssignal der Zähler- und Dekodierschaltung 412 ist vorzugsweise die Steuerinformation, welche den Zeichenstellen 1 bis 41 und den Bits 1 bis 7 beispielweise entspricht. Wie-oben bereits ausgeführt wurde, wird die Zeichenstellen-Steuerinformatimi für die Zeichenstellen 39 und 40 vorzugsweise als ein Eingangssignal dem NAND-Gatter 410 mit zwei Eingängen zugeführt. Es sei darauf hingewiesen, daß vor-, zugsweise die Zeichenstellen 39 und 40 die vierzehn Bits sind, welche den Bereich F der Pseudo-Video-Abtastzeile 12 umfassen.

Demgemäß liefert das NAND-Gatter 410 nur vorzugsweise ein Ausgangssignal an die phasenstarre Schleife 414, wenn der Datenteil der Pseudo-Video-Abtastzeile 12 im Bereich F liegt,, so daß

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nur die in dem Bereich F enthaltene Information der phasenstarren Schleife 414 zugeführt wird. Wie oben bereits ausgeführt wurde, entspricht der Bereich P der Bezugsfrequenz, welche gleich der halben Datenbit-Rate oder der halben Hauptzeitsteuerfrequenz ist, die dem Phasendetektor 416 zugeführt wird, der in herkömmlicher Weise zusammen mit dem Rückführsignal von dem spannungsgesteuerten Oszillator 420 arbeitet, welcher durch das Flip-Flop 424 derart modifiziert ist,, daß eine Hückführfrequenz geliefert wird, welche gleich der Bezugsfrequenz ist, die den spannungs gesteuerten Oszillator korrigiert, wenn eine Differenz auftritt, und zwar unabhängig davon, ob diese Differenz in der Frequenz oder in der Phase liegt. Weiterhin arbeitet die Schaltung 418 in herkömmlicher Weise derart, daß die phasenstarre Schleife- 414 stabilisiert wird, wobei das Aus gangs signal der phasenstarren Schleife ein kontinuierliches Taktsignal ist, welches der doppelten Bezugsfrequenz entspricht und eine identische Phase hat. Vorzugsweise entspricht die Datenbit-Rate dem Doppelten der maximalen Frequenz der Übertragung, wobei die höchstmögliche Übertragungsfrequenz zwei Bits pro Zyklus für ein digitales Signal ist.

Der Dateninformationsteil der Pseudo-Video-Abtastzeile 12 wird außerdem vorzugsweise parallel einer Fehlerprüfschaltung 432 zugeführt, welche vorzugsweise eine Steuer- oder Zeitsteuerinformation von der Zähler- und Dekodierschaltung 412 über den Weg 434 empfängt, und zwar entsprechend der Zeichenstelle 38, wobei weiterhin auch Daten über den Weg 408 von dem Synchronxaationsseparator 400 empfangen werden. Wie oben bereits ■ ausgeführt wurde, entspricht die Zeichenstelle 38 vorzugsweise dem Fehlerprüf informationsteil der Ps eudo-Video-Abtast ζ eile" Die Fehlerprüf schaltung 432 wird nachfolgend anhand der Fig. im einzelnen näher erläutert, und zwar im Hinblick auf die bevorzugte Anordnung zur Durchführung einer Fehlerprüfung. In bezug auf die in der Fig. 8 dargestellte Anordnung zählt die Fehlerprüfschaltung 432 vorzugsweise die Anzahl von "Einer"-Bits

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in den Zeichen 1 bis 7» welche vorzugsweise die Bereiche B, O und D umfassen, und vergleicht diese Summe mit der Binärzahl, welche an der Zeichenstelle 38 ist, was dem Bereich E entspricht, und erfordert, daß bei diesem Vergleich bei jedem Bit keine Koinzidenz vorhanden ist, v/eil die Zeichenstelle 38 oder der Bereich E vorzugsweise das "Komplement dieser Summe enthalten. Die Fehlerprüf schaltung 4-32 liefert ein Ausgangssignal, beispielsweise "1", welches anzeigt, das die Fehlerprüfung in Ordnung ist, wenn die bevorzugte Fehlerprüfbedingung vorhanden ist, wobei dieses Signal als "positives Fehlerprüfsignal" bezeichnet wird, welches über den Weg 436 geführt ist. Dieses positive Fehlerprüfsignal auf dem Weg 436 bleibt vorzugsweise, bis die nächste Fehlerprüfung der nächstfolgenden Pseudo-Video-Abtastzeile erfolgt, welche um eine herkömmliche Fernsehvideo-Abtastzeilen-Übertragungszeit nach der ' Pseudo-Video-Abtastzeile erfolgt. Das Komplement dieser Summe wird vorzugsweise als. Fehlerprüfsumme ausgewählt, um auf leere Zeilen zu prüfen, welche solche Zeilen sind, die nur in den Bereichen F.und G Information enthalten, die in einem solchen Falle in der Summe O ergibt. Wenn das Komplement nicht für eine Fehlerprüfsumme im Bereich E verwendet würde, würde ein solches Signal durch die Fehlerprüfung hindurchgehen, weil die Summe gleich O wäre und die Zeichenstelle 38 eine O enthalten würde, so daß eine Übereinstimmung festgestellt, würde. Somit würden durch Verwendung des Komplements Leerzeilensignale zurückgewiesen, was gemäß der Erfindung bevorzugt wird.

Das Ausgangssignal der-Zähler- und Dekodierschaltung 412 weist vorzugsweise auch ein Zeichentaktsteuersignal für den Hauptspeicher-Schreibmodus auf, wie es nachfolgend im einzelnen anhand der Fig. 8 erläutert wird, welches einem herkömmlichen Zwei-Bit-Multiplexer 440 zugeführt wird, der als Eingangesignale auch ein Zeichentaktsteuersignal im Hauptspeicher-Bereitschaftsmodus von einem Spaltenzähler 442 (Fig.7) empfängt, der nachfolgend im einzelnen erläutert wird, und zwar über den Weg 444, und weiterhin ein Selektiereingangssignal über den Weg 446, welches eine Auswahl zwischen dem Zeichentakts teuer eingangs signal

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im Sehreibmodus und dem Zeichentaktsteuereingangssignal im Lesemodus trifft, und zwar in Reaktion auf das Erscheinen eines Speicherlesesignals bzw. Speicherschreibsignals von der-Speicherschreiblogik 4-50 (Fig.6), die nachfolgend im einzelnen erläutert wird, und zwar über den Weg 446. Vorzugsweise ist das in Reaktion auf einen Speicherschreibbefehl, welcher von der Speicherschreib logik 450 über den Weg 446 zugeführt wird, durch den Multiplexer 440 ausgewählte Zeichentakts teuer eingangs signal dasjenige Signal, welches von der Zähler- und Dekodierschaltung 412 geliefert wird, während in Reaktion auf einen Speicheriesebefehl, welcher von der Speicherschreiblogik 450 zugeführt wird, das Zeichentaktsteuereingangssignal, welches durch den Multiplexer 440 ausgewählt wird, das-Zeichentaktsteuersignal ist, welches von dem Spaltenzähler 442 geliefert wird. Das Zeichentaktsteuereingangssignal, welches selektiv VJn dem Multiplexer 440 geliefert wird, wird dazu verwendet, einen Zeichenzähler 454 zeitlich zu steuern, der nachfolgend anhand der Fig. 12 im ,.einzelnen näher erläutert wird, und welcher auch das horizontale Synchronisationseingangssignal empfängt, um den Zähler 454 zu starten und/oder zurückzustellen. Das Aus gangs signal des Zeichenzählers 454 ist die Zeichenadresse. Der Datenteil der Pseudo-Video-Abtastzeile 12, welcher über, den Weg 408 zugeführt wird, wird ebenfalls parallel einem herkömmlichen Serienspeicher 456 zugeführt, der als ein Zeilenpufferspeicher ausgebildet ist, welcher vorzugsweise das Signal um •eine herkömmliche Fernseh-Video-Abtastzeilen-Übertragungszeit verzögert (vorzugsweise für die Zeichenstellen 4 bis 37» die als Beispiel dienen können), bevor die Daten einem Hauptspeicherteil 458 zugeführt werden, der nachfolgend im einzelnen beschrieben wird. Diese verzögerten Daten werden auch parallel über den Weg 460 einem Erlaubnis speicher 462 (Fig.6) zugeführt, der nachfolgend im einzelnen erläutert wird. Diese eine herkömmliche Fernseh-Video-Abtastzeilen-Übertragungs zeitverzögerung ermöglicht die Prüfung, die nachfolgend im einzelnen erläutert wird, der Pseudo-Video-Abtastzeile 12, und zwar zu dem Zweck, um zu entscheiden, ob diese Information in einen Hauptspeicher 464 des Hauptspeicherteils 458 eingeschrieben werden soll, bevor das eigentliche Ein-

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schreiben der Daten in diesen Hauptspeicher 464 erfolgt. Die eigentliche Erzeugung des Lese/Schreib-Befehls für den Hauptspeicher 4-64 wird nachfolgend anhand der Fig. 5 und 6 näher erläutert.

In.bezug auf den Hauptspeicherteil 458 gemäß Fig.^: 3 ist festzustellen, daß der Serienspeicher 456 vorzugsweise eine Kapazität von 256 Bit aufweist und diese Bits seriell in der Weise aufnimmt, daß ein Zeichen oder sieben Bits gleichzeitig in ein konventionelles Schieberegister 466 eingegeben werden, welches als Serien-Parallel-Umsetzer für ein Wort arbeitet und ein herkömmliches Sieben-Bit-Schieberegister darstellt, welches parallel sieben Bits in eine Zeichenverriegelung 468 abgibt, die anhand der Fig. 12. näher erläutert wird_r oder in eine Reihenverriegelung 470, die nachfolgend anhand der Fig. 12 näher beschrieben wird,' was von der speziellen Zeichenstelle abhängt. Wie oben bereits erwähnt wurde, werden vorzugsweise die Zeichen 4 bis 37» welche vorzugsweise die Bereiche B, C und D der Pseudo-Video-Abtastzeile 12 darstellen, in den Serienspeicher 456 geladen. Vorzugsweise werden die Zeichenverriegelung 468 und die Reihenverriegelung 47O dadurch aktiviert, daß die Signale aktiviert werden, welche von der Zahler- und Dekodierschaltung 412 zu den entsprechenden Zeiten abgegeben werden. Vorzugsweise empfängt die Reihenverriegelung 470 eine Zeicheninformation von der Stelle 4, welche vorzugsweise die Reiheninformation enthält,' und die Zeichenverriegelung 468 empfängt vorzugsweise Zeichen von den Stellen 6 bis -37* welche den Bereich D umfassen, der vorzugsweise die Zeicheninformation oder die darstellbare Dateninformation ist. Vorzugsweise wird gemäß den obigen Ausführungen das spezielle Zeichen an der Zeichenstelle 5 gespeichert und nicht in die Zeichenverriegelung 468 ausgegeben. Zusätzlich empfängt das Schieberegister 456 das Takteingangsssteuersignal B als ein Taktsignal dafür. Der Ausgang der Zeichenverriegelung 468 liefert vorzugsx^eise ein darstellbares Dateneingangssignal parallel an den Speicher 464, und zwar ein Zeichen zu einer bestimmten Zeit oder sieben Bits parallel. Im Speicherschreib-*

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modus liefert die Reihenverriegelung 4-70 vorzugsweise die Reihenadresse parallel an den Speicher 464·, und zwar für eine vorgegebene Pseudo-Video-Abtastzeile 12, wobei die Reihenadresse vorzugsweise einmal pro Pseudo-Video-Abtastzeile 12 gesetzt wird. Im Speicherschreibmodus wird das Ausgangssignal von der Reihenverriegelung 470 einem herkömmlichen Multiplexer 474 zugeführt, welcher den Adresseneingang des Speichers 464 auf den Ausgang der Reihenverriege— lung 47O schaltet. Im Speicherlesemodus schaltet der Multiplexer .422 den Reihenadresseneingang des Speichers 464 auf den Ausgang des Reihenzählers 474 (Fig.7)> der nachfolgend im einzelnen erläutert wird. Vorzugsweise'werden fünf Bits der Reihenadresse verwendet, was dazu ausreichend ist, eine Adresseninformation für 32 darstellbare Videoreihen zu liefern. Wie oben bereits erwähnt wurde, identifiziert der Adresseneingang des Hauptspeichers 464 die Zeichenadresse oder die Zeichenstelle, welche vom Ausgang des Zeichenzählers 454 geliefert wird, der vorzugsweise ein- Fünf-Bit-Zähler ist, der dazu in der Lage ist, 32 Zeilenadressen zu liefern, welche das Zeichentaktsteuer eingangssignal (ein Taktimpuls pro Zeichen) und das horizontale Synchronisationssignal dazu verwenden, die Zeichenadresse zu liefern. Demgemäß ist vorzugsweise der Speicher 464 beispielsweise ein Zeichenbereich mit 32 Zeichen in einer Reihe oder eine Seite, von welcher oder 32 Reihen verwendet werden können. Der Speicher 464 empfängt einen Lesebefehl oder einen Steuerbefehl über den Weg 446 von einer Speicherschreiblogik 450 (Fig.6), wie es nachfolgend im einzelnen erläutert wird. Es sei darauf hin- . gewiesen, daß vorzugsweise vier Bits dazu verwendet werden, 16 Reihen zu bezeichnen, und daß ein Bit dazu verwendet wird j eine Links-Steuerbedingung und eine Rechts-Steuerbedingung zuzuordnen, wenn 64 Zeichen anstatt 32 Zeichen dargestellt werden sollen, unter der Annahme, daß eine Seite normalerweise, derart festgelegt ist, daß sie 32 Zeichen breit und 16 Reihen hoch ist, so daß 64 Zeichen zwei Seiten'darstellen. Es sei auch darauf hingewiesen, daß· die Reihenverriegelung 470 auch einen

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Er laubnisbit-Ausgang über den Weg 480 liefert, und zwar an eine Erlaubnis schreib logik 482 (]?ig.6), die nachfolgend im einzelnen erläutert wird.

Wie oben bereits erwähnt wurde, werden die Gruppe und/oder Seite, die im Echtzeitbetrieb dargestellt oder herausgegriffen bzw. selektiert v/erden soll, mittels einer herkömmlichen Tastatur 484 ausgewählt, wie nachfolgend im einzelnen erläutert wird. An dieser Stelle mag der Hinweis genügen, daß die Tastatur 484 vorzugsweise eine herkömmliche Tastatur mit ZeIm_x Ziffern ist, die'e. in serielles digitales Ausgangssignal liefert. Wenn beispielsweise die Dezimalzahl 326 die auf den Tasten der Tastatur-484 gedruckte Zahl ist, dann gibt die Tastatur herkömmlicherweise einen Impulszug mit 326 Impulsen aus. Die Ausgangssignale von der Tastatur 484 sind vorzugsweis.e das Steuersignal "Gruppenruf", welches über den Weg 486 geführt ist, die "Anzahl", welche ausgewählt ist und über den Weg 488 geführt ist, die Steuerbedingung "aufwärts" oder mehr, welche über den Weg 490 geführt, wird und eine Erhöhung der ausgewählten-Zahl um vorzugsweise, eins bedeutet, die Steuerbedinging "abwärts" oder zurück, welche über den Weg 492 geführt wird und vorzugsweise die Verminderung der ausgewählten Zahl um eins angibt, und schließlich die Steuerbedingung "Seitenruf", welche über den Weg 494 geführt wird, wobei die Steuerbedingungen aufwärts und abwärts die Gruppenselektion oder die Seitenselektion erhöhen oder vermindern, was von der Bedingung Gruppe oder Seite abhängt, die als letzte ausgewählt war. Dieses Ausgangssignal von der Tastatur 484 über die Wege 486 bis 494 einschließlich wird vorzugsweise einem Tastaturzähler 500 (Fig.5) zugeführt, der nachfolgend im einzelnen beschrieben wird, wobei diese Information derart interpretiert wird, daß die Auswahl eines entsprechenden Rahmens gesteuert wird, der im Echtzeitbetrieb selektiert bzw. herausgegriffen werden soll.

Hachfolgend wird anhand der i"ig. 5 und 6 die Erzeugung des Speicherlese-r-Z-schreib-Befehls beschrieben, der über den Weg 446 geführt wird, und des Speicherschreibtaktsteuersignals, welches über den

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Weg 995 von der Speichers ehr eiblogik 450 zugeführt wird. Wie oben bereits ausgeführt wurde, wird das Ausgangssignal der Tastatur 484 dem Tastaturzähler 5°0 zugeführt, wie es nachfolgend im einzelnen erläutert wird, welcher den Impulszug zählt, der der ausgewählten Anzahl entspricht und ein paralleles Binärausgangssignal liefert, beispielsweise vorzugsweise zehn Bit, und zwar sowohl für die ausgewählte Gruppe über die parallelen Wege 502 als auch für die ausgewählte Seite über die parallelen Wege 504, und es wird der entsprechende Zähler in Reaktion auf den Empfang des Aufwärts^· oder des Abwärts-Steuersignals von der Tastatur 484 entsprechend erhöht oder vermindert. Der ausgewählte Seitenausgang 504-vom Tastaturzähler 5OO wird vorzugsweise parallel einem herkömmlichen Multiplexer 5O6 zugeführt, welcher sequentiell jeden parallelen Ausgang 504 mit einer einzelnen Ausgangsleitung 5O8 verbindet, um eine serielle ausgewählte Seitenadresse auf den Weg 5O8 zu liefern. Der Multiplexer 5°6 wird derart adressiert, daß er durch einen Seitenadress-Zähler 510 geschaltet wird, der nachfolgend anhand der IPig. 10 im einzelnen erläutert wird und der seinerseits durch das SreitenadressMEaktsteuersignal betätigt wird, welches über den Weg 512 von der Zähler- und Dekodierschaltung 412 geliefert wird (Fig.3), wobei dieses Seitenadress-Taktsteuersignal vorzugsweise zehn Bits oder Impulse aufweist, welche den zehn Seitenadressbits entsprechen. Das Ausgangssignal des Seitenadresszählers 51° ist vorzugsweise eine Binärzahl, welche die Bitzahl innerhalb der Seitenadressfolge angibt und den Schaltvorgang des Multiplexers 5O6 steuert. Der Multiplexer 5°6 und der Seitenadress-Zähler 51Q sind vorzugsweise äquivalent zu einem Parallel-Serien-Wandlerregister mit zehn Bit. Wie es nachfolgend näher erläutert wird, gestatten der Seitenadress-Zähler 510 und der Multiplexer 5°6, daß die Seitenadresse geprüft wird. Um dies durchzuführen, wird das serielle Seitenadress-Ausgangssignal auf dem Weg 5O8 einem Eingang eines herkömmlichen exklusiven ODER-Gatters 514 zugeführt, dessen anderes Eingangssignal das Seitenadressbit ist, welches auf der Datenleitung 408 vorhanden ist, wobei die seriellen Seitenadressbits auf dem Weg 508 in Koinzidenz mit den Seitenadressbits auf der Datenleitung 408 geliefert

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werden. Wenn die Pseudo-Video-Abtastzeilen-Seitenadresse auf der Datenleitung 408 dieselbe ist wie die serielle Seitenadresse auf äan Weg 508, so liegt der Ausgang des exklusiven ODER-Gatters 514 tief, was bei der gewählten Logik beispielsweise eine "O" darstellt. Wenn diese Eingänge unterschiedlich sind, mit anderen Worten, wenn keine Koinzidenz vorhanden ist, so liegt der Ausgang des exklusiven ODER-Gatters 514- hoch (was bei der gewählten Logik eine "1" bedeutet), und zwar für wenigstens eine Zeittaktperiode_; der Seitenadressfolge. Das Ausgangssignal des'exklusiven ODER-Gatters 514- wird einem herkömmlichen !Flip-Flop 516 zugeführt, welches dann, wenn der Ausgang* von 514· hoch liegt, durch das Seitentaktsteuersignal getaktet wird, ifelches über den Weg". 512 zugeführt wird. Das Flip-Flop 516 ist vorzugsweise ein herkömmliches Verriegelungs-Flip-Flop bzw. Klinken-Flip-Flop. Wenn zu irgendeiner beliebigen Zeit während der Seitenadressfolge der Ausgang von 514- hoch geht, so geht der Ausgang des Flip-Flops 516 vorzugsweise tief und lief ert kein Aus gangs signal und bleibt solange tief, bis er durch die.Horizontal-Synchronisation am Ende der Pseudo-Video-Abtastzeile 12 rückgestellt wird. Der normale Zustand des Ausgangs des Flip-Flops 516, welcher über den Weg 518 bestimmt wird, ist ein hochgelegter Zustand oder eine "Eins", wodurch angezeigt ist, daß die Seitenadresse richtig ist oder prüft, wobei dieses Signal als "Seitenadress-Bestätigungssignal" bezeichnet wird, welches einem weiteren herkömmlichen Flip-Flop 520 (Fig.6) zugeführt wird, welches diese Information der-Speicherschreiblogik 450 zuführt.

Nachfolgend wird eine Anwender-Adressenprüfung beschrieben, welche dazu dient zu gewährleisten, daß der richtige Anwender die Pseudo-Video-Abtastzeile empfängt. Das Ausgangssignal des Seiten-Adress-Zählers 510 wird ebenfalls parallel dem Multiplexer 522 zugeführt, dessen anderer Eingang eine fest verdrahtete Anwender-Adresse bzw. Benutzer-Adresse 524 ist. Die Benutzer-Adresse nimmt vorzugsweise denselben Raum in der Pseudo-Video-Abtastzeile ein wie die Seitenadresse, und demge-

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maß muß "der Empfänger 28 vorzugsweise dazu in der Lage sein, zwischen diesen beiden Angaben zu unterscheiden. Der Seiten-.adress-Zähler 510 schaltet über seinen Ausgang sequentiell den Multiplexer 522 in der Weise, daß eine aus seriellen Bits aufgebaute Benutzer-Adresse auf dem Weg 526 dem EXKLUSIVEN ODER-GATTER 528 zugeführt wird, dessen anderer Eingang der Datenweg . 408 ist. Die serielle Benutzer-Adresse, welche über den Weg 526 zugeführt wird, ist in Koinzidenz mit den Benutzer-Adressen-Bits, welche über den Weg 408 dem Gatter 528 zugeführt v/erden. Wenn die Pseudo-Yideo-Abtastzeilen-Benutzeradresse, welche über den Weg zugeführt wird, dieselbe ist wie diejenige Benutzer-Adresse, welche über den Weg .526 zugeführt wird, bzw. mit dieser koinzident ist, so wird der Ausgang des Gatters 528 für die beispielsweise gewählte Logik tief.gelegt. Wenn zwischen diesen zwei Eingangssignalen zum Gatter 528 keine Koinzidenz vorhanden ist, liegt der Ausgang des Gatters 528 für wenigstens-eine Taktperiode der Be- -■.-■-nutzer-Adressenfolge hoch. Das Ausgangssignal des Gatters 528 wird vorzugsweise einem herkömmlichen Klinken-Flip-Plop bzw.^ Yerriegelungs-Flip-Flop 530-zugeführt, welches vorzugsweise durch ein Seiten-Adress-Taktsteuersignal getaktet wird, welches über den Weg 512 zugeführt wird. Wenn zu irgendeiner Zeit während der Benutzer-Adressfolge, die vorzugsweise mit der Seiten-Adressfolge identisch ist, der Ausgang des Gatters 528 hoch gelegt wird, so wird der Ausgang des Flip-Flops 53° vorzugsweise tief gelegt (ein Zustand, welcher keinem Ausgangssignal entspricht) und bleibt tief, bis er durch die Horizontal-Synchronisation rückgestellt wird, welche' über den Weg 406" zugeführt wird, und zwar am Ende der Pseudo-Video-Abtastzeile. Der normale Zustand des Ausgangs des Flip-Flops 530 entspricht vorzugsweise einem hohen Pegel auf dem Weg 532, woduush angezeigt · ist, daß die Benutzer-Adresse prüft oder in Ordnung ist, was durch die Bezeichnung "Benutzer-Adress-Bestätigungssignal" angegeben ist, welches als ein Eingangssignal der Schreiberlaubnislogik 482 (Fig.6) zugeführt wird. Das Benutzer-Bestätigungssignal wird ebenfalls.durch ein Flip-Flop 960 an die Speicherschreiblogik 450 geliefert, und zwar über den Weg 961, der vorzugs-

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weise eine Verzögerung um eine Abtastzeile einführt.

Nachfolgend wird tinter nochmaliger Bezugnahme auf die Fig. 5 auf die direkte Adressierung eingegangen..Wie oben bereits ausgeführt wurde, ist das erste Bit der Adresse im Bereich B der Pseudo—Video-Abtastzeile T2 vorzugsweise das Direkt-Adress-Bit. Das Torsignal für das Bit eins wird als ein Aasgangssignal von einer Dekodiereinrichtung 940, 942 (Fig. 10) über den Weg geliefert und wird als Torausgang für das Bit 1 bezeichnet. Dieses Ausgangssignal wird.von einem herkömmlichen Flip-Flop 536 geliefert, welches ermittelt, ob dieses Signal eine "Eins" oder eine "Mull""ist. Das Flip-Flop 536 liefert ein Ausgangssignal "Direkt-Adress-Bestätigung" auf dem Weg 538, xi/enn das erste Bit eine "Eins" ist. Das Datenleitungs-Eingangssignal von dem Synchronisationsseparator 400, welches über den Weg 408 geführt ist, wird dem Flip-Flop 536 zugeführt, welches durch den Torausgang für das Bit eins auf dem Weg 534 von der Dekodiereinrichtung'. 412 getaktet wird.- Das' Ausgangs signal des Flip-Flops 536, welches über den Weg 538 geführt ist,' welches ' auch als Direkt-Adress-Bestätigungssignal bezeichnet wird, wenn eine direkte Adressierung vorhanden ist- wird vorzugsweise einem weiteren Flip-Flop 540 (Fig.6) zugeführt, dessen Ausgangssignal als ein Eingangssignal der Speicherschreiblogik 450 zud"ie

geführt wird,/nachfolgend im einzelnen erläutert wird.

Anhand der Fig. 6 werden nachfolgend die Erzeugung des Lese/ Schreib-Hauptspeicher-Befehls über den Weg 446, das Hauptspeicher-S'chreib-Steuersignai-über den Weg 995 und die Erzeugung des Speicher-Lese-A-Schreib-Erlaubnisbefehls von der Schreiberlaubnislogik 482 im einzelnen erläutert. Wie oben bereits ausgeführt wurde, wird das Erlaubnisbit der Reihen-, adressenstelle über den Weg 480 von der Reihenverriegelung 470 der Schreiberlaubnis logik 482 zugeführt, ebenso das Be-. nut ζ er-Bestätigungs signal auf dem Weg 532 vom Flip-Flop 530. Die"Schreiberlaubnislogik 482 speichert vorzugsweise das Benutzer-Adressen-Bestäti.gungssignal und verzögert um eine her-

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kömmliehe Fernsehvideo-Abtastzeilen-Übertragungszeit, wie es in der Fig. 6a dargestellt ist. Wenn das verzögerte Benutzer-Adressen-Bestätigungssignal zu der gleichen Zeit vorhanden ist wie das Erlaubnis-Bit-Signal auf dem Weg 408, liefert die Schreiberlaubnislogik 482 vorzugsweise ein Schreiberlaubnis-Befehlssignal über den Weg 550 an den Erlaubnis speicher 462 und parallel dazu an "einen herkömmlichen Multiplexer 552 als Selektiersignal. Der Erlaubnisspeicher 462 empfängt vorzugs-tfeise ein Dateneingangssignal über den Weg 460 vom Ausgang des seriellen Speichers 456 (Fig. 3). Im Schreibmodus für den Erlaubnisspeicher 462 über den Weg 550 wählt der Multiplexer 552 den Adresseneingang für den Erlaubnisspeicher 462 aus dem parallelen Ausgangssignal eines Bitzählers 554, der einen Eingang des Multiplexers 552 beaufschlagt, während der andere selektierbare Eingang des Multiplexers 552 dem selektierten Bit aus der parallelen Gruppe des.Ausgangs .502 der Tastatur 5°0 entspricht. Das Eingangssignal für den Bitzähler 554 ist das Zeittaktsteuersignal B, welches als Ausgangssignal von dem. Frequenzteiler 428 geliefert wird, welcher durch 8 oder durch 1 teilt, was-davon abhängt, welcher Modus durch. '^cden Zustand der leitung 550 ausgewählt wird, im Schreiberlaubnismodus ist der Frequenzteiler 428 vorzugsweise als ein Zähler eingestellt, welcher durch 8 teilt, so daß das Ausgangssignal in diesem Modus das Zeittaktsteuersignal B ist, welches das Zeittaktsteuersignal A enthält, und zwar durch 8 geteilt, oder im vorliegenden Beispiel etwa 0,64 MHz. Dieses durch 8'geteilte Zeittaktsteuersignal A, das Ausgangssignal des Frequenzteilers 428, wird in diesem Schreiberlaubnismodus vorzugsweise auch als das Takteingangssignal für den seriellen Speicher 456 verwendet. Dies führt zu dem Ergebnis, daß die Adresse des ErlaubnisSpeichers 462 vorzugsweise, koinzident mit dem Verschieben der Eingangsdaten geändert wird, wobei diese beiden Vorgänge mit der verminderten Rate des Zeittaktsteuersignals B erfolgen. Es sei darauf hingewiesen, daß das Erlaubnisbit nur eine Pseudo-Video-Abtastzeile der Daten als Erlaubniszeile identifiziert, gedoch nicht die eigentliche Erlaubnisanzeige darstellt, wobei alle Daten dieser Pseudo-Video-Abtastzeile das Erlaubnisbit haben einschließlich

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der Erlaubnisdaten oder -anzeige. Diese Erlaubnisdaten werden von dem Erlaubnis speicher .4-62 über den Weg 460 geliefert. Die Erlaubnisdaten, welche über den Weg 460 dem Erlaubnisspeicher 462 zugeführt werden, enthalten vorzugsweise eine Information darüber, für welche Gruppe der Benutzer eine Erlaubnis erhalten soll. Vorzugsweise gehört jedes Erlaubnisdatenbit' zu einer unterschiedlichen Gruppe, und es wird im Erlaubnisspeicher 462 bitweise adressierbar gespeichert. Wenn man beispielsweise mit dem Beginn der fünften Zeichenstelle zu zählen beginnt und wenn das 24ste Bit in der Pseudo-Video-Abtastzeile die Erlaubnisinformation erreicht, nachdem der Beginn der Zählung eine "1" war, so wäre dieses Bit am Eingang des Erlaubriisspeichers 462 zu derjenigen Zeit vorhanden, zu welcher das Adresseneingangssignal für den Erlaubnisspeicher 462 die Binärzahl 24 wäre. Somit würde dann, wenn im Les-eerlaubhismodu3""die'Adresse 24 ist, dieses Bit auf der Leitung 556 als Erlaubnis-Bestätigungs-Signal ausgegeben. Der obige Vorgang ist somit ein Beispiel für die Erteilung einer Erlaubnis für die Gruppe 24. Vorzugsweise ist der Erlaubnis- ___. spei<3her"'462nicnt'zerstOrbäf und "ist vorzugsweise weiterhin . ··---. derart ausgebildet, daß er mit einer verminderten Adressenrate arbeitet, wobei diejenige Rate als bevorzugte Rate verwendet wird, welche sich dadurch ergibt, daß das Zeittaktsteuersignal A durch 8 geteilt wird, und es kann als wirtschaftlicher MOS-Speicher (beispielsweiee Typ Signetics 2602B) verwendet werden. Da jedoch eine verminderte Betriebsrate verwendet wird, nämlich diejenige, welche dem durch 8 geteilten Zeittaktsteuersignal A entspricht, sind 8 Pseudo-Video-Abtastzeilen erforderlich, um diesen Schreiberlaubnisvorgang abzuwickeln..Dies kann zeitlich jedoch in herkömmlicher Weise dadurch erfolgen, daß ein Computer in üblicher Weise programmiert wird, daß eine nennenswerte Verzögerung verhindert wird (aufgrund von Zwischenbefehlen), da ein beliebiger vorgegebener Anschluß öder Empfänger 28 normalerweise nicht alle aufeinanderfolgenden Pseudo-Video-Abtastzeilen empfängt, weil jede folgende Abtastzeile vorzugsweise einer verschiedenen Seite zugeordnet ist. Wie oben bereits ausgeführt wurde, ist die Übertragungsfolge vorzugsweise Seite 1, Zeile 1, Seite 2, Zeile 1, usw.,

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bis bei sämtlichen Seiten, die Zeile 1 übertragen ist, und dann Seite 1, Zeile 2, Seite 2, Zeile 2, usw., bis bei allen Seiten die Zeile 2 übertragen ist und so fort, bis jede Zeile jeder Seite übertragen ist. Somit sind die Pseudo-Video-Abtastzeilen. einer Seite vorzugsweise mit den Pseudo-Video-Abtastzeilen einer anderen Seite derart verschachtelt, da3 eine direkte Übertragung von Jeweils vollen Seiten nicht erfolgt. Vorzugsweise erfolgt die Übertragung hingegen in der Weise, daß zu einer bestimmten Zeit eine Reihe pro Seite übertragen wird.

Nachfolgend wird unter nochmaliger Bezugnahme auf die Fig. 6 der Leseerlaubnismodus beschrieben. Die Leseerlaubnisbedingung auf der Leitung 55° .ist die entgegengesetzte Bedingung zu der Schreiberlaubnisbedingung, die auf der .Leitung 550 vorhanden .ist. Im L'eseerlaubnismodus ist die ausgewählte Informationsgruppe 502, · welche von dem Tastaturzähler 500 -an den Multiplexer 552.geliefert wird, das Adresseneingangssignal, welches an den Speicher 462 gelief ert wirdy wobei, dieses.. Eingangssignal 502 vom Multiplexer... 552 ausgewählt, wurde, welcher durch_;das Leseerlaubnissignal"ge- ' schaltet wurde, welches auf der Leitung 550 vorhanden war. Wenn dieses Adresseneingangssignal 502 an den Erlaubnisspeicher 462 eine -erlaubte Gruppe ist, dann wird ein Erlaubnis-Bestätigungs-Signal wie beispielsweise eine "1" auf die Leitung 556 gebracht. Wenn beispielsweise im vorhergehenden Beispiel die Gruppe 24 ausgewählt wurde, dann wird ein Erlaubnis-Bestätigungs-Signal auf der Leitung. 556 vorhanden sein. Folglich entspricht die Arbeitsweise des Erlaubnis Speichers 462 dem Vorgang des Nachsehens in einer Tabelle.

Das auf dem Weg 5^8 vorhandene Seiten-Adress-Bestätigungssignal wild dem Flip-Flop 520 zugeführt, um eine Verzögerung einzuführen, welche der Übertragungszeit für eine herkömmliche Fernsehvideo-Abtastzeile entspricht. In ähnlicher Weise wird das Direkt-Adress-Bestätigungssignal, welches auf der Leitung 538 vorhanden wäre, dem Flip-Flop 540 zugeführt, um eine Verzögerung einzuführen, welche der Übertragungszeit für eine herkömmliche Fernsehvideo-Abtast-

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zeile entspricht. Gemäß der in den Fig. 6 und 6a dargestellten bevorzugten Ausführungsform werden alle einzelnen Fernsehvideo-Abtastzeilen-Verzögerungsausgangssignale, welche von der Schreiberlaubnislogik 482 geliefert werden, welche weiterhin vom Flip-Flop 520 und vom Flip-Flop 54-0 geliefert werden, zu derjenigen Zeit erzeugt, zu welcher von der Dekodiereinrichtung 412 das Zeitsteuersignal des Zeichens 41 geliefert wird. Wie weiterhin gemäß einer bevorzugten Ausführungsform in der Fig. 6 dargestellt ist, wird das verzögerte Seiten-Adressen-Bestätigungssignal, das Ausgangssignal des Flip-Flöps 520 über den Weg 560 der Speicher-Schreib-Logik 450 zugeführt, das verzögerte Pirekt-Adressierungs-Bestätigungs-Ausgangssignal vom Flip-Flop 540, wenn ein solches Signal vorhanden is-t, wird über den Weg 562 der Speicherschreiblogik 45Q zugeführt, und das. verzögerte Fehlerprüf-Bestatigungs- · signal (eine Abtastzeile) x^ird über den Weg 436 der Speicherschreiblogik 450 zugeführt. Zusätzlich xvird das Erlaubnis—Bestätigungssignal über den Weg 556 der Speicherschreiblogik 450 zugeführt. ,Wie nachfolgend im einzelnen- erläutert wird, wird das Hauptspe-xcher-Schreibbefehlssignal dem Multiplexer 440 über den Weg 446 zugeführt, wenn das Fehlerprüf-Bestätigungssignal auf dem Weg 436 vorhanden ist und wenn entweder das Direkt-Adressierungs-Bestätigungssignal auf dem Weg 562 vorhanden ist oder sowohl das Seiten-Adressierungs-Bestätigungssignal auf dem Weg 550 als auch das Erlaubnis-Bestätigungssignal auf dem Weg 556 vorhanden sind. Wenn diese Bedingungen erfüllt sind, wird das Speicherschreib-Befehlssignal über den Weg 446 dem Multiplexer 440 zugeführt.

Nachfolgend werden anhand der.Fig. 3 die Ausgabe der Daten 564 aus dem Hauptspeicher 464 sowie das Laden des Hauptspeichers 464 erläutert. Das Hauptspeicher-Schreib-Steuersignal, welches über den Weg 995 dem Hauptspeicher 464 zugeführt, wird, bringt den Speicher 464 vorzugsweise dazu, Daten aus dem seriellen Pufferspeicher 456 in dem folgenden Schreibzyklus zuzuführen. Wie oben bereits ausgeführt wurde, sind die Eingangsdaten für den Speicher

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eine Pseudo-Vi&eo-Abtastzeile 12 von Daten. Der serielle Speicher 4-56 liefert die Daten in der Weise, daß jeweils ein Zeichen oder sieben Bits in zeitlicher Folge dem Schieberegister 4-66 zugeführt werden. Das Schieberegister 4-66 seinerseits liefert diese Daten an die Zeichenverriegelung 4-68 in der Weise, daß jeweils sieben Bits parallel übertragen werden. Während die nächsten sieben Bits des' nächsten Zeichens in das Schieberegister 4-56 aus dem seriellen Speicher 4-56 eingegeben werden, werden die ersten sieben Bits, welche zuvor in die Zeichenverriegelung 4-68 gebracht wurden, in den Speicher 4-64· geladen. Dieser Zyklus wird vorzugsweise 32 mal wiederholt, um alle Zeichen einer Reihe zu laden, nämlich einer Pseudo-Video-Abtastzeile, und zwar in den Speicher 4-64·.

" Der - -

Dann ist.der Schreibzyklus .abgeschlossen./Schreibzyklus"beginnt'.erneut, wenn -ein" weiteres "Hauptspeicher-'Schreab-Steuer---^- signal.vom-Speicher 4-64- empfangen wird und alle anderen oben- ,' .. genannten Bedingungen erfüllt sind.

Tin liesemodüs- wird.-ein Hauptspeicher-Lese-Befehlssignal dem Multiplexer 4-4-0 über den Weg 4-4-6 zugeführt. Dieses Speicher-Lese-Befehlssignal ist auf dem Weg 4-4-6 vorhanden, wenn das Speicher-Schreib-Befehlssignal nicht vorhanden ist, da· es die entgegengesetzte Bedingung für die Leitung 446 darstellt. Die Zeichenadresse wird von dem Zeichenzähler 4-54- dem Hauptspeicher 4-64· in derselben Weise zugeführt, wie es oben in bezug auf den Schreibmodus erläutert wurde. Der Hauptspeicher 4-64- liefert das Datenausgangssignal 564- mit parallelen Bits an den Zeichengenerator 570 (Fig.7), wie es nachfolgend im einzelnen erläutert wird, und zwar mit einer Reihen- und einer Zeichenadressierung. Dieses Datenausgangssignal 564- mit parallelen Bits ist vorzugsweise eine Darstellung von alphanumerischen Zeichen mit sieben parallelen Bits, wie es dem ASGII-Kode von Zeichen des oberen und des unteren Falls entspricht, wobei auch nur Zeichen des oberen Falls und Spezialsymbole für graphische Darstellungen oder andere Zwecke wie chemische Symbole, Börsensymbole, .Bruchsymbole, usw. verwendet sein können.

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Nachfolgend wird anhand der Fig. 7 die Darstellung von dekodierten Daten wie Zeichen und Symbolen allgemein erläutert. Es sei darauf hingewiesen, daß vorzugsweise die Arbeitsweise der in der Fig. 7 dargestellten Schaltung diejenige eines herkömmlichen Anschlusses für eine digitale Fernsehdarstellung ist. Zur Beschreibung sei angenommen, daß eine Reihe der Pseudo-Video-Abtastzeile 12 13 herkömmliche Fernsehvideo-Abtastzeilen an . Daten enthält, obwohl bei Bedarf ein solches System 11 herkömmliche Fernsehvideo-Abtastzeilen oder eine andere praktisch realisierbare Menge aufweisen könnte. Es sei darauf, hingewiesen, daß in derselben Zeit, in welcher 13 horizontale Synchronisationssignale bei dem .oben angeführten Beispiel empfangen werden, 13-nial-13 herkömmliche Fernsehvideo-Abtastzeilen empfangen werden, da jede Pseudo-Video-Äbtastzeile in dem angeführten Beispiel 13-herkömmlichen-Fernsehvideo-Abtastzeilen an·Information entspricht, so daß die Übertragungszeit einer Pseudo-Tideo-Abtastzeile der Übertragungszeit" einer herkömmlichen Fernsehvideo-Abtastzeile entspricht. Da jedoch nur 13 -herkömmliche Fernsehvideo-Abtastzeiien in- dxesem^Z^eitindter.vall-. dargestellt .,werden- können, empfängt der .Empfängerteil 28 15 mal. soviel'Information wie zu einer gegebenen Zeit dargestellt werden kann. Das horizontale Synchronisationssignal wird "über den Weg 4-06 einem herkömmlichen Binärzähler 572 zugeführt, welcher durch 13 teilt und welcher 13 horizontale Synchronisationssignale zählt, um eine Reihe zu bilden. Der Zeilenzähler 572 liefert vorzugsweise ein Ausgangssignal 574- mit parallelen Bits, welches die Zeilenzahl in einer Reihe darstellt, während gezählt wird, wobei am Ende der 13ten Zählung ein Impuls über den Weg 576 ge^ liefert wird, welcher als Reihentakt bezeichnet werden kann, und zwar an den Reihenzähler 4-74-,. welcher das Ende einer Reihe anzeigt. Dieser Impuls über den Weg 576 dient somit als ein Zeittaktsteuersignal für den Reihenzähler 4-74-, wobei der Zähler 572 für die laufende'Folge auf 13 zählt, eine Reihe weiterschaltet und dann erneut beginnt, auf 13 zu zählen. Der Zeilenzähler 572 und der Reihenzähler 4-74- werden durch das vertikale Synchronisationssignal zurückgestellt, welches für jede neue

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Vertikalabtastung über den Weg 4-04- vom Synchronisationsseparator 400 zugeführt wird. Wie oben bereits ausgeführt wurde, wird da3 ■ Aus gangs signal 578 des Reihenzählers 4-74- zum Re ihenadr ess-Signal für den Hauptspeicher 4-64- im Lesemodus, und zwar durch den Multiplexer 4-74-, welcher das Reihen-Adress-Eingangssignal von der Reihenverriegelung 4-70 auf den Reihenzähler 4-74- im Hauptspeicher-Lesemodus derart schaltet, daß die Entsprechung zx^ischen den Daten im Speicher 4-64- und der vertikalen Position auf dem Video-Sichtschirm erreicht wird.

Die darstellbaren Zeichen sind vorzugsweise durch das Ausgangsdatensignal 564- mit sieben parallelen Bits vom Hauptspeicher 4·64· festgelegt, und öie bestehen vorzugsweise jeweils aus einer Matrix von 7 mal'9 Zeichen^ wobei-die "Matrix" neun Ma-fcrixzeilen hoch ist -~" und sieben Spalten^breiir ist. Vorzugsweise wird eine zusätzliche freie Spalte in der darstellbaren Matrix vorgesehen, so daß eine darstellbare Matrix im Format 8 mal 9vorhanden istT Die darstellbaren Zeichen werden in herkömmlicher VJeise dadurch erzeugt, daß jeweils-eine'"Eiös "oder ^veiiie "Null" jedem der 63 Punkte in der 7-mal-9-Zeichenmatrix zugeführt wird. Der Ausgang des Zeichengenerators 570 ist sieben Zeilen, welche den sieben Bits einer Matrixzeile der Zeichenmatrix im Format 7 mal 9 entsprechen. Die Zeilenadresse 574-, welche dem Zeichengenerator 570 vom Zeilenzähler 572 zugeführt wird, bestimmt in herkömmlicher Weise, welche der neun Matrixzeilen in der Zeichenmatrix mit dem Format

7 mal 9 am Ausgang des Zeichengenerators 570 vorhanden ist. Dieses Ausgangssignal wird einem herkömmlichen Multiplexer 580 zugeführt, welcher sequentiell-den parallelen Eingängen 582 vom Zeichengenerator 570 entlang weiterschaltet, plus einem geerdeten Eingang 584·, welcher es der freien Spalte, ermöglicht, eine.

8 Bit breite darstellbare Matrix zu erreichen, wie es oben bereits angesprochen wurde, wobei zur Erreichung einer seriellen Ausgangsinformation von einer Matrixzeile in der darstellbaren Matrix im Forma 8 mal 9 die achte Spalte frei ist, um einen Ab- ■ stand zwischen einzelnen Zeichen zu erzeugen. Der Multiplexer · 580 ist vorzugsweise durch einen Spaltenzähler 44-2 beaufschlagt, welcher ein herkömmlicher Zähler ist, der durch 8 teilt und durch

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das Zeittaktsteuersignal B gesteuert wird. Der Spaltenzähler 442 zählt vorzugsweise die Zeittaktsteuerimpulse B über 8 Bits, was der Breite der darstellbaren Matrix entspricht. Es sei darauf hingewiesen, daß bei allen Zeichen in einer Reihe vorzugsweise zuerst dieselbe Zeichenmatrixzeile adressiert wird, bevor die'nächste Zeichenmatrixzeile derselben Reihe adressiert wird. Mit anderen V/orten, die Matrixzeile 1 für jedes der 32 Zeichen in einer Reihe xvird zunächst adressiert, bevor die Matrixzeile 2 eines beliebigen weiteren Zeichens adressiert wird, usw.. Wie oben bereits ausgeführt wurde, liefert der Spaltenzähler 442 auch das Zeichentaktsignal über den Weg 444 an den Zeichenzähler 4-54· über den Multiplexer 4-4-0 im Lesemodus des Speichers 4-64-.. .

Das serielle Ausgangssignal des Multiplexers 580 ist ein echtes darstellbares Videozeichen» wobei dieses Zeichen noch kein echtes darstellbares Videosignal ist, bis der Ausgang vom Multiplexer 580 erfolgt. Das Ausgangssignal des Multiplexers 580,. welches über- den Weg 59Q geliefert wird, ist vorzugsxieise das einzige echte Videosignal, welches während der Zeit vorhanden ist, die den 32 Zeichen der Breite und den 16 Reihen der Höhe entspricht, die vorzugsweise eine Seite enthalten. Während der Zeit außerhalb dieses Bereiches oder dieser Hülle ist ein unerwünschter Informationsgehalt für herkömmliche Zwecke vorhanden. Daher ist es vorzugsweise erwünscht, diesen unerwünschten Informationsgehalt zu eliminieren. Demgemäß wird das Videοausgangssignal des Multiplexers 580, welches über den Weg 590 geliefert wird, einem Eingang eines herkömmlichen NAND-Gatters 592 mit zwei Eingängen zugeführt. Eine herkömmliche Austastlogikanordnung 594, die unten im einzelnen erläutert wird, liefert das andere Eingangssignal für das NAND-Gatter 592 über den Weg 596, um ein Aktivierungs-Tastsignal dem NAND-Gatter 592 zuzuführen, damit das Videoausgangssignal, welches auf dem Weg 590 vorhanden ist, über den Weg 598 der Video-Anzeigeeinrichtung 2013, 2015 zugeführt werden kann, einer herkömmlichen Videoschaltung, und' zxuar nur während.der Zeit, welche den gültigen Zeichen entspricht, und zwar als Funktion

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der horizontalen und der vertikalen Position. Die Austastlogik 594- wird in Reaktion auf die vertikale Synchronisation gesteuert, welche über den Weg 4-04 vom Synchronisationsseparator 400 zugeführt wird, und zwar dem Reihenzähler 474 über ein Signal, welches über den Weg 600 der Austastlogik 594 zugeführt wird, ein Signal, welches von dem Spaltenzähler 442 über den Weg 602 der Austastlogik 594- zugeführt wird. Das Zeichen 3 und. -'das Zeichen 40 geben Signale von der Dekodiereinrichtung 412 aus,-welche zu den Zeiten geliefert werden, zu denen das dritte Zeichen und das vierzigste Zeichen in der Pseudo-Video-Abtastzeile 12 erzeugt werden, und auch das Hauptspeicher-Lese-Schreib-Befehlssignal von der Speicher-Schreib-Logik 450 erzeugt wird, wobei dieses Befehlssj-gnal das Videosignal während des Schreibmodus des Speichers 464 abschaltet. ""- -/--.-..'V---: .'.*'-

Nachfolgend wird auf die Fig. 8 bis 14 Bezug genommen, welche logische Schemata der verschiedenen Teile des Empfängers 28 darstellen, welcher im einzelnen er.läutert wird, . sofern es in bezug auf seinen Aufbau und seine-'Arbeitsweise" erforderlich ist. ■

Die Pig. 8 zeigt ein logisches Schema einer Schaltung, die in den Fig. 3 und 4 allgemein in Blockform dargestellt ist. Zunächst wird auf die phasenstarre Schleife 414 eingegangen. Der Phasendetektor 416, das Filter 418 und der spannungsgesteuerte Oszillator 420 sind vorzugsweise als eine herkömmliche integrierte MOS-Schaltung.650 ausgebildet, beispielsweise vom Typ Signetics NE 562b, welcher eine entsprechende Karte mit einer phasenstarren Rückführschleife enthält, und zwar mit einem Flip-Hop 424 und einem Kristall'422, der vorzugsweise mit 5j113»636 Hz arbeitet, um die im Beispiel verwendete Frequenz zu erzeugen, wobei ein herkömmlicher Anschluß mit geeigneten Schaltungsverbindungen auf der Platte 65O vorgesehen ist.

Nachfolgend wird auf die Zähler- und Dekodierschaltung 412 eingegangen, die in der Fig. 8 im einzelnen dargestellt ist, wobei

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auch die Erzeugung der verschiedenen geeigneten.Zeichenpositions-Zeitsteuersignale im einzelnen beschrieben wird. Die Dekodierschaltung 4-12 weist vorzugsweise drei Vier-Bit-Dekadenzähler 652, 654- und 656 auf, wobei der Dekadenzähler 652 vorzugsweise in herkömmlicher Weise als ein Zähler ausgebildet ist, welcher durch sieben teilt, und wobei die Zähler 654 und 656 in herkömmlicher Weise als Zähler ausgebildet sind, welche durch zehn teilen. Diese Zähler 652, 654· und 656 sind vorzugsweise herkömmliche Dekadenzähler, wie sie beispielsweise von der Firma Texas Instruments unter der Bezeichnung SN 74-16ON vertrieben werden. Weil der Dekadenzähler 652 ein Zähler ist, welcher durch zehn teilt, welcher derart geschalte't ist, daß er durch sieben teilt, setzt die horizontale Synchronisation den Zähler 652 auf die Zählung 3» um von 4- bis 10 über insgesamt 7 Zählungen fortzuschreiten. -Wenn jedoch; wahlweise anstatt des modifizierten Zählers, welcher durch zehn teilt, ein herkömmlicher Zähler· verwendet wurde, welcher durch -sieben teilt, dann würde diese Zählung auf O eingestellt. Die herkömmliche Abwandlung des Dekadenzählers 652, welche dazu dient, einen-Zähler zu bilden, welcher durch sieben teilt, wird somit durch ein NOR-Gatter 658 geliefert, welches an den Iiasteingang des Zählers 652 angeschlossen ist. Der Zähler 652 ist vorzugsweise derart ausgebildet, daß er als Zähler arbeitet, welcher durch sieben teilt, so daß sein Zyklus einem Zeichen entspricht, wobei das Binär-Ausgangssignal des Zählers 652 die Bitzahl innerhalb eines Zeichens darstellt, welches vorzugsweise 7 Bits aufweist, indem das Taktzeitsteuersignal B¹ gezählt wird, welches als Eingangssignal dem Zähler 652 zugeführt wird. Beim Abschluß der siebten Zählung erzeugt der Zähler 652 vorzugsweise einen Impuls, welcher dazu dient, den Zähler 654- zu aktivieren, der nur einen Impuls des Zeittaktsteuersignals B¹ zahlt, wenn er durch den Zähler 652 aktiviert ist. Somit zählt der Zähler 654- nur Zeichen, wobei ein Aktivierungsimpuls für jeweils sieben Zeichenbit vom Zähler 652 erzeugt wird. Das Ausgangssignal des Zählers 654- aktiviert vorzugsweise den Zähler 656, welcher gemeinsam mit dem Zähler 654- als zweistelliger Zeichenzäh-

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ler 660 arbeitet, wobei jeder der Zähler 654- und 656 vorzugsweise einen vierdrälrtigen BOD—Ausgang aufweist. (BGD = binär kodierte Dezimalstelle) Es sei darauf hingewiesen, daß der Zähler 654- vorzugsweise das Bit mit dem geringsten Stellenwert enthält und der Zähler 656 das Bit mit dem höchsten Stellenwert der zwei Ziffern enthält. Diese BCD-Ausgänge sind vorzugsweise, mit herkömmlichen BCD/Dezimal-Dekodierern 662 und jeweils verbunden, welche beispielsweise dem integrierten BGD/ Dezimal-Dekodierschaltungstyp entsprechen, wie er von der Firma Texas Instruments unter der Bezeichnung SN 74-4-2 AlT vertrieben wird. Es sei darauf hingewiesen, daß die Dekodiereinrichtung 664-vorzugsweise für die Zehnerstelle dient und die Dekodiereinrichtung 662.vorzugsweise für,die Einerstelle verwendet, wird, so daß beispielsweise dann,,, wenn das-*iz?i?eistellige- Ausgangssignal das'- y Zeichen ^8.ist,- was die Zerc-benstelle 3ß- angibt, eine- "5" von der. Dekodiereinrichtung .664-"ausgegeben-wird und von der Dekodiereinrichtung 662 eine "8" ausgegeben wird. Demgemäß liefern die' Dekodiereinrichtungen 662 und 664- vorzugsweise ein dezimales" Ausgangs signal der, Z eichenst e-lle·,· während der Zähler" 652 ein. binäres Ausgangssignal der Bitposition innerhalb eines Zeichens liefert.

Die verschiedenen logischen Verknüpfungsglieder und Flip-Flops, welche in der Fig. 8 dargestellt.sind, welche in herkömmlicher Weise den Ausgängen der Dekodiereinrichtungen 662 und 664- sowie des Zählers 652 zugeordnet sind, liefern in herkömmlicher Weise diejenigen Ausgangssignale, welche für die Zeichenposition und die'Bitposition innerhalb eines Zeichens repräsenta- . tiv sind, und zwar in Abhängigkeit von den gewünschten Bit- und Zeichenausgangs-Zeitsteuersignalen vom Zähler 652 und den Dekodiereinrichtungen 662 und 664-, welche für den Abgleich der Schaltung erforderlich sind. Wie nachfolgend im einzelnen anhand eines Beispiels beschrieben wird, sollen die kritischen Zeitsteuersignale derart gewählt v/erden, daß für die Zeichenpositionen 38, 39, 4-0, 4-1 das Bit 7 des Zeichens 4-0 und für die Zeichenpositionen 1, 2, 3, 4-, 5 und 6 das erste Bit der 7-Bit-Zählung des

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Zählers 652 und die zwei letzten Bits dieser 7-Bit-Zahlung gewählt werden. Bevor die Erzeugung dieser Zeichenpositions-Zeitsteuersignale erläutert wird, sei darauf hingewiesen, daß das in den Figuren und insbesondere in der IFig. 8 dargestellte Schema der logischen' Verknüpfungen lediglich zur Veranschau- . lichung als Beispiel dient, wobei eine typische Bit-Zuordnung einer Pseudo-Video-Abtastzeile 12 angesprochen ist, welche sich auch jede beliebige Bit-Zuordnung bei entsprechender üblicher Abwandlung der Schaltung abändern ließe, so daß ein anderer Satz geeigneter' Zeitsignale- zur Verfügung steht. Das Zeitsteuersignal für das Zeichen an der Position 38 ist auf dem. Weg 670 vorhanden und wird geliefert, wenn die Dekodiereinrichtung 664-eine "3" an das" negative NAND-Gatter 672 führt. Das Zeitsteuersignal"für das Zeichen an der Position 39 ist auf dem Weg■ 676 vorhanderL und wird geliefert, wenn.eine "3" von der Dekodiereinrichtung 664· über den Weg 674- dem negativen NAND-Gatter 678 zugeführt wird und eine "9" von der Dekodiereinrichtung 662 dem Gatter 678 zugeführt- wird. Das Zeitsteuersignal für das Zeichen an der Position 4-0 wird auf dem Weg 680 von dem nega*- ^; tiven NAND-Gatter 682 geliefert, wenn von der Dekodiereinrichtung 664- über den Weg 684- eine "4-" geliefert wird und eine "O" von der Dekodiereinrichtung 662 an das Gatter 682 geführt ist. Das Zeitsteuersignal für das Zeichen in der Position 4-1 wird auf dem Weg 686 von dem negativen NAND-Gatter 688 geliefert, wenn eine "4-" von der Dekodiereinrichtung 664- auf dem Weg 684-an 688 geliefert wird und eine "1" von der Dekodiereinrichtung 662 an das Gatter 688 -geführt ist.

Ein herkömmliches NAND-Gatter 690 mit vier Eingängen hat einen-Eingang, welcher mit dem Weg 680 von.dem Gatter 682 verbunden ist, welches ein Aus gangs signal liährend des Auftretens der Position des Zeichens 4-0 für die Pseudo-Video-Abtastzeile 12 liefert, und die übrigen drei Eingänge dieses Gatters sind mit den Ausgängen des Bitzählers 652 verbunden. Das NAND-Gatter liefert vorzugsweise ein Ausgangssignal auf dem Weg 692, wenn

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die Binärzahl 7 auf den drei Aus gangs leitungen des Zählers 652 vorhanden ist und das Zeitsteuersignal für das Zeichen in der Position 40 auf dem Weg 680 vom Gatter 632 vorhanden ist, wel-ches nur dann der Fall ist, wenn· das siebte Bit des 4Osten Zeichens angesprochen wird. Dieses Ausgangssignal wird durch einen herkömmlichen Inverter 694 invertiert und einem herkömmlichen Flip-Flop 696 zugeführt, dessen Ausgangssignal im gesetzten Zustand das Datensignal ist, welches auf dem Weg 698 vorhanden ist. Die zwei Bits mit dem geringsten Stellenwert des Ausgangssignals des Zählers 652 sind, vorzugsweise parallel einem weiteren herkömmlichen NAND-Gatter 700 zugeführt, dessen Ausgang auf dem Weg 702 vorzugsweise nur.-dann tief liegt, wenn das erste Bit_-der_. 7 ^Bit-Zahlung vorhanden .ist,..-wobei .dieses Ausgangssig- . . ' nal als ein Eingangssignalridem-negativen NOR-Gatter 704'züge--:*: .führt wird, dessen ander er .-Eingang über einen Inverter 706 mit.. ■ ' "■ dem Ausgang für das Bit-mit dem höchsten Stellenwert des Zählers 652 verbunden ist, wobei dieses Eingangssignal nur für die letzten zwei Bits der Sieben-Bit-Zählung des Zählers 652 vor- -; handen ±3.t_K Das-Ausgangssignal bzw-, -der-Ausgang des Gatters .704 '? wird als Speicherladesignal bezeichnet,, welches über den Weg' 708 geführt ist. Weiterhin ist das Aus gangs signal des Zählers 652 für das Bit mit dem höchsten Stellenwert parallel über den Weg 710 geführt, um die Information zu liefern, welche als Speicheradressenänderungssignal zu bezeichnen ist., und. zwar auf dem Weg 710, wobei dieses Signal für die letzten zwei Bits der Sieben-Bit-Zählung des Zählers 652 vorhanden ist.

Wie oben bereits ausgeführt wurde, wird das Datengatter-Ausgangssignal, welches über den Weg 698 vom Flip-Flop 696 zugeführt wird, durch das Zeitsteuersignal des Zeichens in der vierten Position gesetzt, welches als Ausgangssignal des negativen NAND-Gatters 712 geliefert wird, dessen Eingangssignale die Ziffer 0 von der Dekodiereinrichtung 664 und die Ziffer "4" von der Dekodiereinrichtung 662 sind.'Das Flip-Flop 696 wird vorzugsweise ^ durch das siebte Bit des 40sten Zeichens rückgestellt, welches das über den Weg 692 zugeführte Signal ist, das beispielsweise

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invertiert dargestellt ist, und zwar für die im Beispiel gewählte Logik. Dieses Datengatter-Ausgangssignal wird auf dem Weg 693 geliefert, wenn sich das Flip-Flop 696 im gesetzten Zustand befindet. Zusätzlich dazu, daß der gesetzte Zustand des Flip-Flops eingestellt wird, wird das Ausgangssignal des negativen NAND-Gatters 712, welches dem Zeitsteuersignal des Zeichens 4- entspricht, parallel über den Weg 714- dazu verwendet, das Reihengattersignal zu liefern, und es dient weiterhin dazu, als ein Eingangssignal für ein NOR-Gatter 716 mit zwei Eingängen zu dienen, dessen Ausgangs signal über den Weg 718 das während der Zeichen 1,2,3 und 4 der Pseudo-Video-Abtastzeile 12 gelieferten' Videogattersignals ist, wobei die anderen Eingänge des NOR-Gatters 716 von .den Zeitsteuersignalen der Zeichen in den Positionen 1, -2-.^;und 3 gebildet werden, 'welche, von dem negativen:_;.NOR- ;.-Gatter 720 "über· ein. NAND-Gatter-722 mit zwei Eingängen -'geliefert werden, dessen anderes Eingangssignal, das "o" -Aus gangs signal der. Dekodiereinrichtung 664' ist, wobei die Eingangssignale für das Gatter 720 die Ziffern 1, 2 und 3 der dekodierten Ausgangssignale des Dekodierers 662; sind► - V ■ -

Der Seiten-Adressen-Taktausgang'auf dem Weg 512 ist vorzugsweise für die Zeichenpositionen_; 1, 2 und 3 vorhanden und wird während dieser Zeichenzeiten eingetastet, wobei dieses Ausgangesignal von einem NAND-Gatter 724 geliefert wird, welches einen Eingang aufweist, der parallel über den Weg 726 an den Ausgang des NAND-Gatters 722 geführt ist, welcher während der Zeichenstellungen 1, 2 und 3 vorhanden ist, wobei der andere Eingang über den Weg 728 mit dem Ausgang eines herkömmlichen monostabilen Multivibrators 730 verbunden ist. Der monostabile Multivibrator 730 wird vorzugsweise durch die Vorderflanke des Takteingangsimpulssignals B¹ gezündet, um eine Symmetrie im Zeittaktsteuerimpuls zu gewährleisten, wobei die Impulsdauer des monostabilen Multivibrators 73O vorzugsweise auf die Hälfte des Zeittaktsteuerimpulses B¹ eingestellt ist, um diese Symmetrie zu gewährleisten, so daß der monostabile Multivibrator 730 tatsächlich den Zeittaktsteuerimpuls B wiedergibt. Somit ist der Zeittakt-Steuerimpuls B

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in Wirklichkeit der Zeittaktsteuerimpuls B', der in herkömmlicher V/eise von einem monostabilen Multivibrator 730 aufbereitet wurde.

Die Dekodiereinrichtung 412 liefert-auch ein Verriegelungsgatter-Aus gangs sign al über den Weg 732 als Ausgangssignal eines NAND-Gatters 734- mit zwei Eingängen, dessen Eingangssignale das Ze-ittaktsteuersignal B¹ und das Übertrags-Ausgangssignal des Zählers .652 sind, welcher durch sieben teilt, so daß das Verriegelungsgatter^-Ausgangssignal auf dem Weg 732 das Zeittaktsteuersignal B¹ ist, weiches durch den Abschluß der Zahlung . des Bits mit dem -höchsten Stellenwert getastet wird, nämlich des siebten Bits. der Zählung des Zählers 652. Die Dekodiereinrichtung Λ12 liefert außerdem vorzugsweise ein Speicher- -_; gatter—Ausgangssignal auf- dem Weg'740 "von einem weiteren herkömmlichen." Flip-Flop 742, welches.vorzugsweise durch das Zei- V-chen in der Position 6 des Ze its teuer signals über den Weg 744 gesetzt wird und durch das Zeichen in der Position 39 des Zeitsteuersignalsüber. den Weg 746 rückgestellt wird. Das Flip-Flop j 742· liefert das Speichergatter-Ausgangssignal auf demWeg 740 im gesetzten Zustand. Das Zeitsteuersignal des Zeichens in der Position 6 über den Weg 744 wird an den Ausgang eines negativen NAND-G-atters 750 geführt, dessen zwei Eingangssignale die Ziffer "0" der Dekodiereinrichtung 664 und die Ziffer "6" der Dekodiereinrichtung 662 sind, wobei das Zeitsteuersignal des Zeichens in der Position 39 über den Weg 746 dem Flip-Flop 742 zugeführt wird, welches das Signal· ist, das über den Weg 676 zugeführt und durch den Inverter 752 invertiert wird.

Nachfolgend wird auf die Fig. 8 Bezug genommen und die gegenwärtig bevorzugte Fehlerprüfschaltung 432 beschrieben. Die Fehlörprüfschaltung 432 weist vorzugsweise ein herkömmliches Verriegelungs- oder Klinken-Flip-Flop 760 auf, welches als Eingangssignal das Zeittaktsteuersignal B von einem monostabilen Multivibrator 730 über den Weg 762 empfängt und weiterhin von der DateneingangsIeitung 408 Eingangsdaten empfängt. Das Aus-

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gangssignal des Flip-Flops 760 wird vorzugsweise über die Eingangsdatenleitung geführt, mit der Ausnahme, daß es mit dem Zeittaktsteuersignal B durch die Zeittaktsteuerung des Flip-Flops 760 synchronisiert wird. Das Ausgangssignal des Flip-Flops 760 wird als ein Eingangssignal einem NAND-Gatter 766 mit zwei Eingängen zugeführt, dessen anderes Eingangssignal das Zeittaktsteuersignal B ist, welches parallel über den Weg 762 zugeführt wird. Somit hat das NAND-Gatter 766 einen Taktimpuls aus gang für jedes Bit "1" auf der Datenleitung 408, wobei die^!gegenwärtig bevorzugte Methode der Fehlerprüfung darin besteht, die auf der Datenleitung 408 vorhandenen Bits" "1" zu zählen. Um diese Zählung durchzuführen, weist die Fehlerprüfschaltung 432 vorzugsweise zwei herkömmliche in Kaskade geschaltete Binärzähler 770 und mit jeweils vier Bit auf, beispielsweise Geräte des IC-Typs, wie er durch.die Firma Texas Instruments unter der Bezeichnung SN 74-161N vertrieben wird, wobei diese Geräte die Zeichen "1" zählen, um vorzugsweise eine maximale Zählung von 256 Bits zu liefern. Die Zähler 77° und 772 werden vorzugsweise anfangs durch das horizontale Synchronisationssignal zurückgestellt und werden derart aktiviert, daß sie vorzugsweise bis zur Zeichenposition 37 zählen. Die Zählung der Zähler 770 und 772 wird vorzugsweise/aie Zeichen 38 und 49 gesperrt, wobei das entsprechende Sperrsignal über den Weg 780 vom Ausgang eines herkömmlichen NOR-Gatters 782 mit zwei Eingängen zugeführt wird, dessen einer Eingang mit einem Sigaal über den Weg 676 für die Zeichenposition 39 beaufschlagt wird und dessen anderer Eingang über den Weg 670 für die Zeichenposition 38 beaufschlagt wird. Bei dem dargestellten Beispiel ist die Zeichenposition 38 für die Pseudo-Video-Abtastzeile 12 vorzugsweise die Fehlerprüf position des Bereichs E. Deshalb wird während des Auftretens der Zeichenpositionen 38 und 39 ein paralleles binäres Ausgangs signal von den Zählern 770 und 772 geliefert, wel-.ches die Gesamtzahl von Bits "1" darstellt, welche bis zu der Position 37 gezählt wurden, wobei dieses Ausgangssignal konti-

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nuierlich ansteht oder als ein Eingangssignal für ein herkömmliches exklusives ODER-Gatter 784 bzw. einen Komparator 786 erzeugt wird, beispielsweise für den IC-Typ der Firma Texas Instruments, der unter der Bezeichnung SN 7486N vertrieben wird. Das Batenleitungs-Eingangssignal, welches über den Weg 408 geliefert wird, ist vorzugsweise parallel als" ein Eingangssignal einem herkömmlichen Schieberegister 790 zugeführt, beispielsweise dem.von der Firma Texas Instruments unter der Bezeichnung SJM 74164N vertriebenen Gerät, welches durch den Zeittaktsteuerimpuls B getaktet xfird, welcher durch das Zeitsteuersignal für das Zeichen 38 derart aufgetastet wird, daß das Schieberegister 79° vorzugsweise nur während des Auftretens des der Position 38 entsprechenden Signals getaktet ist. Deshalb wird beim Abschluß des 38sten Zeichens die an dieser Stelle enthaltene Prüfsumme ais ein paralleles binäres Ausgangssignal den Komparatoren 784 bzw. 786 zugeführt. Es entspricht einer gegenwärtig bevorzugten Ausführungsform, daß die Prüf summe das Komplement der Anzahl von Bits "1" ist, welche in der Pseudo-Video-Abtastzeile 12 enthalten sind. Wenn jedes Bit der Prüf summe', welche dem Komparator 784-786 vom Schieberegister 790 zugeführt wird, das Komplement der Bit-Zählung ist, welche den Komparator 784-786 von den Zählern 770 bzw. 772 zugeführt wird, dann liegt vorzugsweise jede Ausgangsleitung der Komparatoren 784 und 786 hoch. Wenn alle diese Leitungen hoch liegen, so deutet dies an, daß die Fehlerprüfung in Ordnung ist. Ein NAND-Gatter 794 ist an den Parallel-Bit-Ausgang des !Comparators 784 angeschlossen, und ein weiteres NAND-Gatter 796 ist vorzugsweise an den Parallel-Bit-Ausgang des Komparators 786 angeschlossen. Die Ausgänge der NAND-Gatter 794 und 796 sind vorzugsweise mit den Eingängen eines negativen HAND-Gatters 798 mit zwei Eingängen verbunden, dessen Ausgangssignal das Fehlerprüfungs-Bestätigungss.ignal ist, welches über den Weg 800 einem Eingang eines NAND-Gatters 802 mit zwei Eingängen zugeführt wird. Die Gatter 794, 796 und 798 liefern in herkömmlicher Weise eine logische Addition der-Ausgangssignale des Komparators 784-786, während das Gatter 798'vorzugsweise nur einen Ausgang

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hat, wenn jeder Ausgang des !Comparators 784- und 786 hoch liegt. Deshalb ist das Ausgangssignal des Gatters 798 ein Fehlerprüf-Bestatigungssignal auf dem Weg 800 beim Abschluß des 38sten Zeichens, was während des Auftretens des 39sten Zeichens erfolgt. Das NAND-Gatter 802 tastet vorzugsweise den Weg 800 während des 39sten Zeichens'ab, so daß dann, wenn ein I¹ ehlerprüf-Bestatigungssignal auf dem Weg 800 während dieser Zeit vorhanden ist, das andere Eingangssignal für das NAND-Gatter 802 das Zeitsteuersignal für die 39ste Position über den Weg- 676 ist, so daß dann das NAND-Gatter 802 ein Fehle'rprüf-Bestatigungssignal in Form eines negativen Impulses auf dem Weg 804- an ein herkömmliches Flip-Flop 806 liefert, welches durch das Vorhandensein des negativen Impulses über den Weg 804- gesetzt wird, was dem. Fehlerprüf-Bestatigungssignal entspricht, und ein Ausgangssignal liefert, welches das Fehlerprüf-Bestatigungssignal ist, welches über den Weg 4-36 geführt wird. Das Flip-Flop 806 hält diesen Zustand vorzugsweise, bis der Start des 38sten Zeichens der nächsten Pseudo-Video-Abtastzeile 12 erfolgt, was durch das Vorhandensein eines Signals auf dem Weg 808 vom Schieberegister 790 angezeigt wird. Dieses Signal stellt das Flip-Flop 806 zurück, und der oben beschriebene Zyklus wird wiederholt, wenn das' 39ste Zeichen in der nächsten Pseudo-Video-Äbtastzeile 12 auftritt, sofern eine gültige Fehlerprüfung erfolgt ist.

Nachfolgend wird anhand der Fig. 8 der Frequenzteiler 4-28 (Fig. 6) näher erläutert, welcher als selektierbarer Teiler ausgebildet ist, der durch acht oder durch eins teilt. Der Frequenzteiler 4-28 weist vorzugsweise einen herkömmlichen Zähler 810 auf, welcher durch acht teilt, wie er von Texas Instruments unter der Bezeichnung SN 74-161N vertrieben wird. Dieser Zähler 810 empfängt die Hauptzeittakt-Steuerfrequenz A über den V/eg 4-28, und zwar, von dem spannungsgesteuerten Oszillatorteil der Karte 650, und erzeugt ein Taktsteuersignal A, welches durch acht geteilt ist, über den Weg 812 als ein Eingangssignal für das NAND-Gatter 814- mit zwei Eingängen. Das andere Eingangssignal für das NAND-Gatter 814· ist

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aas Schreiberlaubnissignal, welches über den Weg 55Ob zugeführt wird. Ein weiteres herkömmliches NAND-Gatter 816 mit zwei Eingängen empfängt als ein Eingangssignal das Hauptfrequenz-Taktsteuereingangssignal A parallel über den Weg 4-26 und als das andere Eingangssignal das invertierte Schreiberlaubnissignal, welches über den Weg 55Ob als ein Signal zugeführt wird, welches durch den Inverter 818 invertiert wurde.'Das NAND-Gatter 816 liefert vorzugsweise das Ausgangszeittaktsteuereignal A an ein negatives ODER-Gatter 820 mit zwei Eingängen, wenn das Schreiberlaubnissignal auf 'dem Weg 55Ob nicht vorhanden ist, und das NAND-Gatter 814 liefert vorzugsweise das. Zeittal?:⁴" steuersignal A, welches durch acht geteilt wurde, als Ausgangssignal an das negative ODER-Gatter 820, wenn das Schreiberlaubnissignal auf dem Weg 55°b vorhanden ist. Das negative ODER-Gatter 820 liefert ein Taktausgangssignal, welches als Zeittaktsteuer-Ausgangssignal B¹ zu bezeichnen ist, und zwar über den Weg 822, welches demjenigen Ausgangssignal entspricht, welches gerade dem negativen ODER-Gatter 820 zugeführt wird, und zwar in Abhängigkeit von deimSchreiberlaubnissignalzustand, wie er über den Weg 55Ob zugeführt wird.

Nachfolgend wird anhand der Fig. 9 die Tastatur schaltung, welche in ihrer Gesamtheit mit dem Bezugs zeichen 4-84 in der Fig. 3 bezeichnet ist, im einzelnen erläutert. Wie oben bereits ausgeführt wurde, ist die Tastaturschaltung 484- vorzugsweise eine herkömmliche Zehn-Ziffern-Tastatur, welche ein serielles digitales Ausgangssignal liefert, wobei die Ausgangssignale vorzugsweise ein Gruppenruf über den- Weg 486 sind, eine Zahl über den· Weg 488, aufwärts oder mehr über.den Weg 490, abwärts oder zurück über den Weg 492 und ein Seitenruf über den Weg 494, wobei alle diese Ausgangssignale dem Tastaturzähler 500 (Fig. 5) zugeführt, werden. Obwohl die Tastaturschaltung 484,. die in der Fig. 9 im. einzelnen dargestellt ist, herkömmlicher Art ist, soll sie im Interesse der Klarheit unten näher erläutert werden. Die Tastaturschaltung 484-weist vorzugsweise einen vieradrigen Tasteneingang 823 auf, der als paralleler BCD-Eingang ausgebildet i3t.

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(BOD.= binar kodierte Dezimale). Jede dieser Eingangsleitungen 823a, 823b, 823c und 823d. speist vorzugsweise eine Setzverriegelung bzw. Rückstellverriegelung 824, 825, 826 und 827, die jeweils herkömmlicher Art ist, so daß dann, wenn eine Taste niedergedrückt wird, die entsprechende Verriegelung 824 bis 827 gesetzt wird und in diesem Zustand bleibt, bis los-gelassen wird« Der Zweck der Tastaturschaltung 484 besteht darin, eine BCD-Binär-Umwandlung durchzuführen, wobei das Ausgangssignal der Tastaturschaltung 484 gemäß den obigen Ausführungen ein serielles Signal ist, welches die Anzahl der Impulse enthält, welche der Zahl äquivalent sind, die beim Tasteneingang '823 niedergedrückt wurde. Ein herkömmlicher Oszillator wie beispielsweise ein 5~MHz-Oszillator, erzeugt ein Hauptsteuersignal parallel zu dem Taktsteuerexngangssignal eines herkömmlichen Klinkenbzw. Verriegelungs-Flip-Flaps 829, und zwar an einen Eingang eines NAND-Gatters 830 mit zwei Eingängen. Wie es nachfolgend im einzelnen erläutert wird, weisen das Flip-Flop 829 sowie das NAND-Gatter 83O vorzugsweise einen Schalter auf, um den Ausgang des Oszillators 828 auf den Abgleich der Schaltung zu schalten und von dort wieder abzuschalten, wobei der Oszillator 828 jedoch ein kontinuierlich laufender Oszillator ist. Das Flip-Flop 829 und das NAND-Gatter 83O gewährleisten, daß die Ausgangsleitung nicht mit einem Teilzyklus beginnt. Ein Paar von Zählern 83I und 832 weisen einen programmierbaren Dekadenzähler auf, und sie bilden gemeinsam jsinen Zähler, welcher derart ausgebildet ist, daß er eine Teilung über einen vielten Bereich ausführen kann,-.der durch eine Teilung durch zehn auf der einen Seite und eine Teilung-durch eine Million auf der anderen Seite begrenzt ist. Der programmierbare Zähler 831 ist vorzugsweise ein herkömmlicher programmierbarer Zähler derjenigen Art, wie er von der Firma Mostec unter der Bezeichnung MK 5OO9P vertrieben wird, wobei der Zähler 832 ein herkömmlicher Dekadenzähler ist, welcher durch zehn teilt, wie er beispielsweise von der Firma Texas Instruments unter der Bezeichnung SN 7416ON vertrieben wird. Die Ausgangsfrequenz des programmierbaren Dekadenzählers 831-832 wird vorzugsweise einem herkömmlichen Tasten-

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zähler 833 zugeführt, wie er von der Firma Texas Instruments unter der Bezeichnung SN 74-193 vertrieben wird, der vorzugsweise auf eine Anzahl vorgeladen wird, welche gleich dem Tastatur-Eingangswert von den Verriegelungen 824, 825» 826 und 827 entspricht. Der Zähler 833 enthält vorzugsweise zu einer bestimmten Zeit nur eine Ziffer und wird vorzugsweise zuerst mit der Ziffer des höchsten Stellenwertes geladen. Der Tastaturzähler 833 zählt dann vorzugsweise auf O zurück, und zwar mit der Eingangsfrequenz, welche von dem programmierbaren Dekadenzähler 831-832 geliefert wird, und liefert ein Signal an das Flip-Flop 829 über den Weg 834, um das Flip-Flop 829 in seinen abgeschalteten Zustand zurückzubringen, so daß des- halb von dem Flip-Flop 829 kein Aus gangs signal an das NAND-Gatter 830 geführt wird und .demgemäß das Gatter 83O die Hauptausgangs-Zeitsteuerfrequenz vom Oszillator 328 nicht an&n Zähler 832 liefert, wodurch die Eingangs frequenz wirksam abgesperrt wird. Als Ergebnis" ergibt sich, daß die Gesamtzahl von Impulsen, welche während des Zählzyklus dem Tastaturzähler 833 zugeführt werden, gleich der Tastatur-Eingabesiffer sind. Bei dem Reihenselektiersystem 10, welches gegenwärtig beispielsweise beschrieben wird, werden vorzugsweise fünf Ziffern ausgextfählt, welche für die Gruppe und Seite repräsentativ sind, wobei die ersten zwei Ziffern die Gruppe und die letzten drei Ziffern die Seite angeben, so daß die Tastatur-Zahleneingabe über die Tastatur 4-84- in das System 10 eine Zahl mit fünf Ziffern ist, welche diese Information enthält. Folglich ist die erste gedruckte Ziffer die Ziffer mit dem höchsten· Stellenwert und entspricht für den'Fall, daß es eine Eins ist ,10 000 Impulsen. In diesem Falle wäre der programmierbare Dekadenzähler 831-832 ein Zähler, welcher durch 10 000 teilt, so daß das auf dem Weg 835 von dem Übertragausgang des Dekadenzählers 832 vorhandene Ausgangssignal gleich dem 10 000-fachen Eingangssignal auf dem Weg 836 zu dem Tastaturzähler 833 ist, wobei das Signal auf 836 das Ausgangssignal des negativen ODER-Gatters 837 ist, dessen Eingang seinerseits mit dem Ausgang des

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NAND-Gatters 833 verbunden ist, dessen Eingänge ihrerseits mit dem Ausgang des NAND-Gatters 859 und dem programmierbaren Zähler 831 verbunden sind. Dieser Zyklus wiederholt sich für jede Ziffer von insgesamt fünf Zyklen, was dem obigen Beispiel entspricht, wobei der programmierbare Dekadenzähler 831-832 derart programmiert ist, daß er jede folgende Ziffer durch.eine Dekade weniger teilt. Dies führt dazu, daß in dem betrachteten Beispiel für die Ziffer mit dem höchsten Stellenwert durch 1OOOO geteilt wird, dann für die nächste. Ziffer durch 1000 geteilt wird und dann für die folgende Ziffer durch 100 geteilt wird, dann für die folgende Ziffer durch 10 und für die dann folgende Ziffer mit dem geringsten Stellenwert schließlich durch eins geteilt wird. Die Eingänge zum programmierbaren Zähler 831 sind vorzugsweise mit dem Ausgang eines herkömmlichen Ziffernzählers -840 verbunden, wie er beispielsweise durch die Firma Texas Instruments unter der Bezeichnung SN 74-193N vertrieben wird, dessen Aus gangs signal den programmierbaren Zähler 83I programmiert.

Der Ziffernzähler 840 wird vorzugsweise zu Beginn auf "4" gesetzt, was den Zähler 83I dazu programmiert, daß er durch 10000 teilt. Jedesmal dann, wenn ein Zyklus auf dem Tastaturzähler 833 abgeschlossen ist, bewirkt sein Ausgangssignal, da3 der Ziffernz.ähler 840 um eine Ziffer herunterzählt, um den programmierbaren Zähler 83I neu. zu programmieren. Am Ende der Ziffer mit dem höchsten Stellenwert wird im gewählten Beispiel der Ziffernzähler 840 beispielsweise um eine Ziffer von "4" auf "3" herunterzahlen, so daß der programmierbare Zähler 83I derart neu programmiert wird_T daß er durch 1000 . teilt, undso\tfeiter, wenn sich der Zyklus bei jedem folgenden Bit wiederholt. Mit anderen Worten, der Binärausgang des Ziffernzählers 840 wird zum Exponenten des programmierbaren Dekadenzählers 831. ·

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Nachfolgend wird die Programmzählersteuerung erläutert. Ein herkömmlicher Oszillator 844-, im gewählten Beispiel ein 5°-Hz-Oszillator, liefert vorzugsweise das Zeittaktsteuersignal an einen Programmzähler 84-6, wie er von der Firma Texas Instruments, unter der Bezeichnung SN 74-16ON vertrieben wirdj der die Programmschritte aufbaut. Das binäre Aus gangs signal des Programmierzählers 84-6 wird vorzugsweise durch einen herkömmlichen Binär-Dezimal-· Dekodierer 848 in ein dezimales Signal umgewandelt, wobei beispielsweise ein Gerät verwendet werden kann, wie es von der Firma Texas Instruments unter der Bezeichnung SN 744-2AN vertrieben wird.' <Tede Ausgangs leitung der Dekodiereinrichtung 84-8 entspricht vorzugsweise einem der Schritte eines Tastatur-Prüfprogramms mit vorzugsweise 10 Schritten bzw. Stufen. Die Tastatur besteht vorzugsweise aus den Ziffern O bis 9» und aus drei Spezialtasten, welche mit Aufwärts, Abwärts und Ruf bezeichnet sind. Der Tasteneingang 825 liefert vorzugsweise 16 Binärwerte, von denen nur 10 für die Ziffern 0 bis 9 verwendet werden, von denen drei der restlichen 6 Werte vorzugsweise für Spezialtasten verwendet werden. Das herkömmliche Dekodiernetzwerk, welches die NAND-Gatter 851, 853, 855 und 857 sowie die negativen NAND-Gatter 859 und 861 umfaßt, dekodiert das Eingangssignal, um zu bestimmen, ob die niedergedrückte Taste eine Auf-, eine Ab-, eine Ruf- oder eine Zahlentaste ist (eine der Ziffern 0 bis 9)· Wenn eine Auf-, Ab- oder Ruftaste niedergedrückt wird, so ist ein Impuls auf dem Weg .852 in der als Beispiel gewählten Logik vorhanden. Dieser auf dem Weg 852 vorhandene Impuls lädt den ■ Digitalzähler 84-0 mit der Zahl "4·" vorab, und es wird ein Tastaturregister-Aktivierungssignal erzeugt,, welches nachfolgend im einzelnen erläutert wird, durch welches das Tastaturregister 910, 912, 914 (Fig. 10) dazu gebracht wird, die zuvor erzeugte Zahl aufzunehmen. Es sei darauf hingewiesen, daß in dem als Beispiel erläuterten System der Digitalzähler 84-0 vorzugsweise vorhanden sein muß, wenn das System

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durch. Niederdrücken der Ruftaste anfangs eingeschaltet wird. Danach wird die Ruftaste niedergedrückt, nachdem die geforderte fünfstellige Zahl eingegeben ist. Das anfängliche Niederdrücken der Ruftaste in diesem Fall, wie. er oben beschrieben wurde, baut die erforderlichen Anfangsbedingungen für das System 10 auf, .indem der Digitalzähler 840 mit der Zahl "4" vorab geladen wird, so daß der programmierbare Zähler 831 zunächst derart eingestellt wird, daß er durch: 10 0OO teilt. Wenn zusätzlich die Taste "Ab" gedrückt wird, so ist ein Impuls auf dem Weg 854 für die gewählte·Logik vorhanden, um den Tastaturzähler 5°0 (Fig.10) um eins zu vermindern.. In ähnlicher Weise ist dann, wenn die Taste "Auf" gedrückt wurde, und zwar nach der Ruf taste, ein Impuls auf der Leitung 856 vorhanden, der als ein Eingangssignal einem NOR-Gatter 863 niit zwei Eingängen zugeführt wird, um e.inen Ausgangsimpuls auf dem Weg 865 zu erzeugen, damit der Tastaturzähler 500 (Fig.10) um eins erhöht wird. Wenn eine Zahl gedrückt wird, so ist ein Impuls auf dem Weg 858 .vom Ausgang des negativen NAND-Gatters 867 vorhanden, welcher dem Flip-Flop 829 zugeführt wird, um dieses Flip-Flop einzuschalten, um den oben beschriebenen Impulszyklus auszulösen, indem ein Ausgangsimpuls an· das NAND-Gatter 83O geführt wird, um dem Ausgangsimpuls des Oszillators 828 zu gestatten, daß er dem Taktgabeeingang des Dekadenzählers 832 zugeführt wird, v/elcher gemeinsam mit dem programmierbaren Zähler 831, dem Tastaturzähler 833 und dem Digitalzähler 840 gemäß der obigen Beschreibung den eigentlichen Impulszählzyklus ausführt.. Ein Tastaturzähler-Löschimpuls .wird über den Weg 860 dem Tastaturzähler 5OO (Fig.10) zugeführt, wenn eine Zahl gedruckt wird, nachdem eine Bedingung hergestellt ist, welche dem Niederdrücken "einer Zahl nicht entspricht. Dies erfolgt auf folgende Weise: ein Vorabstellimpuls wird an ein herkömmliches Verriegelungs- bzw. Klinken-Flip-Flop 864 über den Weg 862 geführt, wenn eine Ruftaste, eine Auf-Taste oder eine Ab-Taste gedrückt wird, wobei dieser Zustand durch die Dekodiereinrich-

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tung 850 dekodiert wird. Ein Impuls ist auf dem Weg 866 vorhanden, wenn eine Zahl gedrückt wird, wobei diese Bedingung ebenfalls durch^die Dekodiereinrichtung 85O dekodiert wird. Das Flip-Flop 864- aktiviert ein NAND-Gatter 870, wenn es vorab gesetzt wird, so daß der auf dem Weg 866 vorhandene Impuls, wenn eine Zahl gedrückt wird, über das NAND-Gatter 87O geführt wird, um einen Tastaturzähler-löschimpuls auf dem Weg 860 zu bilden. Die rückwärtige Flanke des auf dem Weg 866 vorhandenen Impulses löscht das Flip-Flop 864-, so daß nachfolgende Zahlimpulse, welche über den Weg 866 geführt werden, keinen Tastatur zähler-Iiöschimpuls auf dem Weg 860 erzeugen, ohne daß das Flip-Flop 864· erneut gesetzt wird, indem es zunächst einen Impuls auf dem" Weg 862 empfängt. .

Die Tastatureingabeschaltung weist weiterhin vorzugsweise eine herkömmliche Prallschutzschaltung beim Auslösen des Programmschrittvorganges bei der Tastaturv'erarbeitung auf. Ein NAND-Gatter 874- mit vier Eingängen ist an die Eingangs leitungen 823a, 823b, 823c und 823<i angeschlossen und liefert ein Ausgangssignal, wenn alle Eingangs-leitungen hoch liegen,, wodurch vorzugsweise angezeigt wird, daß keine Taste niedergedrückt wurde. Wenn irgendeine Taste niedergedrückt wird, so wird der Ausgang des Gatters 874- vorzugsweise tief gelegt. Wenn die niedergedrückte Taste losgelassen wird, so kehrt der Ausgang des Gatters 874- .auf den hohen Pegel zurück, welcher einen herkömmlichen monostabilen Multivibrator 876 zündet. Am Ende des Impulses des monostabilen Multivibrators, der vorzugsweise derart ausgebildet ist, daß er ausreichend lang ist, um einen'Prallschutz zu bilden, und ausreichend kurz, um ein annehmbares Tastatur-Niederdrück-Intervall zu bilden, beispielsweise 50 Millisekunden beträgt, wird ein Verriegelungs- bzw. Klinken-Flip-Flop 878 gesetzt, welches dann den Programmzähler 84-6 aktiviert, welcher gemäß der obigen Beschreibung die zehnstufige Tastaturverarbeitungs-Programmoperation startet. Das Flip-Flop 878 wird dann vorzugsweise automatisch durch den letzten Schritt, bzw. die letzte Stufe des Programms.rückgestellt, wie es durch ein Signal angezeigt wird, das von der

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Dekodiereinrichtung 848 geliefert wird, und zwar an den Vorabeingang des Flip-Flops 878. Ein negatives NOR-Gatter 880 ist parallel zu dem Ausgang des Tastaturzählers 833 geschaltet und sperrt die Triggerung des monostäbilen Multivibrators 876,. wenn irgendeine Taste gedruckt ist.

Anhand der Fig. 10 wird nachfolgend ein Teil des Speichereingangs-Steuersystems erläutert, welches im Blockdiagramm der Fig. 5 dargestellt ist, und allgemein unter Bezugnahme auf die Zeichnung erläutert. Der Tastaturzähler 500, wie er gemäß einer bevorzugten Ausführungsform in der Fig. 10 dar- . gestellt ist, besteht aus fünf herkömmlichen und in Kaskade geschalteten Aufwärts/Abwärts-Zählern 900, 902; 904, 906 und. mit jeweils vier Bit, welche insgesamt einen Ausgang mit 20 Binär-Bits bilden. Ausgewählte Ausgangssignale von den Zählern 900 bis 908 einschließlich werden den herkömmlichen Verriegelungen 910, 912 und 914 zugeführt, wobei die Verriegelungen 910 und 912 beispielsweise dem von der Firma Texas Instruments unter der Bezeichnung SN 74-10ON vertriebenen Typ entsprechen und die Verriegelung 914 dem von der Firma Texas Instruments unter der Bezeichnung SN 7475N vertriebenen Typ entspricht. Das Ausgangssignal der Zähler 900, 902, 904, 906 und 908 ist das binäre Äquivalent der gesamten Tastatureingangszahl, wobei das Bit mit dem geringsten Stellenwert vorzugsweise im Zähler 900 enthalten ist und das Bit mit dem höchsten Stellenwert vorzugsweise im Zähler 908 enthalten ist. Die Zähler 900 und 902 liefern die.Bits mit dem geringsten Stellenwert an die- Verriegelung 910, die Zähler 904 und 906^Liefern die nächsten Bits an die Verriegelung 912, und der Zähler 908 liefert das Bit mit dem höchsten

. Stellenwert an die Verriegelung 914, wobei die Verriegelungen 910, 912 und 914 das Tastaturregister aufweisen, welches durch ein Signal aktiviert wird, das auf dem V/eg 852 vor-. handen ist, welches erzeugt wird, wie es oben beschrieben wurde. In ähnlicher Weise werden die Signale für Auf, Ab und Löschen für die Zählstufen 900 bis 908 einschließlich über die Wege

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865, 854- und 860 jeweils zugeführt. Dies geschieht ebenfalls gemäß der oben anhand der Fig. 9 bereits erläuterten Weise. Beispielsweise entsprechen die Zählstufen 900 bis 908 vorzugsweise dem Typ, wie er von der Firma Texas Instruments unter der Bezeichnung SN 74-193 vertrieben wird. Obwohl im obigen . Beispiel ein binäres Ausgangssignal mit 20 Bits durch die Zählstufen 900 bis 908 einschließlich geliefert wird, sei darauf hingewiesen, daß vorzugsweise nur 17 Bits aktiviert und verwendet werden, um eine.Tastatureingangszahl darzustellen. Die Verriegelungen 910,: 912 und 91¹I- werden geladen und speichern diese Tastaturzahl beim Empfang des Tastaturregister-Aktivierungssignals über den Weg 852.

Wie oben anhand der Fig. 5 bereits ausgeführt wurde, wird der ausgewählte Seitenausgang der Verriegelungen 910, 912 und 9Λ4-, welcher dem Tastaturzähler 500 zugeordnet ist, dem Multiplexer 5Ö6 zugeführt, welcher gemäß der in der Fig. 10 dargestellten bevorzugten Ausführungsform einen zweistufigen Multiplexer 916-918 als integrierte Schaltung auf v/eist. Der Multiplexer 5°6 weist im dargestellten und beschriebenen Beispiel zwei Stufen 916 und 918 auf, weil die praktischen Grenzen von erhältlichen integrierten Schaltungen bei entsprechenden Multiplexern 16 Bit pro Karte oder Platte sind. Somit sollte dann, wenn ein 17-Bit-Multiplexer zur Verfugung steht, ein solcher anstatt der zwei •Stufen 916 und 918 verwendet werden. Die Stufe 916 ist vorzugsweise von dem Typ, wie er von der Firma Texas Instruments unter der Bezeichnung SN 74-15ON hergestellt und vertrieben wird, und die Stufe 916 ist vorzugsweise von dem Typ, wie er von der Fa.. Texas Instruments unter der Bezeichnung SN 74-151 AN hergestellt und vertrieben wird. Wie oben anhand der Fig. 5 bereits erläutert wurde, liefert der Multiplexer 506 ein serielles Ausgangssignal der ausgewählten Seitenadresse über den Weg 508 durch Kombination der Ausgänge der Stuf en 916 und 918 in herkömmlicher Weise über das negative NOR-Gatter 920, welches ein Eingangssignal über den Weg 5°8 an das exklusive ODER-Gatter

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514 liefert, wobei das andere Eingangssignal für das Gatter 514 über die Datenleitung 408 geführt ist. Wie ebenfalls in der bevorzugten Ausführungsform gemäß Fig. 10 dargestelltist, ist das Flip-Flop 516 ein herkömmliches Klinken- bzw. Verriegelungs-Flip-Flop, wie es von der Firma Texas Instruments unter der Bezeichnung SN 74S113 N vertrieben wird.

Wie oben bereits unter Bezugnahme auf die Fig. 5 erwähnt wurde, wird das andere Eingangssignal für den Multiplexer 506 von dem Seiten-Adresszähler 510 geliefert, welcher vorzugsweise fünf Bits für die Seitenadresse liefert, was dem gewählten Beispiel entspricht. Der Zähler 510 ist ein zweistufiger Zähler, welcher die Stufen 922 und 924 aufweist, und zwar wiederum aus dem Grund, daß entsprechende integrierte Schaltungskarten oder -platten jeweils vier Bit aufweisen. Wenn somit .eine 5~Bit-Zähler zut Verfügung steht, so kann dieser die zwei Stufen 922 und 924 ersetzen. Somit ist die Stufe 922 ein 4-Bit-Zähler, wie er von der Firma Texas . Instruments unter der Bezeichnung SN 74161N vertrieben wird, und die Stufe 924 ist ein herkömmliches Flip-Flop, wie es von der Firma Texas Instruments unter der Bezeichnung SN 7474 N vertrieben wird, wobei das Flip-Flop 924 ein Bit mehr zu dem 4-Bit-Zählerstand des Zählers 922 addiert. Wie oben bereits ausgeführt wurde, schalten die Zählerstufen 922 und 924 den Multiplexer 506 weiter, was auf folgende Weise geschieht: Das Ausgangssignal der Stufen 922 und 924 des.Zählers 51° wird den Eingängen eines herkömmlichen negativen NAND-Gatters 926 mit zwei Eingängen zugeführt, während der Ausgang der Stufe 924 an einen Eingang geführt ist und der Ausgang der Stufe 922 an den anderen Eingang geführt ist. Das Gatter 926 arbeitet vorzugsweise als eine einfache Dekodiereinrichtung, welche die geeignete Multiplexer-Stufe 916 oder 918 abschaltet, wahrend die andere eingeschaltet ist. Die Zählerstufen 922 und 924 werden durch das horizontale Synchronisations-

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signal gelöscht, welches über den Weg 4-06 zugeführt wird. Bei der in der Fig. 10 dargestellten Anordnung wird zunächst die Multiplexer-Stufe 918 -verwendet und dann die Multiplexer-Stufe 916, wobei die Stufe 918 ausgewählt wird und die Stufe 916 solange abgeschaltet bleibt, wie der Ausgang des Dekodierers 926 tief liegt und der Ausgang eines daran angeschlossenen Inverters 928 hoch liegt, wobei das Ausgangssignal des Inverters 928 der Stufen 918 zugeführt wird und das Ausgangssignal der Dekodiereinrichtung 926 direkt der Stufe 916 zugeführt wird. Wenn die Zählung der Stufe 922 und der Stufe 924 des Zählers 510 "8" erreicht, dann geht der Ausgang der Dekodiereinrichtung -926 vorzugsweise hoch, und der Ausgang des Inverters 928 geht vorzugsweise tief, wodurch die Stufe 918 abgeschaltet wird und die Stufe 916" ausgewählt wird. Wie o.ben bereits ausgeführt wurde, wird das Ausgangs signal des Seiten-Adresszählers 510 ebenfalls vorzugsweise einem weiteren herkömmlichen Multiplexer 522 zugeführt, wobei .ein Eingangssignal für den Multiplexer 522 die fest verdrahtete Verbindung der Benutzeradresse 524 ist, was durch die Schalter und die zugehörigen Widerstandsbanke 952 und 934 dargestellt ist, die herkömmlicher Art sind, um einen hohen Pegel im abgeschalteten Zustand und einen niedrigen Pegel dann zu schaffen, wenn eine bestimmte Verbindung fest verdrahtet ist. Der Multiplexer 522 ist vorzugsweise in seinem Aufbau und seiner Arbeitsweise identisch mit dem Multiplexer 5°6 und weist in ähnlicher Weise Stufen 916a und 918a auf, welche im Aufbau und in ihrer Arbeitsweise identisch sind mit den Stufen 916 und 918 des Multiplexers 506, mit der Ausnahme, daß die Multiplexer-Stufe 916a oder 918a durch die letzte Stufe 924 des Seiten-Adresszahlers 510 ausgewählt wird, und z.war ohne Dekodierung über den Weg 930 oder 931» wobei die Stufe 916a während der ersten 16 Zählungen eingeschaltet bleibt und dann die Stufe 918a für die übrigen 5 Zählungen eingeschaltet ist, wobei 21 Bits vorzugsweise der Gesamtfunktion zugeordnet sind. Somit werden die Seiten-Adresszählerausgänge des Zählers 510 den Stufen 916 und des Multiplexers 5O6 parallel zugeführt und den Stufen 916a und 918a des Multiplexers 522.

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Wie Cben anhand der Fig. 5 "bereits ausgeführt wurde, wird die ausgewählte Gruppenadresse 502 in paralleler-Form von den entsprechenden. Stuf en der Verriegelungen 9"1O, 912 und 914· <3.es Tastaturzählers 500 zugeführt.

Somit wurde beschrieben, wie das Seiten-Adress-Signal über den Weg 518 zugeführt wird und das Benutzer-Adrass-Bestätigungssignal über den Weg 532 vom Flip-Flop 530 zugeführt wird, welches gemäß der- dargestellten-bevorzugten Ausführungsform ein weiteres Klinken- bzw. Verriegelungs-Flip-Flop ist, welches beispielsweise dem von der Firma Texas -Instruments unter der Bezeichnung SN 74-S113N vertriebenen Typ entspricht. Gemäß den obigen Aus-führungen anhand der Fig. 5 wird das Direkt-Adressierungs-Bestätigungssignal, welches -über den Weg 538 geführt ist, einem weiteren Flip-Flop 536 zugeführt, beispielsweise einem weiteren herkömmlichen Klinken- bzw. Verriegelungs-Flip-Flop, welches ähnlich' ausgebildet ist wie das Flip-Flop 530. Wie oben anhand. der Fig. 5 bereits erläutert-wurde, wird von der Dekodierstufe 94-0-94-2 ein -Tasts-ignal mit- einem Bit -über den Weg 534-. zugeführt, wobei diese Dekodderstufe ein negatives NAND-Gatter 94-0 .und -ein NAND-Gatter 94-2 aufweist, welches die Ausgangssignale des Seiten-Adress-Zählers 510 dekodiert, um auf dem Weg 534- eine "1" an den K-Eingang des Klinken- bzw. Verriegelungs-Flip-Flops 536 zu führen, wahrend das erste Bit oder die erste Zählung der Seiten-Adress-Taktsignalsteuerung über den Weg 512 geführt wird, wenn eine "1" zu dieser Zeit auf der Datenleitung 4-08 vorhanden ist, während die Datenleitung 4-08 mit einem Eingang, .des Gatters 94-2 der -Dekodiereinrichtung 94-0-94-2 verbunden ist. Gemäß den obigen Ausführungen sei darauf hingewiesen, daß die ersten zwei Ziffern der Eingangszahl der Tastatur mit fünf Ziffern-vorzugsweise die ausgewählte Gruppe 502 sind und die letzten drei Ziffern die ausgepfählte Seite 504 sind, wobei eine Anzahl von insgesamt sieben Bits vorzugsweise für die Gruppe vorgesehen sind und 10 Bits für die Seiteninformation vorgesehen sind, was insgesamt 17 Bits fir die fünfstellige Tastatur-Eingangszahl'ergibt.

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Nachfolgend wird die Fig. 11 erläutert, die.ein .detailliertes logisches Schema des Abgleichs des Speichereingangs-Steuersystems darstellt, welches oben anhand der Fig. 6 bereits erläutert wurde, und es wird zunächst auf die Schreiberlaubnislogik 482 eingegangen. Die Schreiberlaubnis logik 482 weist, vorzugsweise ein herkömmliches Flip-Flop 960 auf, welches eine Verzögerung um eine Fernsehabtastzeile bewirkt (etwa 63 Mikrosekunden) und zwai" eine "Verzögerung des über den Weg 532 an...das Flip-Flop 960 geführten Benutzer-Adressen-Bestatigungssignals. Der Ausgang des Flip-Flops 960 ist vorzugsweise über den Weg 961 einem Eingang eines HAND-Gatters 962 zugeführt, dessen anderer Eingang-die-. Erlaubnis-Bit-Leitung 480 ist, und das NAND-Gatter 962 liefert vorzugsweise einen tiefgelegten Ausgang, wenn sowohl.die Erlaubnis-Bit-Leitung· 480 als auch der. Ausgang des Flip-Flops 960 hoch liegen. Gemäß der dargestellten bevorzugten Ausführungsform der gewählten Logik wird das Ausgangssignal des Gatters 962, welches das Schreiberlaubnissignal darstellt, durch einen Inverter 964 invertiert, um ein hochgelegtes Signal auf der Schreiberlaubnis-Leitung 55Qh während des Schreiberlaubnismodus zu erreichen. Dieser hohe Ausgangssignal-Pegel wird außerdem parallel einem Eingang eines NAND-Gatters 966 mit zwei Eingängen zugeführt, dessen anderes Eingangssignal das Hauptzeittakt-Steuersignal A ist, welches über den Weg 426 zugeführt wird, um über den Weg 55Oa ein Schreibtaktsteuersignal oder ein Befehlssignal an den Erlaubnisspeicher 462 zu führen. Der Erlaubnisspeicher 464 ist vorzugsweise eine herkömmliche integrierte Schaltung, wie sie beispielsweise von der Firma Signetics unter der Bezeichnung 26023 vertrieben wird. Der-Multiplexer 552, welcher selektiv das gewählte Gruppeneingangssignal 502 an den Erlaubnisspeicher 464 führt, weist vorzugsweise zwei integrierte Schaltungsstufen 970 und 972 auf, wie sie beispielsweise von der Firma Texas Instruments unter der Bezeichnung SIi 74157^ vertrieben werden. Der Bit?- Zähler 554, welcher ein weiteres selektierbares Eingangssignal an.die Multiplexer-Stufen 970 und 972 des Multiplexers 552 führt, weist vorzugsxveise zwei herkömmliche Vier-Bit-

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Zähler 974 "und 976 auf, wie sie beispielsweise von. der Firma Texas Instruments unter der Bezeichnung SN 74-161N vertrieben werden, die durch das Zeittaktsteuersignal A beaufschlagt werden und durch ein negatives NAND-Gatter 973 eingeschaltet werden, welches in der Schreiberlaubnislogik 482 vorhanden ist. Während, des Schreiberlaubnismodus sind die Eingangssignale für das Gatter 978 das Schreiberlaubnis-Ausgangssignal des Gatters.962 und das Zeittaktsteuersignal A. Der Erlaubnis-Speicher. 462 ist. vorzugsweise ein statischer MOS-Speicher, der eine Kapazität von;1024 Bits aufweist, die in. einem Bereich von einmal 1024 Bits angeordnet sind. Der Erlaubnisspeicher 462- hält seinen Inhalt,vorzugsweise selbst dann, wenn das System 10 infolge eines geringen Potentials des Batteriesignals-abgeschaltet wird, wie, es von einer plus - _; 4,5-Volt-Batterie_. 463-, geliefert wird,·, wenn das System abgeschaltet ist.. Wenn das. System, eingeschaltet ist-, " liegt vorzugsweise Spannung am Speicher 462, die von einer herkömmlichen Spannungsquelle 455 ^it plus 6 Volt zugeführt wird und die Spannungsquelle · bzw. Batterie 463 mit., plus 4,5 Volt auflädt und weiterhin den Erlaubnisspeicher 462 mit Energie versorgt.. . . . '. ■

Nachfolgend wird die Speicherschreiblogik 450 erläutert. Das auf dem Weg 480 vorhandene Erlaubnis-Bit wird vorzugsweise durch einen Inverter-982 invertiert, und zwar für die im Beispiel gewählte Logik, und als ein Eingangssignal einem NAND-Gatter 980 mit zxtfei Eingängen zugeführt, dessen anderes Eingangssignal das Fehlerprüf-Bestätigungssignal ist, welches über den Weg 436 zugeführt wird. Der Ausgang des Gatters liegt vorzugsweise tief, wenn das Fehlerprüf-Bestätigungssignal auf dem Weg 436 vorhanden ist und die Erlaubnis nicht gesetzt ist. Der Ausgang des Gatters 980 wird bei der als Beispiel gewählten Logik durch den Inverter 984 derart invertiert, daß er ein Eingangssignal für ein weiteres NAND-Gatter 986 mit zwei Eingängen liefert, welches in der Speicher; schreiblogik 450 vorhanden ist. Die Speicherschreiblogik

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-weist weiterhin ein weiteres NAND-Gatter 988 mit" zwei Eingängen auf, welches an seinen Eingängen das verzögerte Direkt—Adress— Bestätigungssignal, welches auf dem Weg 562 vorhanden ist und als anderes Eingangssignal das verzögerte Benutzer-Adress-Bestätigungssignal empfängt, welches über den Weg 961 zugeführt wird, und ein Aus gangs signal mit geringem Pegel liefert, wenn die Benutzer-Adresse in Ordnung ist, was durch das Signal auf dem Weg 961 und, dadurch angezeigt wird, daß das Direkt—Adress-Bit gesetzt ist, was durch das Signal auf dem Weg 562 angegeben wird» Die Speicherschreiblogilr 4-50 weist weiterhin vorzugsweise ein NAND-Gatter 990 mit zwei Eingängen auf, welches als ein ; Eingangssignal das verzögerte Seiten-Adress-Bestätigungssignal .· aufnimmt, welches über- den Weg 560 zugeführt. wird, und als anderes Eingangssignal das Erlaubnis-Bestätigungs-Signal empfängt, welches über den" Weg 556 von ,dem Erlaubnisspeieher 4-62 zugeführt wird, und liefert ein Ausgangssignal mit geringem Pegel, wenn diese beiden Exngangssignale bestätigt sind. Das Ausgangssignal· des Gatters 9ß8 wird als ein Eingangssignal einem herkömmlichen negativen NOR-Gatter 992 mit zwei Eingängen züge— führt, und das Ausgangssignal des Gatters 990 wird als das andere Eingangssignal dem Gatter 992 zugeführt, welches vorzugsweise ein Ausgangssignal mit hohem Pegel liefert, wewa. .. entweder die Benutzeradresse in Ordnung ist und das Direkt-Adress-Bit gesetzt i3t oder die Seitenadresse in Ordnung ist und die Erlaubnis in Ordnung ist. Das Aus gangs signal des Gatters 992 wird als ein Eingangssignal dem NAND-Gatter 986 zugeführt, dessen anderer Eingang gemäß den obigen Ausführungen von dem invertierten Ausgangssignal des Gatters 980 beaufschlagt' "ist. Der Ausgang des Gatters 986 liegt demgemäß vorzugsweise hoch, wenn ein Aus gangs signal sowohl von dem Gatter 992 als auch von dem Gatter 980 über den Inverter 984 zugeführt wird. Das Ausgangssignal des Gatters 986, welches das Speichersteuerlesesignal ist, das über den Weg 446 zugeführt wird, liegt vorzugsweise während des Speicherlesemodus hoch und während des Speicherschreibmodus tief, und zwar für den Hauptspeicher 454.

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Die Speicherlogik 450 weist weiterhin vorzugsweise ein negatives NAND-Gatter 4-94- auf, welches als ein Eingangssignal den Ausgang parallel zum Gatter 986 aufnimmt und als anderes Eingangssignal den Speicherlade-Taktsteuerimpuls, welcher über den Weg.70S zugeführt wird, so daß dieses Taktsignal, Xi/elches über den Weg 708 zugeführt wird,· während-des Speichersehreibmodus am Ausgang des Gatters 994- für den Hauptspeicher 464 zur Verfugung steht und vorzugsweise durch den Inverter 996 invertiert und über den Weg 995 dem Hauptspeicher 4-64 als Taktstreuersignal zugeführt wird. -"-■. !"."."""'.■.-" ; -;■■■■--■ · - -- ^

Anhand der Fig.,12 wird-nachfolgend der Speicher- und Ausgangsverarbeitungsteil des Empfängerteils 28 des.'erfindungsgemäßen Reihenselek'tiersystems 10-beschrieben, wobei dieser Teil oben anhand der Fig. 3 und 6 .bereits allgemein erläutert wurde. Der serielle Speicher. 456 ..weist vorzugsweise das herkömmliche EinZeilen-Schieberegister 457 auf, wie es beispielsweise dem von der Firma Signetics unter der Bezeichnung 2502B vertriebenen Typ entspricht, der vorzugsweise-durch.eine-zweiptiasige Takt-." steuerung.1000 beaufschlagt wird, wobei der Ausgang der Phase 1 für das Schieberegister 457 durch das Bezugszeichen 1001 und der Ausgang der Phase 2 für das Schieberegister.457 durch die Ausgangsleitung 1003 dargestellt sind. Der zweiphasige Taktgenerator 1000, der vorzugsweise herkömmlicher Art ist, weist ein herkömmliches Flip-Flop 1002 auf, welches durch zwei teilt und dessen Takteingang das verzögerte Zeittaktsfreuersignal A ist, welches auf dem Weg 1004 vorhanden ist, wobei das Zeittaktsteuersignal A auf dem--Weg 1004 vorzugsweise um einen Bruchteil einer Zeittaktsteuerperiode verzögert wird. Das Flip-Flop 1002 dient vorzugsweise alternativ dazu, entweder ein NAND-Gatter 1006 mit zwei Eingängen oder ein weiteres NAND-Gatter 1008 mit zwei Eingängen .zu aktivieren, wobei das andere Eingangssignal zum Gatter 1006 ein verzögertes Ausgangssignal des invertierten Ausgangs· des Flip-Flops 1002 ist. Dies führt

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zu dem Ergebnis, daß der Ausgang des Gatters 1006 vorzugsweise nur während des VerzögerungsIntervalls des Verzögerungsnetzwerks tief liegt, welches die Inverter 1010 und· 1012 auf-, weist. Somit ist das Ausgangssignal des Gatters 1006 ein schmaler negativ verlaufender Impuls, der bei jedem zweiten Taktsteuerzyklus auftritt. In ähnlicher Weise liefert der Ausgang des Gatters 1008, dessen anderes Eingangssignal über ein weiteres Verzögerungsnetzwerk, mit den Invert er η-1014· und 1016 zugeführt wird, einen ähnlichen schmalen negativ verlaufenden- Impuls, der jedoch gegenüber dem Impulszug ,vom Gatter 1006 gestaffelt ist. Die Aus gangs signale der Gatter 1Q06 und 1008 ■ werden einem herkömmlichen Doppel-Takttreiber 1018 zugeführt, wie er beispielsweise von. der Firma National Semiconductor unter der Bezeichnung MH0026CN vertrieben wird, welcher die zv/ei Taktsteuersignale verstärkt und sie dem Schieberegister 457 über den lieg 1001 und den Vieg 100J mit einem höheren Spannungspegel zuführt, wobei ein verhältnismäßig hoher Treiberstrom möglich -ist, und das Schieberegister 4-57 wird durch , eine herkömmliche zweiphasige. Taktsteuerung 1000 beaufschlagt.

Der Multiplexer 4-72* welcher die Reihenadresse von der Reihen-Verriegelung 4-70 im Hauptspeicher-Schreibmodus auswählt und von der Reihenadressen-Zählereinrichtung 4-74- im Speicherlese-.modus, weist vorzugsweise einen herkömmlichen Vier-Bit-Multiplexer 1020 auf, wie er von der Firma Texas Instruments unter der Bezeichnung SN 74157 vertrieben wird, und einen herkömmlichen Ein-Bit-Multiplexer, der aus NAND-Gattern 1022 und 1026, einem negativen NOR-Gatter 1-024- und einem Inverter 1028 aufgebaut ist, der in herkömmlicher Meise derart geschaltet ist, daß er als Ein-Bit-Multiplexer arbeitet, und zwar zusammen mit der Multiplexer-Stufe 1020, die als Fünf-Bit-Multiplexer 4-72 arbeitet.

Der Hauptspeicher 464, der vorzugsweise herkömmlicher Art ist, weist vorzugsweise sieben Stufen IO3O, IO32, IO34-, IO36, IO38,

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1040 und 1042 auf, wobei jede Stufe vorzugsweise ein Bit-Bereich, von 1024 mal 1 ist, was einer Anordnung entspricht,^ wie sie beispielsweise von der Firma Signetics unter der Bezeichnung 2602B vertrieben wird, wobei das Bit mit dem höchsten Stellenwert vorzugsweise in der Stufe 1OJO und das Bit mit dem geringsten Stellenwert vorzugsweise in der Stufe 1042 enthalten ist. Wie es gemäß einer bevorzugten Ausführungsform dargesteQ-t ist, ist für jede Stufe 1030 bis 1042 eine andere Eingangsleitung vorgesehen, wobei die Eingangsleitungen von der Zeichenverriegelung 468 kommen, die vorzugsweise eine herkömmliche Zeichenverriegelung ist, wie sie von.der' Firma Texas Instruments- unter der Bezeichnung SN-7410ON vertrieben wird, -wobei weiterhin eine andere Eingangsleitung von der Zeichenverriegelung 468 vorgesehen ist, und zwar für jede Stufe ΙΘ30 bis „1042 einschlieBlich, so daß insgesamt sieben parallele Ausgangsleitungen von der Zeichenverriegelung 468 vorhanden sind. Jede Stufe IO3O bis 1042 einschließlich speichert vorzugsweise ein·spezielles Bit für jedes-Zeichen bei der. Stufe 1042, wie es oben bereits erwähnt wurde, wobei das Bit mit des geringsten Stellenwert jedes Zeichens gespeichert wird,.und die Stufe 1030 speichert vorzugsweise das Bit mit dem höchsten Stellenwert jedes Zeichens, Der Hauptspeicherteil 464 weist vorzugsweise auch ein herkömmliches ■ NAND-Gatter 1046 mit zwei Eingängen auf, welches die auf dem Weg 995 vorhandenen Speicherschreibimpulse einschaltet, die über den Inverter 1047 für die gewählte Logik dort hingeführt werden, und zwar während der genauen Periode, welche den 32 Datenzeichen entspricht, wobei das andere Eingangssignal an das Gatter 1046 das Speichergattersignal ist, welches über den Weg 740 zugeführt wird. Dieses modifizierte Signal wird über den Weg 1044 allen Stufen I.O3O bis 1042 einschließlich des Hauptspeichers 464 zugeführt. Wie es gemäß einer bevorzugten Ausführungsform in der Fig. 12 dargestellt ist, wird das parallele Fünf-Reihen-Adressen-Leitungs-Ausgangssignal des Multiplexers 472 vorzugsweise parallel allen Stufen

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1030 bis 1042. einschließlich des Hauptspeichers 464 zugeführt. In ähnlicher V/eise sind die fünf Zeichen-Adress-Leitungen von dem Zeichen-Adresszähler 454 vorzugsweise parallel allen Stufen 1030 bis 104-2 einschließlich des Hauptspeichers 464·' zugeführt. Der Zeichen-Adresszähler 454, welcher die Zeichenadresse dem Hauptspeicher 464 zuführt, weist vorzugsweise einen herkömm lichen Vier-Bit-Binärzähler I050 auf, wie er beispielweise durch die Firma Texas Instruments unter der Bezeichnung SN " . 74161N vertrieben v/ird, und weiterhin ein herkömmliches Flip-Flop. 1052, welches durch zwei teilt, wie es durch, die Fiiqma ' . Texas Instruments unter der Bezeichnung SN-7474N vertrieben ■ v/ird, und· zwar-für - das fünfte Bit-, um einen Fünf -Bit-Zeichen-. Adresszähler 454 zu bilden*- Bei Bedarf, könnte .natürlich, auch _y ein einzelner Fünf-Bit-Zähler verwendet werden.- Der Zeichen- _v Adress-Zähler für- den -Zeichenzähler 454 weist vorzugsweise = " . auch.ein herkömmliches Dekodiergatter IO54 auf, vjelches vorzugsweise einen niedrigen Ausgangspegel auf dem Weg 1126 während .des Auftretens der Zeichenzeit liefert,- Vielehe dem ...·, V Zeichen 3'2 entspricht.- ^v- ■:■· - ".--; ". ;-...-' . - ; ' ' ,/ -_.:-■■■

Nachfolgend wird anhand der Fig..13 der Abgleich dBS Speicherund Aus-gange Verarbeitungsteils des Empfangs te ils '28 des Reihenselektiersystems 10 gemäß der Erfindung im einzelnen beschrieben, wobei dieser Teil oben allgemein anhand der Fig. 3» 6 und 7 bereits erläutert wurde. Der Zeilenzähler 572 weist vorzugsweise einen herkömmlichen Vier-Bit-Zähler IO56 auf, welcher . durch 13 teilt, wie. es beispielsweise dem von der Firma Texas Instruments unter der Bezeichnung SIT 74163N vertriebenen Typ entspricht, der einen binären Parallelausgang hat, der vorzugsweise durch ein NAND-Gatter IO58 dekodiert wird, welches"nach der dreizehnten Zahlung einen Ausgangsimpuls mit geringem Pe- . gel als ein Eingangssignal für ein negatives NOR-Gatter 1060 mit zwei Eingängen liefert und parallel über den Weg 576 an den Reihenzähler 474. In dem angeführten Beispiel wird eine Reihe, Vielehe vorzugsweise den Inhalt einer Pseudo-Video-Abtastzeile 12 enthält, vorzugsweise derart beschrieben, daß sie 13

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herkömmliche Jems eh-Abtastzeilen enthält. Bas andere Eingangs signal im? das Gatter 1060 ist das invertierte vertikale Synenronisationssignal, welches fiber den ¥eg 404 zugeführt' wird. Bas Ausgangs signal des G-atters iOSD wird vorzugsweise durch einen Inverteri062 invertiert und dem -köscheingang des Zählers 1055 zugeführt. Dies dient dazu, den Zeilenzähler 572 alle dreizehn Zänltmgen oder Seihen raekzustellen und weiterhin aneh bei der vertikalen Synchronisation. Wie oben bereits ausgeführt wurden entspricht das Ansgangssignal des Dekodiergatters 1058. ansi. dsm l^tstener-Eingamgssignal des Eeihen—

Der' Seihenzahl er'474 insist TTOraiigsiseise- einen binären Tier— '*

i iOß3 3.Hf₃ -wie er isrc)n.-"der-JPirma Sexas.Unstrtsaents ' "^J Bezsiehiiiing SH ^41BiIT ly-ertrieben icird, der durch _.*' das Eeihentakt—Steuersignal beaiifsehlagt-; wird,-welches iron'.'-dem Satter-i058 auf dea Seg 57^ß zogeiihrt wird- Der'Zahler 1053 isä.rd anfangs auf eine Zählung von i5 oder von. 13 einge-"stellt, was davon ^abhängt, ob "er'für Ί6 pde^-ffir 12 Heiken " '·_-. geirjeils eingestellt ist/ Der laoseheiiigang des Zahlers 1063. ist vorzugsweise mit dem Ausgang eines~ D-^lip-Elops 1064 verbiaiidena -»elenes anf änglieh -während der vertikalen Sjn~ ." ^: .ehronisationsperioäe gelSseht war. Beim Auftreten des ersten Insgangsimpiilses wan dem Dekodiergatter .ID58 (der parallel zn dem 3?aktsteiiereingang des J¹Up-3?lops 10^64 ebenso wie zn dem Zähler 10E3 geliefert - wird), iselcher naeh der vertikalen Bjnehronisatioii auftritt, Mird das ΙΊχρ-τΙΙορ 1054 getaktet- Bevor das JTlip—JOjDp H©54 getaktet wird, liegt der Ausgang des !"Hp-flops 1064 tief, wo-üm?sli der Zähler 1063 vorab eingestellt -wird» Mach öem -Fakten des Elip—Flops 1064 hat der Zähler Ί053 die Möglichkeit zn sählen und setzt diese Zählung jfeontinnierlieli fort, bis -er zn !Beginn des nächsten Bildes rückgestellt wird, was einer vollen vertikalen Abtastiang "entspricht. Der Xeiiienzähler 474 weist vorzugsweise weiterhin ein herkömmliches J3-Elip-J"lop 1065 aiaf, welches vorzugsweise dazu verwendet wird, ein vertikales Anstastsignal zu erzeugen»

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Während der 16-Heihen--0peration wird das Flip-Flop 1065 zunächst durch das auf dem Weg 4-04- vorhandene vertikale Synchronisationssignal gelöscht- Diese 16-Reihen-Operation wird durch die Position 1070a des Schalters 1070 angezeigt, wobei eine Zwölf-Reihen-Operation durch die Position 107Ob des Schalters 1070 angezeigt wird. Zu Beginn der ersten Reihe wird das Überfecag-Ausgangssignal des Zählers 1065, welches durch einen herkömmlichen Inverter 1066 invertiert wird, dazu verwendet,.'-das Flip-Flop 1065. zu takten* dessen-Aus-.-■ gang dann hoch geht« Der Ausgang" des Flip-Flops 1065 bleibt hoch, ; bis der Zähler. 1065 16 Zählungen weitergezählt hat* .-";; und zwar für eine 16-Reihen-Operation, wobei zu dieser Zeit der Ausgang des Flip-Flops IO65 dann" tief gelegt "wird. ~/^: V:

Während der Zwölf-Reihen-Operation, welche der Schalterposition 1070b entspricht,-wird der Zähler 1065 bei-der . .-; vertikalen Synchronisation auf" 15 vorab eingestellt, und zwar im Gegensatz zu 15, wobei diese Stellung für eine 16-Reihen-Operation verwendet wird. .Bei der" dritten Zählung",' ' . · welche auf die vorkb: eingestellte Zählung folgt,".· takt et der Ausgang des Zählers 1065 das Flip-Flop 1065 derart, daß der Ausgang des Flip-Flops 1065 hoch gelegt wird.·Wenn der Zähler 1065 auf .12 zählt, so dekodiert dann ein herkömmliches NAND-Gatter 1068, welches parallel zu dem Ausgang des Zählers 1065 liegt, diesen Wert von·12 und erzeugt ein Ausgangssignal mit tiefem Pegel, welches über die Schalterposition 1070b das Flip-Flop 1065 löscht. Dies führt zu dem Ergebnis, daß ein Flip-Flop Ί065 während jeder 12-Reihen- oder. 16-Reihen-Operation ein Ausgangssignal mit hohem Pegel auf dem Weg 1072 zu dem NAND-Gatter 592 während der Zeit führt, während welcher gültige Reihen erzeugt v/erden.

Wie oben in bezug auf die Fig. 7 bereits ausgeführt wurde, wird das parallele Ausgangssignal des Zeilenzählers IO56 auch parallel den Eingängen eines herkömmlichen Zeichen-

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generators 570 zugeführt, wie ei· beispielsweise iron der "Firma Signetics unter der Bezeichnung 2525N "vertrieben wird, .und zwar in einem Standard-Format, wobei der Zeichengenerator 570 vorzugsweise ein herkömmlicher·Speicher ist, aus welchem nur ausgelesen werden kann, d.h., ein Zeichengenerator, dessen Dateneingang der parallele Datenausgang ■ 564 des Speichers 454- ist. Das aus gangs signal des Zeichengenerators' 57O» welches oben unter Bezugnahme auf die Fig.5 bereits erwähnt'wurde, wird dem Multiplexer 580 zugeführt,, welcher vorzugsweise ein herkömmlicher Multiplexer ist, wie er von der Firma Texas Instruments unter der Bezeichnung . " _: -SN 74151AN vertrieben wird, wobei das. Ausgangssignal des Multiplexers 580 das über den Weg 590 dem NAND-Gatter 592 .zugeführte Videosignal ist und von dort über ein exklusives ODER-Gatter 1120· weitergeführt wird (welches als Inverter arbeitet), welches zu der Austastlogik 594 gehört, und zwar zu dem Weg 598 als Videοausgangssignal geführt wird.

Der nachfolgend beschriebene-Spaltenzähler 442 weist vorzugsweise ein- Paar" von Invertern 1074- und IO76 auf-, die eine vorgegebene Verzögerung erzeugen, beispielsweise von 100 FanoSekunden im TaJrfcsteuersignal B, welches über den ' Weg 43Ο zugeführt wird, wobei diese Verzögerungszeit vorzugsweise einen Bruchteil einer Taktsteuerperiode darstellt. Das verzögerte Zeittaktsteuersignal B wird vorzugsweise einem Eingang eines exklusiven ODER-Gatters IO78 mit zwei Eingängen zugeführt, dessen anderes Eingangssignal das über den Weg 43Ο direkt zugeführte 'Zeitaktsteuersignal B ist. Das exklusive ODER-Gatter 1078 liefert vorzugsweise ein Ausgangssignal nur während derjenigen Zeitperiode, während welcher das verzögerte Zeittaktsteuersignal B sich mit dem nichtverzögerten Zeittaktsteuersignal B überlappt. Dies tritt zweimal pro Zeittaktsteuerperiode auf und führt zu dem Ergebnis, daß für jeden Eingangsimpuls zwei Ausgangsimpulse vom

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Gatter 1078 zur ITerfIgung stellen- Folglich bilden die Intrerter 107^ und IO76 some das Gatter IO7S einen herköamliehen Prequenzrerdoppler. Die doppelte Jlusgsngsfreqiieiiz mm. Gatter IO78, welche gleich der doppelten !Frequenz des Zexfctakt— Steuersignals Ή entspricht, wird als Zeitsteuereingaiig "bzw. !Dakteingang für einen herkömmlichen Zahler 1080 verwendet, welcher durch acht teilt, wie er beispielsweise :vmi der jfa. 3?exas Instruments= unter" der Bezeichnung BS; ^ΨΙ61Mvertrieben wird, und zwar in der Tors eiies binären Tier-Btb-Zälxlers^ der als Sanier, ausgebildet" 'ist, ,welcher -durch. aeMr. teilt, '~:~ obwohl., bei Bedarf -.sutsh S

werden -konnte, -"äsr:. äurcE^ht - teilt· 3g iüfeiifctsteuersignsl wird .irorzugs^sise ,als i^^tsifeia.efe5»3ial" ^Sr; den-" Sahler -i.OSQ ntä?-.wahr^enä. "der ^-^iciien--Qp^raⁱEä^^Ysiiie^ "Sahrend der 32-SeicKen-öpeä?at±pn, ~ d»h,,- "däS.32!-"^^dSseirssro .Yideöreih'e gegen 64- Seichen pro Tideoreihe ^torhaiiflsa sind, wird der Zahler 1080 direkt durch das Zeittakteteaersignal "B beaufschlagt, "welches jSber. den Weg 43© .sugefulirfe-.mrd- .Ber- -. Eahler -iÖ8Ö,-welcher. inra?ügsw.ea._siB das Bit alt..€©*"^r^agsten-.... Stellemsert.über-'den Weg 1081'an dcsi'fialtinlexeä--380 liefert, land -welcher weiterhin das Bit nät-fiLeÄ hoshstcai SfeeHensfert iiber den ¥eg 1116^rän-'di^Ä!astastlogi&: ^4 "liefert;,- wird -- ■'■... durch den Ausgang des hejÄoaHHÜchen IFLtp-Wlxags i©82 geloscht-, welches durch das 2-2eichen-2eitst©aersigiaal get^aktet /wird, das fiber den feg 585-iriHi-der inmg Ψ12. zugeführt wird- Bas ΙΊχρ-ϊΊορ 1ΌΒ2 durch das horizontale .SynehronisationssS^nal ßhes parallel über den Weg" 406 zugeführt wia?d, .uod dann zn Beginn des Zeichens 2 durch das Signal gesetst_s "welches über den ¥eg 685 tob der Bekofliereinriehtimg. 4i'2 zogeflia?t wird. Dies dient dazu, den .Zahler 1080 im gelöschten Ziastand zu halten, bis diegeiop 2eit, welche dem Beginn des ssiseiten Zeichens der Bseudö—¥ideo-^Abtastzeile^r 12 entspricht, begQunsn hat. Bies bewirkt. eine anfängliche Tersögerung der dargestellten Zeichen, mn einen linksseitigen Band für die YideodarstellTiaiig zu bilden.

ORIGINAL INSPECTED

Die drei Bits mit dem geringsten Stellenwert vom Zähler 1080 liefern vorzugsweise Adressen-Eingangssignale für den Multiplexer 580· Somit liefern sie die Sählfolge zur Teilung durch acht, welche vom Multiplexer 580 benötigt wird. Das Bit mit dem höchsten Stellenwert, x-jelches vom Zähler 1080 über den Weg 1116 an die Austastlogik 594· 'gelief ert.wird, ändert, vorzugsweise seine Zustände alternierend, d.h. von 1 auf O und von O auf 1 und wieder von. 1 auf O, usw., und zwar mit der Zeichenrate. --"·" V-" ' "\.^r -.--"-.. " . " "

Der Multiplexer -440 ist vorzugsweise ein herkömmlicher Multiplexer,-, der vor-zugs-weise einen I-nverter_lp98 aufx^eist, der' ^: ztisamm^ri.- mit den'-herkömmlichen ^:^AI©^attern 1094 _;und 1Ό9>&

;~äise .geeignete Zei-iM;a]£fc3~t£^ ..'"_-^f-

während des. Lese— vinä. des. Schreibmodus des Speichers 464~ ■' "'"'■ \ liefert, bzw. auswählt-, wobei .das- Zeichentaktsteuersignal während des Speicherschreibmodus von der Dekodiereinrichtung #42. und--währende.des __Speicherlesemodus von dem Spalten--•zähle-r 44-2 gelief er.t-w.ird. ¥ähr.end des -Speicherlesemadus . liegt die. Leitung 4-4-6 hoch und ein Eingang zum HAHD-Gatter 1094- liegt hoch, während ein Eingang zum NAND-Gatter 1096 tief liegt. In.diesem- Zustand wird-die an dem anderen Eingang des NAND-Gatters 1094- verfügbare Zeitsteuerung ausgewählt und erscheint am Ausgang des Gatters 1094· und am Ausgang des negativen KOR-Gatters 1102, welches einen Eingang aufweist, der mit dem Ausgang des Gatters 1094- verbunden ist und einen weiteren .Eingang aufweist, der mit dem Ausgang des Gatters 1096 verbunden ist, wobei der Eingang, welcher mit dem Ausgang des Gatters 1094- verbunden ist, parallel zu dem Eingang des ZeittaktsteueisLgnals B liegt. Das Eingangssignal für das Gatter 1096 entspricht dem Ausgangssignal eines weiteren NAND-Gatters 1104- mit zwei Eingängen. Während des Speicherschreibmodus liegt die Leitung 4-4-6 tief, ein Eingang des NAND-Gatters 1096 liegt hoch, und das am Ausgang des NAND-Gatters 1104 zur Verfugung stehende Zeittaktsteuersignal,

SG983ö/öß$7 original inspected

wird als Zeichenzähler-Taktsteuersignal verwendet, wobei dem NAND-Gatter 1104- das über den Weg 74-0 geführte.Speichergattersignal als ein Eingangssignal zugeführt wird, während ihm das Speicheradressen—Änderungssignal über den Weg 710 als anderes Eingangssignal zugeführt wird. Das Schreibmodus-Zeichenzähler-Taktsteuersignal vom NAND-Gatter 1104· wird von der Speicher-Adressen-Änderungsleitung '"710 von der Dekodiereinrichtung 4-12 erhalten, wenn es durch die Speichergatterleitung .74-0 von der Dekodiereinrichtung 4-12 eingetastet' wird. Das Speichergatter auf dem Weg 7^0 dient dazu, die -Anzahl der Schreibzeit-Taktsteuerungen zuzulassen, welche genau den'32 Datenseichen entspricht, welche in den .Spei—^ eher 4-64· eingeschrieben werden. Während des.Speicherieseinodus . xi/ird das Zeichen-Adress-Zählertaktsteuersignal' durch ._ das NOR-Gatter. 1092 geliefert. Dieses Taktsteuersignal wird-' durch Dekodieren des Ausgangssignals vom Zähler. 1080 erzeugt, welches über den Weg 1116 zugeführt wird, so"daß ein Taktimpuls für jeweils 8 Zählungen des Zählers 1080 erzeugt wird. Eine andere Decodierung "ist. normalerweise vorzugsweise -für' '-* eine 32- und eine 64— Zeichenarbeitsweise erforderlich. '...".-.■■■■--

Die Dekodierung des Ausgangssignals des.Zählers 1080 wird durch ein NAND-Gatter 1086 durchgeführt, dessen Eingangs— / signale die drei Bits mit dem geringsten Stellenwert des Ausgangssignals vom Zähler 1080 sind, und durch negative NAND-Gatter 1Ö88 und 1090. Die verschiedenen Dekodierungen sind erforderlich, .weil eine feste Ausbreitungsverzögerung einen unterschiedlichen Anteil der Zeichenbreite bei der 64—Zeichen-Operation im Vergleich zu der 32-Zeichen-0peration darstellt. Unabhängig davon, welches Zeichen-Adress- ' · Zählertakt-Steuerausgangssignal ausgewählt ist, es erscheint vorzugsweise invertiert am Ausgang des negativen NOR-Gatters 1102 und nichtinvertiert über den.Inverter 1106 auf dem Weg "1107 für den Zeichenzähler 4-54-.

^509830/0657 ORK₃₁NAUNSPECTEi

Nachfolgend wird die Austastlogik 594 anhand der Fig. 13 im einzelnen erläutert. Das Austasten· erfolgt durch das NAND-Gatter 592, welches oben bereits erwähnt wurde. Das Video-Aus gangs signal VOa Multiplexer 580, welches über den Weg 59.0 geführt ist, wird dem einen von vier Eingängen des NAND-Gatters 592 zugeführt. Das vertikale Helltastsignal . wird einem weiteren Eingang.des NAND-Üatters 592 vom !Flip-Flop 1065 über den Weg 1072 zugeführt. Das Sp ei eher steuersignal, welches .auf dem Weg 445 zugeführt wird, wird parallel „an einen weiteren Eingang des NAND-Gatters 592 geführt, um . während des Speicherlesemodus ein Helltasten zu erreichen. Schließlich wird"das horizontale Helltastsignal dem NAND-Gatter' 592 über den Weg 1108 zugeführt, und das horizontale Helltastsignal auf dem Weg 1108 wird durch-eine herkömmliche RS-Flip-Flop-Anbrdnung ''⁵M10-1112 ei·ζ; eugt.. Während der 64-Zeichen-Operation wird die Flip-Flop-Anordnung 1110-1112 . . vorzugsweise durch das Ausgangssignal eines negativen NAND-Gatters ,1114 gesetzt, welches hoch gelegt wird, -wenn der Zeitimpuls des Dekodierers 412 für das Zeichen 3 vorhanden ist und der ,Zähler 1080 auf 8 gezählt hat_v was durch das Vorhandensein, des Signals auf der leitung 1116 für das Bit mit dem höchsten Stellenwert angezeigt wird, welches durch den Inverter.1117 invertiert wird. Während der 32-Zeichen-Operation wird der Zeitimpuls für das Zeichen 4 von der Dekodiereinrichtung 412 vorzugsweise anstelle des Zeitimpulses für das Zeichen 3 verwendet. Das Setzen des Flip-Flops 1110-1112 liefert das horizontale Helltast-Startsignal auf dem Weg 1108, welches hoch liegt, wenn das horizontale Helltastsignal dort vorhanden ist. Das negative NAND-Gatter 1118 beendet das horizontale Helltastsignal durch Rückstellen des Flip-Flops 1110-1112, wenn der Zeichen-40-Zeitimpuls von der Dekodiereinrichtung 412 vorhanden ist und der Zähler 1080 auf 8 gezählt hat, was durch das Signal auf dem Weg 1116 angezeigt wird, welches durch den Inverter 1.117 invertiert ist. Gemäß den obigen Ausführungen wird das Ausgangssignal des NAND-Gatters 592 an das exklusive ODER-

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Gatter 1120 geführt, welches in herkömmlicher Weise als Inverter arbeitet, wobei das NAND-Gatter 592 ein Ausgangssignal liefert, wenn ein Videosignal vorhanden ist und alle Helltastleitungen 1108, 1072 und 446 bestätigt sind.

Wie es gemäß einer bevorzugten Ausführungsforin in der dargestellt ist, wird- ein weiteres herkömmliches Flip-Flop

1124 dazu, verwendet, ein linkes/rechies Lese-Ädress-Bitr auf dem Weg 1122 für eine 64-Zeichen-Operation zu erzeugen.. "Das Flip-Flop 1124 wird zunächst durch das horizontale Synchronisationssignal gelöscht, welches über den Weg 4Ό6 geführt ist, so daß der. Ausgangsweg 1i;22 anfangs tief gelegt ist>_. Wenn der Zeichenzähler 454 eine Zählung von 32 erreicht-hat» was durch das _: Signal angezeigt wird, welches über. ilen. Weg._,,......:.,

1125 dein' Takteingang:. des - Flip-Flops 1124 zugeführt /wird-, ' .so wird das Flip-Flop 1124 gesetzt, so daß der Ausgangsweg 1122 hoch gelegt wird. Der Ausgängsweg 1122 wird durch den /Hauptspeicher.. 464 dazu "verwendet,. einen anderen Satz von 32.. .., Zeichen für die rechte Seite der. 64-Zeichen-Darsteilung während der 64-Zeichen-Operation'auszuwählen. Während der 32-Zeichen-Operationkommt das■Flip-Flop 1124 nicht'ins Spiel»

Der Abgleich der Schaltung, welche dem Empfängerteil 28 des Reihenselektiersystems 10 gemäß der Erfindung zugeordnet ist/ wurde oben anhand der Blockdiagramme.der Fig. 3 bis 7 in der · Weise beschrieben, daß es für den Fachmann verständlich, ist, so daß sich eine weitere Erläuterung an dieser Stelle erübrigt.

Durch Anwendung des erfindungsgemäßen Reihenselektiersystems 10 können eine herkömmliche Fernsehübertragungstechnik und herkömmliche Verteilereinrichtungen zur Übertragung und zum Empfang von Daten verwendet werden, welche in Pseudo-Yideo-Abtastzeilen gepackt sind, die wie eine herkömmliche lfernseh~ Abtastzeile für die Fernsehgeräte aussehen, jedoch ein voll-

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ORIGINAL INSPECTED

ständiges Informationspaket enthalten, welches zur Darstel-· lung einer gesamten Reihe von Videoinformation geeignet ist, wobei eine Rauschimmunität zwischen den Pseudo-Video-Abtast-^ zeilen dadurch gewährleistet ist, daß die gesamte Eingangslogik bei jedem Synchronisationsimpuls rückgestellt wird, so daß jede Pseudo-Video-Äbtastzeile, welche verarbeitet wird, neu beginnt und (Jeglicher Synchronisationsverlust oder das -Auftreten eines ■ Rauschimpuls.es-_; daran gehindert wird,-' mehr ''■'-. Information als eine Pseudo-Video-Abtastzeile"oder -Reihe'

-zu beeinträchtigen, zumal ein selektierter Rahmen auf einer .". Reihenbasis erneuert werden kann _y anstatt auf einer Seitenweisen Basis, so daß eine wesentliche. Datenübertragungszeif ·■-sowie eine erhöhte Daten-Bit-Rate erreicht werden können und die Erneuer-ung~s.zeit „v_:iel grröSer ;sein kann als/ ;itt; eüteHL.her.--.. kömmlichen Rahmenselektiersys'tem,' welches mit.einer herkömmlichen" seitenweisen Videoübertragung arbeitet. " ' ■-"-■ ·

Es 'sei;"",darauf- hingexiiesen, daß "die hier beschriebeneherkömmlicher Art ist, wenn es nicht 'anders beschrieben "ist.

Es sei auch darauf hingewiesen, daß die oben beschriebene' Ausführungsform der Erfindung nur zur Veranschaulichung des Grundgedankens der Erfindung dient und daß zahlreiche Abwandlungen und weitere Ausführungsformen der Erfindung innerhalb des Rahmens der Erfindung liegen, indem beispielsweise ein anderes Fehlerprüfschema verwendet wird, beispielsweise ein solches, welches die Summe des numerischen Wertes jedes Zeichens auswertet, welche als Fehlerprüfsumme dient, beispielsweise für die Übertragung einer Farbdarstellung, beispielsweise eines farbigen Hintergrundes für eine oder mehrere Reihen in der Videodarstellung, und es können mancherlei andere -Abwandlungen eingeführt werden, die für den Fachmann ohne weiteres ersichtlich sind.

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- Patentansprüche ORIGINAL INSPECTED

Claims (1)

1. Echtzeit-Rahmenselektieranordnung für eine im wesentlichen unverzügliche kontinuierliche Videoanzeige eines vorgegebenen auswählbaren Videoinformationsrahmens auf einer Video-Anzeigeeinrichtung aus einer kontinuierlich übertragbaren

   - Videoinfdrmätion, dadurch, g e "k e η η ζ ei c h η e t ,

   - daß eine Einrichtung (20) "zur Übertragung der Videoinformation als eine Vielzahl von Pseudo-Video-Abtastzeilen (12) --vorgesehen-isif, "daß'jede" der Pseudo-Video-rAbtastzeilen-_:(12-X

   - ""75in""Ferns^eh-Vxdeo-Äb'tastzeiienf ormat auf weist und däzii\in--. ; · .; 'der .iage ist,_; exnvollständiges" und>in sich abgeschlosse-""-'.

   --"reicheiid ist^eine-gesaiafe ■ darstellbare Reihe von"Video-. ~λ· Datenzeichen "zu liefern, da"S-der Pseudo-V±deo-Abtastzeiie~ - (12) eine Übertragungszeit zugeordnet ist» welche derjenigen diür "eine ^ernsTgh-Video-Jibtastzeile entspricht, däö" das -

   — Taket^igf^aler information zumindest .eine Ädressenlnformation für die darstellbare Reihe und eine Bateninf ormation für die in der darstellbaren Reihe enthaltenen Zeichen aufweisü^^: daß jede ^rd"er l*s:eudo~Video-Äb"tastzeilen Ci2) weiterhin an ihrem Anfang ein horizontales Synchronisationssignal enthält, daß das horizontale Synchronisationssignal einen Speicherseparator zwischen benachbarten Pseudo-Video-Abtast zeilen (12) liefert, daß die Übertragungseinrichtung (20) weiterhin eine Einrichtung (2022) aufweist, welche dazu dient, nach der Übertragung einer vorgegebenen" Anzahl von Pseudo-Video-Abtast zeilen (12) ein vertikales Synchronisationssignal zu' liefern, daß weiterhin die Pseudo-Video-Abtastzeile (12) ein zusammengesetztes Videosignal ist, und

   • daß die Anordnung weiterhin eine Fernsehsignal—Verteilereinrichtung (24,22) zur Verteilung der Signale der übertragenen zusammengesetzten Pseudo-Video-Abtastzeile (12) auf die Video—Anzeigeeinrichtung (2015, 2015) aufweist, um die kontinuierliche Videoanzeige zu liefern.

   S 0 9 8 3 0 / 0 ß 5 T ORIGINAL INSPECTED

   2. Anordnung nach Anspruch. 1, dadurch gekennzeichnet, daß eine Empfangs einrichtung (28, 28a) vorgesehen ist, welche betrieblich zwischen der fernsehsignal—Verteilereinrichtung (22) und der Video-Anzeigeeinrichtung (2013» 2015) angeordnet ist, um das verteilte zusammengesetzte Signal .der Pseudo -Video-Abtast zeile (12) zu verarbeiten, wobei diese Einrichtung dazu in der Lage ist, -ein darstellbares ... Yideo-Heihensignal an die Video-Anzeigeeinrichtung (2013, ■ 2015)" von jedem der Signale der Pseudo-¹·Video-Abtastzeile'" (12) zu" liefern, welche zu; dem ausgewählten Rahmen gehört, um eine kontinuierliche Videoanzeige zu liefern, und .daß eine vorgegebene· Anzahl vonr darstellbaren Videoreihen einen

   .:.;._ darstellbaren. VideQ-lnformktionsrähmen-'aufweist. ~}s.: -^^c~:

   "τι et ,. "daß'die Empfangseinrichtung ("28,. 28a") eine Einrichtung aufweist, um den^öntinuierlieh darstellbaren auswählbaren Kahmen auf der.Basis einer einzelnen-darstellbaren Videoreohe-zrt erneuern^ und" zwar in"'Abnängigkei1r von- dem. Bchtzeit-Batenifrhaiy dei? empfangenen^ Pseudo-Video-Äbtast-

   Anordnung nach Ansprucli"2, "dadurch g e k e η η ζ e i c h net, daß (jedes der Pakete digitaler Information weiterhin einen Fehlerprüf-Informationsinhalt aufweist, der zumindest auf dem, Adressen- und dem Bateninformationsgehalt einer zugehörigen,Pseudo-Video-Abtastzeile (12) basiert, daß die Empfängersignal^Verarbeitungseinrichtiing (wie 28) eine Fehlerprüf einrichtung (4-32) aufweist* um eine Fehlerprüfanzeige aus der verteilten zugehörigen Pseudo—Video—Abtastzeile (12) zu erhalten und diese Fehlerprüfanzeige mit dem Fehlerprüf-Informationsinhalt der zugehörigen Pseudo-Video-Abtastzeile (12) gemäß einer vorgegebenen Fehlerprüfbedingung zu vergleichen, um ein vorgegebenes Ausgangs zustandssignal zu liefern, wenn die Fehlerprüfbedingung er-

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   füllt ist, daß die Empfangs signal-Verarbeitungs einrichtung (wie 28) weiterhin eine Einrichtung aufweist, welche auf einen bestimmten Zustand anspricht und welche betrieblich mit der Fehlerprüfeinrichtung (432) verbunden ist, um von dort das vorgegebene Ausgangszustandssignal zu empfangen, wenn es erzeugt wird, und daß die Einrichtung, welche auf einen bestimmten Zustand anspricht, die Ausgabe der darstellbaren Videoreihe aus dem Signal der zugehörigen Pseudo— Video-Abtastzeile (12) sperrt, wenn das vorgegebene Ausgangs-. zustandssignal nicht zugeführt wird. " '

   5· Anordnung nach Anspruch 1, dadurch g e.k e η n._: ζ e i c h-? net, ■ daß die Anordnung weiterhin eine programmierbare Einrichtung (2000) aufweist, um eine kontinuierlich.dar,— ~^\ ^_u ..... stellbare" Video information- -zu empfangen, "daß diese Inf or- / ^7: mation wiederauffindbar gespeichert wird,, daß-die gespeicherte Information in ein gewünschtes Format einer Pseudo-Vi&eo-Abtastzeile (12) reformatiert wird und daß diese reformatierte Information'kontinuierlich der Übertragungseinrichtung (20) derart" zugeführt wiid, daß jeweils ein: Wort übertragen wird, wobei das Wort ein Paar von darstellbaren Zeichen aufweist·

   6. Anordnung nach Anspruch 5» dadurch gekennzeichnet, daß die programmierbare Einrichtung (2000) eine Einrichtung aufweist, um die reformatierte Information einer Pseudo-Video-Abtastzeile (12) zu verschachteln, um eine solche Information einer Pseudo-Video-Abtastzeile (12) zu liefern, welche einer gemeinsamen Reihe entspricht, welche einer Vielzahl von Rahmen zugeordnet ist, und um diese Information der Übertragungseinrichtung (20) zuzuführen, bevor die Information einer Pseudo-Video-Abtastzeile (12) der . Übertragungseinrichtung. (20) zugeführt wird, welche einer nachfolgenden unterschiedlichen gemeinsamen Reihe entspricht, welche einer Vielzahl von Rahmen zugeordnet ist.

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   ?. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Empfangssignal-Verarbeitungseinrichtung (wie 28). eine Einrichtung aufweist, welche auf das Auftreten des horizontalen Synchronisationssignals für ^ede verteilte Pseudo-Video-Abtastzeile (12) anspricht, um die Verarbeitungseinrichtung (wie 28) in Reaktion auf jede Ermittlung des horizontalen Synchronisationssignals zurückzustellen, wodurch die Raus'churiempfindla'chkeit für ~di^re ^rÄiKxrdnung- gefördert -wird.-¹ -■■---

   8. Anordnung"nach Anspruch 5i -dadurch gekennzeichnet, daß die Übertragungseinrichtung. (20) eine serielle."" " £^ere£^

   "betrieb'Tich mit"
   (2000) verbunden ist, um von dort die reformatierte Wortinfprmation^:zu empfangen limV'^i^ den" ist ,--um die"Ausgabe der Datea? aus: diener :-Spe.i^lier-ein-*'._:. ;. '. richtung'(2016)""zu "steuern,- weiche"betrieblich" mit der v'VVV Speichereinrichtung (2016) verbunden ist, wobei die programmierbare Einrichtung (2000) die Datenausgabe in die Speichereinrichtung (2016) steuert.

   9· Anordnung nach Anspruch 8, dadurch gekennzeichnet, daß die Übertragungseinrichtung (20) eine Haupttaktsteuersignal-Erzeugungseinrichtung (2024) aufweist, um die Bit-Rate der Übertragung der Signale der Pseudo-Video-Abtastzeile (12) zu steuern, daß weiterhin eine Bit-Zähleinrichtung vorgesehen ist, welche betrieblich mit der Haupttakt-Steuersignal-Erzeugungseinrichtung (2024) verbunden ist, um das Taktsteuersignal zu zählen und jedesmal dann einen Ausgangsimpuls zu liefern, wenn die Bit-Zählung einer vorgegebenen gemeinsamen Menge an Bits in einem darstellbaren Zeichen entspricht, daß der Ausgangsimpuls den Beginn des Zeichens darstellt, daß

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   weiterhin eine Einrichtung (2022) vorgesehen ist, um ein zusammengesetztes Synchronisationssignal und ein vertikales Treibersignal zu erzeugen, daß die Haupttaktsteuersignal-Erzeugungseinrichtung (2024) die Bit-Rate mit dem zusammengesetzten Synchronisationssignal synchronisiert, daß weiterhin eine Einrichtung vorhanden ist, welche betrieblich mit der Synchronisationssignal-Erzeugungseinrichtung- (2022) verbunden ist, um ein Rahmenaktivierungs— signal bei einer vorgegebenen vertikalen Abtastposition nach dem vertikalen Treibersignal zu erzeugen, daß.die Einrichtung zur Steuerung der Ausgabe von Daten aus der Speichereinrichtung.. (2016) dazu in der Lage ist, ein öbertragüngsbereites Datensignal von.der Speichereinrichtung-(2Ot6) .zu. empfangen und eine; Einrichtung." aufweist, welche auf,e£nen "' Vbestimmte^Züätsui^ mit^v--&e/:r*· Synöbro

   nisationssignal-ErzeugungseiiJrichtung (2024) verbunden ist, um von dort das zusammengesetzte Synchronisationssignäl zu empfangen, daß die Bit-Zähleinrichtung dazu.dient, von dort einen Ausgangsimpuls zu empfangen, daß die Hahmenaktivierungs— signaleinrichtung: dazu'di

   von dort zu empfangen und daß- die Speichereinrichtung (2016) dazu dient, das übertragungsbereite Datensignal von dort zu empfangen, um die Datenausgabe aus der Speichereinrichtung (2016) zu steuern, und zwar in Reaktion auf die empfangenen Signale, um den Dateninformationsteil für eines der Signale der Pseudo-Video—Abtastzeile (12) zu liefern.

   10. Anordnung nach Anspruch 9y dadurch gekennzeich-' net, daß die Übertragungseinrichtung (20) eine Synchronisations-Kombiniereinrichtung (2052) aufweist, welche betrieblich mit der Speichereinrichtung (2016) verbunden ist, . um den einen Signaldaten-Informationsteil der Pseudo-Video-Abtastzeile (12) zu empfangen, und weiterhin mit der Synchronisationssignal-Erzeugungseinrichtung (2022), um von dort das zusammengesetzte Synchronisationssignal zu empfangen, um das zusammengesetzte Signal der Pseudo-Video-Abtastzeile (12) an die Verteilereinrichtung (22) zu liefern.

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   11. Anordnung nach Anspruch 10, dadurch gekennz eichn e t , daß die Übertragungseinrichtung (20) weiterhin ein Schieberegister (2O5O) aufweist, welches betrieblich zwischen dem Ausgang der Speichereinrichtung (2016) und dem Eingang der Synchronisations-Kombiniereinrichtung (2052) angeordnet ist, daß das Schieberegister (2O5O) weiterhin betrieblich mit dem Ausgang der Bit-Zähleinrichtung und dem Ausgang der Haupttakt-'Steuersignal-Erzeugungseinrichtung (2O24-) verbunden igt, um . den einen" Signaldatent eil der Pseudo-Tideo-rÄbt äst zeile (12) von* der'Speichereinf ichtüng (2O1"6) in Reaktion" auf den Ausgangs impuls der Bit-Zähleinrichtung in das Schieberegister

   -: :-- (20505-.zVladM, tind daß^?jias-_:j3chiebereglster (2050) ,den; ei-. '

   ■ ^gen, · -weiche durch- das IfaupttaktSieitsteuersignal^esiTgelegt .: ist. ' · - . .

   12. Anordnung nac"h"Ansprüch^1^^; dadurch '-g-. 4 k e:n .£.z*e i c'h -.. :..n^ "weiterhin, "eine..

   Flip-Flop-Einricirtuhg ~und eine ZeichenzähleinricEining auf- " : weist, d'eren Eingang" mit^dem Ausgang der Bit-Zähleinrichtung verbunden ist, um*df© Zeichenzahleinrichtung in Reaktion auf den Ausgangs impuls der Bit-Zähleinrichtung zu takten, um einen Aus gangs impuls zu liefern, wenn eine Anzahl von Ausgangs— impulsen der Bit—Zähleinrichtung, welche einer vorgegebenen Gesamtanzahl von Zeichen entspricht, die eine Pseudo-Video-Abtastzeile (12) enthalt, gezählt wurde, um eine Zeitperiode aufzubauen, welche der gesamten Anzahl der Zeichen entspricht, daß das Aus gangs signal der Zeichenzähleinrichtung an die Flip-Flop-Einrichtung geführt wird» um den Ausgangs impuls der Zeichenzähleinrichtung aufzunehmen und in Reaktion darauf ein Synchronisationsstoßgatter-Ausgangssignal zu liefern, daß die Flip-Flop-Einrichtung weiterhin betrieblich mit der Synchronisationssignal-Erzeugungseinrichtung (202^) verbunden ist, um

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   das zusammengesetzte .Synchronisationssignal aufzunehmen, daß die Flip-Flop-Einrichtung durcli den Ausgangs impuls der Zeichenzähleinrichtung gesetzt wird und durch das zusammengesetzte Synchronisationssignal rückgestellt wird, daß die Übertragungseinrichtung (20) weiterhin eine wählbare Multi-

   . pudereinrichtung (204-2) aufweist, deren erster Eingang betrieblich mit dem Ausgang der Schieberegister einrichtung (2050) verbunden ist und deren zweiter- Eingang betrieblich

   -mit dem Ausgang, der-Haupttaktsteuersignal-Erzeugungsein-richtung (2024-) verbunden ist," um ein Taktsynchronisier- -. stoßsignal dahin zu lief ern, und. weiterhin mit dem Ausgang der Flip-Flop—Einrichtung verbunden ist, um - zwischen dem erstenund dem zweiten Eingang; in .Reaktion darauf. umzü— .'. Ί

   "schalten, daß· der Ausgang; der^ Multiplexereihricfitiing (2042) -■.... mit dem Eingaiig^der"'Synchronisations^-Kombiniereiririchturig-' - '· /( 2052} verbunden'isir, um selektiv das. erste und das zweite. Eingangssignal dahin zu liefern, daß das TaktsynchronisierstoßsignaL während des Intervalls des Synchronisationsstoß--Gattersignals ausgewählt niird,-. daß der Ausgang der Schieberegistereinrichtung, C2O5O) gewählt wird,' wenn -das Synchroni.— sationsstoß-Gatterausgangssignal nicht geliefert wird und das Ausgangssignal des Schieberegisters (2050) geliefert wird, und daß das zusammengesetzte Signal der Pseudo-Video— Abtastzeile (12) weiterhin das Taktsynchronisierstoßsignal für ein Intervall aufweist, welche dem Synchronisationsstoßgatter-Intervall entspricht.

   13- Anordnung nach Anspruch 1,' dadurch gekennzeichnet, daß das zusammengesetzte Signal der Pseudo-Video-Abtastzeile (12), welches durch die tJbertragungseinrichtung (20) geliefert wird, ein Drei-Pegel-Signal aufweist, welches einen ersten, einen zweiten und einen dritten Signalpegel hat, wobei sich die digitale Dateninformation zwischen dem zweiten und dem dritten Signalpegel ändert und die horizontale Synchronisationssignalinformation zwischen dem ersten und dem. zweiten Signalpegel enthalten ist.

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   14. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß das zusammengesetzte Signal der Pseudo-Video-Abtastzeile (12) weiterhin eine Taktsignal-Bezugsfrequenzinformation aufweist, daß die Empfängersignal-Verarbeitungseinrichtung (wie 28) eine Einrichtung aufweist, welche dazu dient, gemäß der Bezugsfrequenzinformation und einer vorgegebenen Daten-Bit-Rate ein Haupttaktsteuer-Ausgangssignal zu .liefern, "ündda'ß-'ein^Dekodiereinlji-chtung;'->o]pge^eben-"ist⁵,""--'" : welche betrieblich!-^^-mit^ iiem" Haüp'ttaktst'euers-ignaiausgang ver- . • buriden ist, um Zeitsteuersignale für die'Empfängersignal^Verarbeitungseinrichtung"(wie-.28.) zu lief ern-, welche vorgegebene

   "signal' abzuleiten. " ~± ^r - '"· ^: -"""- ' ^r'· Γ'" "■= ■' - ^?- ·-:-·.-;·-.-.-—--—'—- ■-, ■-- ■-■■

   15· Anordnung-nach^"Anspruch 4, - SradtiDsch g e "k \e-._:n η ζ. e i c.h -- ■

   ... n.:e.t ., - !daß d4fe-Empf-a^g^:s^in^:ri^htung "(wie 28) eine EinricB.-^— • -~"tung^äufwelstv ^e^^e"3!a^u^; jii~eht^" den- "Ad^ es s-eninförmat ions'-. ~-τ

   teil' des Signals"~der^ve.r^ Oi 2) .

   . darauf5iif"zu~pr^fe^n, -xftF z"uTKn^eBtCein"e ^ror^e^ebenetlSignal"-empfangsbedingung erfüllt -ist, daß die Adresseninformations-Prüfeinrichtung einen vorgegebenen Ausgangszustand anzeigt, wenn diese Empfangsbedingung erfüllt ist, daß eine Speichereinrichtung dazu dient, den Datenteil der Pseudo-Video-Abtastzeile (12) wieder auffindbar zu speichern, um daraus die darstellbare Videoreihe abzuleiten, daß eine Verzögerungseinrichtung dazu dient, das Speichern des Datenteils der PseudoVideo-Abtastzeile (12) für ein ausreichendes Intervall zu verzögern, um eine Überprüfung der Fehlerprüfbedingung zu ermöglichen und um eine Überprüfung der Adresseninformation zu ermöglichen, bevor der Datenteil der Pseudo-Video-Abtastzeile . (12) gespeichert wird, daß die Einrichtung, welche auf einen bestimmten Zustand anspricht, weiterhin mit der Adresseninfor— mations-Prüfeinrichtung betrieblich verbunden ist, um das Ab-

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   speichern des Datenteils in der Speichereinrichtung zu sperren» wenn die vorgegebenen Ausgangszustandssignale von der Prüfeinrichtung nicht dorthin geliefert werden, wodurch die Übertragung der darstellbaren Videoreihe von dem zugehörigen Signal der Ps eudo-Video-Abtast zeile (12) verhindert wird·

   16· Anordnung, nach Anspruch 15» dadurch g e k* e η η ζ eich~ net, daß die Empfangseinrichtung (28) weiterhin·eine 3?astatureinrichtung aufweist, welche dazu dient, den kontinuierlich darzustellenden vorgegebenen Videorahmen auszuwählen, daß die Adresseninforiaation eine Information enthält, welche dem Rahmen entspricht,-welcher der verteilten Pseudo—Video-Abtastzei— Ie (12) zugeordnet ist, und" daß die Adresseninförmations^Prüf— einrichtung eine Einrichtung zum .Prüf en der Rahmeninforraation aufweist, wobei die Etapfangsbediagurig einen Zusammenhang _zwif sehen der Rahmeninformation und dem ausgewählten Hahmen beinhaltet·

   1?« Anordnung nach Anspruch 3 *- dadurch g e k e η η ζ e ic h net ,daß die^Brneuerungs einrichtung eine Speichereinrichtung aufweist, um. den Datenteil der kontinuierlich verteilte! Pseudo—Video—Abtastzeile Ci2) wiederauffindbar zu speichern, um daraus die darstellbare Videoreihe abzuleiten, und daß der wiederauffindbar abgespeicherte Datenteil in der Speichereinrichtung kontinuierlich erneuerbar ist, wenn der Datenteil des Signals der Pseudo-Video-Abtastzeile (12), welcher diesem Datenteil zugeordnet ist, -erneuert wird.

   18· Anordnung nach Anspruch 15, dadurch g e k e η η ζ e i c h .-net, daß ein Signal einer vorgegebenen Pseudo-Video-Abtastzeile (12) eine Erlaubnis information enthält, welche für die vorgegebenen Hahmen repräsentativ ist, welche eine Videoanzeigeeinrichtung (2013, 2015) zu deren Videoanzeige empfangen darf, daß die Empfängereinrichtung (28) eine Einrichtung zur Speicherung der erlaubten Rahmen aufweist, da 3 die Adresseninformation eine Information enthält, welche dem Rahmen ent-

   S Ö 3 8 3 Ö / 0 S S ? _0RlG!NAL

   spricht, welcher der verteilten Pseudo-Yideo-Jtbtastzeile zugeordnet ist, daß die Adresseninformations—Prüfeinrichtung eine Einrichtung zur Überprüfung der Rahmeninformation aufweist, und daß die Empfangsbedingung einen Zusammenhang zwischen der Rahmeninformation und dem gespeicherten erlaubten Rahmen aufweist.

   19· Bclitzeit-Rahmenselektieranördnung für eine im wesentlichen

   unverzügliche Übertragung einer kontinuierlichen Yideoän- . "^; .zeige -ejLnes wahlbaren .vorgegebenen Videorahmens- an Information auf eine-Yideo-Anzeigeeinrichtung aus einer Yielzahl von Pseudo—Yideo-Abtast2eilen, wobei jede der Pseudo-Yideo-~ . Abtastzeilen..eill--Fe_:rnsehvideo-Λbtast2ίe^ϊlenforIIlat/hat·"und- 4a-^-" -: J-zii "in "der Lage-ist, -ein "vollständiges., iii'sich "aÜseschZosBe-C":/ --_. _r __-_J^s" -Päet digitgfie5.-Ifeförmätlon zu"r¥nöialtett,//weiches /atis---^ \';;-.-f^ - raiclffcVr--ΡΦ i^T^ ^r_gessaBte därstelit&are'Sefiie" vbn'-^Ylidep-Dat^nf-^" -^ "" •zeichen aufzuweisen» wobei der Pseudo-Yideo-Abtastzeile eine ©bertragungszeit zugeordnet ist, welche der Fernsehabtast- - seile entspricht, -wobei-das- Paket der digitalen .Information

   -£ixp die f

   ^i - fö-r 'SieT" dar säs-e Ϊ Ibar eh - ■ Ze±chen.

   der -dstrafc^l^aren Beitee aufweist, vrobei-weiterhin .j.ede Eseudo—¥id-eo-Abtastseile ein horizontales Synchronisations— signal an ihrem Beginn aufweist, wobei das horizontale Synclironisationssignal einen Satz-Separator zwischen benachbarten Pseudo—Tideo-Abtastzeilen bildet und wobei die Pseudo-Yideo-Abtastzeile ein zusammengesetztes Yideosignal darstellt, dadurch gekennzeichnet , cfeß eine Einrichtung vorgesehen ist, welche dazu dient, den vorgegebenen Videoralmen auszuwählen, der kontinuierlich angezeigt werden soll, <§aS weiterhin eine Einrichtung vorhanden ist, welche betrieblich mit der Video—Anzeigeeinrichtung (2013, 2015} und mit der Ratwaenauswahleinriehtung verbunden ist, um die zusammengesetzten Signale der Pseudo-Video-Abtastzeile (12) zu verarbeiten und um ein darstellbares Yideareihensignal der Yideo-Anzeigeeinrichfomg (2013, 2015) von jedem der Signale der Psenclo-Yideo-Abtast~

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   zeile (12) zuzuführen, welches zu dem ausgewählten Rahmen gehört, um die kontinuierliche Videoanzeige zu liefern, und -daß eine vorgegebene Anzahl von darstellbaren Videoreihen eine darstellbare .Videorahmeninformation enthält.

   20. Anordnung nach Anspruch 19 _? dadurch gekennzeichnet, daß die Verarbeituhgseinrichtung eine Einrichtung aufweist, welche dazu dient, den kontinuierlich darstellbaren, wählbaren'Rahmen auf der Video-Anzeigeeinrichtung ~ . ., : Reihe für Reihe zu erneuern, . und zwar in Abhängigkeit Von dem Echtzeit-Dateninformationsinhalt der empfangenen PseudoVideo-Abtastzeilen (12). , .■ \ . „r. - - Γ-'----..

   21. AnordnUng-'häch Anspruch 19, dadurch ge k e η_ n._z e its. h — -, ^: η e t \ ' daß jedes der Pakete: digitaler. ^

   . . -hin. eiiiöif-5ehlerprui-Inf ormatipns inhalt auf weist, der ζύ·^-?. _?*1-" ■--_" mindest auf dem Adressen- und dem Dateninformationsgehalt einer - zugehörigen Pseudo-Video-Abtastzeile (12) basiert, daß die Empfängers ignäl-Ver.arbeitungs einrichtung£ wie 28) ^ -, eine Jehlerprüfeinrichtung (432) aufweist, um. eine^ehler—, ~ prüfanzeige aus der verteilten zugehörigen Pseudo—Video—Ab—_r tastzeiie (12) zu erhalten "und diese !Fehlerprüfanzeige¹ mit; dem Fehlerprüf-Informations inhalt der zugehörigen Pseudo-Video-Abtastzeile (12) gemäß einer vorgegebenen Fehlerprüfbedingung zu vergleichen, um ein vorgegebenes Ausgangszu— Standssignal zu liefern, wenn die IPehlerprüfbedingung erfüllt ist, daß die Empfangssignal-Verarbeitungseinrichtung (wie 28) weiterhin eine Einrichtung aufweist, welche auf einen bestimmten Zustand anspricht und welche betrieblich mit der IPehlerprüfeinrichtung (432) verbunden ist, um von dort das vorgegebene Ausgangszustandssignal zu empfangen, wenn es erzeugt wird, und daß die Einrichtung, welche auf einen bestimmten Zustand anspricht, die Ausgabe der darstellbaren Videoreihe aus dem Signal der zugehörigen PseudoVideo -Abtast ζ eile (12) sperrt, \venn das vorgegebene Aus gangszustandssignal nicht zugeführt wird.

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   22. Anordnung nach Anspruch 19, dadurch gekennzeichnet, daß die Verarbeitungseinrichtung (wie 28) eine Einrichtung aufweist, welche auf das Auftreten des horizontalen

   . Synchronisationssignals für jede Pseudo-Video-Abtastzeile (12) anspricht, um die Verarbeitungseinrichtung (wie 28) in Reaktion auf jede Ermittlung eines horizontalen Synchronisationssignals zurückzustellen, wodurch eine Rauschunempfind— lichkeit der Anordnung" gefördert wird· . '

   23. Anordnung nach Anspruch" 19/ dadurch gekenn zeich η e t , daß das zusammengesetzte Signal der Pseudo-Video-Abtastzeile (12) weiterhin eine Taktsignal-Bezugsfrequenz-

   ./"infdrfiatipn"aufwe^istV" daßt. die .EmpfängersignalrVerarbeitungs-- .;.JV^einrichtung-(.wie_ 28)-eine Einrichtung aufweist, welche.dazu : ",l^diÄnt-j. ;-g-emäß -,de'E/xBe^gg^sf r_:e4uenzinf oriaatipn -und- einer .vorge-w:. '" "gegebenen Da"ten-Bit-Rate "ein Haupttakts teüer-Aus gangs signal zu liefern, und daß eine.Dekodiereinrichtung vorgesehen ist, 'welche Betrieblich mit dem Haupttaktsteuersignalausgang*./

   Zeichenpositionen innerhalb des Signals der Pseudo-Tideo-Abtastzeile ~~ Cl 2) - angeben "und weiterhin vorgegebene- Bit-Positionen innerhalb eines Zeichens zur Verarbeitung der verteilten PseudoVideo-Abtastzeile (12), um daraus das darstellbare Video-Reihensignal abzuleiten.

   24·. Anordnung nach Anspruch 21, dadurch gek. enn zeich net, daß die Empfangseinrichtung (wie 28) eine Einrichtung aufweist, welche dazu dient, den Adresseninformationsteil des Signals der verteilten Pseudo-Video-Abtastzeile (12) daraufhin zu prüfen, ob zumindest eine vorgegebene Signalempfangsbedingung erfüllt ist, daß die Adresseninformations-Prüfeinrichtung einen vorgegebenen Ausgangszustand anzeigt, • wenn diese Empfangsbedingung erfüllt ist, daß eine Speichereinrichtung dazu dient, den Datenteil der Pseudo-Video-Abtast-

   609830/0657 original inspected

   zeile (12) wieder auffindbar zu speichern, um daraus die darstellbare Videoreihe abzuleiten, daß eine Verzögerungseinrichtung dazu dient, das Speichern des Datenteils der PseudoVideo-Abtastzeile (12) für ein ausreichendes Intervall zu verzögern, um eine Überprüfung der Fehlerprüfbedingung zu ermöglichen und um eine Überprüfung der Adresseninformation zu ermöglichen, bevor der Datenteil der Pseudo-Video-Abtastzeile (12) gespeichert wird, daß die Einrichtung, welche auf einen bestimmten Zustand anspricht, weiterhin mit der Adresseninformations-Prüfeinrichtung: betrieblich verbunden ist, um das Abspeichern des Datenteils in der Speichereinrichtung zu sperren, wenn die vorgegebenen Ausgangs zustandss ignale von der Prüfeinrichtung nicht dorthin geliefert werden, wodurch die Übertragung der darstellbaren Videoreihe von dem zugehörigen Signal der Pseudp-Video-Abtastzeile (12) verhindert wird.

   25· Anordnung nach Anspruch 24-, dadurch gekennzeichnet, daß die Auswahleinrichtung eine Tastatureinrichtung aufweist, daß die Adresseninformation eine Information enthält; welche dem "RaKm^n eritsn-pient, welcher rier· ■Pcieudo-V.ideoij.Dtas bzexle ^,''Vd) aUi^iui^mtfi, .ΐοϋ, u. <_ > αχ« .-u_:..r■·-_:.,..■.;■,·.■. mk·ι,η ..· ■...<.-■:.,_, Pxüfeinrichtung si.;., wl;.:ⁱi-.^:.i_;cvi ->■■-'-'-'¹^-"'*', v-..'!..-:-.; vvr:.' r'-\ ·:>■:_ die Rahmeninformation zu überprüfen, imd daß die-"iümpfangabe— dingung einen Zusammenhang zwischen der Rahmeninformation und dem ausgewählten Rahmen aufweist.

   26. Anordnung nach Anspruch 20, dadurch gekennzeichnet, daß die Erneuerungseinrichtung eine Speichereinrichtung aufweist, um den Datenteil der kontinuierlich verteilten Pseudo-Video-Abtastzeile (12) wiederauffindbar zu speichern, um daraus die darstellbare Videoreihe abzuleiten, und daß der wiederauffindbar abgespeicherte Datenteil in der Speichereinrichtung kontinuierlich erneuerbar ist, wenn der Datenteil des Signals der Pseudo-Video-Abtastzeile (12), welcher diesem Datenteil zugeordnet ist, erneuert wird.

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   BADORiGlNAL

   27· Anordnung nach Anspruch 24-, dadurch gekennzeichnet, daß ein Signal einer vorgegebenen Pseudo-Yideo—Abtasi zeile (12) eine Erlaubnisinforrnation enthalt, welche für die vorgegebenen Rahmen repräsentativ ist, welche eine Videoanzeigeeinrichtung (2013, 2015) zu deren Yideoanzeige empfangen darf,- daß die Verarbeitungseinrichtung (28) eine Einrichtung zur Speicherung der erlaubten Rahmen aufweist, daß die Adres- - seninformation eine Information enthält, Vielehe dem Rahmen entspricht, welcher der verteilten Pseudo-Video-Abtastzeile zugeordnet ist, daß 4ie Adresseninformations-Prüfeinrichtung ' eine Einrichtung zur Überprüfung der Rahmeninformation aufweist, und daß die Empfängsbedingung einen Zusammenhang zwischen-der Rahmeninformation und dera gespeicherten erlaubten "Bahmen aufweist."-—""■-·" ·- ■;-· :"""·■ ■■■■--■ -.·

   SG983Ö/Q657

   ORiGIfSJAL INSPECTED

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