DE2362237A1 - Elektronischer rechner - Google Patents

Description

TEXAS INSTRUMENTS INCORPORATED
13500 North Central Expressway
Dallas, Texas, V.St.A.

Elektronischer Rechner

Elektronische Rechner, bei denen die elektronischen Baugruppen zur Ausführung seiner Hauptfunktionen in einem einzigen, im. großen Maßstab integrierten (LSI) Halbleiter-Chip oder in einer kleinen Anzahl von Chips untergebracht sind, sind in den folgenden Patentanmeldungen beschrieben!USA-Patentanmeldung Serial No. 317 493 vom 21 «Dezember 1972 (ur-spriinglidh eingereicht am 29.September 196? unter Serial No. 671 777 (=P17 74 893,5)),deutsche Patentanmeldung P 22 35 430.9, . Patentanmeldung P 22 64 060.4. ,.-.'■

Die diesen Anmeldungen zugrundeliegenden Ideen ermöglichten eine starke Reduzierung der Kosten kleiner tragbarer Rechner. Fortgesetzte Bestrebungen der Kosten dieser Rechner waren / auch darauf gerichtet, den Energiebedarf zur Herabsetzung des Batteriebedarfs zu: verringern, einen größeren Anteil der externen Schaltungen auf dem Halbleiter-Chip unterzubringen und das Halbleiter-Chip vielseitiger zu machen, damit unterschiedliche Funktionen mit einer minimalen Änderung der Herstellungsschritte ausgeführt werden können. Bei dsm hier zu-beschreibenden Rechner soll allgemein die Schw/Ba

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von einem Rechner-Chip verbrauchte Energie herabgesetzt werden, das Gesamtsystem zur Einsparung von Platz auf dem Chip zur Erleichterung der Herstellung vereinfacht v/erden, die Programmierung vereinfacht werden, mehrere Funktionsgruppen wie Taktgeneratoren und Segmentansteuerschaltungen auf dem Chip untergebracht werden und/oder vom Standpunkt des Benutzers aus eine verbesserte Arbeitsweise erzielt werden.

Die Erfindung wird nun an Hand der Zeichnung beispielshalber erläutert. Darin zeigen:

Fig.1 eine perspektivische Ansicht eines tragbaren,

batteriegespeisten elektronischen Rechners nach der Erfindung,

Fig.2 ein vereinfachtes Blockschaltbild des Rechners nach der Erfindung,

Fig.3A bis 3C Zeitdiagramme, in denen der Spannungsverlauf von Zeitsteuersignalen, die in verschiedenen Abschnitten des erfindungsgemäßen Rechners verwendet werden, über der Zeit aufgetragen ist,

Fig.4A und 4B ein Diagramm bzw. eine Tabelle zur Veranschaulichung des Anzeige"formats,

Fig.5 eine Darstellung des Aufbaus von Befehlswörtern, die bei dem erfindungsgemäßen Rechner verwendet werden,

Fig.6 ein Diagramm, das angibt, wie die Figuren 6A bis 6U aneinander zu fügen sind,

Fig.6A bis 6U ein elektrisches Gesamtschaltbild des
erfindungsgemäßen Rechners,

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Fig.7A bis 7S genaue elektrische Schaltbilder der logischen • Verknüpfungselemente, die in dem Schaltbild von Fig.6A biß 6U verwendet werden,

Fig.8 eine Darstellung der in dem Rechner nach den Figuren und 6a bis 6U verwendeten Tastatureingabematrix,

Fig.9 eine Tabelle von Ziffern- und Kennzeichenmasken, die in einer Ausführungsform der Erfindung verwendet v/erden können, und

Fig.10 eine vergrößerte Ansicht einer Photomaske, die bei der Herstellung eines MOS/LSI-Halbleiterleiter-Chips, das den gesamten elektronischen Rechner nach der Erfindung enthält, auf dem Metallisierungsniveau verwendet wird> und

Die hier zu beschreibende Rechneranordnung ist hauptächlich für die Vervrendung in einem in der Hand zu haltenden, batteriegespeisten elektronischen Taschenrechner ausgelegt, wie er in Fig.1 allgemein zu erkennen ist. Der Rechner ist in. einem kleinen öshäuse 10 aus geformtem Kunststoff oder dergleichen untergebracht, und er enthält eine Tastatur 11 mit zehn Dezimalzahltasten 0 bis 9 sowie mit einer Deziinalpunkttaste und mehreren Funktionstasten, wie eine Additionstaste (+), eine Subtraktionstaste (-), eine Ergebnistaste"-_% (=), eine Multiplikationstaste (x) , eine Divisionstaste (*) , eine Löschtaste (C) usw.. Es ist eine Anzeige 12 vorgesehen, die üblicherweise in Form einer Anzeige mit segraentierten 1-ichtemittierenden Dioden (LED) mit einem Gasentladungsfeld oder mit Leuchtelementen ausgeführt ist. Es sind acht

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Stellen mit einer neunten "Anmerkungs"-Stelle für die Anzeige eines Minuszeichens, eines Fehlers oder eines Überlaufs dargestellt,was für tragbare Rechner typisch ist. Jede Stelle enthält in einer typischen Ausführung sieben Segmente und einen Dezimalpunkt; gewöhnlich arbeitet der Rechner im Gleitpunktbetrieb, so daß der Dezimalpunkt an einer der acht Ziffernstellen auftreten kann. Ein Ein-Aus-Schalter 13 ist zweckmässigerweise auf der Oberseite oder auf der Seite des Gehäuses angebracht.

Die Elektronik des hier zu beschreibenden Rechners ist in erster Linie so ausgelegt, daß ein -minimaler Energiebedarf erzielt wird, so daß sich eine lange Batterielebenadauer ergibt und eine minimale Anzahl von Batterien benötigt wird. . Im Idealfall v/erden nichtaufladbare Batterien verwendet; dies bringt Einsparungen der Anfangskosten für die Batterien und der Kosten der Batterieladeschaltung oder der Wechselspannungs-Gleichspannungs-Ausstattung, die eine Anschlußleitung, einen Stecker, einen Transformator, einen Gleichrichter, einen Schalter usw. enthalten würde. Obgleich die Entwurfsgesichtspunkte auf tragbare Taschenrechner mit Wegwerfbatterien ausgerichtet sind, kann die zu beschreibende elektronische Anordnung auf dem MOS-Chip natürlich auch in Tischrechnern oder in wechselstromgespeisten Rechnern verwendet werden. Ein großer-Teil des Energiebedarfs eines Rechners -dieser Art ist auf die Anzeige 12 zurückzuführen.Zur Reduzierung dieses Grundenergiebedarfs, der bei licht-emittierenden Dioden oder bei anderen Anzeigeelementen auftritt, kann zumindest im Rahmen der vorliegenden Erfindung wenig getan v/erden. Wie jedoch noch beschrieben wird, wird infolge verschiedener Merkmale gewährleistet, daß die Anzeige nur für eine minimale Zeitdauer eingeschaltet wird und daß die Treiberschaltung für die Anzeige optimiert wird. Der gemäß der Erfindung beschrittene Hauptweg zur Minimalisierung des Energiebedarfs ergibt sich aus dem Aufbau der elektronischen Hauptanordnung auf einem einzigen MOS/LSI-Chip.

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BAD ORIGINAL

Blockschaltbild der Gesamtanordnung

Die Hauptbestandteile des Rechners nach der Erfindung sind in Fig.2. in Form eines Blockschaltbildes dargestellt. Alle Baugruppen rechts der gestrichelten Linie 75 befinden sich in einem einzigen MOS/LSI-Chip, das ungefähr 5000 Transistoren enthält und in einen: Normpack mit 28 Anschluß-• stiften untergebracht ist SLn wichtiger Punkt beim Entwurf der Anordnung ist die Minimalis'ierung der Stiftzahl des Packs; die vorliegende Ausführung erlaubt mehrere · Extrastifte im Vergleich zu früheren Chips. Die Haupteingangs/Ausgangs-Stifte an der Schnittstelle 75 sind acht Anzeigeausgänge 16 _r die mit SA usw. bezeichnet sind, neun Tastatur/Anzeige-Abtastausgänge 17, die mit D1 bis D9 bezeichnet sind, sowie drei Tastatureingänge 18, die mit KN, KO und KP bezeichnet sind. Die Anzeige- ' ausgänge 16 sind (ohne Segmenttreiber) direkt a_en die Segmente der Anzeige 12 angeschlossen. Alle gleichen Segmente der verschiedenen Ziffern sind miteinander verbunden, und. auch alle Dezimalpünkte sind in der üblichen Weise miteinander verbunden. Die Ziffern der Anzeige werden mit Hilfe einer Abtastanordnung unter Verwendung der Abtastausgänge 17 so betätigt, daß zu einer Zeit jeweils nur eine Ziffer betätigt ist, und diese Abtastsignale D1 bis D.9 werden auch zum Abfragen der Tastatur verwendet, die in Form einer Matrix aus Tastenschaltern ausgeführt ist. Alle Ziffern- ' tasten 1 bis 9 liegen auf einem Leiter der Eingangsleiter 18 , nämlich dem KN-Leiter, und die Zifferntaste Null liegt auf dem KO-Leiter, während die Operationstasten an den KO-und KP-Leitern liegen. Alle von der Tastatur kommenden Informationen werden somit auf den drei Eingangsleitern 18 codiert eingegeben, und sie sind dabei intern mit dem "D-Zeiten "oder den Tastatur/Anzeige-Abta'stsignalen D1 bis D9 an den Leitern 17 korreliert.

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Das Rechner-Chip enthält drei Arbeitsregister, nämlich die Register A, B und C , die innerhalb eines sequentiell adressierten Speichers 20 untergebracht sind, der mit SAM bezeichnet ist. Diese Speichervorrichtung, die in der Patentanmeldung P 22 34 758.6 beschrieben ist, ist ein Speicherfeld mit Direktzugriff, das mit Hilfe eines Zustandszählers 21 sequentiell adressiert wird. Dieser Zustandszähler ist ein Ringzähler, der "Zustandzeitsignale" oder"S-Zeitsignale" erzeugt, die zur Adressierung der Zellenzeilen in dem Speicherfeld und auch für andere Zwecke verwendet v/erden. Verschiedene Berechnungen werden durch Verarbeiten der numerischen Daten in den Registern in einem Rechenwerk 22 ausgeführt, das prinzipiell aus einem bitparallelen, ziffernseriellen Binäraddierer, einer Übertrags/Borgen-Schaltungen und aus einem BCD-PIorr.ektor besteht. Dieser BCD-Korrektor wird deshalb benötigt, weil Zahlen im sequentiell adressierten Speicher 20 im BCD-Code gespeichert sind, während der Addierer binär arbeitet, so daß das Ausgangssignal des Addierers vor der Wiedereingabe eines Ergebnisses in die Register des Speichers 20 korrigiert werden muß. Wählgatter 23 auf der rechten Seite des Speichers 20 steuern, welche Registerinhalte des .Speichers in das Rechenwerk 22 eingegeben werden, und in welches Register das Ergebnis zurückzuführen ist. Die Wählgatter bewirken auch eine Rechtsverschiebung in einem der Register, falls dies erwünscht ist. Eine Linksverschiebung kann mit Hilfe einer Linksvers chiebungsschaltung im Rechenwerk 22 erreicht v/erden. Wählgatter 24 auf der linken Seite des Speichers 20 bewirken einen Umlauf der Daten in den Registern oder einen Austausch der Daten eines Registers mit den Daten eines anderen Registers. Alle diese Wählgatter und die Bauelemente des Rechenwerks 20 werden von den Ausgangs-Signalen eines von einem programmierbaren Logikfeld

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gebildeten Rechensteuerwerks 25 gesteuert .

Zusätzlich zu den Datenregistern A, B und C enthält der Speicher 20 zwei Kennzeichenregister 26 und 27 mit einer Kapazität von jeweils 11 Bits, die auch mit Ä-Kennzeichenregister und B-Kennzeichenregister bezeichnet sind. Diese Register dienen der Zwischenspeicherung von Zustandsinformationen im Verlauf des Programms. Die Bits in den Kennzeichenregistern können unter der Steuerung durch ein Kennzeichenlogikfeld 28, das über den Leiter 29 an den Speicher 20 angeschlossen ist, gesetzt, zu Null gemacht, ausgetauscht, in einen Umlauf gebracht werden, usw.

Das Programm zum Betreiben des Rechners ist in einem Festwertspeicher 30 (ROM) gespeichert, der eine Kapazität von 3520 Bits aufweist, die in 320 Wörtern zu je elf Bits angeordnet sind.Eß v/erden jeweils nur ein Wort auf einmal aus dem Festwertspeicher in ein Befehlsregister 31 gelesen, und das aus elf Bits bestehende Wort, das in diesem Register vorhanden ist, bestimmt, was im Rechner während eines gegebenen Befehlszyklus vor sich geht. Ein Teil des Befehlsworts wird über einen Leiter 32 aus dem Register 31 seriell zu einem Register 33 übertragen, das sowohl an das Rechensteuerwerk 25 als auch an das Kennzeichenlogikfeld 28 angeschlossen ist. Ein weiterer Teil des Befehlsworts wird über einen Leiter einem Register innerhalb eines Ziffernmaskenlogikfeldes 35 im Speicher 20 zugeführt, wie noch erläutert wird« Das zu einem gegebenen Zeitpunkt aus dem Festwertspeicher gelesene bestimmte Befehlswort wird von X-und Y-Adressierungsregistern 36 und 37 bestimmt. Die X-und Y-Adressierungsregister 36 und 37 steuern X-und Y-Adressendecodierer und 39. Der Festwertspeicher ist in elf Segmente aufgeteilt, so daß.für eine gegebene X-Adresse aus sechs Bits und eine' Y-Adresse aus drei Bits elf Bits adressiert und aus dem Festwertspeicher in das Befehlsregister 31 gelesen werden.Das Wort im Befehlsregister 31 bestimmt die

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laufende Operation des Rechners, und es erzeugt im Zusammenhang mit einer Eingabe- und Bedingungslogik 40 die nächste Adresse für den Festwertspeicher. Die Adressierung^ register 36 und 37 können unter der Steuerung durch die Eingabe- und Bedingungslogik 40 jeweils um einen Speicherplatz auf einmal erhöht werden, oder sie können zu einem speziell angegebenen Speicherplatz (der vom Befehlsregister 31 geladen ist) springen. Die Eingabe- und Bedingungslogik empfängt Signale von den Tastatureingängen 18; sie löst die Steuerung oder den Arbeitsablauf verschiedener Teile des Rechners aus, und sie sorgt für die Eingabe von Daten zusammen mit dem Programm im !festwertspeicher. Allgemein bedeutet das, daß die Arbeitsweise des Rechners vollständig dadurch festgelegt wird, daß mit Hilfe der Eingabe- und Bedingungslogik 40 und des Befehlsregisters 31 eine Festwertspeicheradresse als Antwort auf das Niederdrücken einer bestimmten Taste der Tastatur 11 erzeugt wird, worauf ein Sprung zu dieser Adresse im Festwertspeicher erfolgt und das Befehlswort in das Register 31 gelesen wird und zur Ausführung gebracht wird, Dann werden die Inhalte der X- und Y-. Adressierungsregister zur nächsten Adresse erhöht oder veranlaßt, zu einer entfernt liegenden Adresse zu springen, bis die durch diese bestimmte Taste ausgedrückte Funktion vollendet ist, was mehrere Befehlswörter beanspruchen kann, worauf der Rechner wieder in einen Wartebetrieb übergeht, bis eine weitere Taste gedrückt wird. Im Wartebetrieb arbeitet der Rechner zyklisch mit Befehlswörtern, die ein Abtasten der Tastatur und gleichzeitig eine Wiedergabe der eingegebenen Zahl oder des anzuzeigenden Ergebnisses auf der Anzeige 12 bewirken.

Das Α-Register im Speicher 20 bildet stets die Quelle der auf der Anzeige 12 wiederzugebenden Daten. Eine eingegebene Zahl wird stets angezeigt, so daß sie in das A-Register eingegeben wird. Auch ein Rechenergebnis wird angezeigt,

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so daß es ebenfalls nach Beendigung einer Berechnung in das Α-Register eingegeben wird. Die Ausgabe aus dem Speicher 20 zur Anzeige 12 erfolgt also aus dem A-Register, und sie erfolgt über Leiter 41 und über einen von einem programmierbaren Logikfeld PLA gebildeten Segmentde codierer 42, der eine BCD-Zahl mit jeweils einer Stelle auf einmal in eine ausgewählte Kombination von Segmenten an den zur Dezimalzahlanzeige 12 führenden Leiter 16 umwandelt. Dies wird allgemein mit Hilfe eines programmierbaren Logikfeldes erreicht. In dem Segmentdecodierer 42 ist auch eine Nullunterdrückungsschaltung 45 enthalten.

Die D-Zeitsignale, die über die Leiter 17 zur Tastatur/ Anzeige-Abtastung verwendet werden, werden in einem Ziffernabtastregister 44 erzeugt, das mit einem D-Abtastregister 45 zusammenarbeitet, dasein Teil des Speichers 20 ist. Damit vorangehende Nullen unterdrückt v/erden können, werden in der Anzeige 12 die höchstwertigen Stellen (MSD) zuerst abgetastet, während die Register im Speicher 20 beginnend mit den niedrigstwertigen Stellen (LSD) sequentiell adressiert v/erden, da das Rechenwerk 22 Ziffer für Ziffer beginnend mit der niedrigstwertigen Stelle arbeiten muß. So muß die Ziffernabtastanordnung also in der einen Richtung zählen, während derZustandszähler £1 in der-anderen Richtung zählt.

Zeitsteuerung

Das grundlegende Zeitsteuerelement der Gesamtanordnung ist das Takteingangssignal 0, das in Fig,3A dargestellt ist. Die Frequenz des Taktsignals beträgt etwa 100 bis 16O kHz. Ein Taktgenerator 46 im Chip (Fig..2) erzeugt vier Taktsignale 01, 02, 03 und 04 , wie in Fig.3A dargestellt ist. Eine Gruppe von vier Taktsignalen stellt ein Zustandszeitsignal (S-Zeitsignal) dar, so daß die Zustandszeitsignale mit einer

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Frequenz von 25 bis 40 kHz o.der mit einer Dauer von 24 bis 40 Mikrosekunden auftreten. Die Zustandszeitsignale v/erden aus den Taktsignalen 01 bis 04 im Adressanzähler 21 erzeugt. Es sind elf Zustandzeitsignale S_Q bis S-, _Q vorgesehen, wie aus Fig.3B zu erkennen ist, was den elf Stellen pro Datenwort in den Registern des Speichers 20 entspricht; dabei ist pro Stelle ein Zustandszeitsignal vorgesehen. Eine ganze Gruppe aus elf Zustandszeitsignalen stellt eine "Ziffernzeit" (D-Zeit) dar, die auch einem Befehlszyklus entspricht. Ein Befehlszyklus hat somit eine Dauer von etwa 264 bis 400 Mikrosekunden, oder, anders ausgedrückt, ein Befehlszyklus tritt mit einer Frequenz von etwa 2 bis 4 kHz auf. D-Zeitsignale werden zum Abtasten der 'Tastatur und der Anzeige verwendet, und es sind in der Anzeige neun Stellen vorgesehen. Fig.3C zeigt die Folge der D-Zeitsignale, die zum Abtasten der Tastatur und der Anzeige verwendet wird. Es sei beachtet, daß eine Totzeit (D10) vorhanden ist. Eine vollständige Abtastung der Anzeige und der Tastatur, die als "Abtastzeit" bezeichnet wird, liegt einmal alle 10D~Zeiten oder Befehlszyklen vor, also einmal pro 2640 bis 4000 Mikrosekunden oder .2,6 bis 4 Millisekunden. Das bedeutet,· daß die Anzeige oder die Tastatur etwa 200 bis 400 Mal pro Sekunde vollständig abgetastet wird. Bei der Betätigung des Rechners wird eine Taste von Hand wenigstens für die Dauer einiger Zehntel Sekunden oder mehr niedergedrückt, so daß zu erkennen ist, daß wenigstens 50 oder mehr vollständige Abtastungen im Verlauf der Zeit erfolgen, in der die Taste gedrückt ist. Dies entspricht mehr als 500 Befehlszyklen, so daß fast jede Rechenoperation im Rechner schneller vollendet wird, als eine Person die Tasten drücken kann. In der Anzeige 12 wird eine gegebene Stelle , beispielsweise die auf der rechten Seite liegende niedrigstwertige Stelle nur während der D-Zeit D9, also einmal pro'Abtastzeit, d.h. für 300 Mikrosekunden pro 3000 Mikrosekunden eingeschaltet, so daß sich ein Arbeitszyklus von 1/10 ergibt.

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Die Ziffer leuchtet also pro Sekunde 200 bis 400 Mal auf, was weit über der Geschwindigkeit liegt, die das Auge feststellen kann, so daß die Anzeige stetig und nicht sequentiell abgetastet erscheint.

Aus Fig.3C ist zu erkennen,daß die Ziffernzeitsignale von der höchstwertigen Stelle (MSD) zur niedrigstwertigen Stelle (LSD) laufen, also in Fig.2 von D1 bis D9. Der in einer Stelle des Α-Registers im Speicher 20 enthaltene Datenwert wird während jetdes D-Zeitsignals über den Segmentdecodierer 42 zur Anzeige gebracht. Aus Fig.3C ist zu erkennen, daß die bei SlO-des Registers A vorhandene Information während des Ziffernzeitsignals D1 ausgegeben wird, die Information bei S9 während des Ziffernzeitsignals D2 ausgegeben wird, usw. , bis die Information bei S2 während des Ziffernzeitsignals D9 ausgegeben wird. S10 ist die Anmerkungsstelle, doh. die Stelle für das Minuszeichen, für die Anzeige einer niedrigen Batteriausgangsspannung usw. S9 ist die höchstwertige Stelle, und S2 ist die niedrigstwertige Stelle. S1 ist eine Leerstelle; es v/erden nur acht numerische Ziffern wiedergegeben. Der Speicher 20 enthält pro Register 11 Stellen an den Stellen S10 bis SO. Da die Abtastung alle zehn. Befehlszyklen wiederholt wird, jedoch 11 Stellen vorhanden sind, wird die Stelle SO. nie ausgegeben. Die Abtastfolge läuft von der Stelle S10 rückwärts bis zur Stelle S1( von IiSD nach LSD) , während der Speicher 20 von der Stelle SO bis zur Stelle S10 (also in Richtung von LSD nach MSD) adressiert wird=, Diese Anordnung erlaubt in einfacher Weise die Unterdrückung vorangehender Nullen im Segmentdecodierer 42. Es ist erwünscht, daß die Anzeige zur linken Seite hin nach der ersten von Null abweichenden Ziffer oder nach dem Dezimalpunkt keine Nullen darstellt. Wenn also beispielsweise die Zahl 6,25 eingegeben wird/ dann soll die Anzeige 6,25

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lind nicht 000006,25 darstellen. Die Nullunterdrückungsschaltung 43 bewirkt in diesem Beispiel die Austastung der Anzeige bei den ersten fünf ankommenden Ziffern, da diese den Wert Null haben , worauf dann die Austastung aufgehoben wird, wenn die Ziffer 6 festgestellt wird, die die erste von Null ameichende Ziffer ist, die sie erkennt,

Abhängig von der Programmierung ist gewöhnlich die Information an der Stelle SO in jedem derRegister A, B und C im Speicher 20 die Dezimalpunktstellung (DPT-Stellung); die Stelle ,31 enthält einen Exponenten, während die Stellen S2 bis S9 die Mantisse und die Stelle S10 einen Überlauf angeben. Wenn also von der. Tastatur die Zahl 6,25 eingegeben wird, enthält das Register A an den Stellen S9 als Mantisse den Wert 000006,25 und an derStelle SO den ¥ert "2",der bedeutet, daß der Dezimalpunkt von links beginnend nach der zweiten Stelle kommt. Wie Fig.3C zeigt, wird weder die Stelle SO noch die Stelle S1 zur Anzeige gebracht. Der bei der Stelle S1 gespeicherte Exponent v/ird nur intern verwendet, und die Dezimalpunktstelle wird berücksichtigt, wie noch erläutert v/ird.

Die Anzeige

In Fig.4A ist die Anzeige 12 genauer dargestellt. Es sind drei der neun Stellen gezeigt. Jede Stelle wird von sieben Segmenten A bis G und einem Dezimalpunkt P gebildet. Die Ausgänge 16 des Chips sind entsprechend den Segmenten der Anzeige mit SA bis SP bezeichnet. Alle Segmente A sind über eine.n Leiter 47 miteinander verbunden, alle Segmente B sind über einen Leiter 48 miteinander verbunden usw., und auch alle Dezimalpunkte P sind über einen Leiter miteinander verbunden. Die Segmente stellen bei einer Einheit aus

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Licht emittierenden Dioden oder in einem Gasentladngsfeld die Katode dar. Die D-Abtastausgänge D1 bis D9 sind einzeln an die Anoden 50 angeschlossen, die ^lichtdurchlässige Metallfilme darstellen, die die Katoden in einer Anzeige mit einem Gasentladungsfeld bedecken, oder sie sind an gemeinsame Anoden für alle Katodensegmente einer Stelle bei Anzeige mit Licht emittierenden Dioden angeschlossen. Zur Ankopplung der D-Leiter 17 an die Anoden 50 sind Zifferntreiber 51 vorgesehen. Diese Zifferntreiber sind Verstärker, die die richtigen Spannungswerte zur Betätigung der Anzeigelemente liefern. Alle Treiber S1 können in einem Paar bipolarer integrierter Schaltungen enthalten sein.

In Fig.4B ist ein Code zur Betätigung der Anzeige von Fig.4A dargestellt. Beispieslweise sind zur Wiedergabe einer Null alle Segmente mit Ausnahme des Segments SG betätigt. Zur Darstellung der Ziffer 1 sind die Segmente SA und SB betätigt. Der Code von Fig.4B ist im Segmentdecodierer 42 decodiert; dieser als programmierbares Logikfeld ausgeführte Decodierer ist mit Hilfe der Gate-Masken bei der"Herstellung programmierbar, so daß für unterschiedliche Arten von Anzeigen unterschiedliche Codes verwendet werden könnten» In einer bevorzugten Ausführungsform wird ein Überlauf durch Blinken der " gesamten Anzeige anstelle des dargestellten Symbols angezeigt. ■

Der Befehlssatz

Die im Festwertspeicher30 gespeicherten und in das Befehlsregister 31 gelesenen" Befehlswörter weisen das in Fig.5 dargestellte Format auf. Die elf Bits des Worts sind mit IO bis 110 bezeichnet. Für Sprungbefehle werden neun Bits für die Sprungadresse verwendet. Für Register- und Kennzeichenoperationen enthält das Wort drei Felder, nämlich ein Maskenfeld M_Q bis M-, mit den Bits IO bis 113, ein

OPCODE-FeId O₀ bis O₀ mit den Bits I4 bis 18 und ein a e

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Klassenfeld C_Q -und C, mit den Bits IO und 110. Die Bits des Maskenfeldes sind ausgehend vom Befehlsregister 31 über den Leiter 34 an ein Register in der "Ziffernmaskenlogik 35 von Fig.2 angelegt. Das OPCODE-FeId ist über einen Leiter 32 an das Register 33 angelegt, von dem sowohl die Kenn-,zeichenlogik 28 als auch das Rechensteuerwerk 25 angesteuert werden. Dies ist ein richtiges Merkmal der Anordnung, da-es den Aufbau und die Programmierung wesentlich vereinfacht. Das Klassenfeld ist mit der Eingabe- und Bedingungslogik verbunden, da es mit normalen und mit bedingten Sprungbefehlen befaßt ist. Die Eingabe- und Bedingungslogik 40 enthält ein Bedingungs-Flip-Flop 47, das auf verschiedene Betriebssituationen im Rechner, beispielsweise auf einen Kennzeichenzustand oder auf eine Tastatureingabe, anspricht; ein Sprung wird ausgeführt, wenn das Bedingungs-Flip-Flop gesetzt ist, doch wird ein Sprung nicht ausgeführt, wenn es rückgesetzt ist. Wenn das Klassenfeld den Inhalt "00" hat, wenn also' die Bits 19 und 110 die Werte 0 haben, dann steht das Befehlswort für einen Sprung, wenn das Bedingungs-Flip-Flop nicht gesetzt worden ist, also rückgesetzt ist. Wenn das Klassenfeld den Inhalt "01" hat, wird ein Sprung ausgeführt, wenn das Bedingungs-Flip-Flop gesetzt ist. Für Sprungbefehle enthalten die Bits IO bis 18 die Adresse des nächsten Befehlsworts, so daß diese Bits aus dem Befehlsregister 31 in die Adressierungsregister 36 und 37 geladen v/erden. Wenn das Klassenfeld den Inhalt "11" hat, steht der Befehl für eine Registeroperation, und die OBCODE- und Maskenfelder werden verwendet, wie oben erwähnt wurde. Wenn das Klassenfeld den Inhalt "10" hat, wird angezeigt, daß ein Kennzeicheiibefehl oder ein "Sprung bei gedrückter Taste" ausgeführt wird; die ersten zwei Bits des OPCODB-Feldes bestimmen dabei die Art der auszuführenden Operation. "1000" bewirkt einen Sprung zu der von den Bits IO bis 18 angegebenen Adresse, wenn eine Taste auf den KO-Leiter niedergedrückt worden ist.

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"1001" bewirkt einen Sprung zu der von den Bits j.0 bis 18 angegebenen Adresse, wenn eine Taste auf den KP-Leiter niedergedrückt ist."101" führt zu einer Kennzeichen-Operation, was bedeutet, daß das OPCODE-FeId einen Kennzeichenbefehl angibt, der in der Kennzeichenlogik 28 decodiert wird. Dabei ist zu beachten, daß die Kennzeichenlögik 28 auch als Programmlogikeinheit bezeichnet ist. Auf diese Befehle wird später noch genauer eingegangen.

Genaue Beschreibung der Gesamtschaltung

Die verschiedenen Teile der Rechneranordnung von Fig.2 werden nun unter Bezugnahme auf die Figuren 6A bis 6u, die zusammen ein vollständiges Logikdiägramm des Rechner-Chips darstellen, beschrieben.

Der sequentiell adressierte Speicher und die Wählgatter

Die Hauptregister A, B und C des Rechners sind in dem Speicher 20 mit Direktzugriff enthalten, der in ähnlicher Weise betrieben wird, wie eine Gruppe von Schieberegistern, wie in der Patentanmeldung P 22 34 758.6 beschrieben ist.-Der Speicher 20 enthält ein Register A, das aus vier getrennten Zeilen A1, A2, A4 und A8 im BCD-Format besteht. In gleicher Weise bestehen die Register B und C jeweils aus vier Zeilen B1, B2 usw.; diese sind aus Platzersparniggründen beim Verbinden der Register und des Rechenwerks über die Wählgatter auf dem Chip ineinander verschachtelt. Jede Zeile enthält 11 Zellen 100, nämlich eine Zelle pro Ziffer oder Zeichen,-wobei jede Zelle eine herkömmliche, mit drei Transistoren versehene MOS-Direktzugriff-Speicher-

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zelle ist. Alle Speicherzellen 100 im Speicher 20 sind völlig gleich aufgebaut, und es sind insgesamt 11x4x4, also 132 Zellen in den Registern A, B und C vorhanden. Der Speicher 20 enthält auch zwei Kennzeichenregister 26 und 27 sov/ie ein D-Abtastregister 45, von denen jedes Zeilen mit 11 Bits aufweist, so daß 33 v/eitere Zellen für eine Gesamtzahl von 165 Zellen im Speicher vorhanden sind. Die vertikalen Linien im Speicher 20 sind Adressierungsleiter 101, von denen insgesamt 12 vorhanden sind; diese Bxtadressierungsleiter werden von einem Adressenzähler (Commutator) angesteuert, der von einem elfstufigen Ringzähler gebildet ist, in dem ein Null-Signal synchron mit den Zustandszeitsignalen umläuft. Tatsächlich erzeugt der Adressenzähler 21 die Zustandszeitsignale SO bis S10 für die Verwendung in der gesamten Rechneranordnung« Gleichzeitig wird jeweils nur einer der Adressierungsleiter 101 angesteuert ( mit Ausnahme, von SO, wie noch erläutert v/ird), und der erregte Leiter verschiebt sich in der Reihenfolge SO, S1, S2, ... S10, SO, usw. von rechts nach links, wobei jeweils zu einem Zeitpunkt eines der in Fig.3B dargestellten Signale erzeugt wird. Im Adressenzähler 21 wird ein Umlaufsignal über einen Leiter 102 zur Anfangsstufe zurückgekoppelt, wenn ein den Adressenzähler durchlaufendes Null-Signal die Stufe S10 erreicht. Diese Anzeige am Leiter 102 v/ird auch in der Einschaltlöschschaltung verwendet, wie noch erläutert v/ird.

Der Aufbau und die Arbeitsweise des sequentiell adressierten Speichers lassen sich aus den Beschreibungen der oben erwähnten Patentanmeldungen erkennen.

Die Kennzeichenregister 26.und 27, das D-Abtastregister 45, die Zustandszeitsteuermatrix und die Ziffernmatrixlogik sind ebenfalls Bestandteile des Speichers 20, wie noch erläutert wird.

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Das Rechenwerk

Das Rechenwerk 22 (ALU) besteht im Prinzip aus einem bitparallel, ziffernseriell arbeitenden Binäraaddierer 150, einem BCD-Korrektor 151 sowie Linksverschiebungseinrichtungen 138. Jede Parallelstufe des Addierers enthält eine Ubertrag/Borgenschaltung 152. Der Addierer führt eine Subtraktion mit Hilfe einer Zweierkomplementaddition aus.

Der Addierer und der BCD-Korrektor sind -auch in den oben erwähnten Patentanmeldungen beschrieben.

Eine Linksverschiebung wird in den zusammengesetzten Verknüpfungsschaltungen 140 dadurch erreicht, daß die Ausgangssignale des BCD~Korrektors an den Leiter 179, 185, 186 und 187 vom Addierer die mit Hilfe derTaktsignale 03, 04 und 01, 02 getakteten Gatter als .Antwort auf die Betätigung des SL-Befehls am Leiter 199 aus dem Rechensteuerwerk 25 durchlaufen. Dies verzögert die Addiererausgangsbits von einem Zustandszeitsignal, was eine Verzögerung von zweieinhalb Zustandszeiter. für eine Linksverschiebung ausmacht.

Die Zeitsteuerung im Rechenwerk läßt sich erkennen, wenn ein Bit auf seinem Weg von einem Speicherplatz im Speicher 20 zum Rechenwerk und wieder zurück verfolgt wird. Ein an der Gate-Elektrode des Transistors 104 in der Zeile Al des Speichers 20 gespeichertes Bit'wird über den Transistor · 103 bei SO01 gelesen, wenn die SO-Adresslerungsleitung negativ wird. Das Bit erscheint am Leiter 105 negiert. Es gelangt zur Verknüpfungsschaltung 122, in der es eine Taktzeit verzögert wird; das bedeutet, daß es die Verknüpfungsschaltung 122 bei SO02 verläßt, da diese Verknüpfungsschaltung mit den Taktsignalen 0102

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getaktet wird. Das Bit gelangt dann zu den X^-Eingängen der zusammengeeetzten Verknüpfungsschaltungen 16O und in der Stufe 153 für das Bit 1; diese Verknüpfungsschaltungen sind nicht getaktet, so daß das Bit für die Zeitdauer SO02 bis SO04 im Addierer erhalten bleibt,wenn es aus dem Ausgangsleiter 170 getaktet wird. Die Übertragschaltungen 152 v/erden mit dem Taktsignal 03 getaktet, da das Ausgangssignal während des Taktsignals 04 gültig vorliegen muß, d.h. der Übertragschaltung gestatten muß, sich bedingt zu entladen. Eine gewisse Verzögerung erfolgt in den zusammengesetzten Verknüpfungsschaltungen 160, 162 und 168 des Addierers. Dar Ausgangsleiter 170 des Add:ferers führt- über einen Negator, der mit den Taktsignalen 0401 getaktet wird,so daß das Bit zur Zeit S101 am Eingang der Verknüpfungsschaltung 14O ankommt. Ohne Linksverschiebungsbefehl tritt in der Verknüpfungsschaltung 140 keine Verzögerung auf, so daß das Bit auf dem T1-Leiter zum Wählgatter 132 der Zeile A1 zurückkehrt, wobei dieses Wählgatter 132 mit den Taktsignalen 0203 getaktet wird, so daß das Bit den Eingangsleiter 106 der Zeile A1 zur Zeit S103 erreicht, die um eineinhalb Zustandszeiten nach dem Zeitpunkt liegt, nachdem es die Zeile A1 verlassen hat. Nun ist die S1-Adressierungsleitung 101 negativ, so daß derTransistor 107 durchschaltet und das Bit wieder in die Gate-Kapazität des gleichen Transistors 104 zurücküberträgt, den es zur Zeit SO01 verlassen hat. Das Auslesen von Daten aus dem Speicher 20 erfolgt stets zur Zeit des Taktsignals 01, während das Schreiben in den Speicher 20 zur Zeit des Taktsignals 03 erfolgt. Bei der Durchführung einer Rechtsverschiebung würde das Bit im Speicherplatz S5 in der Zeile A1 bei S501 verlassen, und zur Zeit S501 zum Eingang 133 des Gatters 132 gelangen; es würde dann verzögert, da das Gatter 132 mit den Taktsignalen 0203 getaktet wird, und schließlich zur Zeit S503 am Eingangsleiter 106 erscheinen, was nur eine Verzögerung um eine halbe Zustandszeit bedeutet. Der S5-Adressierungs-

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leiter ist immer noch betätigt, so daß das Bit nicht in den Speicherplatz S5 geschrieben werden kann.Somit wird es nach rechts verschoben, so daß es in den Speicherplatz S7 gelangt. Bei einer Linksverschiebung würde das Bit zur Zeit S501 abgegeben, dann um zweieinhalb Zustandezeiten verzögert und schließlich wieder zum Schreiben in den Speicherplatz S6 zur Zeit S703 zurückkommen_e

Bei einer Rechtsverschiebung geht die niedrigstwertige Stelle verloren; sie wird nicht durch ringförmiges Verschieben erhalten. Die Stelle SO wird für den Dezimalpunkt (DPT) oder für den Exponenten (EXP) verwendet, so daß sie. bei einer Rechtsverschiebung nie in die Stelle S10 geschoben würde. Die Verknüpfungsschaltung 136 bewirkt daher das Einschieben einer Null in die Stelle SO bei einer Rechtsverschiebung oder am Ende der Ziffernmaske, falls das Bit SO nicht in die Speicherzelle S10 geschrieben wird.

Die Ziffernmaskenlogik

Die Zifferamaskenlogik 35 ist ein Teil des Speichers 20 oder sie ist mit ihm verbunden; sie macht von den gleichen Leitern 101 für die Speicherplätze SO bis S10 Gebrauch. Die Schaltung erzeugt 16 mögliche Masken MO' bis M15, wie in Hg.9 zu erkennen ist, denen jeweils eine von 16 möglichen Konstanten zugeordnet ist, die aus den Leitern K1, K2, K4 und KB erzeugt werden; alle Maskenkonstanten sind über die Gate-Elektrodenmaskierung im Verlauf des Herstellungsverfahrens programmierbar. Die 16 Masken und Konstanten werden von vier Bits des Befehlsworts im Befehlsregister 31 gebildet. Diese vier Bits 10, 11, 12 und 13 warden aus dem Befehlsregister in ein Register mit einer Kapazität von vier Bits gelesen^ das mit den^Bitadressierungsleitern 101 des Speichers 20 ineinandergefügt ist. Das Schieberegister besteht aus einer Folge von acht herkömmlichen Negatoren 201, wobei die Verbindung

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zwischen den Stufen zur Zeit der Taktsignale 01, 02 erfolgt, damit vier Bits in vier Zustandszeiten entsprecheirtder seriellen Zuführung auf den Eingangsleitern 202 aus dem Befehlsregister 31 eingelesen werden. Das Schieberegister erzeugt die Bits IO bis 13 an den parallelen Ausgangsleofcern 203 in direkter und in negierter Form; die Ausgangsleiter sind mit TO, 10, Ϊ1 , 11, Ϊ2 usw. bezeichnet. Die Ausgänge 203 werden zum Codiererabschnitt 204 des programmierbaren Logikfeldes (PLA) mit Hilfe von Bauelementen 205 durch ein im Gatter 206 erzeugtes 51003-Signal durchgeschaltet. Der Codiererabschnitt 204 enthält 16 horizontale Leiter 207, die von P-Diffusionen gebildet sind, während die vertikalen Leiter 203 von metallisierten Streifen gebildet sind, ebenso wie die Bitadressierungsleiter 101 des Speichers 20, mit denen die.Leiter 203 verschachtelt sind. Jeder Leiter

207 ist am linken Ende mit einer getrennten Last verbunden, während er am rechten Ende zur Zeit des Taktsignals 03 zu einem Decodierfeld 208 durchgeschaltet wird. Eine aus vier Bit bestehende Codogruppe mit IO bis 13 wählt einen der 16 Leiter 207 aus, was durch das Muster der Gate-Elektroden 209 oder der "verdünnten Oxidstellen¹¹ festgelegt wird, die arbeitsfähige MOS-Transistoren zwischen den von P-Diffusionen gebildeten Leitern 207 und der Versorgungsspannung Vg₅ bilden. Wenn beispielsweise das Maskenfeld des Befehlsworts den "Wert 13 ausgedrückt durch. 1101 hat, dann wird der auf 1101 codierte Leiter 210 und kein anderer Leiter betätigt. Dieser Leiter wird nur dann betätigt, wenn bestimmte Zustandszeitsignale vorliegen, jedoch so, wi.e durch die Gate-Elektroden 211 an den Leitern 101 festgelegt ist. Beispielsweise kann die Maske 13 (M13) für den Exponenten bei SO und S1 vorgesehen sein, so daß an den SO-und S1-Adressierungsleitungen 101 Gate-Elektroden vorhanden sind;dadurch entsteht am Leiter 212 im Decodierer

208 nur während der SO-und S1-Zeiten ein Ausgangssignal,

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wenn die Bitgruppe IO bis 13 den Wert 1101 hat. Ein Leiter 213 erzeugt für jedes Ziffernmaskensignal an den Leitern 207 ein Ausgangssignal, da an allen Stellen Gate-Elektroden vorhanden sind. Dieses Ausgangssignal wird zur Zeit des Taktsignals 01 zur Bildung eines Ziffernmaskensignals am Leiter 214 durchgeschaltet, der zur Verknüpfungsschaltung 215 der Ziffermnaskenlogik and zu anderen Stellen führt. Ebenso v/ird ein Konstanteneingangssignal (K-Eingangssignal) zu den Leitern 129 der Y/ählgatter 23 erzeugt. In diesem Beispiel wird die Konstante "1" (K1) mit Hilfe der Gate-Elektrode 216 über dem Leiter 217 erzeugt; der Leiter wird von einem Metallisierungsstre ifen gebildet, während der Leiter 217 von einer P-D ffusion gebildet ist. Das _: Ausgangssignal an dem mit Hilfe des Taktsignals 01 getakteten Leiter 217 wird an eine NAND-Schaltung 218 aus einer Gruppe solcher Schaltungen und von da aus an einen KI-Leiter 129 angelegt/Ein weiterer Eingang 219 zu den NAND-Schaltungen 218 legt ein Ziffernmaskensignal an_e Gewöhnlich sollte die Konstante nur während der ersten Stelle der Maske hinzuaddiert werden, so daß. diese ■Verknüpfungsanordnung die Eingabe der Konstante zu unerwünschten Zeitpunkten verhindert.

Ein nichtgeschaltetes Ziffernmaskensignal wird am Leiter 220 geliefert, der an den Leiter 213 angeschlossen ist. Dieses Signal gelangt zur Kennzeichenlogik 28_O ■

Die Zifferninaskenlogik kann 16 verschiedene Masken mit jeweils einer ausgewählten Konstante K1, K2, Kh, K8 oder ohne Konstante in beliebigen Kombinationen erzeugen. Die Masken und die Kon&anten sind mit Hilfe von Gate-Elektroden im Codierer 204 und im Decodierer 208 programmierbar. In Fig.7 ist eine Möglichkeit dargestellt, wie die Ziffernmaskenlogik 35 programmiert sein kann.

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Die Zustandszeit-Matrix

Die Zustandszeit-Matrix 222 ist ebenfalls ein Bestandteil des Speichers 20. Diese Vorrichtung erzeugt ebenso wie der Maskengenerator zeitgesteuerte Signale, doch treten diese während jedes Befehlszyklus und nicht nur bei einem Befehl von der Bitgruppe IO bis 13 des Befehlsworts auf. An einem Leiter 223 wird ein S10-Signal erzeugt, das an verschiedenen Punkten der Anordnung, beispielsweise an einem invertierten Eingang 224 der Verknüpfungsschaltung 215 der Ziffernmaskenlogik zur Erzeugung eines Masken-Masken-Schutzes und als Eingangssignal zur Kennzeichenlogik 28 verwendet wird. An einem Leiter 125 wird ein S9-Signal erzeugt, das invertiert und bei 226 zur Bildung eines Eingangssignals am Leiter 227 zum Ziffernabtastgenerator 44 durchgeschaltet wird.Ein am Leiter 229 erzeugtes STÖ —Signal wird in der Eingabe- und Bedingungslogik 40 verwendet. Ein Signal für die Stellen SlObis S7 am Leiter 230 wird in der Anzeigeausgabeschaltung verwendet. Ein S~Austastsignal (SBL.) am Leiter 231 hat den Signalwert Null bei S10 bis SO und den Signalwert 1 bei S1 bis S9; dies wird bei der Abtastung und Wiedergabe in der Anzeige angewendet , wie noch erläutert wird. Ein wichtiger Punkt besteht darin, daß alle diese Signale bei der Herstellung derHalbleiterchips durch spezielle Gate-Elektroden-Maskierungen programmierbar sind, so daß die Zeitsteuerung entsprechend den Systemanforderungen gewählt werden kann. Der Aufbau der Zustandszeit-Matrix ist in der USA-Patentanmeldung Serial Number 255 856 vom 22.Mai 1972 beschrieben. Diese Vorrichtung wird als Push-Pull-Matrix bezeichnet. Die Ausgangsleiter 223, usw. sind P-Diffusionszonen, die. über programmierbare Gate-Elektroden an jedem Überschneidungspunkt mit einem metallisierten Leiter 101 an die Spannung V»„ oder.an die Spannung V_ßG angeschlossen werden können. EinKreis stellt

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BAD ORIGiMAL

dabei eine Gate-Elektrode oder einen verdünnten Oxidbereich unter dem metallisierten Leiter 101 zwischen den von P-Diffusionzonen gebildeten Ausgangsleitern 223 usw. und einem benachbarten, von einer P-Diffusionszone gebildeten Leiter dar, der an die Spannung V₅₃ angeschlossen ist. Ein Quadrat stellt eine Gate-Elektrode zu einem von einer P-Diffusionszone gebildeten Leiter dar, der an die Spannung Y„„ angeschlossen ist. Somit wird der Ausgangsleiter für die Dauer jeder Zuiandszeit abhängig von der Position der Gate-Elektrode auf den Wert der Spannung V₅₃ oder der Spannung Vq^ ("1" oder "0") gebracht.

Es sei beachtet, daß Signale wie das Signal S10 direkt von den Ausgangsieitern 101, beispielsweise vom Leiter erhalten werden könnea,doch sind diese Verbindungen nicht über Gate-Maskierungen programmierbar, und sie liefern keine Signale mit hohen Vierten. ■

Der Adressenzähler des sequentiell adressierten Speichers

Der Adressenzähler 21 besteht aus elf gleichen Stufen 235, von denen jede .zwei Negatorstufen 236 enthält; die Taktsteuerung zwischen den Stufen erfolgt mit Hilfe der Taktsignale 02 und 04. Das Ausgangssignal des zweiten Negators ist an ein Bauelement 237 und über einen getakteten Negator 238 auch an ein Bauelement 239 gelegt . Die Bauelemente 237 und 239 legen an den Adressierungsleiter abwechselnd das Signal θ oder V₀₀ an. Das Signal θ wird in einer Schaltung 240 so erzeugt, daß es mit Ausnahme während des Taktsignals 04 einen nahe bei der Spannung V_QG liegenden Wert hat; diese Schaltung verhindert ,einen Energieverbrauch während des Taktsignals 04, wenn das Signal θ auf Masse liegt.

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Die Gate-Anschlüsse am Leiter 102 bewirken im Adressenzähler den Durchlauf des Signalwerts 0 von rechts nach links, bis er nach demIrreichen des Leiters S10 wieder von vorne beginnt. Die an den Leitern 101 oder an den Leitern SO bis S10 erzeugten Zustandszeitsignale liegen nur während der Taktsignale 01, 02 und 03 eines Zustandszeitzyklus vor.

Erzeugung des Ziffernabtastsignals

Das Ziffernabtastsignal wird im Ziffernabtastregister zusammen mit dem D-Abtast*?egister 45 erzeugt,das ein Teil des sequentiell adressierten Speichers ist. Das Register 45 enthält ebenso wie die Kennzeichenregister elf Bits, und es wird von Signalen 30 bis S10 ebenso wie der Rest des sequentiell adressierten Speichers sequentiell adressiert. Dieses Register läßt ein einzelnes Bit in einer Rechts verschiebung bei jedem D-Zeitsignal umlaufen, damit' die in Fig.3C dargestellte Anzeigeabtastfolge oder Datenausgabefolge erzeugt wird. Eine Rechtsverschiebung wird dadurch erreicht, daß der Ausgangsleiter 241 aus den Speicherzellen dieser Reihe über eine mit Hilfe der Taktsignale 02, 03 getaktete "Verknüpfungsschaltung so angeschlossen wird, daß ein aus einer Zelle am Leiter 241 gelesenes Bit über den Leiter während der gleichen Zustandszeit, in der es gelesen wurde, wieder in die benachbarte Zelle zurückgeschrieben wird, so daß es nach rechts verschoben ist. Nur ein Bit in dem Register enthält den Wert "0"; dies ist ein Teil der Arbeitsweise der Einschalt-Löschschaltung, die an den Leitern 244 und 245 Eingangssignale erzeugt. Einmal während jeder D-Zeit erscheint am Leiter 241 bei einer S-Zeit in Abhängigkeit vom Zustand des Registers 45 ein Bit. Dieses Zustandszeitsignal an Leiter 241 gelangt über

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BAD OR(GiNAL

zv/ei Negatoren zu einem Leiter 246, der an drei Stellen angeschlossen ist.Zunächst wird er zum Durchschalten von Ziffern in dem Segmentdecoder mit Hilfe von Vorrichtungen 247 verwendet. Das bedeutet, daß bei der sequentiellen Adressierung des Speichers 20 alle Stellen des Register A zu den Eingangsleitern 120 des oegmentdecodierers 42 gebracht werden, wobei jedoch nur eine Stelle über die Vorrichtungen 247 für die Eingabe in den Decodierer durchgeschaltet wird. Die bestimmte Stelle hängt von dem S-Zeitsignal ab, bei dem ein Ausgangssignal am Register 45 am Ausgangsleiter 241 und somit am Leiter 246 erscheint. Ferner wird das Signal am Leiter 246 zum Starten des Ziffernabtastregisters 44 verwendet. ¥enn . am Leiter 246 bei S9 in Koinzidenz mit den Signalen S903 am Leiter 248 ein Ausgangssignal erscheint, dann wird ein Bit in die erste Stufe eines neunstufigen Registers eingegeben, das aus Stufen 251 besteht. Das Bit erzeugt am Ausgang D1 bis zur Zeit des Auftretens der Signale SO01 kein Ausgangssignal, wenn der andere Schaltleiter 252 der Schieberegisterstufen 251 betätigt ist. Alle anderen Ausgänge der Stufen 251 sind betätigt. Alle weiteren Ausgänge des Registers 45 mit Ausnahme des Ausgangs S9 haben keine Auswirkung auf das Ziffernabtastregister 44. Die dritte Funktion des Ausgangssignals am Leiter 246 besteht darin, ein D10-Signal für die Verwendung im Segmentdecodierer am Leiter 253 im Ausgabe-Logikfeld 42 zu erzeugen. Das DIO-Signal wird dadurch erzeugt, daß zuerst eine Koinzidenz zwischen den Ausgangssignalen am Leiter 246 und am Ausgang S10 mit Hilfe der Vorrichtung 254 festgestellt wird und daß dann bei den Signalen (SO —^- S8) 01 und S1O03 an den Bauelementen 255 und 256 ein Durchschalten erfolgt. Am Leiter 257 \tfird aus dem D10~Signal auch ein D1-Signal erzeugt.Diese D1-und D10-Signale sowie ihre Komplemente werden zum Rücksetzen der NuI!unterdrückungs-

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schaltung und für andereFunktionen, beispielsweise zum Gewährleisten der Austastung gewisser Ziffern, verwendet.

Das Ziffernabtaötregister 44 enthält neun Registerstufen 251, wobei die Taktsteuerung zwischen Stufen zur Zeit der Signale S903 am Leiter 248 und der Signale (S1 —*- S8)01 am Leiter 252 erfolgt. Nach Koinzidenz eines Ausgangssignals am Leiter 246 aus dem D-Abtastregister 45 mit dem Signal am Ausgang S9 beginnt das Register bis 9 zu zählen, so daß an den Ausgängen D1-bis D9-Signale erzeugt werden.Zur Erzielung der richtigen Signalwerte zum Ansteuern der großen Kapazität der Tastaturschaltmatrix, der Ausgangsanschlüsse usw. werden Aiisgangspuffer 259 benötigt. In der Ausgangsstufe 2βϋ wird im Register 44 auch ein D10-Signal am Leiter 410 erzeugt. Dieses Signal existiert während einer Zeitsperre (time out) nicht, so daß es sich von dem am Leiter 253 erzeugten D10-Signal unterscheidet. Eingangssignale zu den NAND-Schaltungen in den Stufen 251 für die Ausgänge D3 "bis D9 von einem Leiter 261 bewirken eine Austastung der Ausgänge D3 bis D9 während eines Wartesignals "wait DK" , so daß keinsr'der Tastenschalter mit Ausnahme der an D1 und D2 die Erzeugung von Eingangssignalen auf den K-Leitern bewirken. Das Wartesignal "Wait DK" wird am Leiter 262 erzeugt, der vom Decodierer 263 für die vier Spezialbefehle in der Kennzeichenlogik 28 ausgeht. Das Wartesignal "wait"DK" und das Signal SBL am Leiter 231 werden als Eingangssignale für eine Verknüpfungsschaltung 264 verwendet.

Der Puffer 265 für das Wartesignal "wait DK" erzeugt während der Zeitsperre oder während des Wartesignals •'wait DK" in Abhängigkeit von einem Signal am Leiter 262 ein DK-Signal.Das DK-Signal ist ein Gleichspannungssignal und nicht ein zeitabhängiges Signal. "Somit wird während der Zeitsperre ein einziger Tastenschalter zum

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Rückstellen der Anzeige verwendet. Da. sich hier die Ansteuerung aller Anzeigeausgangsschaltungen erübrigt, wird auf diese Weise Energie gespart. Dieses an einem Anschlußstiffc abgegebene Ausgangssignal kann Βμοϊι im Testbetrieb verwendet werden. Wenn am Leiter 266 das Testsignal TEST anliegt, dann kann das im Befehlsregister enthaltene Wort über einen Leiter 336 gelesen \erden. '

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Der Segmentdecodierer

Die Ausgabe zur Anzeige erfolgt über einen Segmentdecodierer 42, der aus einem programmierbaren Logikfeld besteht, das einen Codierabschnitt 268 und einen Decodierabschnitt 269 enthält. Ein derartiges programmierbares Logikfeld ist in der US-PS 3 702 985 beschrieben. Der Codierabschnitt 268 des Logikfeldes empfängt als Eingangssignale die Ausgangssignale des Registers A an Leitern 120 sowie Ausgangssignale der Register B1, B2 an Leitern 121, die zur Zeit der Signale S'1003 durchgeschaltet werden, wobei spezielle Ziffern in abnehmender Reihenfolge ausgewählt' werden, v/ie oben angegeben wurde. Somit erscheinen die Eingangsdaten und ihre Komplemente an Eingängen 270 des Codierabschnitts 268. Psrner erscheinen an.Leitern 253 und 257 D10-und D1-Eingangssignale zusammen mit ihren Komplementen. Weitere Eingangssignale sind das Wartesignal "wait DK" am Leiter 271 vom Leiter 262 und ein Teil des Nullunterdrückungssperrsignals am Leiter 272 sowie die Komplemente dieser Signale. Eine direkte Anzeige für einen niedrigen Spannungswert, beispielsweise ein L in der Anzeige, wird über einen Leiter 273 geliefert. Der Segmentdecodierer ist über Gate-Elektroden so programmiert, daß abhängig von einem gewünschten Ausgangssegmentcode, wie er beispielsweise in Fig.4B dargestellt ist, ausgewählte Leiter 274 betätigt werden. Zur Einsparung von Energie werden diese Leiter 274 nur zur Zeit der Signale S1O03 durch getaktete Lasten 275 erregt, und die Leiter 274 sind nur beim dem Vorhandensein der Signals S1O03 an den Decodierabschnitt 269 angeschlossen, was die Schaltelemente 276 einschaltet. Die Signale S1O03 v/erden am Leiter 277 vom-S10-Ausgang 223 aus der Push-Pull-Matrix 222 erzeugt. Die Nullunterdrückung wird mit Hilfe eines Flip-Flops · einschließlich einer Leitung 278 im Decodierabschnitt 269 erzielt, die eine Rückführung zum

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Leiter 272 erzeugt und alles austastet, bis eine einer Null oder einem Dezimalpunkfcentsprechende Codegruppe . erscheint, worauf das 'Flip-Flop in einen Zustand umschaltet, in dem alle danach auftretende Größen in dem bestimmten Abtastzyklus angezeigt werden. Die Nullunterdrückung wird bei jedem Abtastzyklus zurückgestellt: sie ist auch bei der am. weitesten links liegenden Stelle unwirksam, so daß ein Minuszeichen oder ein anderes. Anmerkungszeichen dargestellt wird."-Auch an D1 ist¹ sie unwirksam, so daß eine Null an der letzten Stelle angezeigt wird, wenn das Register A nur Nullen enthält. Der Codierabschnitt 269 ist mit Hilfe von Gate-Elektroden so programmiert, daß er den in Fig.4B dargestellten Code erzeugt. Die Anzeige für eine niedrige Batteriespannung erfolgt über einen Leiter 273 am SH-Segment durch einen Ausgangspuffer 279.

Segmentausgangssignale v/erden von Segmentpuffern 280 geliefert, die Signalwerte liefern^ die hoch genug sind, daß keine Seginenttreiber benötigt werden. Diese Segmentpuffer sind so programmierbar, daß sie Ausgangssignale mit den Signalwerten 1 oder 0 liefern. Eine Austastung der Anzeige wird mit Hilfe derSerienbauelemente 281 ' und der Parallelbauelemente 282 erzielt, die von einem Austastsignal am 'Leiter 293 angesteuert werden. Ein Aiisgangssignal wird nur dann zugelassen, wenn die Serienbauelemente 281 eingeschaltet sind, d.h., wenn am Leiter 283 der Signalwert 0 liegt, und wenn die Parallelbauelemente abgeschaltet sind. Das Austastsignal wird in einer Verknüpfungsschaltung 284 erzeugt, die in Abhängigkeit von dem Signal "wait DK" am Leiter 271 oder vom Signal D1 ■ am Leiter 257 und von einem Signal "Anzeige eingeschaltet" am Leiter 285 sowie vom Signal SBL am Leiter 231 arbeitet.

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Das Signal "Anzeige eingeschaltet" am Leiter 285 wird in der Eingabe- und Bedingungslogik 40 von einem Flip-Flop 286 erzeugt, das auf einen speziellen Befehl SNO und auf einen Verzweigungsbefehl am Leiter KO oder KP (ebenso bei TEST) anspricht.

Einschaltlöschung

Ein Einschaltlösch-Flip-FJop 288 bewirkt die völlige Nullstellung der Adressierungsregister 26, 37 und die Eingabe eines Bits in das D-Abtastregister 45. Das Flip-Flop wird jeweils in den gesetzten Zustand gebracht, wenn die Energie eingeschaltet wird, so daß am Leiter 244 das Löschsignal CLEAR und am Leiter 289 das negierte Löschsignal CLEAR erzeugt werden. Durch die Und-Verknüpfung des Signals D1 am Leiter 257 und des Signals KO am Leiter 290 wird das Einschalt-lösch-Flip-Flop zurückgestellt. Das bedeutet, daß an der Tastaturmatrix bei DIKOöie Löschtaste "C" erscheint. Beim Auftreten des Signals CLEAR am Leiter 289, des. Signals STO am Leiter 232, eines Rückkopplungssignals zum Adressenzähler 21 am Leiter 102 und eines Signa3.s S9 am Leiter 291 wird das Einschaltlösch-Flip-Flop 288 zurückgestellt. Zum Zurückstellen muß der Zustandszähler somit mehr als eine vollständige Ablauffolge durchlaufen. Daraus ergibt sich die Zeit für das Einfügen aller Nullen in die Adressierungsregister 36, 37 über das Signal CLEAR am Leiter 289, das die Verknüpfungsschaltung 292 in der Eins-Additions-Schleife des Adressierungsregisters zum Eingeben der Nullen veranlaßt. Nachdem das Adressierungsregister in die Nullstellung zurückgekehrt ist, ist das Programm so gestaltet, daß es mehrere Befehle durchläuft, die die Inhalte des Registers A, des Registers B, der Kennzeichenregister usw. auf Null stellt.

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Der Festwertspeicher ,

Der Festwertspeicher 30 enthält 3520 gleiche Speicherelemente 300, die jeweils von dem Vorhandensein oder dem Fehlen eines Gate-Anschlusses und eines dünnen Oxid an einer Stelle gebildet sind, an denen sich ein X-Leiter mit einem Y-Leiter 302 überkreuzt. Die X-Leiter 301 sind metallisierte Streifen, und die Y-Leiter sind P-Diffusionszonen. In herkömmlichen Festwertspeichern ist für jeweils 2Y-Leiter oder Ausgangsleiter ein Masseleiter vorgesehen; bei dem gemäß der Erfindung verwendeten Festwertspeicher ist jedoch für fünf (oder bei Aufteilung für zehn)Y-Leiter 302 ein Masseleiter 303 (Vgg-Leiter) vorhanden. Auf diese Weise kann derFestwertspeicher wesentlich kleinflächiger sein, da etwa 40% der von P-Diffusionszonen gebildeten Leiter nicht benötigt werden. Mit Hilfe des Y-Adressendecodierers 39 kann einer der Y-Leiter in einer Gruppe ausgewählt werden, und er bewirkt auch die Verbindung des ausgewählten Y-.Leiters mit einem Ausgangsleiter 304 sowie das Verbinden eines angrenzenden, von einer P-Diffusionszone gebildeten Leiters 302 mit dem V_gs-Leiter 303. Diese Funktionen werden in dem Y-Adressendecodierer 39 mit Hilfe mehrerer MOS-Transistoren 305 erzielt, die in einer entsprechenden Weise angeordnet sind, wobei die Gate-Elektroden dieser Transistoren so angeschlossen sind, daß sie auf Leitern 306 Ausgangssignale vom Y-Adressierungsregister 37 empfangen. Die drei Y-Adressierungsbits A6, A7, A8 werden zum Auswählen eines von fünf Y-Leitern 302 in jedem der elf Abschnitte des Festwertspeichers verwendet; zu diesem Zweck erscheinen die Adressierungsbits zusammenmit ihren Komplementen AF, AT und A8 an sechs Ausgangsleitern 307 des Y-Adressierüngsregisters 37. Die Adressierungssignale an den Leitern 307 werden über Negatoren 308,die zur Zeit der Signale S304

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bis S403 mit Hilfe eines am Leiter 309 erscheinenden Signale getaktet v/erden, zu den Leitern 306 durchgeschaltet. Die Leiter 307 werden mit Ausnahme zur Zeit der Signale S304 bis S403 mit Hilfe von Bauelementen 310 ständig auf die Spannung V^₀ ( oder den Signalwert "0") gebracht. Der X-Adressendecodierer 38 wählt unter Verwendung von sechs X-Adressierungsbits und ihrer Komplemente an 12 X-Adressierungsleitern 312 einen aus 64 X-Leitern 301 aus. Die Adressierungssignale v/erden dabei über Bauelemente 313 zur-Zeit der Signale S401 zu den Leitern 312 des X-Adressendecodierers 38 durchgeschaltet. Die Leiter 312 bestehen aus Metallisierungsstreifen,die über 64 von P-Diffusionszonen gebildeten Leitern 314 liegen. Die Leiter 314 sind über Bauelemente 315 auf die Spannung V„„ vorgeladen, wobei diese Bauelemente 315 außer zur Zeit der Signale S503 bis S403 unter Verwendung des vom Leiter 316 stammenden, bis zum Leiter 317 zweimal negierten Signals ständig eingeschaltet sind. Das zeitabhängige Signal am Leiter 317 bewirkt auch, daß die Leiter 312 über Bauelemente 318 außer zur Zeit der Signale S304 bis S403 ständig an die Spannung V₀₀ angelegt werden. Dieses zeitabhängige Signal am Leiter 317 hat auch zur Folge, daß alle Y-Leiter 302" außer zur Zeit der Signale S304 bis S403 über Bauelemente 319 ständig auf die Spannung V_0n aufgeladen werden.. Während der Zeit derSignale S304 bis S403 sind die Potentiale an den Y-Leitern 302 nicht festgelegt, d.h., daß die Bauelemente 319 gesperrt sind, und daß die ausgewählten Y-Leiter bedingt entladen v/erden. Die X-Leiter 301 v/erden nicht alle vorgeladen, so daß Energie gespart wird. Es befindet sich nur ein X-Leiter auf dem Signalwert Null oder auf einer negativen Spannung, was davon abhängt, welcher Leiter 314 im X-Adressendecodierer 38 ausgewählt wurde; diese Auswahl'erfolgt nur während der Signals S40203, v/enn an einen Leiter 320 die Spannung

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anliegt. Die X-Leiter 301 werden über Bauelemente 321 mit dem Leiter 320 verbunden. Die von P-DIffusionszonen gebildeten Leiter 314 sind an Metallisierungen an den Gate-Anschlüssen der Bauelemente 321 angeschlossen, und die von P-Diffusionszonen gebildeten Drain-Anschlüsse der Bauelemente 321 werden die Metallisierungen, die die Leiter 301 bilden. Bei einer gegebenen X-Adresse liegt nur an einem der Bauelemente 321 die Spannung Yqq, während die restlichen Bauelemente über das Gate-Muster im Decodierer zur Spannung Vggkurzgeschlossen sind. Der Leiter 320 wird zwischen den Spannungen Vg_S und V^ mit Hilfe einer Verknüpfungssehaltung 322 hin und hergeschaltet, die am Leiter 316 das Signal S304 bis S403 und am Leiter 323 ein Signal empfängt, das zur Zeit der Taktsignale 0203 den Wert der Spannung V~_s und zur Zeit der Taktsignale 0401 den Wert der Spannung IL_n hat. Es folgt nun die Erklärung des Arbeitszyklus des Festwertspeichers. Während jedes Befehlszyklus (D-Zeit) v/erden unmittelbar vor dem Auftreten der: Signals S404 alle Leiter 314 auf die Spannung V„„ (Signalwert 0) land alle Leiter 312 auf die Spannung Vp_g (Signalwert 1) geladen, während an allen Y-Leitem 302 die Spannung V_DD (Signalwert 0), an allen X-Leitern 301 die Spannung V"_ss. (Signalwert 1) über den Leiter 320 und an allen Leitern die Spannung V₀₃ (Signalwert 1)"anliegt; alle Transistoren 305 des Y-Adressendecodierers sind abgeschaltet. Zur Zeit der Signale S304 geht die Spannung am Leiter 316 auf die Spannung V^„ (Signalwert 1) über, so daß durch die Bauelemente 315 die Leiter 314 von der. Spannung Vnnt durch die Bauelemente 318 die Leiter 312 von der Spannung V₃₃ , die Y-Leiter 302 durch die Bauelemente 319 von der Spannung V_DD und die Leiter durch die Bauelemente 310 von der Spannung V^₀ abgetrennt werden. An den X-Leitern30.1 liegt immer noch die Spannung Y_aCi

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(Signalwert 1),so daß keines der Speicherelemente 300 leitet. Nun v/erden zur Zeit derSignale S401 die X- und Y-Adressen über die Bauelemente 313 und 325 an die Leiter 312 und 307 angelegt. Die X-Adresse an den Leitern 312 verursacht infolge des Anordnungsmusters •der Gate-Anschlüsse 3.26 das Anlegen aller Leiter 314 an die Spannung V„q mit Ausnahme desjenigen Leiters, der aus den 64 X-Leitern ausgewählt ist, und auf die Spannung V_GG geladen bleibt. Somit liegt nur am Gate-Anschluß eines der Bauelemente 321 die Spannung V_GG(Signalwert 0)·.· An den Leitern 306 im Y-Adressendecodierer 39 liegen somit die Signalwerte 1 und 0, damit die MOS-Transistoren 305 in einem solchen Muäter eingeschaltet werden, daß einer der fünf Y-Leiter 302 in jedem der elf Y-Abschnitte des Pestwertspeichers ausgewählt wird. Vier der Y-Leiter 302 entladen sich zu diesem Zeitpunkt auf die Spannung V^ nämlich diejenigen,die auf der Seite der Spannung V_gs des ausgewählten Y-Leiters liegen. Die übrigen Leiter sind immer noch auf die Spannung V^_n aufgeladen. Zu Beginn der Signale S40203 nimmt die Spannung am Leiter 320 den Wert V_GG an, wie die Verknüpfungsschaltung 322 bestimmt, so daß die Spannung am ausgewählten X-Leiter den Wert der Spannung V_GG (Signalwert 0) annimmt, während der Rest auf dem Spannungswert V_ss verbleibt, weil bis auf eines alle Bauelemente 321 abgeschaltet sind. Dadurch erfolgt über die Gate-Anschlüsse ein Einshhalten der Speicherelemente 300 in jedem der elf Abschnitte des Festwertspeichers 30 für diese bestimmte X-Leitung 301. Wie durch das Muster der Gate-Anschlüsse an den Speicherelementen 300 bestimmt wird, werden einige Ausgangsleiter 304 über die Gate-Anschlüsse an den Speicherelementen 300 und über die MOS-Transistoren 305 auf die Spannung V™ (Signalwert 1) .entladen, während andere auf der Spannung (Signalwert 0) bleiben, so daß ein aus elf Bits bestehendes Befehlswort an den Leitern 304 erzeugt wird, das während

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der Zeitperiode der Signale S40203 vorhanden ist. Dieses Wort wird "beim Auftreten des Signals "Befehlsregister laden" am Leiter 329 über Bauelemente 328 in das Befehlsregister eingegeben. Das Signal "Befehlsregister"laden" fcritt zur Zeit der Signale S403 in jedem Befehlszyklus auf, wenn nicht ein besonderer Befehl vorhanden ist, der ein Lesen eines Worts aus dem Festwertspeicher verhindert und ermöglicht, daß das vorhandene Wort im Befehlsregister wieder umläuft. Am Ende des Signals S304 bis S403 kehrt der Festwertspeicher in den Betriebszustand zurück, der unmittelbar vor Beginn des Signals S304 vorlag. Er kehrt also in den Zustand zurück, bei dem an allen Leitern 306 der Signalwert 1 liegt, alle-MOS-Transistoren gesperrt sind, alle Bauelemente 31-5, 318 und 319 eingeschaltet ■ sind, am Leiter 320 die Spannung V~„ liegt, usw. Somit arbeitet der Festwertspeicher und seine Adressierungsschaltung nur -während eines von den Signalen S304 bis S403 gebildeten Fensters, und er arbeitet in einem besonderen Vorladungs-Entladungs-Betrieb, auf Grund dessen sich bei Erhaltung des. Platzes für Masseleiter ein guter Kompromiss !hinsichtlich Arbeitsgeschwindigkeit, Größe und Energiebedarf ergibt.

Das Befehlsregister

Das Befehlsregister 31 enthält acht gleiche Schieberegisterstufen 330, von denen jede zwei Negatoren enthält; der erste dieser Negatoren wird dabei von den Taktsignalen 01, 02 getaktet, und der zweite wird von den Taktsignalen 03,04 getaktet. Entsprechend den elf Bits des Befehlsworts nach der Darstellung vonFig.5 sind die Stufen mit IO bis 110 bezeichnet. Der Inhalt des Befehlsregisters 31 läuft über einen Weg 331 um, wobei di°e Bits in jeder Zustandszeit' um eine' Stufe vorankommen, so daß das gleiche Wort im Befehlsregister bleibt, bis ein neues Wort aus dem Fest-

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wertspeicher 30 am Leiter 304 über die Bauelemente 328 eingegeben wird. Die Leiter 332 bilden Ausgänge des Befehlsregisters , und sie verbinden die Stufen 11 bis 15 zur Übertragung der Adressierungsbits A1 bis A5 zum X-Adressierungsregister 36; v/eitere Ausgänge sind die Leiter 333, die die Stufen 16, 17 und 18 zur Übertragung von Adressierungsbits A6, A7, A8 mit dem Y-Adressierungsregister 37 verbinden. Die Leiter 332 und 333 sind über Bauelemente 334 mit den Adressierungsregistern gekoppelt, die nur dann eingeschaltet v/erden, wenn am Leiter 335 ein Sprungsignal JUMP, auftritt. Dieses Sprungsignal JUMP tritt während des Signals S30102 auf, so daß die Adresse beim Auftreten des Signals S30304 in das Adressierungsregister eingegeben und zur Zeit des Signals S401 zu den X- und Y-Adressendecodierern durchgeschaltet werden kann. Einen weiteren Ausgang des Befehlsregisters bildet die Verbindung von der Stufe IO über den Leiter 336, der einen Eingang zur "wait DK"-Logik bildet, mit deren Hilfe ein Befehl während eines Tests über den DK-Anschlußstift aus dem Befehlsregister gelesen v/erden kann. Ferner ist die Stufe 13 über den Leiter 337 mit einem fünfstufigen Schieberegister 336 für die Kennzeichenlogik 28 und das Rechensteuerwerk 25 verbunden, so daß die Bits aus den Stufen 14 bis 18 seriell zur Decodierung inrcüeser Kennzeichenlogik und im Rechensteuerwerk aus dem Befehlsregister gelesen werden können; dieser Lesevorgang erfordert fünf Zustandszeitsignale S601 bis S1O01 , worauf zur Zeit des Signals S100304 ein Signal am Leiter 339 die Bits aus den Stufen 14 bis 18 zur Decodierung in die Kennzeichenlogik und in das Rechensteuerwerk durchschaltet. Weitere Ausgänge aus dem Befehlsregister bildet eine Gruppe von vier Leitern 340, die die Stufen 17, 18, 19 und 110 mit der Eingabe- und Bedingungslogik 40 verbinden, damit die in Fig.5 angegebenen

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"Klasse"-Funktionen ausgeführt werden können.Die Stufe 19 ist über einen Leiter 341 auch mit dem Eingang 202 des Registers 200 in dervZiffernmaskenlogik 35 verbunden, so daß die Inhalte der Stufen IG, 11, 12 und 13 in dieses ■ Register zur Decodierung gelesen werden können. Der Inhalt der Stufe IO erscheint am Leiter 341 zur Zeit des Signals S701, und dies setzt sich bis 13 zur Zeit des "Signals S1O01 fort, vorauf die Bits über die Bauelemente 205 zur Zeit des Signals S1O0J5 in den Codier abschnittt 204 durchgeschaltet werden. Ein weiterer Ausgang des Befehlsregisters ist ein Leiter 342, der die Stufe 19 mit einem Eingang des Y-Adressierungsregisters 37 verbindet; es sei bemerkt, daß die Adresse des neunten Bits zvr Zeit des Signals S30102 aus dem Befehlsregister 31 in die Adressierungsregister 36» 37 eingegeben und dann vor dem Eingeben in den Adressendecodierer einmal verschoben wird. Somit wird kein Bit direkt in AO eingegeben.

Es folgt nun eine Beschreibung des Arbeitsablaufs des Befehlsregisters. Zur Zeit des Signals S10 jedes Befehlszyklus ist ein Befehlswort seriell in die Register 200 und 338 gelesen worden, und es ist zur Zeit des Signals S1Ö03 in die Decodierabschnitte der Ziffernrnaskenlogik 35, der Kennzeichenlogik 28 und des Rechensteuerwerks 25 zum Decodieren und zu der zur Zeit des Signals SO des nächsten Befehlszyklus beginnenden Ausführung eingegeben worden. Wenn dann zur Zeit des Signals S302 ein Sprung erfolgen soll, wird die Adresse, zu der das Programm springen soll, aus dem Befehlsregister über die Leiter 332, 333 und 342 zu den Adressierungsregistern 36 und 37 übertragen. Die Adresse wird einmal verschoben und beginnend zur Zeit des Signals S401 decodiert, so daß das aus elf Bits

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bestehende Befehlswort, das im Festwertspeicher an der decodierten Adresse aufgefunden wird, über die Leiter 304 beim Auftreten des Signals "Befehlsregister laden" zur Zeit ■ des Signals S403 in das Befehlsregister eingegeben wird. Wenn kein Sprung auszuführen ist, wird der Inhalt des Adressierungsregisters vor dem. Auftreten des Signals S401 um den Wert 1 erhöht, und die neue Adresse wird in der gleichen Weise decodiert, worauf ein neues Befehlswort zur Zeit des Signals S403 in das Befehlsregister eingegeben wird, usw. Der Rest des Zyklus wird zum seriellen Eingeben des Befehlsworts aus den Befehlsregistern in die Register 200 und 338 verwendet, wenn das Wort im Befehlsregister umläuft.

Das Adrossierungsregister

Das Adressierungsregister besteht aus zwei Teilen, nämlich aus dem X-Adressierungsregister 36 und dem-Y-Adressierungsregister 37, die als ein neunstufiges Schieberegister arbeiten, bei dem jede Stufe zwei Negatoren 343 aufweist, die mit einerZwischenstufentaktung mit Hilfe der Taktsignale 03 und 04 betrieben v/erden. Der Ausgang der letzten Stufe des Y-Adressierungsregisters 37 ist direkt mit dem Eingang der ersten Stufe des Y-Adressierungsregisters 36 über einen Leiter 344 verbunden. Ein an der niedrigstv/ertigen Stelle (der Stelle· AO ) eingegebenes Bit gelangt schließlich zur höchstwertigen Stelle des Y-Adressierungsregisters 37. Der Inhalt des Adressierungsregisters wird mit Ausnahme bei der Durchführung eines Sprungs oder einer -Verzweigung um Eins erhöht, und diese Erhöhung wird dadurch erreicht, daß das Ausgangssignal der niedrigstwertigen Stufe (der Stufe AO) des X-Adressierungsregisters 36 über einen Leiter J345 zu einer Verknüpfungsschaltung 346 in der Eingabe- und Bedingungslogik 40 übertragen wird, und daß das Ausgangssignal der Verknüpfungsschaltung 346 über einen

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Leiter 347 an den Eingang des Υ-''dressierungsregisters gelegt wird. Ein wichtiges Merkmal der hier beschriebenen Anordnung besteht darin, daß das Adressierungsregister 36, 37 bis zu seinem Überlauf wiederholt erhöht werden kann, während der gleiche Befehl im Befehlsregister 31 bleibt; dies ermöglicht die Verwendung desAdressierungsregisters als Zähler, damit die Funktion der Zeitsperre der Anzeige erzielt wird.

Die Eingabe- und Bedingungslogik

Die Eingabe -und Bed.ingungslogik 40 empfängt Signale von den Tastatureingangsleitern 18, sowie die vier höchstwertigen Bits des Befehlsworts über Leiter 340; sie steuert Sprungoperationen und Funktionen dieser Art. Die Tastatureingänge 18 enthalten den KN-Leiter 350, an dem alle Ziffern 1 bis 9 erscheinen, den KO-Leiter 351, an dem die beim Betätigen der Nulltaste und beim Betätigen von Funktionstasten erzeugten Signale erscheinen, sowie den KP-Leiter 352, der abhängig von der Programmierung bei einigen Ausführungen nicht verwendet ist. Jedes der auf diesen Leitern übertragenen Signale wird zur Erzeugung der Signale IiIT, KO und KP an den Leitern 353, 354 bzw. 355 negiert. Diese Tastatureingabeinformation wird an verschiedenen Stellen verwendet, wie noch erklärt wird. Die Leiter 340 übertragen die Bits 17, 18, 19 und 110 an eine Gruppe von Negatoren, deren Ausgangssignale mit Hilfe eines Zeitsteuersignals am Leiter 357, das von den Signalen S304 bis S403 am, Leiter 316 erzeugt, dann invertiert und mittels der Taktsignale 02 und 04 zur Erzeugung eines Schaltsignals S4'04 getaktet wird, bei Bauelementen 356 durchgeschaltet wird. Die durchgeschalteten Signale Ϊ7 bis,ΪΤθ erscheinen an Leitern 358, die zu Verknüpfungs-

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schaltungen 359 und 360 führen, die bestimmen , daß die Operationen "Springen auf Eins" und "Springen auf KO" oder "Springen auf KP" auszuführen sind. Ein weiteres Eingangssignal zur Verknüpfungsschaltung 359 für die Operation "Springen auf Eins" kommt von einem Bedingungs-Flip-Flop 361. Das Bedingungs-Flip-Flop ist eine bistabile Schaltung, die von einer Anzahl möglicher Eingangssignale gesetzt wird. Eines dieser Signale ist das Signal C/B am Leiter 362 aus der Verknüpfungsschaltung 363 im Rechenwerk 22; das Bedingungs-Flip-Flop wird über diesen Weg zur Zeit der abfallenden Flanke einer Maske gesetzt, wenn ein Übertrag-Signal(oder ein Borgen-Signal) vorliegt, wie es beispielsweise der Fall ist, wenn ein Überlauf vorliegt, oder wenn geprüft wird, ob die Mantisse den Wert Null hat. Ein v/eiteres Eingangssignal zum Setzen des Bedingungs-Flip-Flops ist ein Signal F am Leiter aus der Kennzeichenlogik 28, wenn ein gewisses Kennzeichen vorliegt. Das dritte Eingangssignal zum Setzen des Bedingungs-Flip-Flops kommt über den Leiter 365 aus der Verknüpfungsschaltung 366, die abhängig von einem SNO-Signal und einer Anzeige über einen Leiter 367, die eine gedrückte Taste anzeigt, arbeitet. Das Bedingungs-Flip-Flop wird über den Leiter 368 rückgesetzt, das das Signal HO ist; das bedeutet, daß das Flip-Flop von einem Sprungbefehl rückgesetzt wird. Die Signale Ύ9 und ΐΤο an den Leitern werden auch als Eingangssignale an eine Steuer? ^haltung angelegt, die über den Leiter 371 eine Betätigung des Rechensteuerwerks i25 und über den Leiter 372 eine Betätigung der Kennzeichenlogik 28 bewirkt; wie im Zusammenhang mit Fig.5 erklärt wurde, erfolgt dann, wenn die Signale HO und 19 die Signalwerte 00 oder 01 haben, die Ausführung einer Sprungoperation, während bei

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den Signalwerten 10 eine Kennzeichenoperation und bei den Signalwerten 11 eine arithmetische Operation erfolgt. Diese Signale an den Leitern 371 und 372 werden mit Hilfe eines · Zeitsteuersignals SO01 am Leiter 373 durchgeschaltet, so daß die Steuerung am Beginn eines Befehlszyklus erfolgt. Das Steuersignal für das Rechensteuerwerk, am Leiter 371 wird zusammen mit dem Maskensignal am Leiter 214 an eine Verknüpfungsschaltung 374 .im Rechenwerk 22 angelegt, damit am Leiter 375 ein Signal zum Abschalten gewisser-Ausgänge..des Rechensteuerwerks 25 erzeugt wird. Insbesondere werden die Ausgangssignale zum Linksverschieben, zum Rechtsverschieben, zum Austauschen von A und B, zum Übertragen von T nach A-,--""-B oder'C unwirksam gemacht, während diese Signale zum Übertragen von A, B oder C nach X oder Y usw. nicht unwirksam gemacht werden müssen, da diese Funktionen die Daten in den' Registern nicht stören. Das Steuersignal -für die Kennzeichenlogik am Leiter 372 wird an eine Verknüpfungsschaltung 376 in der Kennzeichenlogik 28 angelegt, die ein Ausgangssignal am Leiter 377 alle Kennzeichenoperationen mit Ausnahme der Operation "Umlauf der Kennzeichen Ä und B" unwirksam macht;; diese zuletzt genannte Operation wird über den Leiter 378 nur dann unwirksam gemacht, wenn andere Kennzeichenoperationen freigegeben werden. Die Kennzeichenfreigabe-Verknüpfungs·^ schaltung 376 empfängt über den Leiter 220 aus der Maskenlogik 35 auch das Maskensignal.

Es folgt nun die Beschreibung der Sprunglogik.Das JTMP Signal am Leiter 335 wird in einer Verknüpfungsschaltung 38,0 erzeugt, die mit Hilfe eines zeitgesteuerten Signals am Leiter 381 getaktet wird, so daß das JUMP-Signal zur Zeit des Signals S30102 auftritt. Die Zeitsteuerung wird auch von einem Signal am Leiter 382 bestimmt, an dem zur Zeit der Taktsignale 01, 02 die Spannung V_ss und zur Zeit

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der Taktsignale 03,. 04 die Spannung V_QD liegt. Das Haupteingangssignal am Leiter 383 der Verknüpfungsschaltung kommt von einer Verknüpfungsschaltung 384, die in Abhängigkeit von einer großen. Zahl von Bedingungen arbeitet, zu denen die folgenden Bedingungen gehören: Ein am Leiter angezeigter Überlauf des Adressierungsregisters; eine am Leiter 386 angezeigte niedergedrückte Taste; ein Befehl "Yiarten auf N0"am Leiter 387; ein Befehl "Warten auf DK" ("Wait DK") am Leiter 388; das Ausgangssignal der Verknüpfungsschaltung 60 für "Springe auf KO oder KP" am Leiter 389; das Ausgangssignal der Verknüpfungsschaltung 359 am Leiter 390. Das Ausgangssignal am Leiter 389 spricht auf eine Anzahl von Bedingungen an, zu denen die folgenden Bedingungen gehören : KO am Leiter 391 vom Leiter 384 durchgeschaltet bei S202; 17 am Leiter 392 und 17 an einem der Leiter 358; KP am Leiter 355 durchgeschaltet bei S202; TS" an einem der Leiter 358; 19" und 110 an den Leitern 358. Diese Anordnung bewirkt das Auftreten des JUMP -Signals wenn die Bits 110, 19, 18, 17 die Signalwerte 1? 0, 0 bzw. O haben und eine Taste auf den Leiter KO niedergedrückt ist, oder wenn die Bits 110, 19, 18, 17 die Signalwerte 1,0,0 bzw. 1 haben und eine Taste auf den Leiter KP niedergedrückt ist. In gleicher Weise hängt das Ausgangssignal am Leiter 390 der Logik 359 für einen Sprung auf oder einen Sprung auf 0 von folgenden Signalen ab: Vom Ausgangssignal am Leiter 393 aus dem Bedingungs-Flip-Flop 361 und von den Signalen JS und ΐ 10^- an den Leitern 358„ Somit tritt das JUMP auf, wenn die Bits 110 und 19 die Signalwerte 0 bzw. 0 haben und wenn das Bedingungs-Flip-Flop rückgesetzt ist ; wenn die Bits 110 und 19 die Signalwerte 0 bz\tf. 1 haben , tritt das JUMP auf, wenn das Bedingungs-Flip-Flop 36I gesetzt ist.

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Ein weiterer Teil der Eingabe- und Bedingungslogik 40 ist eine Anordnung zur Erzeugung des Steuerbefehls "Befehlsregister laden" am Leiter 329, der es erlaubt, das am adressierten Speicherplatz aus dem Festwertspeicher 30 gelesene Befehlswort in das Befehlsregister zu laden. Der Befehl "Befehlsregister laden" wird von einer Verknüpfungsschaltung 400 erzeugt,die in Abhängigkeit von dem Zeitsteuersignal S304 bis S403 am Leiter 316 und vom Ausgangssignal der Lese-Verknüpfungsschaltung 401 arbeitet. Der Lese-Verknüpfungsschaltung 401 werden folgende Eingangssignale zugeführt: Ein Eingangssignal am Leiter 402 aus der Verknüpfungsschaltung 403 in Abhängigkeit von einer Adressierungs-Register-Überlaufanzeige am Leiter 385 oder von der Αηζά ge einer gedrückten Taste am Leiter 386, ein Signal "Warten auf NO" am Leiter 387, ein Signal "Warten auf DK" am Leiter 388, ein Anzeigesignal für έine niedergedrückte Taste am Leiter 36? und ein invertiertes Anzeigesignal am Leiter 4o4 aus der Verknüpfungsschaltung 405. Die Verknüpfungsschaltung 4O5 arbeitet in Abhängigkeit von folgenden Signalen: Ein Anzeigesignal am Leiter 406 aus der Verknüpfungsschaltung- 407 im Rechensteuerwerk (das vom Signal SO01 vomLeiter 373 durchgeschaltet wird).,, die in Abhängigkeit von einem Freigabesignal für das Rechensteuerwerk am Leiter 371 und von einem N-Abtastsignal am Leiter 408 arbeitet; einem Anzeigesignal für "SYNCoder für "NO Abtasten" am Leiter 409; das Signal D10 am Leiter 410 aus dem Ziffernabtastgenerator 44; ein Anzeigesignal am Leiter 411 für eine vom Leiter 353 zur Zeit des Signals S202 durchgeschaltete Anzeige einer niedergedrückten KN-Taste.

Die Steueranordnung 346 für das Adressierungsregister 36, 37 arbeitet in Abhängigkeit von einem Anzeigesignal am Leiter 404, das anzeigt,· ob der Wert 1 addiert v/erden soll

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oder nicht. Wenn in der Verknüpfungsschaltung 263 das SYNC-.Signal decodiert wird, erfolgt die Addition einer bis zur Zeit D10 nicht, dann bleibt im Adressierungsregister eine Adresse nach der SYNC-Adresse bis zur Zeit des Signals D10. Das gleiche geschieht bei dem speziellen Befehl SNO. Ebenfalls erfolgt dieser Vorgang bei SN , außer es- erfolgt wieder eine Erhöhung, wenn ein KN-Eingangssignal auftritt, d.h. wenn eine Zifferntaste niedergedrückt ist.

Die Kennzeichenregister und die Kennzeichenlogik

Das A-Kennzeichenregister 26 und das B-Kennzeichenregister 27, die im sequentiell adressierten Speicher 20 enthalten sind, sind Register mit einer Kapazität von elf Bits, von ienen ein Bit eine Zustandsinformation darstellt. Die Ausgangsleiter 440 und 441 aus dem Speicher 20 sind direkt an die Eingänge FLGA und FLGB der Kennzeichenlogik 28 angeschlossen, so daß gleichzeitig jeweils ein Kennzeichen synchron mit den Zustandszeichen kontinuierlich bei jedem Befehlszyklus gelesen \ord. FLGA-und FLGB-Ausgänge sind von der Kennzeichenlogik zu Eingangsleitern 444 und im Speicher 20 geführt. Somit werden während jedes Befehlszyklus die Kennzeichen über die Kennzeichenlog3.k übertragen, damit sie abhängig von den Kennzeichenbefehlen aus den Bits I4 bis 18 an den Leitern 446 gesetzt, rückgesetzt, verglichen usw. oder lediglich wieder in einen Umlauf eingegeben werden. Die Leiter 446 bestehen aus metallisierten Streifen.Die horizontalen Leiter 447 sind von P-Diffusionszonen gebildet, die dort unterbrochen sind, wo eine Raute dargestellt ist, während sie kontinuierlich sind, v/o keine Raute dargestellt ist. Signale zum Setzen

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des Α-Kennzeichens und des B-Kennzeichens werden über getrennte Leiter 447 geliefert. Signale zum Rücksetzen .-."■■ der 1- und B-Kennzeichen werden über die Leiter 448 geliefert. Signale zum Umschalten der A-und B-Kennzeichen auf den anderen Signalwert werden über Leiter 449 geliefert. Signale zum Wiedereingeben der Kennzeichen· in einen Umlauf v/erden über alle Leiter 450 geliefert. Ein Signal zum Übertragen des B-Kennzeichens zum A-Kennzeichen kommt über den Leiter 451, während das Signal zum Übertragen des Α-Kennzeichens zum B-Kennzeichen über den Leiter 452 kommt. Ein Vergleichssignal zum Vergleichen der A-und B-Kennzeichen wird über die Leiter 453 zugeführt, und Signale zum Prüfen der A- und B-Kennzeichen werden über die Leiter 454 bzw. 455 geliefert. Das Ergebnis einer Kennzeichenprüfung oder eines Kennzeichenvergleichs führt zur Erzeugung eines F-Signals am Leiter 364, der über die Verknüpfungsschaltung 456 zum Bedingungs-Flip-Flop 361 führt.Spezielle Befehle »Warten auf NO" , ."Warten auf DK", "SYNC" und "MO Abtasten" v/erden in der Logikschaltung 263 behandelt, die Ausgangssignale an Leitern 460 erzeugt, die zu der Eingabe-und Bedingungslogik 40 führt.

Das Rechensteuerwerk

DasRechensteuerwerk 25 besteht aus einem programmierbaren Logikfeld mit Eingangsleitern 446, .an denen die Bits 14 bis 18_und ihre Komplemente anliegen. Die Qate-Anschlussε-an den Leitern 446 im ersten Abschnitt 470 des Feldes bewirken eine Auswahl einer der 52 Leiter 471. Diese Leiter 471 sind mit Lasten 472 versehen, die zur Zeit des Signals S1O04 am Leiter 473 getaktet werden, das vom S10-Ausgang 223 der Push-Pull-Matrix 220 erzeugt wird, so daß Energie gespart wird. Die Leiter 471 _f die von P-Diffusionszonen gebildet sind,-werden metalliäerte Eingangsleiter 474 zu einem zweiten Abschnitt 475 des Feldes.

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Unter den Leitern 474 sind zur Erzeugung von Ausgangssignalen an den Leitern 476 Gate-Anschlüsse selektiv angebracht, damit an den Leitern 125 bis 128, usw. Steuersignale für die Wählgatter und für das Rechenwerk 22 geliefert werden. Die Leiter 476 werden über Bauelemente 479 oder 480 sowohl am Eingang als auch am Ausgang entweder zur Zeit des Signals SO01 am Leiter 477 oder zur Zeit des Signals S101 am Leiter 478 getaktet, damit wieder Energie gespart wird.

Zeitsperre

Das Anzeigeausgangssignal wird nach einer gegebenen Zeitperiode, beispielsweise nach 15 bis 20 Sekunden,zur Einsparung von Energie und zur Verlängerung der Batterie·· lebensdauer abgeschaltet. Dies wird dadurch erreicht, daß das Befehlssignal "Befehlsregister laden" am Leiter unwirksam gemacht wird, so daß der gleiche Befehl im Befehlsregister 31 bleibt, während der Inhalt des Adressierungsregisters weiterhin einmal während jedes Befehlszyklus erhöht wird, bis ein Überlauf eintritt. Dies bewirkt die Zählung bis 2^D-Zeiten, was etwa der Dauer einer halben Sekunde entspricht. Beim Auftreten des Überlaufs wird der Inhalt des Befehlsregisters in das Adressierungsregister 36, 37 als die nächste Adresse eingegeben, die bewirkt, daß der Inhalt eines Speicherplatzes in einem derRegister des sequentiell adressierten Speichers 20 erhöht wird, und daß der Zyklus etwa vierzigmal, etwa für die Dauer von 20 Sekunden, wiederholt wird.

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Die Prüfschaltung ■

Nach der Vollendung der Herstellung der MOS-Chips muß eine Prozedur vorgesehen werden, mit der die Einheiten geprüft werden können, damit ihr richtiges Funktionieren gewährleistet wird. Die in Fig.6 dargestellteAnordnung enthält etwa 7000 MOS-Transistoren und eine riesige Anzahl von Ansdiußverbindungen und andere mögliche Fehlerpunkte; diese müssen alle in einem guten Zustand sein, damit die Anordnung brauchbar ist. bisher wurden Einheiten dadurch getestet, daß in die K-Eingänge zum Simulieren von Tastatureingaben Informationen eingelesen wurden, und daß die Ausgangssignale beobachtet wurden. Dies erfordert zum Durchlaufen aller möglichen Rechenprogramme einen übermässig großen Zeitaufwand, so daß ein Kompromiß derart geschlossen, wird, daß die Testzeit bis auf v/enige Sekunden kurzgehalten wird. Dies hat zur Folge, daß einige Geräte, die fehlerhaft sind, die Testprozedur passieren. Ein wichtiges Merkmal der hier beschriebenen Anordnung ist die Einfügung einer Testschaltung.

Ein Signal am'Eingang 482 betätigt die Testanordnung. Dieses Eingangssignal ist über den Leiter 266 an · denKD-Ausgang angelegt, damit dieser Ausgang gesperrt wird und damit das Ausgangssignal des Befehlsregisters am Leiter 336 die DK-Ausgangslogik 483 durchlaufen kann. Das Testsignal ist auch über den Leiter 484 an eine Gruppe von 3NAND-Schaltungen 485 in der Eingabe- und Bedingungslogik angelegt, die als v/eitere Eingangssignale die Signale KN , KÖ" und KP von den Leitern 350, 351 und 352 empfangen. Ein Ausgang 486 einer dieser NAND-Schaltungen ermöglicht das Lesen einer Adresse in das Adressierungsregister 36,

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über, die Verknüpfungsschaltung 292 und den Leiter 447 vom KO-Eingang im Testbetrieb. Ein Ausgang 487 ermöglicht einem Eingangssignal am KN-Leiter, in der Addierlogik für den UmIaufweg des Adressierungsregisters die Durchführung einer Addition um Eins oder den Umlauf abzustellen. Der Ausgang der weiteren NAND-Schaltung 485 steuert das JUMP-Signal vom KP-Eingang im Testbetrieb. Das Testeingangssignal am Leiter 484 ist auch so angelegt,daß es am Leiter 285 über die Verknüpfungsschaltung 488 das Signal "Anzeige eingeschaltet" erzeugt,das die Abgabe von Anzeigeausgangssignalen über die Puffer 280 unter der Steuerung durch die Verknüpfungsschaltung 284 ermöglicht. Das Testsignal am Leiter 484 gewirkt auch das Setzen des Lösch-Flip-Plops 288 über die Verknüpfungsschaltung und über die Leitung 290.

Der Taktgenerator

Eines der Merkmale des erfindungsgemäßen Rechner-Chips besteht darin,daß ein auf dem Chip untergebrachter Oszillator und Taktgenerator vorgesehen wird. In früheren Rechner-Chips waren diese Einheiten von externen Schaltungen gebildet, die eine große 'Zahl diskreter Bauelemente erforderten. Die Anordnung nach den Figuren Sk bis 6U enthält einenOszillator 490, der mit einer Frequenz von 60 bis 100 kHz schwingt und das Taktsignal 0 von Fig.3A erzeugt. Es ist ein Eingangsstift 0C vorgesehen, der zur geringfügigen Änderung der Taktfrequenz verwendet werden kann. Beim Normalbetrieb mit internem Takt ist der Eingangsstift 0C über einen 100 kohm Widerstand an die Spannung angeschlossen. Der Ausgang des Oszillators 490 ist über einen Leiter 491 mit dem Eingang eines Taktgenerators 492 verbunden, der zur Erzaugung derTaktsignale 0A und

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einen ersten Teil 493 und zur Erzeugung der Taktsignale 01, 02,03 und 04 einen zweiten Teil 494 aufweist. Die Taktsignale 01, 02, 03 und 04 sind in Fig.3A dargestellt; sie v/erden im gesamten System angewendet. Das Taktsignal 0 ist auch an einen externen Anschlußstift 495 angelegt, der zum Anlegen eines Taktfrequenzsignals an externe Einheiten, beispielsweise an einen Drucker oder an andere Vorrichtungen außerhalb des Chips,' die mit dem Chip synchronisiert werden sollen,verwendet werden kann. Dieser Anschlußstift kann auch als Eingang für ein Taktsignal verwendet werden, wenn" die Taktfrequenz oder die Synchronisierung von außerhalb zugeführt werden soll. In desem Fall wird der Anschlußstift 0C an Masse (an die Spannung Voq)gelegt, und an den Anschlußstift 495 wird ein 0C-Signal angelegt.Dadurch wird der Oszillator 490 abgestellt, und der Abschnitt 493 wird vom externen Takt~ signal gesteuert.

Das Herstellungsverfahren

Das beschriebene Rechner-Chip war für eine Herstellung unter Vervrendung von ionenimplantierten Verarmungslastelementen in in großem Maßstab integrierten M0S-Siliz.iu.mchips (ion implanted depletion load devices in largescale-integrated MOS silicon chips) in einem P-Kanal-Prozeß gedacht. Dies führt zu einer beträchtlichen Erniedrigung der für eine gegebene Arbeitsgeschwindigkeit erforderlichen Energie im Vergleich zu herkömmlichen statischen Lastelementen mit P-Kanal, und es ergibt sich auch eine Verkleinerung der Größe oder der benutzten Siliziumfläche. In den meisten Fällen, in denen statische Lasten nicht verwendet sind, werden verhältnislose Schaltungen (ratioless circuits) verwendet, v/ie sie als Beispiel in Fig.7F angegeben sind.

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Die Erfindung ist hier zwar im Zusammenhang mit einem speziellen Ausführungsbeispiel beschrieben worden, doch ist offensichtlich, daß für den Fachmann Abwandlungen der hier beschriebenen.. Ausführung ohne weiteres erkennbar sind.

Eine genauere Liste von Programmbefehlen, wie.sie in den Grenzen des Formats von Fig.5 möglich sind, ist in der am Ende der Beschreibung angefügten Tabelle I angegeben.

Patentansprüche

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Si

Tabelle I Befehlswortformat

Bedingte Sprungbefehle; C = 0

C, = 0 : Sprung wenn F!J.ip-Flop rückgesetzt

(Normalzustand) C, = 1: Sprung wenn Flip-Flop gesetzt

Der Sprung soll zu der von den Bits 0 -M,(den letzten .neun Bits)angegebenen Adresse erfolgen. Wenn die Prüfung zum Ergebnis "falsch" führt, geht das Programm zur nächsten Adresse weiter.

Mnemonik:

CLASS = 00(C_a, C_b)

; BIU : Verzweigung wenn oben-nach einer Abtastung ist keine Taste gedrückt

BIZ : Verzweigung wenn Null -. geprüftes Kenn-. zeichen ist Null (rückgestellt).

BIGE : Verzweigung wenn größer oder gleich Subtraktion ergab kein Borgen-Signal

BINC : Verzweigung wenn kein Übertrag -

Addition führte nicht zum Überlauf

BIE : Verzweigung wenn gleich - zum Kennzeichenvergleich

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Fortsetzung Tabelle I (a)

CLASS = 01 (C. C, )
a . D

BID : Verzweigung wenn unten - nach einer Abtastung ist eine Taste gedrückt.

BIO : Verzweigung wenn Eins - geprüftes "Kennzeichen ist Eins (gesetzt)

-:-, BILT : Verzweigung wenn kleiner als - Subtraktion führte zu einem Borgen-Signal

BIC : Verzweigung wenn Übertrag - Addition verursachte Überlauf

BINE : Verzweigung wenn nicht gleich - für Kennzeichenvergleich

Programmlogikeinheit ; CLASS = 10 (C , C-)

0_a0_b = 00 : Springen, wenn KO- Eingangssignal bei dieser D-Zeit eine gedrückte Taste anzeigt.Adresse muß 0 bis 127 MNEMONIK BKO sein;

- 0_&0_b = 01 : Springen, wenn das KP-Eingangssignal zu · dieser D-Zeit eine gedrückte Taste anzeigt. Adresse muß 128 bis 255 MNEMONIK BKP sein;

Sprünge zur Adresse 0_&-M_d (letzte neun Bits).·Setzen des Anzeigeabschalt-Flip-Flops bei erfolgreicher Verzweigung;

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Fortsetzung Tabelle I (b)

OPCODE-Feld MNEMONIK

16 17

WAITDK

Beschreibung

Keine Operation

M Stets zur Adresse 0 -M, verzweigen ;

Verzweigungen dann, wenn Anzeigetaste gedrückt und Anzeige abgeschaltet ist; ·

18

WAITNO M Stets zur Adresse 0.-I/L. verzweigen; Verzweigen dann, wenn Taste gedrückt ist und wenn Adressierungsregister überläuft

19

SFB M B-Kennzeichen im maskierten Feld auf "Eins" setzen?

20

SFA M Α-Kennzeichen im maskierten Feld auf "Eins" setzen;

21 22

SYNCH

M=O

SCANNO M=O Erhöhung anhalten bis zur fallenden Flanke von D.„;

Erhöhung anhalten bis zur fallenden Flanke von D₁₀' auf KN, KO oder KP gedrückte Taste setzt Bedingung; nächster Befehl bei D1 stellt Anzeigeabschalt-Flip-Flop zurück

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Fortsetzung Tabelle I (c)

OPGODE-FeId MNEMONIK Beschreibung

23 ZFB · M B-Kennzeichen auf "Null"

rückstellen;

24 ZFA M A-Kennz'eichen auf "Null"

rücksetzen;

25 TFB M B-Kennzeichen prüfen, wenn

"Eins" Bedingung setzt;

26 ' TFA M Α-Kennzeichen prüfen, wenn

"Eins" Bedingung setzt;

27 FFB M B-Kennzeichen umschalten;

28 FFA M Α-Kennzeichen umschalten;

29 CF M ' Benachbartes Kennzeichen

vergleichen; wenn benachbarte maskierte Kennzeichen nicht gleich sind, Bedingung setzen;

30 - Keine Operation

31 EXF M benachbarte Kennzeichen ver

tauschen

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Fortsetzung Tabelle.I-(d)

Rechenwerk ; CLASS = 11 (0_& , C_b)

OPCODE-FeId MNEMONIK

Beschreibung

0 1 2 3 4 5 6 7 8 9

10 11 12 13 14 15 16 17 18 19

20 21 22 23 24 25

AABA AAKA AAKC ABOA

. ABOC ACKA ACKB SABA SABC

, SAKA _; SCBC SCKC CAB CAK CCB CCK AKA

■ AKB AKC EXAB

SLLA SLLB SLLC SRLA SRLB SRLC

M M M. M M "Μ M M. M M M M M M

μ:

M.

M-

M M-M M M M

Α+Β-Α+Κ· Α+Κ-

(Dec)
(Dec)
(Dec)

OVF
OVF
OVF

B in A eingeben
B in C eingeben

A (Dec) OVF

(Dec) OVF.

(Dee)

(Dec)

(Dec)

(Dec)

(Dec)

(Dec)

(Dec)

(Dec)

(Dec)

C+K A-B A-B A-K C-B C-K A-B A-K C-B C-K K — K — K —

B A C A C C B
B
B
B
B
B
B-B
B

■Bed. Bed. Bed.

Bed. Bed. Bed. Bed. Bed. Bed. Bed. Bed;. Bed. Bed. Bed.

A-Register-Inhalt mit B-Register-Inhalt tauschen

Α-Register links verschieben-HEX B-Register links verschieben-HEX C-Register links verschieben Α-Register rechts verschieben B-Register rechts verschieben C-Register rechts verschieben

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Fortsetzung Tabelle l(e)

OPCODE-FeId MNEMONIK Beschreibung

26 AKCN M A+K A bei jeder D-Zeit bis

1. Taste unten

2. Hinterflanke von D11

3. Bed.setzen, wenn Taste unter A+K—>A HEX A+K -^- A HEX

C+K~>C OVF ~>Bed.

27	AKKAH	M
28	SAKAH	M
29	ACKC	M

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Claims (1)

1. P at e η t an sprue h e

   ('Iy Elektronische Datenverarbeitungsanordnung in der Ausführung einer in großem Maßstab integrierten Halbleiterschaltung mit einem Datenspeicher zum Speichern mehrstelliger Datenwörter und mit mehrstelligen Ausgangseinrichtungen zum Lesen jeweils einer Stelle aus dem Datenspeicher, gekennzeichnet durch Einrichtungen zur Erzeugung zeitgesteuerter Signale zum Abtasten der Ausgangseinrichtungen mit jeweils einer Stelle zu einem Zeitpunkt mit einem mehrstelligen Register, das dem Datenspeicher zugeordnet ist und mit ihm zum Verschieben eines Bits synchron mit den zeitgesteuerten Signalen adressiert wird.

   2t Anordnung nach Anspruch .1, gekennzeichnet durch Einrichtungen zum sequentiellen Adressieren aller Stellen des Datenspeichers und des Registers, wobei ein ganzer Zyklus für jedes 'Stellenlesen vorgesehen ist.

   3. Anordnung nach Anspruch 2, gekennzeichnet durch Steuer- _: einrichtungen in den Ausgangseinrichtungen, die in Abhängigkeit von der Stellung des im Register umlaufenden Bits die aus dem Datenspeicher zu Iesenden Stellen auswählen.

   4. Anordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Einrichtungen zur Erzeugung der zeitgesteuerten Signale ein mehrstufiges Abtastregister enthalten, das in Abhängigkeit von dem an einer ausgewählten Ziffernstelle befindlichen Bit einen Abtastzyklus der zeitgesteuerten Signale beginnt.

   5. Anordnung nach Anspruch 4, gekennzeichnet durch Einrichtungen zum Eingeben ausgewählter Stellen in die Ausgangseinrichtungen

   509813/0698 .. '■_

   mit der höchstwertigen Stelle zuerst.

   6. Anordnung'nach Anspruch 5, gekennzeichnet durch Einrichtungen zum sequentiellen Adressieren des Datenspeichers mit der niedrigstwertigen Stelle zuerst.

   7. Anordnung zur Erzeugung von Zeitsteuermasken in einer elektronischen Datenverarbeitungsanordnung, die von in einem Festwertspeicher gespeicherten Befehlswörtern gesteuert wird, und einen Datenspeicher in Form eines sequentiell adressierten Feldes aus Speicherzellen enthält, mit Einrichtungen zumZwisclienspeichern von Bits eines Befehlsworts, die eine Codegruppe für eine Zeitsteuermaske definieren, gekennzeichnet durch ein programmierbares Logikfeld, das als Eingangssignale die zwischengespeicherten Bis und die sequentiellen Adressierungssignale für das Feld aus Speicherzellen empfängt und das in Abhängigkeit von dem Befehlswort eine von mehreren unterschiedlichen Zeitsteuermaken erzeugt.

   8. Anordnung nach. Anspruch 7> dadurch gekennzeichnet, daß der Datenspeicher während der Dauer eines Befehlszyklus der Anordnung einmal sequentiell adressiert wird und daß die Zeitsteuermasken eine kürzere Dauer als die Dauer des Befehlszyklus aufweisen.

   9. Anordnung nach Anspruch 8, dadurch gekennzeichnet, daß ein Rechenwerk vorgesehen ist, und daß die Zeitsteuermasken zum Steuern des Durchschaltens von Daten aus dem Datenspeicher zu dem Rechenwerk verv/endet werden.

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   10. Anordnung nach Anspruch 9» dadurch gekennzeichnet, daß der Festwertspeicher, der Datenspeicher, das Rechenwerk und das programmierbare Logikfeld in einer monolithischen Halbleitereinheit untergebracht sind.. .

   11. Anordnung nach Anspruch 10, dadurch gekennzeichnet, daß derDatenspeicher aufeinanderfolgend vnn Zeitsteuersignalen adressiert wird, die in einem Kommutator erzeugt werden, der über mehrere parallele Leiter mit dem Datenspeicher verbunden ist, und daß das programmierbare Logikfeld mit diesen Leitern verschachtelt ist*

   12. Anordnung nach Anspruch 1"J, dadurch gekennzeichnet, daß die Einrichtungen zumZwischenspeichern von Bits ein Schieberegister mit mehreren Stufen aufweisen, die mit den Leitern verschachtelt sind.

   13. Datenverarbeitungsanordnung mit einem Festwertspeicher, einem Adressierungsregister zum Bestimmen eines Speicherplatzes in dem Festwertspeicher, Steuereinrichtungen zum Empfangen von Befehlswörtern aus dem Festwertspeicher, Einrichtungen zum Erhöhen des Inhalts des Adressierungsregisters und zum Springen zu einem entfernten Speicherplatz im Festwertspeicher unter Verwendung einer vom Ausgangssignal des Festwertspeichers bestimmten Adresse,

   , gekennzeichnet durch Einrichtungen zum Eingeben von Adressen in das Adressierungsregister und zum Lesen von Befehlswörtern aus der Einheit über die Steuereinrichtungen, während die Einrichtungen zum Erhöhen und zum Springen gesperrt sind.

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   14. Anordnung nach Anspruch 13 mit Dateneingängen, gekennzeichnet durch Einrichtungen zum Sperren des Erhöhens und des Springens mit Hilfe von Steuersignalen, die über die Dateneingänge an die Anordnung angelegt sind,

   15. Anordnung nach Anspruch 14, gekennzeichnet durch eine integrierte Halbleiterschaltung, die den Festwertspeicher, das Adressierungsregister und die Steuereinrichtungen enthält.

   16. Anordnung nach Anspruch 14, gekennzeichnet durch einen Test-Steuereingang zum Abstellen des normalen Betriebs und zurFreigabe eines Testbetriebs beim Einlesen von Adressen in das Adressierungsregister.

   17. Halbleiter-Chip, zur Erzielung der Funktionen eines Rechners, mit einem Festwertspeicher zum Speichern einer großen Anzahl von Befehlswörtern, einem Befehlsregister, das zum Empfangen ναι Befehlswörtern aus dem Festwertspeicher angeschlossen ist und das an Steuereinrichtungen zum Festlegen der Arbeitsweise des Rechners angeschlossene Ausgänge aufweist, und mit einem Adressierungsregister zum Bestimmen eines Speicherplatzes in dem Festwertspeicher, gekennzeichnet durch einen Test-Steuereingang zum Freigeben eines Testbetriebs des Rechners, Einrichtungen zum Freigeben mehrerer funktioneller Eingabe/Ausgabe-Anschlüsse des Rechners zur Erzielung von Funktionen, die von den Funktionen im Rechenbetrieb verschieden sind, Einrichtungen zum Verbinden einer dieser Anschlüsse mit dem Adressierungsreg-ister zum Ermöglichen des Eingehens einer speziellen Adresse und Einrichtungen zum Verbinden eines weiteren Anschlusses mit dem Befehlsregister zum Lesen eines Befehlsworts.

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   18. Halbleiter-Chip nach Anspruch 17, dadurch gekennzeichnet, daß der Adressen-Steuereingang an Einrichtungen innerhalb des Chips zum Löschen des Adressierungsre₆-ist«rs angeschlossen ist.

   19. Halbleiter-Chip nach Anspruch 18, dadurch gekennzeichnet, daß der Test-Steuereirigang an Einrichtungen innerhalb des Chips zum Steuern eines Sprungs zu einer nicht benachbarten Adresse im Festwertspeicher angeschlossen ist, wobei diese Steuerung durch Laden einer Adresse in das Adressierungsregister aus dem Befehlsregister erfolgt.

   2Oi Halbleiter-Chip nach Anspruch 19, dadurch gekennzeichnet, daß der Test-Steuereingang an Einrichtungen zum Ankoppeln eines der Dateneingänge des Rechners an das Adressierungsregister angeschlossen ist.

   21. Elektronischer Rechner mit einem Datenspeicher, einem Rechenwerk zum Au£ühren von Operationen an Daten und zum Wiedereingeben dieser Daten in den Datenspeicher, einer Anzeige zur Erzeugung einer sichtbaren Wiedergabe ausgewählter Daten in den Datenspeicher, gekennzeichnet durch Einrichtungen zum Erzeugen einer speziellen Zeitperiode, dem Datenspeicher und dem Rechenwerk zugeordnete Einrichtungen zum Zählen einer ausgewählten Zahl der Zeitperioden und Einrichtungen zum Abschalten der Anzeige nach Erreichen der ausgewähltenZahl.

   22. Rechner nach Anspruch 21, gekennzeichnet durch eine in einer zeitlichen Ablauffolge mit der Anzeige abgetastete Tastatur und Einrichtungen zum Abschalten der Abtastung der Tastatur und der Anzeige nach Erreichen der gewählten "Zahl

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   23. Rechner nach Anspruch 21, gekennzeichnet durch einen · Festwertspeicher zum Speichern von Programmbefehlen und ein Adressierungsregister zum Bestimmen von Speicherplätzen in dem Pestwertspeicher, wobei das Adressierungsregister die Einrichtung zur Erzeugung einer bestimmten Zeitperiode bildet.

   24. Rechner nach Anspruch 23, gekennzeichnet durch Einrichtungen zum Erhöhen des Inhalts des Adressierungsregisters während des Festhaltene eines Worts im Befehlsregister.

   25. Rechner nach Anspruch 24, gekennzeichnet durch Einrichtungen zum Feststellen eines Überlaufs des Adressierungsregisters zur Betätigung der Einrichtungen zum Zählen der gewählten Zahl.

   26. Elektronischer Rechner mit Datenspeichereinrichtungen, arithmetischen Einrichtungen zum Ausführen arithmetischer Operationen an "Daten in den Speichereinrichtungen, einem Festwertspeicher zum Speichern einer großen Zahl von Programmbefehlswörtern, einem Befehlsregister zum Empfangen von Befehlsv/örtern aus dem Festwertspeicher, einem Adressierungsregister zum Bestimmen eines Speicherplatzes in dem Festwertspeicher, Steuereinrichtungen zum Empfangen von Teilen des Befehlsworts aus dem Befehlsregister und

   ' zum Steuern der Arbeitsweise der arithmetischen. Einrichtungen und anderer Teile der Anordnung, gekennzeichnet durch Einrichtungen zum Festhalten eines gegebenen Befehlsworts in dem Befehlsregister während der wiederholten Erhöhung des Inhalts des Adressierungsregisters um den Wert bis zu dessen Überlauf und zum Eingeben von Bits aus dem . Befehlsregister in das Adressierungsregister zur Bestimmung

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   eines Speicherplatzes in' dem Festwertspeicher für einen anderen Befehl-r ' ■

   27. Rechner nach Anspruch 26, gekennzeichnet durch Änzeigeeinrichtungen für die Daten aus dem Datenspeicher und Einrichtungen zum Abstellen der Anzeige nach einer vorgewählten Zeitperiode, die aus der Feststellung des Überlaufs des Inhalts des Adressierungsregisters erzeugt wird." ■

   28. Rechner nach Anspruch- 27, dadurch gekennzeichnet, daß der weitere Befehl zu einer Erhöhüngsbperation eines Teils des Datenspeichers führt.

   29. Rechner nach Anspruch 28, gekennzeichnet durch Einrichtungen zum wiederholten Erhöhen des Inhalts des Adressierungsregisters für einen Überlauf über eine angegebene Anzahl vonZeitperioden.

   30. Kleinerj tragbarer batteriebetätigter elektronischer Rechner in einer im großen Maßstab integrierten" ' Halbleitervorrichtung, mit einem zum Speichern einer großen Zahl von Befehlswörtern zur Bestimmung der Arbeitsweise, der Anordnung vorgesehenen Festwertspeicher aus einem Feld aus zeilen- und spaltenweise angeordneten Speicherzellen mit dem Feld zugeordneten Zeilen- und Spaltenleitern, wobei die Spaltenleiter zur Abgabe von Stellen des Befehlsworts an Ausgangsleitern gruppiert sind, dadurch gekennzeichnet, daß für jede Gruppe der ,Spaltenleiter nur ein Masseleiter vorgesehen ist, daß Spaltenauswähleinrichtungen ein Adressierungssignal zum Auswählen eines bestimmten Spaltenleiters jeder Gruppe und zum Anlegen des ausgewählten Spaltenleiters an einen dicht danebenliegenden Masseleiter und an einen

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   Ausgangsleiter für diese Gruppe empfangen,daß Zeilenauswähleinrichtungen ein Adressierungssignal zum Auswählen eines bestimmten Zeilenleiters empfangen und ein vorgeladenes Decodierfeld enthalten, das von allen Zeilenleitern mit Ausnahme des ausgewählten Zeilenleiters isoliert ist, und Einrichtungen zum Vorladen der Spaltenleiter vor dem Verbinden eines ausgewählten Spaltenleiters mit einem Masseleiter.

   31. Rechner nach Anspruch 30, dadurch gekennzeichnet, daß die Spaltenauswähleinrichtungen an ein Y-Adressierungsregister angeschlossen sind, daß die Zeilenauswähleinrichtungen an ein X-Adressierungsregister angeschlossen sind, und daß Einrichtungen zum Eingeben von Adressen aus den X- und Y-Adressierungsregistern in die Zeilen- und Spaltenauswähleinrichtungen zu einem gegebenen Zeitpunkt innerhalb des Befehlszyklus des Rechners vorgesehen sind.

   32. Rechner nach Anspruch' 31, gekennzeichnet durch ein Befehlsregister zum parallelen Empfangen der /.usgangssignale des Festwertspeichers an den Ausgangsleitern über Schaltelemente und an die Schaltelemente angeschlossene Einrichtungen zum Eingeben eines Befehlsworts aus dem Festwertspeicher in das Befehlsregister zu einem zweiten Zeitpunkt, der geringfügig nach dem gegebenen Zeitpunkt liegt.

   . Rechner nach Anspruch 32·, gekennzeichnet durch Einrichtungen zum Durchschalten des vorgeladenen Decodierfeldes zu den Zeilenleitern an einem dritten Zeitpunkt, der nach dem gegebenen Zeitpunkt, jedoch vor dem zweiten Zeitpunkt liegt.

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   34. Rechner nach Anspruch 33," gekennzeichnet durch Einrichtungen zum Vorladen der Spaltenleiter ohne Vorladung der Masseleiter zu einem vor dem gegebenen Zeitpunkt liegenden Zeitpunkt, Einrichtungen zum Vorladen des Decodierfeldes zu einem vor dem gegebenen Zeitpunkt liegenden Zeitpunkt und zwischen das'Adressierungsregister und die Spaltenauswähleinrichtungen eingeschaltete Einrichtungen zum Verhindern der Betätigung der Spaltenadressierungseinrichtungen vor dem gegebenen Zeitpunkt«, ■

   35. Rechner nach Anspruch 34, dadurch gekennzeichnet, daß der Festwertspeicher aus Feldeffekttransistoren ,mit isolierter Gate-Elektrode aufgebaut ist, daß die Zeilenleiter Metallstreifen sind, daß die Spaltenleiter längliche Halbleiterzonen in einer Fläche der Halbleitervorrichtung sind, und daß das Zeilenauswähl-Decodierfeld mehrere an den Ausgang des" Adressierungsregisters angeschlossene Metallstreifen und mehrere darunterliegende längliche Halbleiterzonen aufweist.

   36. Halbleiterspeichervorrichtung mit einer großen Anzahl von Festwertspeicherzellen, die auf der- Fläche eines Halbleiter-Chips in einem Feld aus Zeilen und Spalten . angeordnet sind, wobei X-Leiter in Foxaileitender Streifen Zeilen bilden, während X-Leiter in Form länglicher Zonen inder Fläche des Halbleiter-Chips Spalten bilden, dadurch gekennzeichnet, daß die Y-Leiter in Gruppen angeordnet sind, von denen jede einen Ausgangsleiter und nur einen Masseleiter sowie mehrere dazwischenliegende Leiter aufweist, daß ein Y-Decodierer zum Empfangen einer Y-Adresse vorgesehen ist, der einen der dazwischenliegenden Y-Leiter mit dem Masseleiter in jeder Gruppe und einen benachbarten Y-Leiter mit dem Ausgangsleiter jeder Gruppe verbindet, und

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   daß ein X-Auswähldecodierer zum Empfang einer X-Adresse und zum Erregen eines der X-Leiter vorgesehen ist.

   37. Halbleiterspeichervorrichtung nach Anspruch 36, gekennzeichnet durch ein X-Adressierungsregister zum Eingeben einer Adresse in den X-Auswähldecodierer und ein Y-Adressierungsregister zum Eingeben einer Adresse in den Y-Auswähldecodierer.

   38. Halbleiterspeichervorrichtung nach Anspruch 37, gekennzeichnet durch Einrichtungen zum Vorladen der vom Y-Auswähldecodierer getrennten Y-Leiter und zum Vorladen des X-Auswähldecodierers getrennt von den X-Leitern.

   39. Halbleiterspeichervorrichtung nach Anspruch 38, gekennzeichnet durch Einrichtungen, die den Y-.Auswähl decodierer so unwirksam machen, daß er die Y-Leiter nicht an einen Masseleiter anschlieseen kann, während die Y-Leiter aufgeladen v/erden.

   40. Elektronische Datenverarbeitungsanordnung mit einem im großen Maßstab integrierten Halbleiter-Chip gekennzeichnet durch mehrere Befehlswort-Decodierfeider, die an voneinander entfernt liegenden Stellen auf dem Halbleiter-Chip angebracht sind, wobei jedes der Decodierfeider mehrere Paralleleingänge zum parallelen Empfangen des Befehlsworts aufweist, mehrere Register, die im Abstand voneinander auf dem Halbleiter-Chip angebracht sind und die Teile des Befehlsworts seriell empfangen und parallele Ausgangssignale an die Paralleleingänge der Decodierfeider liefern und aus einem Leiter bestehende Einrichtungen auf dem Halbleiter-Chip zum Übertragen der Teile des Befehlsworts in serieller Form zu den Registern.

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   41. Anordnung nach Anspruch 40, gekennzeichnet durch ein Befehlsregister auf dem Halbleiter-Chip, dessen Inhalt seriell verschoben werden kann, wobei die aus einem Leiter bestehenden Einrichtungen an das Befehlsregister angeschlossen sind.

   42. Anordnung nach Anspruch 41, gekennzeichnet durch einen auf dem Halbleiter-Chip angebrachten Festwertspeicher und Einrichtungen zum Eingeben von Befehlswörtern in das Befehlsregister in paralleler Form aus dem Festwertspeicher.

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