DE2348199A1 - Verfahren zur herstellung von mis-anordnungen - Google Patents

Verfahren zur herstellung von mis-anordnungen

Info

Publication number
DE2348199A1
DE2348199A1 DE19732348199 DE2348199A DE2348199A1 DE 2348199 A1 DE2348199 A1 DE 2348199A1 DE 19732348199 DE19732348199 DE 19732348199 DE 2348199 A DE2348199 A DE 2348199A DE 2348199 A1 DE2348199 A1 DE 2348199A1
Authority
DE
Germany
Prior art keywords
gate
etched
substrate
layer
mis
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE19732348199
Other languages
English (en)
Inventor
Norio Anzai
Tokio Kodaira
Akira Nagase
Akihiro Tomozawa
Masayasu Tsunematsu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of DE2348199A1 publication Critical patent/DE2348199A1/de
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/051—Etching
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/053—Field effect transistors fets
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/106—Masks, special

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

Die Erfindung betrifft ein Verfahren zur Herstellung von MIS (Metal Oxid Silicon) -Anordnungen, beispielsweise Siliziumgate-MIS-Feldeffekttransistoren.
Bei MIS-Feldeffekttransistoren mit isoliertem Gate ist der Isolierfilm des Gates wegen der geforderten Eigenschaften im allgemeinen sehr dünn, beispielsweise 1000 A. Die Gate-Kapazität ist extrem gering. Sie beträgt beispielsweise einige pF. Daher wird das Gate zuweilen selbst bei geringer statischer Aufladung zerstört, die bei der Handhabung, beispielsweise Transport, Einbau und dergleichen entsteht. Um diese Zerstörung des Gates zu vermeiden wird bisher zwischen Gate und Substrat des Transistors oder einen in Reihe mit dem Gate geschalteten Widerstand und das Substrat eine Schutzdiode geschaltet, die Spannungen oberhalb eines bestimmten Pegels abbaut. Das Gate kann daher nicht mehr von einer
409818/0775
höheren Spannung zerstört werden.
Auch bei Siliziumgate-MIS-Transistoren, bei denen für das Gate polykristallines Silizium verwendet wird, besteht die Gefahr einer ähnlichen Gatezerstörung. Es ist daher wünschenswert, die Diode auch bei Siliziumgate-MIS-Transistoren zu verwenden, um zu verhindern, daß dem Gate zu hohe Spannungen zugeführt werden. Jedoch treten bei Siliziumgate-MIS-Transistoren auch bei dieser Art des Schutzes oft Zerstörungen auf. Um die Ursache hierfür festzustellen, wurde eine Untersuchung durchgeführt, bei denen solche Elemente, die wahrscheinlich eine Gatezerstörung herbeiführen würden, durch sogenannte "Spannungssiebung" ausgesondert wurden. Dieses Verfahren wird vor dem Endtest durchgeführt, wobei eine integrierte MIS-Schaltung fünf Minuten lang auf einer um 20 % über der Arbeitsspannung liegenden Spannung gehalten wird. Dabei wurde festgestellt, daß die Gatezerstörung am Rand des Siliziumgates entsteht. Bei der Untersuchung von Defekten hat sich herausgestellt, daß sie mit dem Verfahren zur Herstellung der Silizium-MIS-Transistoren in Verbindung stehen. Nach weiteren Untersuchungen wurde auf folgende Ursachen für die Defekte geschlossen. '
Beim Siliziumgate-MIS-Transistor wird ein sogenannter selbstausrichtender Aufbau verwendet, mit dem zunächst auf einem Halbleitersubstrat ein Oxidfilm ausgebildet wird, auf den seinerseits eine Siliziumschicht aufgebracht wird. In der Siliziumschicht wird selektiv der Gatebereich ausgebildet, der Oxidfilm wird selektiv unter Verwendung der Siliziumschicht als Maske geätzt und in die Oberfläche des Halbleitersubstrats werden Verunreinigungen eingeführt. Dabei wird der Gatebereich als Maske verwendet, und um die Source und Drain herzustellen. Dabei wird jedoch, wie in Fig. 3 der beigefügten Zeichnung gezeigt, die Seitenfläche des Oxidfilms 3a beim Ätzen des Gate-Oxidfilms seitlich geätzt,
409818/0775 ./.
so daß der Rand der polykristallinen Siliziumschicht 4a in Form einer spitzwinkligen Dachfläche 4c vorspringt. Die Dachfläche 4c hängt zuweilen nach unten auf die Seite der Source oder Drain 6, als Teil ihres Randes. Ferner besteht bei Ablagerung und Ausbildung eines Oxidfilms 7 der Nachteil, daß leicht Schmutz in der Isolierschicht 3a unter der Dachneigung gelangen kann. Die Folge hiervon sind Konzentrationen des elektrischen Feldes an diesem Teil.
Als Gegenmaßnahme wurde vorgeschlagen, den Oberflächenbereich des polykristallinen Siliziums leicht zu oxidieren, um so die Dachneigung 4c klein zu halten. Auch dabei ist jedoch die Entstehung gewisser Spannungssiebungsdefekte unvermeidlich.
Erfindungsgemäß soll die Gatezerstörung derart verhindert werden, daß die vorstehend beschriebene Dachneigung des polykristallinen Siliziums durch Ätzen vollständig entfernt wird. Der Erfindung liegt die Aufgabe zugrunde, ein Herstellungsverfahren anzugeben, bei dem die Zerstörung des Gates bei einer Siliziumgate-MIS-Halbleiteranordnung verhindert wird. \
Erfindungsgemäß wird eine MIS-Anordnung hergestellt, indem auf der Oberfläche eines Halbleitersubstrats ein Isolierfilm und auf dem Isolierfilm teilweise eine Halbleiterschicht ausgebildet wird, daß der Isolierfilm unter Verwendung der Halbleiterschicht als Maske zum Teil weggeätzt wird, und daß die Oberfläche der Halbleiterschicht so geätzt wird, daß der Isolierfilm nicht geätzt wird.
Ein zweites erfindungsgemäßes Verfahren zur Herstellung eines Siliziumgate-MIS-Feldeffekttransistors zeichnet sich dadurch aus, daß auf einem Siliziumsubstrat thermisch ein Oxidfilm erzeugt wird, daß auf dem Oxidfilm eine polykristalline
409818/0775
-Jr-
Siliziumschicht gebildet wird, daß Teile des Oxidfilms und der polykristallinen Siliziumschicht geätzt v/erden, so daß das Gate entsteht und gleichzeitig Teile des Substrats freigelegt werden, und daß Verunreinigungen in das Substrat dotiert werden, wobei das Gate zur Ausbildung einer Source und einer Drain als Maske verwendet wird. Die Oberfläche der polykristallinen Siliziumschicht wird nach der Gatebildung oder Verunreinigungsdotierung geätzt, indem ein flüssiges Ätzmittel verwendet wird, dessen Ätzgeschwindigkeit für das polykristalline Silizium gicBer ist als für den Oxidfilm.
Die Oberfläche der Halbleiterschicht wird also derart geätzt, daß der darunterliegende Isolierfilm nicht geätzt werden kann. Dadurch tritt der Randteil der Halbleiter-Schicht zurück, der sonst seitlich über den darunterliegenden Isolierfilm hinausragen würde.
Die Erfindung wird anhand der Zeichnungen näher erläutert.
Es zeigen:
Fig. 1a bis 1j Schnittbilder einer MIS-Anordnung während
verschiedener Stufen ihrer Herstellung gemäß dem erfindungsgemäßen Verfahren,·
Fig. 2 den Vertikalschnitt wesentlicher Teile der
MIS-Anordnung beim letzten Schritt des Herstellungsverfahrens gemäß Fig. 1;
Fig. 3
(bereits erwähnt) den Vertikalschnitt der entsprechenden
wesentlichen Teile beim letzten Herstellungsschritt nach einem bekannten Verfahren;
Fig. 4 bis 7 Vertikalschnitte der wesentlichen Teile
einer MIS-Anordnung bei verschiedenen Ätztiefen nach weiteren Ausführungsformen des erfindungsgemäßen Verfahrens; und
Fig. 8 in einem Diagramm die Abhängigkeit des
409818/0775
prozentualen Fehleranteils von verschiedenen Gegenmaßnahmen gemäß dem erfindungsgemäßen Verfahren.
Fig. 1a bis 1j zeigen die Herstellungsschritte gemäß einem Ausführungsbeispiel des erfindungsgemäßen Verfahrens bei der Herstellung eines p-Kanal-Silizium-Gate-MIS-Feldeffekttransistors.
a) Ein η-leitendes Einkristall-Siliziumsubstrat 1 (Kristallfläche (1 1 1), pg-g = 5 - 8 Ω · cn) wird hergestellt. Dieses
Substrat wird in Wasserdampf bei 120O0C zweieinhalb Stunden lang an der Oberfläche oxidiert, so daß sich ein Siliziumoxidfilm 2 mit einer Stärke von 14000 A bildet.
b) Durch Fotoätzung wird der Teil des Oxidfilms 2 entfernt, der den zu bildenden aktiven Bereichen entspricht. Dabei wird ein Teil des Substrats freigelegt.
c) Das sich ergebende Substrat wird in trockenem Sauerstoff bei 12000C zwanzig Minuten lang aufgeheizt. Hierbei bildet sich am freiliegenden Teil des Siliziumsubstrats ein Gate-Oxidfilm 3 (Stärke 1100 JL).
d) Durch thermische Umsetzung von 4-prozentigem Monosilan (SiH^) in Stickstoff bei 6000C erzeugtes Silizium wird auf der gesamten Substratoberfläche abgelagert. Dabei bildet sich eine polykristalline Siliziumschicht 4 (Stärke 6000 bis 6500 Ä).
e) Bis auf die einem Gatebereich entsprechenden Teile werden der Oxidfilm 3 und die polykristalline Siliziumschicht 4 durch Fotoätzung entfernt. Hierbei wird für die Siliziumschicht 4 ein flüssiges Ätzmittel verwendet, das aus einer bekannten Mischlösung aus Fluorsäure, Salpetersäure und Essigsäure besteht.Das für den Oxidfilm 3 verwendete Ätz-
409818/0775
23Α81
mittel besteht aus einer Mischlösung aus Fluorsäure und Fluorammonium. Auf diese Weise wird ein Gatebereich mit einer Dachneigung 4c an jeder Seitenkante aus der Siliziumschicht 4a und dem Oxidfilm 3a gebildet.
f) Unter Verwendung des Gatebereichs 3a und 4a als Maske wird Bor (B) in das Siliziumsubstrat diffundiert, wobei sich im Substrat eine p-leitende Source 5 und eine pleitende Drain 6 bilden. Die Tiefe der diffundierten Schicht beträgt 8000 JL
Darauf wird das sich ergebende Substrat 1 in feuchtem Sauerstoff bei 9400C einige Minuten lang erhitzt, so daß die Siliziumschicht 4a leicht oxidiert wird. Darauf wird das Oberflächenoxid einige 10 Sekunden lang einer leichten Ätzung unterzogen, wobei ein flüssiges Ätzmittel aus Fluorsäure und Fluorarnmonium verwendet wird. Die Ätztiefe beträgt einige 100 Ä.
g) Während dieses Arbeitsschrittes wird die Dachneigung 4c ' an jeder Seitenkante der Siliziumschicht 4a des Gates durch Ätzen entfernt. Auf diese Weise wird das Gate in eine Siliziumschicht 4b gebildet, die frei von Vorsprüngen der Seitenkante'ist.
Darauf wird eine zweite leichte Oxidation in feuchtem Sauerstoff bei 9400C durchgeführt. Die Stärke des gebildeten Oxidfilms (bei 10 in Fig. 2) beträgt einige 100 JL
Eine durch die Reaktion von Monosilan (SiH^) und Phosphorhydrid (PH5) in Stickstoff und Sauerstoff bei 45O°C hergestellte Phosphorglasschicht, d.h. die sogenannte PSG-Schicht 7 wird auf der gesamten Oberfläche abgelagert. Die Stärke der PSG-Schicht 7 beträgt 8000 bis 10000 A. Danach wird das hergestellte Substrat bei 105O0C einige 10 Minuten lang geglüht. Statt der PSG-Schicht kann auch durch chemische Dampf-
409818/0775 ·/·
reaktion eine Siliziumoxidschicht (eine CVD-Oxidschieht) verwendet werden.
i) Zur Herstellung der Anschlüsse von Source und Drain wird die Kontakt-Fotoätzung durchgeführt.
j) Auf die gesamte Oberfläche wird Aluminium mit einer Stärke von 1,8 μ aufgedampft. Überflüssige Teile der Aluminiumschicht werden entsprechend einem vorherbestimmten Anschlußmuster entfernt. Darauf bleiben die mit der Source 5 bzw. Drain 6 verbundenen Aluminiumanschlüsse 8 und 9 stehen.
Fig. 2 zeigt in vergrößertem Maßstab die Umgebung des Gate des nach dem oben beschriebenen Verfahren hergestellten Transistors. Der Seitenkantenteil der Siliziumschicht 4b des Gate tritt über den Oxidfilm 3a zurück. Die Dachneigung 4c am Seitenkantenteil des auf bekannte Weise hergestellten Transistors (Fig. 3) ist beim Transistor der Fig. 2 verschwunden. Wenn das Gate in dieser Weise ausgebildet wird, wird der lokale Überhang der Dachneigung 4c an der Seiten-kante und die damit verbundene Konzentration des elektrischen Feldes verhindert. Damit kann auch die Zerstörung des Gate vermieden werden.
Wird die Gatezerstörung verhindert (weniger als 0,1 %), so treten beim Spannungssiebungstest praktisch keine defekten Einrichtungen auf. Dieser Test wird daher überflüssig. Hierdurch ergibt sich der Vorteil, daß die Zahl der Herstellungsschritte vermindert wird.
Fig. 4 zeigt Vergleiche der jeweiligen Profile der Oberflächen der Siliziumschicht 4 und der Diffusionsschicht S, D bei den Ätztiefen d^ =0, dp = 0,1 μ und d, = 0,2 μ, wenn nach dem beschriebenen Ausführungsbeispiel die Dachneigung 4c an der Seitenkante der polykristallinen Siliziumschicht des Gates nach der Diffusion der Source und Drain weggeätzt
409818/0775
wird, worauf die leichte Oxidation durchgeführt wird. Auch wenn nur die Dachneigung 4c nach der Diffusion der Source und Drain geätzt wird und die leichte Oxidation nicht durchgeführt wird, kann die Gatezerstörung verhindert werden.
Fig. 5 zeigt die Profile der Oberflächen der Siliziumschicht und der diffundierten Schicht bei verschiedenen Ätztiefen, wenn, wie oben beschrieben, nach der Diffusion von Source und Drain nur die Dachneigung geätzt wird.
Auch wenn die Dächneigung an jeder Seitenkante der Siliziumschicht vor der Diffusion von Source und Drain geätzt wird, d.h. nach der Fotoätzung zur Freilegung der Source und Drainbereiche des Substrats, wird die Gatezerstörung wirksam verhindert. In diesem Fall wird durch die nachfolgende Diffusion für Source und Drain Bor in den Oxidfilm dotiert. Bei der Entfernung des Boroxid enthaltenden Gases wird gleichzeitig ein Teil jeder Seitenkante des Oxidfilms entfernt und es entsteht eine neue kleine Dachneigung 4d (Fig. 6 und 7). Auf diese Weise kann die Gatezerstörung nicht zufriedenstellend verhindert werden. Erfolgt jedoch darauf eine leichte Oxidation, so wird die Gatezerstörung abgeschwächt.
Fig. 6 zeigt die Profile der Siliziumschicht bei verschiedenen Ätztiefen, wenn die Dachneigung nach der Fotoätzung zur Freilegung der Source- und·Drainbereiche geätzt wird, worauf die geätzte Dachschräge leicht oxidiert wird.
Fig. 7 zeigt den Fall, in dem die leichte Oxidation im Falle der Fig. 6 nicht durchgeführt wird. Hierbei wird die Substratoberfläche nach der Ätzung der Dachschräge der Diffusion unterzogen, so daß der Zustand der Übergänge in Abhängigkeit von der Ätztiefe veränderlich ist.
409818/0775
Fig. 8 zeigt die Abhängigkeit des prozentualen Spannungssiebungsausschusses in Abhängigkeit von den verschiedenen Gegenmaßnahmen zur Verhinderung der Gateζerstörung.
Das erfindungsgemäße Verfahren ist auf sämtliche Arten von MIS-Anordnungen mit selbstausrichtendem Aufbau (leitende Schicht - Isolator - Halbleiter) anwendbar, beispielsweise auf MIS-Transistoren, MIS-Dioden, integrierte und in starkem Maße integrierte MIS-Schaltungen. Als leitende Schicht kann zusätzlich zu polykristallinem Silizium ein Metall wie Molybdän in ähnlicher V/eise angewendet werden. Zusätzlich zum Siliziumoxidfilm kommt als Isolierfilm ein Film aus Siliziumnitrid (Si-,Ν/) oder ein laminierter Film aus Siliziumoxid und Siliziumnitrid in Frage.
Patentansprüche
409818/0775

Claims (2)

  1. PATENTANSPRÜCHE
    Verfahren zur Herstellung einer MIS-Anordnung, dadurch gekennzeichnet , daß auf einer Oberfläche eines Halbleitersubstrats ein Isolierfilm und auf einem Teil des Isolierfilrns eine Halbleiterschicht ausgebildet wird, daß der Isolierfilm unter Verwendung der Halbleiterschicht als Maske teilv/eise geätzt wird, und daß eine Oberfläche der Halbleiterschicht derart geätzt wird, daß der Isolierfilm nicht geätzt wird.
  2. 2. Verfahren zur Herstellung eines Siliziumgate-MOS-Feldeffekttransistors, dadurch gekennzeichnet, daß auf einem Siliziumsubstrat thermisch ein Oxidfilm ausgebildet wird, daß auf dem Oxidfilm eine polykristalline Siliziumschicht ausgebildet wird, daß Teile des Qxidfilias und der polykristallinen Siliziumschicht zur Ausbildung eines Gates und zur gleichzeitigen Freilegung von Teilen des Substrats geätzt werden, daß in das Substrat mit dem Gate als Maske Verunreinigungen dotiert werden, um eine Source und Drain auszubilden, und daß zur Herstellung einer .MIS-Anordnung eine Oberfläche der polykristallinen Siliziumschicht nach der Bildung des Gates oder nach der Dotierung der Verunreinigungen durch Verwendung eines flüssigen Ätzmittels geätzt wird, dessen Ätzgeschwindigkeit für die polykristalline Siliziumschicht größer ist als für den Oxidfilm.
    409818/0775
DE19732348199 1972-09-27 1973-09-25 Verfahren zur herstellung von mis-anordnungen Pending DE2348199A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP47096157A JPS4953776A (de) 1972-09-27 1972-09-27

Publications (1)

Publication Number Publication Date
DE2348199A1 true DE2348199A1 (de) 1974-05-02

Family

ID=14157510

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19732348199 Pending DE2348199A1 (de) 1972-09-27 1973-09-25 Verfahren zur herstellung von mis-anordnungen

Country Status (8)

Country Link
US (1) US3972756A (de)
JP (1) JPS4953776A (de)
CA (1) CA986234A (de)
DE (1) DE2348199A1 (de)
FR (1) FR2200629B1 (de)
GB (1) GB1440643A (de)
IT (1) IT993439B (de)
NL (1) NL7313162A (de)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5228881A (en) * 1975-08-29 1977-03-04 Toko Inc Silicon gated, field effect semiconductor device
GB1545208A (en) * 1975-09-27 1979-05-02 Plessey Co Ltd Electrical solid state devices
JPS5917529B2 (ja) * 1977-11-29 1984-04-21 富士通株式会社 半導体装置の製造方法
DE2754066A1 (de) * 1977-12-05 1979-06-13 Siemens Ag Herstellung einer integrierten schaltung mit abgestuften schichten aus isolations- und elektrodenmaterial
US4149307A (en) * 1977-12-28 1979-04-17 Hughes Aircraft Company Process for fabricating insulated-gate field-effect transistors with self-aligned contacts
JPS5492175A (en) * 1977-12-29 1979-07-21 Fujitsu Ltd Manufacture of semiconductor device
US4251571A (en) * 1978-05-02 1981-02-17 International Business Machines Corporation Method for forming semiconductor structure with improved isolation between two layers of polycrystalline silicon
USRE32351E (en) * 1978-06-19 1987-02-17 Rca Corporation Method of manufacturing a passivating composite comprising a silicon nitride (SI1 3N4) layer and a phosphosilicate glass (PSG) layer for a semiconductor device layer
US4668973A (en) * 1978-06-19 1987-05-26 Rca Corporation Semiconductor device passivated with phosphosilicate glass over silicon nitride
JPS5534444A (en) * 1978-08-31 1980-03-11 Fujitsu Ltd Preparation of semiconductor device
US4343078A (en) * 1979-03-05 1982-08-10 Nippon Electric Co., Ltd. IGFET Forming method
US4355454A (en) * 1979-09-05 1982-10-26 Texas Instruments Incorporated Coating device with As2 -O3 -SiO2
US4287661A (en) * 1980-03-26 1981-09-08 International Business Machines Corporation Method for making an improved polysilicon conductor structure utilizing reactive-ion etching and thermal oxidation
US5879994A (en) * 1997-04-15 1999-03-09 National Semiconductor Corporation Self-aligned method of fabricating terrace gate DMOS transistor
US10138681B2 (en) 2016-08-16 2018-11-27 John Crawford Ladder tie off system

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3474310A (en) * 1967-02-03 1969-10-21 Hitachi Ltd Semiconductor device having a sulfurtreated silicon compound thereon and a method of making the same
US3475234A (en) * 1967-03-27 1969-10-28 Bell Telephone Labor Inc Method for making mis structures
US3646665A (en) * 1970-05-22 1972-03-07 Gen Electric Complementary mis-fet devices and method of fabrication
US3700508A (en) * 1970-06-25 1972-10-24 Gen Instrument Corp Fabrication of integrated microcircuit devices
JPS4917073A (de) * 1972-06-09 1974-02-15
JPS5148948B2 (de) * 1972-09-07 1976-12-23

Also Published As

Publication number Publication date
FR2200629B1 (de) 1977-09-09
NL7313162A (de) 1974-03-29
GB1440643A (en) 1976-06-23
CA986234A (en) 1976-03-23
FR2200629A1 (de) 1974-04-19
IT993439B (it) 1975-09-30
US3972756A (en) 1976-08-03
JPS4953776A (de) 1974-05-24

Similar Documents

Publication Publication Date Title
DE2620155C2 (de)
DE3021206C2 (de) Verfahren zur Herstellung von Leiterbahnen auf Halbleiterbauelementen
DE2462644C2 (de) Verfahren zur Herstellung eines Transistors
DE2718894C2 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE2348199A1 (de) Verfahren zur herstellung von mis-anordnungen
DE2641752C3 (de) Verfahren zur Herstellung eines Feldeffekttransistors
DE2153103A1 (de) Integrierte Schaltungsanordnung und Verfahren zur Herstellung derselben
DE2728167A1 (de) Verfahren zur vorbereitung eines siliziumsubstrats fuer die herstellung von mos-bauelementen
DE3150222A1 (de) "verfahren zum herstellen einer halbleitervorrichtung"
DE2311915A1 (de) Verfahren zur herstellung von integrierten mos-scha'tkreisen
DE2618445A1 (de) Verfahren zum herstellen einer halbleitervorrichtung
DE2605830A1 (de) Verfahren zur herstellung von halbleiterbauelementen
DE2517690B2 (de) Verfahren zum Herstellen eines Halbleiterbauelements
DE2621165A1 (de) Verfahren zum herstellen eines metallkontaktes
DE2923969C2 (de) Verfahren zum Herstellen eines Feldeffekttransistors mit isoliertem Gate für integrierte Halbleiterschaltungen
DE3608418C2 (de)
DE69025784T2 (de) Nichtflüchtige Speicher-Halbleiteranordnung
DE3145850A1 (de) Integrierte halbleiterschaltung
DE2658304C2 (de) Halbleitervorrichtung
DE2100292A1 (de) Halbleiteranordnung mit relativ kleinen geometrischen Abmessungen und Verfahren zur Herstellung derselben
DE2453528C2 (de) Maskierungsverfahren
DE19703223A1 (de) Verfahren zur Herstellung einer Elektrode einer Halbleitereinrichtung
DE2152057A1 (de) Verfahren zur Herstellung eines Halbleiteraufbaus
DE2937989C2 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE19847641A1 (de) Halbleitervorrichtung und zugehöriges Herstellungsverfahren

Legal Events

Date Code Title Description
OHA Expiration of time for request for examination