DE3608418C2 - - Google Patents

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Description

Gegenstand der Erfindung ist ein Verfahren zur Herstellung eines MOSFET-Gate­ isolatorfilms durch Ausbilden eines SiO2-Films durch ther­ mische Oxidation.
Bezüglich eines Verfahrens zur Herstellung eines Gateisolatorfilms auf einem 200 V-Wechselstrom-Phototriac mit Null­ durchgang kann die lokale Oxidation eines mit Sauerstoff dotierten poly­ kristallinen Siliciumfilms zur Bildung eines MOS-IC-Gateisolatorfilms als äquivalente Technik angesehen werden. Wie in der Fig. 2 dargestellt ist, umfaßt das lokale Oxidationsverfahren die Diffusion eines Siliciumplättchens 10, die Entfernung des gesamten SiO2-Films von der Halbleitersubstratoberfläche, die Abscheidung eines mit Sauerstoff dotierten, polykristallinen Siliciumfilms 11 und die an­ schließende Abscheidung eines durch ein chemisches Aufdampfverfahren gebil­ deten SiO2-Films 12 (nachfolgend auch abgekürzt als CVD-SiO2-Film bezeich­ net), selektives Entfernen des CVD-SiO2-Films 12 durch Photoätzen und Naßät­ zen und thermische Oxidation des mit Sauerstoff dotierten, polykristallinen Si­ liciumfilms 11 auf jenem Oberflächenbereich, von dem der CVD-SiO2-Film 12 entfernt worden ist. Der als MOS-Gateisolatorfilm (der mit der Bezugsziffer 13 be­ zeichnet ist) verwendete SiO2-Film 12 wird mit Hilfe dieses Verfahrens gebildet. Dabei verbleibt der mit Sauerstoff dotierte, polykristalline Siliciumfilm in je­ nen Bereichen, in denen der CVD-SiO2-Film 12 nicht entfernt worden ist, wegen der Dicke des CVD-SiO2-Films 12 in nichtoxidiertem Zustand. Daher bleibt der Passievierungseffekt erhalten.
Bei dem oben angesprochenen herkömmlichen Verfahren gemäß dem der mit Sauerstoff dotierte, polykristalline Siliciumfilm 11 nach seiner Abscheidung thermisch oxidiert wird, ändert sich die Korngröße des Siliciums in dem mit Sau­ erstoff dotierten, polykristallinen Siliciumfilm 11 während der Oxidation bei der angewandten hohen Temperatur (von 1100°C oder mehr), was zu einer Verrin­ gerung des Passivierungseffektes und zu einem erhöhten Leckstrom in dem P-N- Übergang führt. Demzufolge sind die zulässigen Gate-Oxidationstemperaturen und -zeiten auf unterhalb 1100°C und weniger als 30 Minuten beschränkt, was die Dicke des Oxidfilms auf maximal 200 bis 300 nm begrenzt.
Die begrenzte Oxidfilmdicke ist eine fatale Beschränkung bei der Herstellung von MOSFET-Transistoren, die eine hohe Gateisolations-Durchschlagsspannungs­ festigkeit aufweisen müssen.
Aus der DE-OS 25 47 304 ist ein Verfahren zur Herstellung eines MOSFET-Gateiso­ latorfilms bekannt, gemäß dem mit Hilfe eines chemischen Aufdampfverfah­ rens auf ein Halbleitersubstrat eine mit Sauerstoff dotierte, halbleitende, poly­ kristalline Siliciumschicht, darauf eine zweite polykristalline Silicium­ schicht, bei der es sich auch um eine Siliciumnitridschicht handeln kann, und darauf eine Siliciumdioxidschicht abgeschieden werden. Diese Schichten wer­ den in dem als Gate-Bereich vorgesehenen MOSFET-Bereich geätzt, wonach mit Hilfe des thermischen Oxidationsverfahrens ein Gateisolatorfilm aufgebracht wird.
Die DE-AS 26 05 830 beschreibt ein Verfahren zur Herstellung eines Halbleiter­ bauelementes, gemäß dem auf ein Halbleitersubstrat eine sauerstoffdotierte, po­ lykristalline Siliciumschicht, eine Siliciumnitridschicht und eine Siliciumdi­ oxidschicht aufgebracht werden. Im Gate-Bereich werden diese Schichten geätzt, wonach durch thermische Oxidation ein Gateisolatorfilm aufgebracht wird, der in die bereits vorhandene Siliciumdioxidschicht übergeht.
Aus der US-PS 41 76 372 ist es bekannt, daß der Leckstrom von Transistoren vom Sauerstoffgehalt der polykristallinen Schicht abhängt und die Qualität der Pas­ sivierung und damit die Durchschlagsspannungsfestigkeit von der Dicke der Oxidschicht abhängen.
Die Aufgabe der vorliegenden Erfindung besteht nun darin, die Herstellung von MOSFET-Transistoren zu ermöglichen, die eine hohe Gateisolations-Durch­ schlagsspannungsfestigkeit aufweisen.
Diese Aufgabe wird gelöst durch die kennzeichnenden Merkmale des Verfah­ rens gemäß Patentanspruch.
Da bei dem erfindungsgemäßen Verfahren der Gateisolator-Oxidfilm vor der Erzeugung des mit Sauerstoff dotierten, halbleitenden, polykristallinen Sili­ ciumfilms gebildet wird, kann der isolierende Oxidfilm in der gewünschten Dicke ausgebildet werden. Der CVD-SiO2-Film ergibt die elektrische Isolation gegen­ über den Elektroden, wobei der Siliciumnitridfilm den CVD-SiO2-Film von dem durch thermische Oxidation gebildeten SiO2-Film trennt.
Eine Ausführungsform der Erfindung sei im folgenden unter Bezugnahme auf die Zeichnungen näher erläutert. In den Zeichnungen zeigt
Fig. 1 den Verfahrensablauf einer Ausführungsform der vor­ liegenden Erfindung;
Fig. 2 den Verfahrensablauf einer herkömmlichen Herstel­ lungsmethode;
Fig. 3 eine Schnittansicht eines mit Hilfe des erfindungsge­ mäßen Verfahrens hergestellten Clips; und
Fig. 4 ein dem in der Fig. 3 dargestellten Chip entsprechendes Schaltungs­ diagramm.
Bei der Ausführungsform des erfindungsgemäßen Verfahrens nach Fig. 1 werden in einem n-Halbleitersubstrat 1 durch Diffusion ein p-Wannenbereich 2, ein n-Source­ bereich 3 und ein n-Drainbereich 4 erzeugt. Nach der Dif­ fusion wird der SiO2-Film 5 durch selektives Ätzen von dem MOSFET-Bereich entfernt. Anschließend wird durch thermische Oxidation ein SiO2-Film 6 (Dicke etwa 1,2 µm) als Gateiso­ latorfilm erzeugt, worauf der SiO2-Film 6 von jedem Ober­ flächenbereich, der von dem MOSFET-Bereich verschieden ist, durch selektives Ätzen entfernt wird. Anschließend wird mit Hilfe eines chemischen Aufdampfverfahrens ein mit Sauer­ stoff dotierter, halbleitender, polykristalliner Silicium­ film 7 (Sauerstoffkonzentration etwa 15 bis 35 atm-%, Dicke et­ wa 200 nm als Schutzfilm unter vermindertem Druck erzeugt. Der polykristalline Siliciumfilm 7 wird selektiv durch CF4-Gasplasmaätzen von dem MOSFET-Bereich entfernt. Da die Ätzgeschwindigkeit des mit Sauerstoff dotierten, halbleitenden, polykristallinen Siliciums 7 im Vergleich zu jener des SiO2-Films (Gateisolatorfilm) 6 ausreichend hoch ist, ist die Dickenverminderung des SiO2-Grundfilms 6 durch mögliches Überätzen vernachlässigbar gering, wenn die Ätzmaßnahme mit Hilfe eines optischen Sensors gesteuert wird. Bei­ spielsweise beträgt bei einer Dicke von etwa 1,2 µm die Gateisola­ tions-Durchbruchspannung etwa 900 V.
Anschließend wird ein Siliciumnitridfilm 8 (Dicke etwa 100 nm) mit Hilfe eines chemischen Aufdampfverfahrens un­ ter vermindertem Druck abgeschieden. Anschließend wird ein CVD-SiO2-Film 9 gebildet, um einen Isolationsdurchschlag über Drahtelektroden zu verhindern. Der Siliciumnitridfilm 8 trennt den CVD-SiO2-Film 9 elektrisch von dem durch ther­ mische Oxidation gebildeten SiO2-Film (Gateisolatorfilm) 6 und schützt auch jene Bereiche, die von dem MOSFET-Bereich verschieden sind. Der CVD-SiO2-Film 9 wird dann durch Pho­ toätzen und Naßätzen (unter Verwendung eines sogenannten Pufferätzmittels HF : NH4F = 1 : 4) von dem MOSFET-Bereich entfernt. Da die Ätzgeschwindigkeit des Siliciumnitrid- Grundfilms 8 extrem gering ist (etwa 1,5 nm/min) ist die Dickenverminderung vernachlässigbar gering. Der Silicium­ nitridfilm 8 wird durch Plasmaätzen entfernt. Erneut ist die Dickenverminderung des durch thermische Oxidation ge­ bildeten SiO2-Grundfilms 6 wegen seiner geringen Ätzge­ schwindigkeit vernachlässigbar gering.
Somit ist es mit Hilfe des erfindungsgemäßen Verfahrens ohne weiteres möglich, die Dickenverminderung des durch thermische Oxidation gebildeten SiO2-Grundfilms 6 bei den beiden Plasmaätzvorgängen auf insgesamt etwa 5% seiner ge­ samten Dicke zu begrenzen. Die thermische Behandlung (T etwa 1000°) und die Maßnahmen zur Bildung der Elektroden, die nach dem oben beschriebenen Verfahren durchgeführt werden, sind gut bekannt, so daß hierauf nicht näher ein­ gegangen werden muß. Der Gateisolatorfilm kann einen zwei­ schichtigen Aufbau aus dem durch die thermische Oxidation gebildeten SiO2-Film 6 und dem Siliciumnitridfilm 8 aufwei­ sen. In diesem Fall wird der Siliciumnitridfilm 8 nicht von dem MOSFET-Bereich entfernt und wird als Teil des Gate­ isolatorfilms verwendet. Bei diesen Ausführungsformen wird der mit Sauerstoff dotierte, halbleitende, polykristalline Siliciumfilm in Form einer einzigen Schicht als Schutz­ schicht 7 unter dem Siliciumnitridfilm 8 verwendet. Alter­ nativ kann der Schutzfilm 7 auch einen mehrschichtigen Aufbau aufweisen unter Verwen­ dung von Polysiliciumfilmen.
Zur weiteren Erläuterung ist in der Fig. 3 ein Phototriac- Chip mit Nulldurchgang gezeigt, der mit Hilfe des oben be­ schriebenen Verfahrens hergestellt worden ist, während die Fig. 4 die ihm entsprechend Schaltung wiedergibt. Die in der Fig. 3 in Klammern angegebenen Bezugsziffern entspre­ chen jenen der Fig. 1. Die Bezugsziffern der Fig. 4 stim­ men mit jenen der Fig. 3 überein.
Die Fig. 3 zeigt ein Halbleitersubstrat des n-Typs 21(1) mit einem Widerstandsdiffusionsbereich R GK 22, einen durch Diffusion erzeugten p-Gatebereich 23, einen durch Diffu­ sion erzeugten Kathodenbereich 24, einen durch Diffusion erzeugten Anodenbereich 25, einen durch Diffusion erzeug­ ten p-Wannenbereich 26(2), einen durch Diffusion erzeugten Source-Bereich 27(3), einen durch Diffusion erzeugten Drain-Bereich 28(4), einen MOS-Gateisolatorfilm (durch thermische Oxidation, erzeugter SiO2-Film) 29(6), einen mit Sauerstoff dotierten, halbleitenden, polykristallinen Sili­ ciumfilm 30(7), einen Siliciumnitridfilm 31(8), einen CVD- SiO2-Film 32(9), eine MOS-Gateelektrode 33, eine Drainelek­ trode 34, eine Sourceelektrode 35, eine Anodenelektrode (T2-Elektrode) 36, eine Kathodenelektrode (T1-Elektrode) 37 und eine MOS-Gateverdrahtung 38.
Das Verfahren zur Herstellung des Gateisolatorfilms eines Phototriac-Halbleiterchips mit Nulldurchgang ist oben beschrieben worden. Das erfindungsgemäße Verfahren ist auch zur Herstellung anderer MOSFETs anwendbar, die eine hohe Durchschlagsspannungsfestigkeit besitzen müs­ sen.

Claims (1)

  1. Verfahren zur Herstellung eines MOSFET-Gateisolatorfilms durch Ausbilden eines SiO2-Films durch thermische Oxidation, dadurch gekennzeichnet, daß
    • - zunächst der thermisch oxidierte SiO2.Film auf die Oberfläche eines einen MOSFET-Transistor enthaltenden Halbleiterkörpers aufgebracht wird,
    • - der SiO2-Film durch selektives Ätzen von dem von dem MOSFET-Bereich ver­ schiedenen Oberflächenbereich entfernt wird,
    • - ein mit Sauerstoff dotierter, halbleitender, polykristalliner Siliciumfilm auf der Oberfläche des Halbleiterkörpers abgeschieden wird,
    • - der mit Sauerstoff dotierte, halbleitende, polykristalline Siliciumfilm durch selektives Ätzen von dem MOSFET-Bereich entfernt wird, und
    • - mindestens auf dem von dem MOSFET-Bereich verschiedenen Oberflächenbe­ reich mit Hilfe eines chemischen Aufdampfverfahrens ein Siliciumnitridfilm und ein SiO2-Film abgeschieden wird.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61222172A (ja) * 1985-03-15 1986-10-02 Sharp Corp Ｍｏｓｆｅｔのゲ−ト絶縁膜形成方法
JPS6269520A (ja) * 1985-09-21 1987-03-30 Semiconductor Energy Lab Co Ltd 光ｃｖｄ法により凹部を充填する方法
US5462767A (en) * 1985-09-21 1995-10-31 Semiconductor Energy Laboratory Co., Ltd. CVD of conformal coatings over a depression using alkylmetal precursors
US5181379A (en) * 1990-11-15 1993-01-26 General Electric Company Gas turbine engine multi-hole film cooled combustor liner and method of manufacture
US5376568A (en) * 1994-01-25 1994-12-27 United Microelectronics Corp. Method of fabricating high voltage complementary metal oxide semiconductor transistors
US5930658A (en) * 1996-11-26 1999-07-27 Advanced Micro Devices, Inc. Oxidized oxygen-doped amorphous silicon ultrathin gate oxide structures
US7079829B2 (en) * 2002-11-15 2006-07-18 Matsushita Electric Industrial Co, Ltd. Semiconductor differential circuit, oscillation apparatus, switching apparatus, amplifying apparatus, mixer apparatus and circuit apparatus using same, and semiconductor differential circuit placement method
KR20040094560A (ko) * 2003-05-03 2004-11-10 삼성전자주식회사 반도체 소자 금속배선층의 전해 연마 방법 및 장치
CN103681899B (zh) * 2013-12-18 2016-05-04 无锡中微晶园电子有限公司 提高感光密度的光敏器件及其制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5314420B2 (de) * 1973-05-14 1978-05-17
JPS523277B2 (de) * 1973-05-19 1977-01-27
US4176372A (en) * 1974-03-30 1979-11-27 Sony Corporation Semiconductor device having oxygen doped polycrystalline passivation layer
JPS6022497B2 (ja) * 1974-10-26 1985-06-03 ソニー株式会社 半導体装置
JPS5193874A (en) * 1975-02-15 1976-08-17 Handotaisochino seizohoho
FR2335951A1 (fr) * 1975-12-19 1977-07-15 Radiotechnique Compelec Dispositif semiconducteur a surface passivee et procede d'obtention de la structure de passivation
JPS52141577A (en) * 1976-05-20 1977-11-25 Sony Corp Mos type electromagnetic field effect transistor
US4339285A (en) * 1980-07-28 1982-07-13 Rca Corporation Method for fabricating adjacent conducting and insulating regions in a film by laser irradiation
US4420765A (en) * 1981-05-29 1983-12-13 Rca Corporation Multi-layer passivant system
US4489103A (en) * 1983-09-16 1984-12-18 Rca Corporation SIPOS Deposition method
US4574466A (en) * 1984-12-10 1986-03-11 Gte Communication Systems Corporation High quality gate oxides for VLSI devices
JPS61222172A (ja) * 1985-03-15 1986-10-02 Sharp Corp Ｍｏｓｆｅｔのゲ−ト絶縁膜形成方法

Also Published As

Publication number Publication date
US4780428A (en) 1988-10-25
JPS61222172A (ja) 1986-10-02
DE3608418A1 (de) 1986-09-18
JPH0451068B2 (de) 1992-08-18
US4695479A (en) 1987-09-22

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