DE19814703A1 - Herstellungsverfahren einer Halbleitervorrichtung und dadurch hergestellte Halbleitervorrichtung - Google Patents

Herstellungsverfahren einer Halbleitervorrichtung und dadurch hergestellte Halbleitervorrichtung

Info

Publication number
DE19814703A1
DE19814703A1 DE19814703A DE19814703A DE19814703A1 DE 19814703 A1 DE19814703 A1 DE 19814703A1 DE 19814703 A DE19814703 A DE 19814703A DE 19814703 A DE19814703 A DE 19814703A DE 19814703 A1 DE19814703 A1 DE 19814703A1
Authority
DE
Germany
Prior art keywords
layer
copper
trench
semiconductor device
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE19814703A
Other languages
English (en)
Inventor
Kazuyoshi Maekawa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE19814703A1 publication Critical patent/DE19814703A1/de
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76882—Reflowing or applying of pressure to better fill the contact hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

Die vorliegende Erfindung bezieht sich auf ein Herstellungsver­ fahren einer Halbleitervorrichtung und eine dadurch hergestellte Halbleitervorrichtung, und insbesondere auf die Verbesserung ei­ nes Hochdruck-Rückflußprozesses zum Bilden von Verbindungen ei­ ner Halbleitervorrichtung.
Ein bei der Anmelderin vorhandenes Herstellungsverfahren einer Halbleitervorrichtung und der Aufbau einer sich daraus ergeben­ den Halbleitervorrichtung wird unter Bezugnahme auf die Fig. 3A bis 3C beschrieben.
Fig. 3A stellt das Bilden einer Zwischenschicht-Isolierschicht 2 auf einem Halbleitersubstrat 1 (Siliziumsubstrat), auf dem ein Halbleiterelement (nicht gezeigt) gebildet ist, in einem Halb­ leiterwafer 10 dar. Nachfolgend werden ein Leitungsgraben (Verdrahtungsgraben, Verdrahtungsrille) 3 und ein Verbindungs­ loch 3a gebildet, die fähig sind, das Halbleiterelement auf dem Halbleitersubstrat 1 mit einer oberen Verbindungsschicht (nicht gezeigt), die auf der Zwischenschicht-Isolierschicht 2 gebildet ist, elektrisch zu verbinden.
Dann wird der Halbleiterwafer 10 (in der Herstellung) in eine Niedrigdruckatmosphäre gebracht, um Wasser etc., das in der Oberfläche absorbiert ist zu entfernen, und die Temperatur wird erhöht. Falls es nötig ist, wird die Oberfläche des Wafers 10 danach dadurch gereinigt, daß sie durch inverses Sputtern mit Argon geätzt wird.
Dann wird eine Kupferschicht 5 durch Sputtern gebildet. Zu die­ sem Zeitpunkt wird, wie in Fig. 3(b) gezeigt ist, ein Hohlraum 8 auf dem Boden des Verbindungslochs 3a im Leitungsgraben 3 des Halbleiterwafers 10 gebildet.
Nachfolgend wird der Halbleiterwafer 10 auf 400°C oder höher er­ hitzt und ein Hochdruck von ungefähr 40 bis 100 MPa wird einge­ stellt. Das Kupfer wird dazu gebracht, in den Hohlraum zu flie­ ßen, und die Innenseite des Leitungsgrabens 3 und des Verbin­ dungslochs 3a wird mit Kupfer bedeckt (beladen).
Wie in Fig. 3(c) gezeigt ist, wird der Kupferfilm 5 beim Ein­ stellen eines Hochdrucks (durch Sauerstoff oder Wasser, welche in einem Argongas enthalten sind) oxidiert, wobei eine Kupfer­ oxidschicht 7 auf der Oberfläche der Kupferschicht 5 gebildet wird. Die Oxidation der Kupferschicht 5 ist nicht auf ihre Ober­ fläche beschränkt und Sauerstoff diffundiert in die Innenseite der Kupferschicht 5. Daher wird die Fließfähigkeit des Kupfers während des Einstellens eines Hochdrucks verringert. Als eine Folge bleibt, wie in Fig. 3(c) gezeigt ist, der Hohlraum 8 selbst nach der Hochdruckbehandlung. Das heißt, es tritt ein Füll-Fehler auf.
Die vorliegende Erfindung wurde zum Lösen des oben angegebenen Problems in der Technik gemacht. Eine Aufgabe der Erfindung ist es deshalb, ein Herstellungsverfahren einer Halbleitervorrich­ tung an zugeben, welches die Oxidation des Kupfers und die daraus folgende Verschlechterung der Füllcharakteristik in einem Kup­ ferhochdruck-Rückflußprozeß der oben beschriebenen Art verhin­ dern kann, welcher bei einer Verdrahtung einer Halbleitervor­ richtung wie beispielsweise ein DRAM oder einer Logikvorrichtung oder beim Bilden einer Verbindung unter Bilden eines Kontaktlo­ ches oder eines Durchgangsloches verwendet wird, wie auch eine Halbleitervorrichtung anzugeben, die durch ein derartiges Ver­ fahren hergestellt ist.
Diese Aufgabe wird gelöst durch ein Herstellungsverfahren nach Anspruch 1 beziehungsweise einer Halbleitervorrichtung nach An­ spruch 7 oder 8.
Weiterbildungen der Erfindung sind in den Unteransprüchen ange­ geben.
In einem Herstellungsverfahren einer Halbleitervorrichtung wird ein Leitungsgraben und/oder ein Verbindungsloch in einer Zwi­ schenschicht-Isolierschicht eines Halbleiterwafers gebildet. Ei­ ne Kupferschicht wird auf der Zwischenschicht-Isolierschicht derart gebildet, daß sie den Leitungsgraben und/oder das Verbin­ dungsloch bedeckt. Dann wird das Kupfer der Kupferschicht mit­ tels Druck in den Leitungsgraben und/oder in das Verbindungsloch eingeführt (geleitet) durch Verwenden eines Hochdruck- und Hochtemperatur-Inertgases. Ferner wird ein Teil der Kupfer­ schicht durch chemomechanisches Polieren entfernt, wobei Kupfer in dem Leitungsgraben und/oder in dem Verbindungsloch belassen wird.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der folgenden Beschreibung von Ausführungsbeispielen der Er­ findung anhand der Figuren. Von diesen zeigen:
Fig. 1(a)-1(f) Schritte eines Herstellungsverfahrens gemäß einer ersten, einer zweiten, einer dritten und einer vierten Ausführungsform der vor­ liegenden Erfindung und den Aufbau einer sich daraus ergebenden Halbleitervorrich­ tung;
Fig. 2 einen Schritt des Herstellungsverfahrens ge­ mäß der zweiten Ausführungsform der Erfin­ dung;
Fig. 3(a)-3(c) Schritte eines bei der Anmelderin vorhande­ nen Herstellungsverfahrens einer Halbleiter­ vorrichtung und des Aufbaus einer sich dar­ aus ergebenden Halbleitervorrichtung.
Erste Ausführungsform
Ein Herstellungsverfahren einer Halbleitervorrichtung und den Aufbau einer sich daraus ergebenden Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung wird im folgenden unter Bezugnahme auf die Fig. 1(a)-1(f) beschrieben.
Fig. 1(a) zeigt eine Schnittansicht eines Halbleiterwafers 10. Es wird auf Fig. 1(a) Bezug genommen; nach dem Bilden einer Zwi­ schenschicht-Isolierschicht 2 auf einem Halbleitersubstrat 1 (Siliziumsubstrat), auf dem ein Halbleiterelement (nicht ge­ zeigt) gebildet ist, wird ein Leitungsgraben 3 in der Zwischen­ schicht-Isolierschicht 2 gebildet. Ferner wird ein Verbindungs­ loch 3a gebildet, das fähig ist, das Halbleiterelement auf dem Halbleitersubstrat 1 mit einer Verbindung, die in dem Leitungs­ graben 3 geformt werden soll, oder mit einer oberen Verbindungs­ schicht (nicht gezeigt), die auf der Zwischenschicht-Isolier­ schicht 2 gebildet werden soll, elektrisch zu verbinden.
Fig. 1(b) ist eine Draufsicht des in Fig. 1(a) gezeigten Halb­ leiterwafers 10. Fig. 1(a) ist ein A-A-Querschnitt der Fig. 1(b). Fig. 1(c) zeigt einen B-B-Querschnitt der Fig. 1(b).
Um Wasser etc., das in der Oberfläche absorbiert ist, zu entfer­ nen, wird der Halbleiterwafer 10 (in der Herstellung) in eine Niedrigdruckatmosphäre gebracht und die Temperatur wird erhöht. Die Temperatur kann entweder durch Heizen mit einer Lampe oder durch ein Gasheizungsverfahren erhöht werden. Der Halbleiterwa­ fer 10 wird durch Erhöhen der Temperatur einer Platte, die den Halbleiterwafer 10 in einer Prozeßkammer hält, und durch Einlas­ sen eines Inertgases in die Kammer zum Vorsehen eines Druckes von ungefähr 10 bis 1000 Pa geheizt. Falls es nötig ist, wird die Oberfläche des Wafers 10 danach gereinigt durch Ätzen mit­ tels inversem Sputtern mit Argon oder mittels inversem Sputtern in einem Mischgas, das durch Zugeben von Wasserstoff (H2) zu Ar­ gon erhalten wird.
Wie in Fig. 1(d) gezeigt ist, wird eine Kupferschicht 5 durch Sputtern oder durch CVD auf der Zwischenschicht-Isolierschicht 2 gebildet, einschließlich seines Abschnittes, in dem der Lei­ tungsgraben 3 und das Verbindungsloch 3a gebildet sind, in einer ausreichenden Dicke zum Bedecken des Leitungsgrabens 3 und des Verbindungsloches 3a.
Während des Zeitraumes nach dem Bildungsschritt der Kupfer­ schicht 5 bis zum Beginn des nächsten Bildungsschrittes einer Oxidationsschutzschicht (später beschrieben) für die Kupfer­ schicht 5 wird die Prozeßkammer andauernd in einem Hochvakuum von 1,33 × 10⁻3 Pa oder weniger gehalten, so daß der Halbleiter­ wafer 10 nicht der Luft ausgesetzt ist. Dies dient dazu, zu ver­ hindern, daß die Kupferschicht 5 oxidiert wird. Vorzugsweise wird der Halbleiterwafer in einem Hochvakuum von 1,33 × 10⁻3 Pa oder weniger gehalten bis vor dem Beginn des nächsten Bildungs­ schrittes einer Oxidationsschutzschicht.
Dann wird eine Oxidationsschutzschicht, (Oxidationsver­ hinderungsschicht) 4 auf der Kupferschicht 5 gebildet, während der Halbleiterwafer 10 andauernd in einem Vakuum gehalten wird, ohne der Luft ausgesetzt zu sein. Dies verhindert, daß die Kup­ ferschicht 5 durch in einem Argongas oder dergleichen, das in einem später beschriebenen Schritt in einer Hochtemperatur-, Hochdruckbedingung verwendet wird, enthaltene Verunreinigungen (Sauerstoff etc.) oxidiert wird. Während des Bildungsschritt der Oxidationsschutzschicht kann die Atmosphäre ungefähr 1,33 × 10⁻2 Pa betragen.
Es ist zweckmäßig, daß die Oxidationsschutzschicht 4 eine Titan­ nitrid(TiN)-Schicht einer Dicke von ungefähr 200 nm ist. Zu die­ sem Zeitpunkt wird, wie in Fig. 1(d) gezeigt ist, ein Hohlraum 8 auf dem Boden des Verbindungsloches 3a in dem Leitungsgraben 3 des Halbleiterwafers 10 gebildet. Vorzugsweise wird der Halblei­ terwafer in einem Hochvakuum von 1,33 × 10⁻3 Pa oder weniger nach dem Bilden einer Oxidationsschutzschicht bis zum nächsten Schritt gehalten.
Nachfolgend wird ein Inertgas wie beispielsweise Argon, während der Halbleiterwafer 10 auf 400°C oder höher in einer Hochtempe­ ratur- und Hochdruckprozeßkammer geheizt wird, in die Kammer eingelassen, um einen Hochdruck von ungefähr 40 bis 100 MPa vor­ zusehen. Als eine Folge wird das Kupfer der Kupferschicht 5 in den Hohlraum 8 mittels Druck eingeführt (geleitet) und fließfä­ hig gemacht. Daher wird die Innenseite des Leitungsgrabens 3 und des Verbindungsloches 3a mit Kupfer bedeckt (beladen), wie in Fig. 1(e) gezeigt ist.
Wie oben beschrieben ist, wird zum Verhindern der Oxidation von Kupfer die bisher beschriebene Reihe von Schritten in einem Hochvakuum (von 1,33 × 10⁻3 Pa oder weniger) ausgeführt, ohne den Halbleiterwafer 10 der Luft auszusetzen.
Während des Zeitraumes nach dem Bilden der Kupferschicht 5 bis zum Beginn des nächsten Schrittes des Bildens einer Oxidations­ schutzschicht wird die Prozeßkammer andauernd in einem Hochvaku­ um von 1,33 × 10⁻3 Pa oder weniger gehalten. Ferner wird die Prozeßkammer vorzugsweise in einem Hochvakuum von 1,33 × 10⁻3 Pa oder weniger gehalten nach dem Bilden einer Oxidationsschutz­ schicht bis zum nächsten Schritt. Während des Schritts des Bil­ dens der Oxidationsschutzschicht ist es erlaubt, daß sich in der Prozeßkammer ein Hochvakuum von ungefähr 1,33 × 10⁻2 Pa ein­ stellt.
Wenn der Halbleiterwafer 10 in einer Prozeßkammer eines Druckes von 1,33 × 10⁻2 Pa nach dem Bilden der Kupferschicht 5 verarbei­ tet wird, wird das Kupfer oxidiert und die Kupferfüllcharakteri­ stik unter Hochdruck verschlechtert sich. Während bei einem Druck von 6,65 × 10⁻3 Pa eine leichte Oxidation von Kupfer auf­ tritt, ist es möglich, die Kupferoxidation bei einem Druck von 1,33 × 10⁻3 Pa oder weniger zu verhindern.
Während eine 200 nm dicke Titannitrid(TiN)-Schicht als die Oxi­ dationsschutzschicht 4 in dem oben beschriebenen Prozeß verwen­ det wird, führt die Titannitridschicht solange zu dem oxidati­ onsverhindernden Effekt, wie ihre Dicke 50 nm oder mehr beträgt.
Beispiele der Kupferoxidationsschutzschicht 4 sind Schichten aus Titan (Ti), Tantal (Ta), Wolfram (W), Molybdän (Mo), Mangan (Mn) und dergleichen und zugehörige Oxide, Nitride und Silizide. Fer­ ner kann eine aus den oben angegebenen Materialien zusammenge­ setzte Schicht wie beispielsweise eine TiN/Ti-Schicht auch ver­ wendet werden. Das Metall der Oxidationsschutzschicht 4 wird oxidiert, wobei die Oxidation der sich darunter befindenden Kup­ ferschicht 5 verhindert wird. Ein oder mehrere Elemente wie bei­ spielsweise Al, Ti, Si können in das Kupfer mit ungefähr 0,1 bis 10 Gew.-% (Gewichtsprozent) eingelagert werden, als eine Folge der Hochtemperatur-Hochdruckbehandlung.
Nachfolgend wird die Oxidationsschutzschicht 4 und ein überflüs­ siger Teil der Kupferschicht 5, wie in Fig. 1(f) gezeigt ist, durch chemomechanisches Polieren (CMP) entfernt. CMP entfernt die Schutzschicht 4 und den überflüssigen Teil der Kupferschicht 5 vom Halbleiterwafer 10, in dem der Leitungsgraben 3 und das Verbindungsloch 3a mit Kupfer gefüllt sind. Daher wird die Kup­ ferschicht 5 nur in dem Leitungsgraben 3 und in dem Verbindungs­ loch 3a belassen und eine Verbindung in dem Leitungsgraben 3 und dem Leitungsloch 3a wird vervollständigt. Danach werden übliche Herstellungsschritte einer Halbleitervorrichtung ausgeführt zum Vervollständigen einer Halbleitervorrichtung.
Wie oben beschrieben wurde, werden in der ersten Ausführungsform die Kupferschicht 5 zum Verdrahten (Verbinden) und eine Titan­ schicht oder dergleichen gebildet, wobei die Oxidationsschutz­ schicht 4 für die Kupferschicht 5 darauf gebildet wird, während eine Hochvakuumatmosphäre andauernd beibehalten wird. Das Kupfer der Kupferschicht 5 wird mittels Druck in den Leitungsgraben 3 und/oder das Verbindungsloch 3a geleitet und speziell in den Hohlraum 8 unter Verwenden eines Hochtemperatur-, Hochdruck- Inertgases. Deshalb kann die Oxidation der Kupferschicht 5 und die daraus folgende Verschlechterung der Füllcharakteristik ver­ hindert werden.
Zweite Ausführungsform
Ein Herstellungsverfahren einer Halbleitervorrichtung gemäß ei­ ner zweiten Ausführungsform der vorliegenden Erfindung wird un­ ter Bezugnahme auf die Fig. 1(a)-1(f) und Fig. 2 beschrieben.
Zuerst werden ein Schritt des Bildens eines Leitungsgrabens 3, und/oder eines Verbindungsloches 3a eines Halbleiterwafers 10, der in Fig. 1(a) gezeigt ist, und ein nachfolgender Schritt des Reinigens der Oberfläche des Halbleiterwafers 10 in derselben Weise wie in der ersten Ausführungsform ausgeführt. Zur Verein­ fachung werden überflüssige Beschreibungen unterlassen.
Dann wird, wie in Fig. 2 gezeigt ist, eine Barrierenschicht 6, die als eine Benetzungsschicht zum Füllen des Kupfers dient, auf den Oberflächen des Leitungsgrabens 3 und des Verbindungsloches 3a unter Verwendung einer TiN/Ti-Schicht (70/30 nm) gebildet.
Dann wird in derselben Weise wie in der ersten Ausführungsform eine Kupferschicht 5 durch Sputtern oder CVD auf einer Zwischen­ schicht-Isolierschicht 2 einschließlich des Abschnittes, in dem der Leitungsgraben 3 und das Verbindungsloch 3a gebildet sind, gebildet und mit der Barrierenschicht 6 in einer ausreichenden Dicke bedeckt, daß der Leitungsgraben 3 und das Verbindungsloch 3a bedeckt sind.
Nachfolgend wird eine Oxidationsschutzschicht 4 zum Verhindern der Oxidation von Kupfer auf der Kupferschicht 5 gebildet. In der zweiten Ausführungsform wird eine Siliziumnitridschicht als die Oxidationsschutzschicht 4 durch CVD gebildet. Da die Silizi­ umnitridschicht die Oxidation von Kupfer verhindert, kann ver­ hindert werden, daß die Kupferfüllcharakteristik verschlechtert wird, sogar wenn ein Hochdruck eingestellt ist.
Zu diesem Zeitpunkt wird, wie in Fig. 1(d) gezeigt ist, ein Hohlraum 8 auf dem Boden des Verbindungsloches 3a des Leitungs­ grabens 3 gebildet.
Dann werden ein Schritt des Einführens (Einleitens) von Kupfer mittels Druck in den Hohlraum 8 unter Verwendung eines Hochtem­ peratur-, Hochdruck-Inertgases und ein Schritt des Bildens einer Verbindung durch chemomechanisches Polieren (CMP) ausgeführt. Die Schritte sind dieselben wie diejenigen, die unter Bezugnahme auf die erste Ausführungsform beschrieben wurden.
In der zweiten Ausführungsform wird das Innere einer Prozeßkam­ mer, wie im Falle der ersten Ausführungsform, zum Verhindern der Oxidation der Kupferschicht 5 andauernd auf einem Hochvakuum­ druck von 1,33 × 10⁻3 Pa oder weniger gehalten, ohne den Halb­ leiterwafer 10 der Luft auszusetzen nach dem Bilden der Kupfer­ schicht 5 bis zum Beginn des Bildens der Oxidationsschutzschicht 4. Ferner wird der Halbleiterwafer vorzugsweise in einem Hochva­ kuum von 1,33 × 10⁻3 Pa oder weniger nach dem Bilden einer Oxi­ dationsschutzschicht bis zum nächsten Schritt gehalten.
Nachfolgend werden die Schritte des Entfernens eines überflüssi­ gen Teils der Kupferschicht 5 und des Bildens einer Verbindung ausgeführt. Die Schritte sind dieselben wie diejenigen, die un­ ter Bezugnahme auf die erste Ausführungsform beschrieben wurden.
Das Bilden der Barrierenschicht 6 auf den Oberflächen des Lei­ tungsgrabens 3 und des Verbindungslochs 3a kann auch in der er­ sten Ausführungsform verwendet werden. Obwohl die Barrieren­ schicht 6 effektiv ist im Vereinfachen des Füllens mit Kupfer, kann sie weggelassen werden.
Wie oben beschrieben ist, werden in der zweiten Ausführungsform die Kupferschicht 5 zum Verbinden und eine Siliziumnitridschicht als die Oxidationsschutzschicht 4 für die Kupferschicht 5 darauf gebildet, während eine Hochvakuumatmosphäre andauernd beibehal­ ten wird. Das Kupfer der Kupferschicht 5 wird mittels Druck in den Leitungsgraben 3 und/oder in das Verbindungsloch 3a einge­ führt (geleitet) und insbesondere in den Hohlraum 8 unter Ver­ wenden eines Hochtemperatur-, Hochdruck-Inertgases. Deshalb kann die Oxidation der Kupferschicht 5 und die daraus folgende Ver­ schlechterung der Füllcharakteristik verhindert werden.
Dritte Ausführungsform
Ein Herstellungsverfahren einer Halbleitervorrichtung gemäß ei­ ner dritten Ausführungsform der vorliegenden Erfindung wird un­ ter Bezugnahme auf die Fig. 1(a)-1(f) beschrieben.
Zuerst werden Schritte von dem Bilden eines Leitungsgrabens 3 und/oder eines Verbindungsloches 3a eines Halbleiterwafers 10, gezeigt in Fig. 1(a), bis zu der Bildung einer Kupferschicht 5 und einer Oxidationsschutzschicht 4, gezeigt in Fig. 1(d), in derselben Weise wie in der ersten Ausführungsform ausgeführt. Zur Vereinfachung werden überflüssige Beschreibungen deshalb un­ terlassen.
Dann wird, während der Halbleiterwafer 10 auf 400°C oder höher geheizt wird, ein Hochdruck von ungefähr 40-100 MPa unter Ver­ wenden eines Inertgases wie beispielsweise Argon eingestellt. Daher wird das Kupfer fließbar gemacht und in den Hohlraum 8 eingeführt (geleitet), wobei die Innenseite des Verbindungslo­ ches 3a in dem Leitungsgraben 3 mit Kupfer bedeckt wird, wie in Fig. 1(e) gezeigt ist.
In der dritten Ausführungsform wird zum Verhindern der Oxidation des Kupfers die Menge des Verunreinigungsgases, das im Inertgas enthalten ist, welches im oben genannten Schritt verwendet wird, derart gesteuert, daß sie 50 Vpm (Volumenteile pro Millionen, volumetric parts per million), oder weniger beträgt. Beispiele von den in dem Inertgas enthaltenen Verunreinigungsgasen sind Sauerstoff und Wasser. Die Menge derartiger Verunreinigungsgase sollte minimiert sein, weil sie Kupfer in einer Hochtemperatur- Hochdruckatmosphäre oxidieren können.
Wenn die Dichte von Verunreinigungsgasen in einem Hochdruck- Inertgas (Argon) ungefähr 100 Vpm beträgt, wird Kupfer oxidiert und infolge dessen wird die Kupferfüllcharakteristik verschlech­ tert. Andererseits tritt, wenn die Dichte des Verunreinigungsga­ ses 50 Vpm oder weniger beträgt, fast keine Oxidation von Kupfer auf. Insbesondere tritt, wenn die Dichte der Verunreinigungsgase 10 Vpm oder weniger beträgt, weder die Oxidation des Kupfers noch die daraus folgende Verschlechterung der Füllcharakteristik auf.
In der dritten Ausführungsform wird, wie im Falle der ersten Ausführungsform, zum Verhindern der Oxidation der Kupferschicht 5 das Innere einer Prozeßkammer andauernd auf einem Hochvakuum­ druck von 1,33 × 10⁻3 Pa oder weniger gehalten. Der Halbleiter­ wafer 10 wird nach dem Schritt des Bildens der Kupferschicht 5 bis zum Beginn des nächsten Schrittes des Bildens der Oxidati­ onsschutzschicht 4 für die Kupferschicht 5 nicht der Luft ausge­ setzt. Ferner wird die Prozeßkammer vorzugsweise auf einem Hoch­ vakuumdruck von 1,33 × 10⁻3 Pa oder weniger nach dem Bilden ei­ ner Oxidationsschutzschicht bis zum nächsten Schritt gehalten.
Nachfolgend werden Schritte des Entfernens eines überflüssigen Teils der Kupferschicht 5 und des Bildens einer Verbindung aus­ geführt. Da diese Schritte dieselben sind wie in der ersten Aus­ führungsform, werden überflüssige Beschreibungen zur Vereinfa­ chung unterlassen.
Wie oben beschrieben ist, werden in der dritten Ausführungsform die Kupferschicht 5 zum Verbinden und die Oxidationsschutz­ schicht 4 darauf gebildet, während eine Hochvakuumatmosphäre an­ dauernd beibehalten wird, und das Kupfer der Kupferschicht 5 wird mittels Druck in den Leitungsgraben 3 und/oder in das Ver­ bindungsloch 3a geleitet, insbesondere in den Hohlraum 8, unter Verwenden eines Hochtemperatur-, Hochdruck-Inertgases, in wel­ chem die Menge von Verunreinigungen gesteuert wird. Deshalb kann die Oxidation der Kupferschicht 5 und die daraus folgende Ver­ schlechterung der Füllcharakteristik verhindert werden.
Vierte Ausführungsform
Ein Herstellungsverfahren von einer Halbleitervorrichtung gemäß einer vierten Ausführungsform der Erfindung wird unter Bezugnah­ me auf die Fig. 1(a)-1(f) beschrieben.
Zuerst werden ein Schritt des Bildens eines Leitungsgrabens 3 und/oder eines Verbindungsloches 3a eines Halbleiterwafers 10, gezeigt in Fig. 1(a), und ein nachfolgender Schritt des Reini­ gens der Oberfläche des Halbleiterwafers 10 in derselben Weise wie in der ersten Ausführungsform ausgeführt. Zur Vereinfachung werden überflüssige Beschreibungen unterlassen.
Dann wird, wie in Fig. 1(d) gezeigt ist, eine Kupferschicht 5 auf einer Zwischenschicht-Isolierschicht 2 durch Sputtern oder CVD in einer ausreichenden Dicke zum Bedecken des Leitungsgra­ bens 3 und des Verbindungsloches 3a gebildet.
In der vierten Ausführungsform wird ein Kupfer-Target mit einer Reinheit von 99,999 Gew.-% (5N) oder höher beim Bilden der Kup­ ferschicht 5 durch Sputtern benutzt. Durch Benutzen eines hoch­ reinen Kupfer-Targets wird die Menge von Verunreinigungen, die in dem durch Sputtern gebildeten Kupferfilm 5 enthalten sind, verringert, wobei die Verschlechterung der Füllcharakteristik aufgrund beispielsweise einer Kupferoxidation während des Ein­ stellens eines Hochdruckes verhindert wird.
Die Füllcharakteristik nach dem Bilden der Kupferschicht 5 wird verschlechtert, wenn die Kupferreinheit 99,995 Gew.-% (4N5) be­ trägt, und wird nicht verschlechtert, wenn die Kupferreinheit 99,999 Gew.-% (5N) beträgt.
Dann wird ein Schritt des Bildens einer Oxidationsschutzschicht 4 ausgeführt. Dieser Schritt ist derselbe wie derjenige der er­ sten und zweiten Ausführungsformen. Daher werden Beschreibungen unterlassen.
Nachfolgend wird ein Schritt des Einführens (Leitens) von Kupfer mittels Druck in den Hohlraum 8 des Leitungsgrabens 3 und/oder des Verbindungsloches 3a in einer Hochtemperatur-, Hochdruckat­ mosphäre eines Inertgases ausgeführt. Dieser Schritt ist dersel­ be wie derjenige der ersten und dritten Ausführungsform. Daher werden Beschreibungen unterlassen.
In der vierten Ausführungsform wird wie im Falle der ersten Aus­ führungsform zum Verhindern der Oxidation der Kupferschicht 5 das Innere einer Prozeßkammer andauernd auf einem Hochvakuum­ druck von 1,33 × 10⁻3 Pa oder weniger gehalten, ohne den Halb­ leiterwafer 10 der Luft auszusetzen nach dem Schritt des Bildens der Kupferschicht 5 bis zum Beginn des nächsten Schrittes des Bildens der Oxidationsschutzschicht 4. Ferner wird die Prozeß­ kammer vorzugsweise auf einem Hochvakuumdruck von 1,33 × 10⁻3 Pa oder weniger gehalten nach dem Bilden einer Oxidationsschutz­ schicht bis zum nächsten Schritt.
Nachfolgend werden Schritte des Entfernens eines überflüssigen Teiles der Kupferschicht 5 und des Bildens einer Verbindung aus­ geführt. Diese Schritte sind dieselben wie diejenigen der ersten Ausführungsform und die Beschreibungen werden deshalb unterlas­ sen.
Wie oben beschrieben wird in der vierten Ausführungsform die Kupferschicht 5 zum Verbinden unter Verwenden eines hochreinen Kupfers gebildet, und die Oxidationsschutzschicht 4 für die Kup­ ferschicht 5 wird darauf gebildet, während eine Hochvakuumatmo­ sphäre andauernd beibehalten wird, und das Kupfer der Kupfer­ schicht 5 wird mittels Druck in den Leitungsgraben 3 und/oder das Verbindungsloch 3a eingeführt (geleitet), und insbesondere in den Hohlraum 8 unter Verwenden eines Hochtemperatur-, Hoch­ druck-Inertgases. Deshalb kann die Oxidation der Kupferschicht 5 und die daraus folgende Verschlechterung der Füllcharakteristik verhindert werden.
Die erste bis vierte Ausführungsform richten sich auf den Lei­ tungsaufbau (Verdrahtungsaufbau), in dem, wie in der Schnittan­ sicht der Fig. 1(a) gezeigt ist, der Leitungsgraben 3 mit dem Halbleitersubstrat 1 über das Verbindungsloch 3a verbunden ist. Jedoch ist in der Erfindung der Leitungsaufbau nicht auf einen derartigen Aufbau beschränkt. Zum Beispiel kann die Erfindung auf eigen Fall angewendet werden, in dem nur der Leitungsgraben 3 in der Zwischenschicht-Isolierschicht 2 gebildet ist, wie auch in einem Fall, in dem nur das Verbindungsloch 3a derart gebildet ist, daß es eine Verbindung oder einen in einer Schicht oberhalb der Zwischenschicht-Isolierschicht 2 sich befindenden leitenden Abschnitt mit dem Halbleitersubstrat 1 verbindet. Daher schließt die Erfindung den Fall ein, in dem eine Verbindung durch Füllen eines Hohlraumes entweder des Leitungsgrabens 3 oder der Verbin­ dungsloches 3a mit Kupfer gebildet wird anstatt durch Füllen ei­ nes Hohlraumes von beiden.
Als nächstes werden die Effekte und Vorteile der vorliegenden Erfindung wie folgt zusammengefaßt.
Wie oben beschrieben wird gemäß der vorliegenden Erfindung, nachdem ein Leitungsgraben und/oder ein Verbindungsloch in einer Zwischenschicht-Isolierschicht eines Halbleiterwafers gebildet ist, eine Kupferschicht auf den Oberflächen des Leitungsgrabens und/oder des Verbindungsloches gebildet. Dann wird der Halblei­ terwafer in einer Hochvakuumatmosphäre von 1,33 × 10⁻3 Pa oder weniger gehalten bis zum nächsten Schritt des Bildens einer Oxi­ dationsschutzschicht. Nach dem Bilden einer Oxidationsschutz­ schicht wird das Kupfer der Kupferschicht mittels Druck in den Leitungsgraben und/oder das Verbindungsloch eingeführt (geleitet) und insbesondere in einen Hohlraum unter Verwenden eines Hochtemperatur-, Hochdruck-Inertgases. Deshalb kann die Oxidation der Kupferschicht und die daraus folgende Verschlech­ terung der Füllcharakteristik verhindert werden, wobei eine Ver­ bindung mit überlegenen Charakteristika gebildet werden kann.
Gemäß der vorliegenden Erfindung kann die Oxidation der Kupfer­ schicht und die daraus folgende Verschlechterung der Füllcharak­ teristik verhindert werden. Als eine Folge kann eine Verbindung mit überlegenen Charakteristika gebildet werden unter Verwenden von Titan, Tantal, Wolfram, Molybdän oder Mangan oder einem zu­ gehörigen Oxid, Nitrid oder Silizid oder einer zugehörigen Zu­ sammensetzung als ein Material der Oxidationsschutzschicht für die Kupferschicht.
Gemäß der vorliegenden Erfindung kann die Oxidation der Kupfer­ schicht und die daraus folgende Verschlechterung der Füllcharak­ teristik verhindert werden. Als eine Folge kann eine Verbindung mit überlegenen Charakteristika unter Verwenden einer Silizium­ nitridschicht als die Oxidationsschutzschicht für die Kupfer­ schicht gebildet werden.
Gemäß der vorliegenden Erfindung wird die Kupferschicht unter Verwendung von Kupfer als ein Target mit einer Reinheit von 99,999 Gew.-% (5N) oder höher gebildet, und daher kann eine Kup­ ferschicht einer hohen Reinheit gebildet werden. Deshalb kann die Oxidation der Kupferschicht und die daraus folgende Ver­ schlechterung der Füllcharakteristik verhindert werden, wobei eine Verbindung mit überlegenen Charakteristika gebildet werden kann.
Ferner wird gemäß der vorliegenden Erfindung die Menge von Ver­ unreinigungsgasen, die in einem in dem Schritt des Einführens (Leitens) von Kupfer mittels Druck in einen Hohlraum des Lei­ tungsgrabens oder des Verbindungslochs verwendeten Inertgas ent­ halten sind, auf 50 Vpm oder weniger gesetzt. Deshalb kann die Oxidation der Kupferschicht und die daraus folgende Verschlech­ terung der Füllcharakteristik verhindert werden, wobei eine Ver­ bindung mit überlegenen Charakteristika gebildet werden kann.

Claims (8)

1. Herstellungsverfahren einer Halbleitervorrichtung mit den Schritten:
Bilden eines Leitungsgrabens (3) und/oder eines Verbindungslo­ ches (3a) in einer Zwischenschicht-Isolierschicht (2) eines Halbleiterwafers (10);
Bilden einer Kupferschicht (5) auf der Zwischenschicht-Iso­ lierschicht (2) derart, daß sie den Leitungsgraben (3) und/oder das Verbindungsloch (3a) bedeckt;
andauerndes Halten des Halbleiterwafers (10) in einer Hochvaku­ um-Atmosphäre von 1,33 × 10⁻3 Pa oder weniger nach dem Schritt des Bildens der Kupferschicht (5);
Bilden einer Oxidationsverhinderungsschicht (4) zum Verhindern einer Oxidation des Kupfers der Kupferschicht (5) in einer Hoch­ vakuum-Atmosphäre;
Einführen des Kupfers der Kupferschicht (5) mittels Druck in den Leitungsgraben (3) und/oder in das Verbindungsloch (3a) unter Verwenden eines Hochdruck- und Hochtemperatur-Inertgases; und
Entfernen der Kupferschicht (5) durch chemomechanisches Polie­ ren, wobei das Kupfer nur in dem Leitungsgraben (3) und/oder in dem Verbindungsloch (3a) belassen wird.
2. Herstellungsverfahren nach Anspruch 1 mit dem Schritt andauerndes Halten des Halbleiterwafers (10) in einer Hochvaku­ um-Atmosphäre von 1,33 × 10⁻3 Pa oder weniger nach dem Schritt des Bildens der Oxidationsschutzschicht (4) bis zum Beginn des Schrittes des Einführens des Kupfers der Kupferschicht (5) mit­ tels Druck in den Leitungsgraben (3) und/oder in das Verbin­ dungsloch (3a).
3. Herstellungsverfahren nach Anspruch 1 oder 2, wobei die Oxidationsverhinderungsschicht (4) derart gebildet wird, daß sie Titan, Tantal, Wolfram, Molybdän oder Mangan oder ein zugehöri­ ges Oxid, ein zugehöriges Nitrid, oder ein zugehöriges Silizid oder eine Zusammensetzung daraus aufweist.
4. Herstellungsverfahren nach Anspruch 1 oder 2, in dem die Oxidationsverhinderungsschicht (4) derart gebildet wird, daß sie eine Siliziumnitridschicht aufweist.
5. Herstellungsverfahren nach einem der Ansprüche 1 bis 4, in dem die Kupferschicht (5) durch Sputtern gebildet wird unter Verwenden von Kupfer als ein Target mit einer Reinheit von 99,999 Gew.-% oder höher.
6. Herstellungsverfahren nach einem der Ansprüche 1 bis 5, in dem eine Menge von Verunreinigungsgasen, die in dem Schritt des Leitens des Kupfers mittels Druck verwendeten Inertgas enthalten sind, auf 50 Vpm oder weniger gesetzt wird.
7. Halbleitervorrichtung hergestellt durch das Herstellungs­ verfahren nach einem der Ansprüche 1 bis 6.
8. Halbleitervorrichtung mit
einem Halbleitersubstrat (1);
einer Zwischenschicht-Isolierschicht (2), die auf dem Halblei­ tersubstrat (1) gebildet ist;
einem Leitungsgraben (3), der in der Zwischenschicht-Iso­ lierschicht (2) gebildet ist;
einem Verbindungsloch (3a), das fähig ist, ein Halbleiterelement auf dem Halbleitersubstrat (1) mit einer in dem Leitungsgraben (3) zu bildenden Verbindung oder mit einer auf der Zwischen­ schicht-Isolierschicht (2) zu bildenden oberen Verbindungs­ schicht elektrisch zu verbinden; und
einer leitenden Schicht (5), die in dem Leitungsgraben (3) und/oder in dem Verbindungsloch (3a) gebildet ist.
DE19814703A 1997-07-16 1998-04-01 Herstellungsverfahren einer Halbleitervorrichtung und dadurch hergestellte Halbleitervorrichtung Ceased DE19814703A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP19106597 1997-07-16
JP10043623A JPH1187349A (ja) 1997-07-16 1998-02-25 半導体装置の製造方法及び半導体装置

Publications (1)

Publication Number Publication Date
DE19814703A1 true DE19814703A1 (de) 1999-01-28

Family

ID=26383421

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19814703A Ceased DE19814703A1 (de) 1997-07-16 1998-04-01 Herstellungsverfahren einer Halbleitervorrichtung und dadurch hergestellte Halbleitervorrichtung

Country Status (5)

Country Link
JP (1) JPH1187349A (de)
KR (1) KR100271456B1 (de)
CN (1) CN1157778C (de)
DE (1) DE19814703A1 (de)
TW (1) TW461043B (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1146550A2 (de) * 2000-02-14 2001-10-17 STMicroelectronics SA Verfahren zur Herstellung von Verbindungsleitungen in einem integrierten Schaltkreis
DE10240176A1 (de) * 2002-08-30 2004-04-29 Advanced Micro Devices, Inc., Sunnyvale Ein dielektrischer Schichtstapel mit kleiner Dielektrizitätskonstante einschliesslich einer Ätzindikatorschicht zur Anwendung in der dualen Damaszenertechnik

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3917265B2 (ja) * 1997-10-07 2007-05-23 本田技研工業株式会社 ガスケットを介装する部品の取付構造
JP2001291720A (ja) 2000-04-05 2001-10-19 Hitachi Ltd 半導体集積回路装置および半導体集積回路装置の製造方法
JP4206915B2 (ja) * 2002-12-27 2009-01-14 三菱マテリアル株式会社 パワーモジュール用基板
JP4047324B2 (ja) * 2003-12-03 2008-02-13 松下電器産業株式会社 半導体装置及びその製造方法
JP4478038B2 (ja) 2004-02-27 2010-06-09 株式会社半導体理工学研究センター 半導体装置及びその製造方法
JP2006019361A (ja) * 2004-06-30 2006-01-19 Sanyo Electric Co Ltd 回路装置およびその製造方法
JP4282646B2 (ja) 2005-09-09 2009-06-24 株式会社東芝 半導体装置の製造方法
JP2007158023A (ja) * 2005-12-05 2007-06-21 Nec Electronics Corp 半導体ウェハの研磨装置及び半導体ウェハの研磨方法
JP4423379B2 (ja) 2008-03-25 2010-03-03 合同会社先端配線材料研究所 銅配線、半導体装置および銅配線の形成方法
JP4441658B1 (ja) 2008-12-19 2010-03-31 国立大学法人東北大学 銅配線形成方法、銅配線および半導体装置
CN101905854B (zh) * 2009-06-04 2012-08-22 台湾积体电路制造股份有限公司 电子元件及其制法、电子系统
US8324738B2 (en) * 2009-09-01 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned protection layer for copper post structure
US8877645B2 (en) * 2011-09-15 2014-11-04 International Business Machines Corporation Integrated circuit structure having selectively formed metal cap
CN103187361A (zh) * 2011-12-31 2013-07-03 中芯国际集成电路制造(上海)有限公司 铜互连层的制造方法
JP2013171940A (ja) * 2012-02-20 2013-09-02 Ulvac Japan Ltd 半導体装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1146550A2 (de) * 2000-02-14 2001-10-17 STMicroelectronics SA Verfahren zur Herstellung von Verbindungsleitungen in einem integrierten Schaltkreis
EP1146550A3 (de) * 2000-02-14 2002-01-16 STMicroelectronics S.A. Verfahren zur Herstellung von Verbindungsleitungen in einem integrierten Schaltkreis
DE10240176A1 (de) * 2002-08-30 2004-04-29 Advanced Micro Devices, Inc., Sunnyvale Ein dielektrischer Schichtstapel mit kleiner Dielektrizitätskonstante einschliesslich einer Ätzindikatorschicht zur Anwendung in der dualen Damaszenertechnik
US6927161B2 (en) 2002-08-30 2005-08-09 Advanced Micro Devices, Inc. Low-k dielectric layer stack including an etch indicator layer for use in the dual damascene technique

Also Published As

Publication number Publication date
KR19990013346A (ko) 1999-02-25
CN1205547A (zh) 1999-01-20
JPH1187349A (ja) 1999-03-30
KR100271456B1 (ko) 2000-12-01
TW461043B (en) 2001-10-21
CN1157778C (zh) 2004-07-14

Similar Documents

Publication Publication Date Title
DE4342047B4 (de) Halbleiterbauelement mit einer Diffusionsbarrierenschichtanordnung und Verfahren zu seiner Herstellung
DE19814703A1 (de) Herstellungsverfahren einer Halbleitervorrichtung und dadurch hergestellte Halbleitervorrichtung
DE69832226T2 (de) Verfahren zur Herstellung einer Halbleitervorrichtung mit Aluminium-Kontakten oder -vias
DE4010618C2 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE102010028460B4 (de) Verfahren zum Herstellen eines Halbleiterbauelements mit einer reduzierten Defektrate in Kontakten, das Austauschgateelektrodenstrukturen unter Anwendung einer Zwischendeckschicht aufweist
DE10051583A1 (de) Verfahren zum Herstellen von Halbleitervorrichtungen
DE10296935T5 (de) Barrierenverstärkungsprozess für Kupferdurchkontaktierungen(oder Zwischenverbindungen)
DE102014119164B4 (de) Verfahren zum Reinigen einer Metallgateoberfläche
DE102011002769B4 (de) Halbleiterbauelement und Verfahren zur Herstellung einer Hybridkontaktstruktur mit Kontakten mit kleinem Aspektverhältnis in einem Halbleiterbauelement
DE102008016424A1 (de) Verringern der Strukturierungsschwankung von Gräben in Metallisierungsschichtstapeln mit einem Material mit kleinem ε durch Verringerung der Kontamination der Grabendielektrika
DE19629886A1 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE102010002411B4 (de) Verfahren zur Herstellung von Kontaktbalken mit reduzierter Randzonenkapazität in einem Halbleiterbauelement
DE10326273B4 (de) Verfahren zur Reduzierung der Scheibenkontaminierung durch Entfernen von Metallisierungsunterlagenschichten am Scheibenrand
DE102016100323B4 (de) Verringern der Dual-Damascene-Verwerfung in integrierten Schaltkreisstrukturen
DE19844451A1 (de) Sperrschicht und Herstellungsverfahren dafür
DE102007004860A1 (de) Verfahren zur Herstellung einer Kupfer-basierten Metallisierungsschicht mit einer leitenden Deckschicht durch ein verbessertes Integrationsschema
DE19515564B4 (de) Elektrode für ein Halbleiterbauelement und Verfahren zur Herstellung derselben
DE112021000239T5 (de) Verbindungsstrukturen mit rutheniumauskleidung mit kobaltinfusion und einer kobaltabdeckung
DE102009039421B4 (de) Doppelkontaktmetallisierung mit stromloser Plattierung in einem Halbleiterbauelement
DE10223482A1 (de) Verfahren zum Bilden einer Metallschicht eines Halbleiterelementes
DE112004002377T5 (de) Doppel-Damaszierungsprozess unter Verwendung von kohlenstoffdotierten und kohlenstofffreien Oxidschichten
DE10214065B4 (de) Verfahren zur Herstellung eines verbesserten Metallsilizidbereichs in einem Silizium enthaltenden leitenden Gebiet in einer integrierten Schaltung
DE10351005B4 (de) Barrierenschicht mit einer Titannitridbeschichtung für eine Kupfermetallisierungsschicht, die ein Dielektrikum mit kleinem ε aufweist
DE69935401T2 (de) Herstellungsverfahren für ein Zwischenmetalldielektrikum aus Luft in einer integrierten Schaltung
DE102008049720B4 (de) Verfahren zum Passivieren freigelegter Kupferoberflächen in einer Metallisierungsschicht eines Halbleiterbauelements

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8131 Rejection