DE19751990A1 - Datenausgangspuffer für Speichereinrichtungen - Google Patents

Description

Die vorliegende Erfindung betrifft einen Datenausgangspuffer für eine Speichereinrichtung und insbesondere einen verbes­ serten Datenausgangspuffer für eine Speichereinrichtung, der in der Lage ist, Störungen aufgrund der Erzeugung eines Über­ lappungsstroms zwischen Speichermodulen zu beseitigen und den Verbrauch elektrischen Stroms zu verringern.

Wie in Fig. 1 dargestellt, weist ein herkömmlicher Datenaus­ gangspuffer für eine Speichereinrichtung eine Taktsignal-Ein­ stelleinheit 100 zum Ausgeben eines ersten Signals CLKDO und eines zweiten Signals OUTEN auf, die eine Zeit für die Aus­ gabe eines Datums DATA-R in einer Chipeinrichtung, einer Speicherzelle (nicht dargestellt) gemäß einem externen Takt­ signal bestimmen und einen Ausgangspuffer und eine Ausgangs­ puffereinheit 200 freigeben, um das Datum DATA-R in der Chip­ einrichtung gemäß den Ausgängen CLKDO und OUTEN aus der Taktsignal-Einstelleinheit 100 auszugeben.

Wie in Fig. 2 dargestellt, enthält die Taktsignal-Einstell­ einheit 100 einen ersten Signalgenerator 110 zum Generieren des ersten Signals CLKDO, das eine Zeit zum Ausgeben des Datums DATA-R in der Chipeinrichtung gemäß dem externen Takt­ signal bestimmt, und einen Ausgangsfreigabe-Signalgenerator 120 zum Generieren eines Ausgangsfreigabesignals OUTEN gemäß dem externen Taktsignal sowie mehrere Inverter mit ungerad­ zahliger Anzahl IN1 bis IN3 zum sequentiellen Verzögern und Invertieren des vom Ausgangsfreigabe-Signalgenerator 120 aus­ gegebenen Ausgangsfreigabesignals OUTEN, um dadurch das zwei­ te Signal OUTEN auszugeben.

Wie in Fig. 3 dargestellt, enthält die Ausgangspuffereinheit 200 eine Daten-Latcheinheit 210 zum Zwischenspeichern des Datums DATA-R in der Chipeinrichtung, das gemäß dem ersten Signal CLKDO von der Taktsignal-Einstelleinheit 100 ausgege­ ben werden wird, eine Ausgangsfreigabeeinheit 220 zum Bestim­ men, ob das Datum DATA-R in der Chipeinrichtung gemäß dem von der Taktsignal-Einstelleinheit 100 eingegebenen zweiten Sig­ nal OUTEN auszugeben ist, oder ob das Datum DATA-R in einen hochohmigen Zustand zu bringen ist, und eine Treibereinheit 230 zum Ausgeben des Datums DATA-R in der Chipeinrichtung gemäß einem Ausgangssignal von der Ausgangsfreigabeeinheit 220.

Die Daten-Latcheinheit 210 enthält einen ersten Inverter IN4 zum Invertieren des ersten von der Taktsignal-Einstelleinheit 100 ausgegebenen Signals CLKDO; einen zweiten Inverter IN5 zum Invertieren eines Ausgangs des ersten Inverters IN4; ein erstes Übertragungsgatter TG1, in dem ein Ausgang des zweiten Inverters IN5 an einen invertierenden Anschluß desselben und ein Ausgang des ersten Inverters IN4 an einen nichtinvertie­ renden Anschluß desselben angelegt wird, um das Datum DATA-R in der Chipeinrichtung gemäß den Ausgängen des ersten Inver­ ters IN4 und des zweiten Inverters IN5 an ein erstes Latch 211 zu übertragen, wobei das erste Latch 211 über ein Paar Inverter IN6 und IN7 verfügt, um einen Ausgang vom ersten Übertragungsgatter TG1 zwischenzuspeichern; ein zweites Über­ tragungsgatter TG2, in dem ein Ausgang des ersten Inverters IN4 an einen Inversionsanschluß desselben und ein Ausgang des zweiten Inverters IN5 an einen nichtinvertierenden Anschluß desselben angelegt wird, um ein vom ersten Latch 211 ausge­ gebenes Datum gemäß den Ausgängen des ersten Inverters IN4 und des zweiten Inverters IN5 zu übertragen; und ein zweites Latch 212, das über ein Paar Inverter IN8 und IN9 zum Zwi­ schenspeichern eines Ausgangs vom zweiten Übertragungsgatter TG2 verfügt.

Die Ausgangsfreigabeeinheit 220 enthält ein NAND-Gatter NA1 zum Durchführen einer invertierten AND-Operation mit einem Ausgang der Daten-Latcheinheit 210 und einem von der Takt­ signal-Einstelleinheit 100 ausgegebenen invertierten Signal des zweiten Signals OUTEN und ein NOR-Gatter NR1 zum Durch­ führen einer invertierten OR-Operation mit dem Ausgang der Daten-Latcheinheit 210 und dem von der Taktsignal-Einstell­ einheit 100 ausgegebenen zweiten Signal OUTEN.

Die Treibereinheit 230 enthält einen PMOS-Transistor PM1 und einen NMOS-Transistor MN1, deren jeweilige Gates jeden Aus­ gang des NAND-Gatters NA1 und des NOR-Gatters NR1 der Aus­ gangsfreigabeeinheit 220 erhalten, und deren gemeinsames Drain zwischen der Versorgungsspannung Vcc und der Masse­ spannung Vss geschaltet ist, wobei hier ein gemeinsam ge­ schaltetet Drainanschluß ein Ausgangsanschluß der Ausgangs­ puffereinheit 200 wird.

Wie in Fig. 4 dargestellt werden eine Vielzahl Ausgangsdaten­ puffer, die von jedem zugeordneten Datum in der Chipeinrich­ tung gesteuert werden, und das extern angelegte Taktsignal als modular verwendet.

Nunmehr wird die Funktion des herkömmlichen Datenausgangs­ puffers für eine Speichereinrichtung beschrieben.

Wenn die Taktsignal-Einstelleinheit 100 das erste und zweite Signal CLKDO und OUTEN generiert, wie in Fig. 5B, 5C und 5D dargestellt, die bezüglich eines externen Taktes (Fig. 5A) eine bestimmte Verzögerungszeit haben, geht die Treiberein­ heit 230 der Ausgangspuffereinheit 200 gemäß dem zweiten Signal OUTEN aus dem hochohmigen in den niederohmigen Zu­ stand.

Mit hochohmig ist hier ein Zustand hoher Impedanz gemeint, in dem kein elektrischer Strom zu einem Ausgangsanschluß fließen kann; niederohmig ist ein Zustand niedriger Impedanz, d. h. der elektrische Strom kann zum Ausgangsanschluß fließen.

Wenn das aus der Chipeinrichtung auszugebende Datum DATA-R an die Daten-Latcheinheit 210 übertragen wird, wird das Datum DATA-R am Punkt einer ansteigenden Flanke des Taktsignals in der Daten-Latcheinheit 210 zwischengespeichert und dann an die Treibereinheit 230 übertragen. Wie in Fig. 5E dargestellt gibt die vom zweiten Signal OUTEN freigegebene Treiberein­ heit 230 das von der Daten-Latcheinheit 210 übertragene Datum DATA-R extern aus. Die obigen Operation wird mit jedem Takt­ zyklus wiederholt.

Wird jedoch die Vielzahl der Datenausgangspuffer als ein Modul verwendet und ist das Datum DATA-R verschieden von einem zuvor ausgegebenen Datum DQ, erfahren die beiden Spei­ cherchipeinrichtungen einen Laufzeitunterschied der Übertra­ gungszeiten zwischen umgebenden Modulen, wie in Fig. 5C und 5D dargestellt, wodurch wie in Fig. 5F, 5G und 5H gezeigt, ein Überlappungsstrom generiert wird, der wiederum eine Stö­ rung des Ausgangsdatums DQ bewirkt.

Um einen derartigen Laufzeitunterschied zu vermeiden, wartet die Ausgangspuffereinheit, bis ein Ausgang einer der beiden Speicherchipeinrichtungen vollständig ausgeschaltet ist, d. h. sie wartet einen Taktzyklus und gibt dann das Datum durch Freigeben der anderen Speicherchipeinrichtung aus.

Ist nun das Datum DATA-R identisch mit dem vorigen Ausgangs­ datum DQ, wie in Fig. 6A, 63 und 6V dargestellt, fällt der Pegel des ausgegebenen Datums DQ, durch das ein Ausgang eines vorigen Chips etwa einen Taktzyklus lang ausgeschaltet worden ist, auf einen Abbruchspannungspegel ab und muß wie in Fig. 6D dargestellt wieder auf einen gewünschten Pegel angehoben werden, wodurch sich das Problem des unnötigen Stromver­ brauchs ergibt.

Um das obige Problem zu lösen, ist es demnach die Aufgabe der vorliegenden Erfindung, einen Datenausgangspuffer für eine Speichereinrichtung bereitzustellen, der in Lage ist, ein ex­ ternes Ausgangsdatum eines DRAM zu erkennen und die Ausgangs­ freigabezeit eines DRAM zu bestimmen, wodurch ein Überlap­ pungsstrom zwischen DRAM's verhindert, unnötiger elektrischer Stromverbrauch verringert und dieser außerdem für ein DRAM hoher Geschwindigkeit verwendet werden kann.

Zur Lösung der obigen Aufgabe wird ein Datenausgangspuffer bereitgestellt, der eine Detektoreinheit zum Erkennen eines externen Ausgangsdatums, eine Taktsignal-Einstelleinheit zum Generieren eines ersten und eines zweiten Signals, die einen Ausgang von der Detektoreinheit und ein Datum, das von einer Chipeinrichtung ausgegeben wird, vergleichen und dann eine Zeit zur Ausgabe des Datums bestimmen, und eine Ausgangs­ puffereinheit zum Ausgeben des Datums gemäß dem ersten und dem zweiten von der Taktsignal-Einstelleinheit ausgegebenen Signal aufweist, wodurch eine Ausgangsstörung aufgrund des zwischen den Speichermodulen generierten Überlappungsstroms verhindert, unnötiger elektrischer Stromverbrauch verringert und dementsprechend die Operationsgeschwindigkeit erhöht wird.

Weitere Vorteile und Merkmale der Erfindung ergeben sich aus der nachfolgenden detaillierten Beschreibung und den beilie­ genden beispielhaften Zeichnungen; es zeigen:

Fig. 1 ein Blockschema eines herkömmlichen Datenausgangs­ puffers für eine Speichereinrichtung;

Fig. 2 ein Schaltbild einer Taktsignal-Einstelleinheit von Fig. 1;

Fig. 3 ein Schaltbild einer Ausgangspuffereinheit von Fig. 1;

Fig. 4 ein Diagramm des herkömmlichen Datenausgangspuf­ fers, der modular strukturiert ist;

Fig. 5 ein Signalwellenformdiagramm in einem Fall, in dem ein Ausgangsdatum und ein Datum ein einer Chipeinrichtung in Fig. 1 nicht identisch sind;

Fig. 6 ein Signalwellenformdiagramm in einem Fall, in dem ein Ausgangsdatum und ein Datum ein einer Chipeinrichtung in Fig. 1 identisch sind;

Fig. 7 ein Blockschema eines Datenausgangspuffers für eine Speichereinrichtung gemäß der vorliegenden Erfindung;

Fig. 8 ein Schaltbild einer Taktsignal-Einstelleinheit und einer Detektoreinheit von Fig. 7;

Fig. 9 ein Signalwellenformdiagramm, wenn ein Ausgangs­ datum und ein Datum einer Chipeinrichtung in Fig. 7 nicht identisch sind; und

Fig. 10 ein Signalwellenformdiagramm, wenn ein Ausgangs­ datum und ein Datum ein einer Chipeinrichtung in Fig. 7 iden­ tisch sind.

Wie aus Fig. 7 ersichtlich, weist ein Datenausgangspuffer für eine Speichereinrichtung gemäß der vorliegenden Erfindung folgendes auf: eine Detektoreinheit 400 zum Erkennen eines Ausgangsdatums DQ, das von einer Chipeinrichtung ausgegeben wird und dadurch ein Detektordatum X ausgibt, eine Taktsig­ nal-Einstelleinheit 500 zum Generieren eines ersten Taktsig­ nals CLKDO und eines zweiten Signals OUTEN, die einen Aus­ gang von der Detektoreinheit und ein Datum DATA-R in der Chipeinrichtung vergleichen, um dadurch eine Zeit für die Ausgabe des Datums DATA-R zu bestimmen, und eine Ausgangspuf­ fereinheit 600 zum Ausgeben des Datums DATA-R gemäß dem ersten Signal CLKDO und dem zweiten Signal OUTEN, die von der Taktsignal-Einstelleinheit 500 eingegeben werden.

Wie in Fig. 8 dargestellt, enthält die Detektoreinheit 400 einen Differentialverstärker 410 zum Empfangen einer Refe­ renzspannung Vref und des von der Chipeinrichtung extern ausgegebenen Datums DQ und zum Ausführen einer Verstärkungs­ operation entsprechend einem Chip-Freigabesignal EN, um da­ durch das Detektorsignal X auszugeben.

Die Taktsignal-Einstelleinheit 500 gemäß Fig. 8 enthält einen ersten Signalgenerator 510 zum Ausgeben des ersten Signals CLKDO, das eine Zeit für die Ausgabe eines Datums gemäß einem extern angelegten Taktsignal bestimmt, einen Ausgangs frei­ gabe-Signalgenerator 520 zum Ausgeben eines Ausgangsfreigabe­ signals OUTEN gemäß dem extern angelegten Taktsignal, eine Datenvergleichseinheit 530 zum Vergleichen des Detektordatums X von der Detektoreinheit 400 und des Datums DATA-R, das von der Chipeinrichtung auszugeben ist, und einen zweiten Signal­ generator 540 zum Generieren des zweiten Signals OUTEN, das die Ausgangspuffereinheit 600 gemäß den Ausgängen von der Datenvergleichseinheit 530 und dem Ausgangsfreigabe-Signal­ generator 520 freigibt.

Die Datenvergleichseinheit 530 enthält ein NAND-Gatter NA2 und ein erstes NOR-Gatter NR2 zum Ausführen einer invertier­ ten AND-Operation und einer invertierten OR-Operation mit dem von der Detektoreinheit 400 ausgegebenen Detektordatum X und dem Datum DATA-R, einen Inverter IN11 zum Invertieren eines Ausgangs des NAND-Gatters NA2 und ein zweites NOR-Gatter NR3 zum Ausführen einer invertierten OR-Operation mit den Ausgän­ gen des Inverters IN11 und des ersten NOR-Gatters NR2.

Der zweite Signalgenerator 540 enthält einen ersten Inverter IN12 zum Invertieren eines Ausgangs der Datenvergleichsein­ heit 530, ein erstes NAND-Gatter NA3 zum Ausführen einer invertierten AND-Operation mit einem Ausgang des ersten In­ verters IN12 und einem Ausgang des Ausgangsfreigabe-Signal­ generators 520, ein zweites NAND-Gatter NA4 zum Ausführen einer invertierten AND-Operation mit dem Ausgang der Daten­ vergleichseinheit 530 und dem Ausgang des Ausgangsfreigabe- Signalgenerators 520, eine Verzögerungseinheit D1 zum Ver­ zögern eines Ausgangs der zweiten NAND-Gatters NA4, ein drit­ tes NAND-Gatter NA5 zum Ausführen einer invertierten AND- Operation mit einem Ausgang der Verzögerungseinheit D1 und einem Ausgang des ersten NAND-Gatters NA3, und einen zweiten Inverter IN13 zum Invertieren eines Ausgangs des dritten NAND-Gatters NA5, um dadurch ein invertiertes Signal an die Datenausgangspuffereinheit 600 auszugeben.

Da der erste Signalgenerator 510, der Ausgangsfreigabe- Signalgenerator 520 und die Ausgangspuffereinheit 600 die gleiche Konstruktion wie die dem Stand der Technik entspre­ chenden Elemente haben, wird auf eine detaillierte Beschrei­ bung derselben verzichtet.

Nunmehr wird die Funktion des Datenausgangspuffers für eine Speichereinrichtung gemäß der vorliegenden Erfindung be­ schrieben.

Erkennt die Detektoreinheit 400, die gemäß dem Chip-Freigabe­ signal EN arbeitet, das Datum DQ, das von der Chipeinrichtung ausgegeben wird, und gibt dadurch das Detektordatum X an die Datenvergleichseinheit 530 der Taktsignal-Einstelleinheit 500 aus, vergleicht die Datenvergleichseinheit 530 das Detektor­ datum X von der Detektoreinheit 400 und das DATUM-R in der Chipeinrichtung und gibt dann ein daraus erhaltenes Signal an den zweiten Signalgenerator 540 aus.

Der zweite Signalgenerator 540 gibt das zweite Signal OUTEN aus, das die Ausgangspuffereinheit 600 gemäß einem Ausgang der Datenvergleichseinheit 530 und dem vom Ausgangsfreigabe- Signalgenerator 520 ausgegebenen Ausgangsfreigabesignal OUTEN freigibt.

Gleichzeitig mit dem zweiten Signalgenerator 540 gibt nun der ersten Signalgenerator 510 der Taktsignal-Einstelleinheit 500 das erste Signal CLKDO aus, das eine Zeit für die Ausgabe des Datums gemäß dem externen Taktsignal bestimmt.

Danach gibt die Ausgangspuffereinheit 600 das Datum DATA-R in der Chipeinrichtung gemäß dem ersten Signal CLKDO und dem zweiten Signal OUTEN, das von der Taktsignal-Einstelleinheit 500 ausgegeben wird, extern aus.

Unter Bezugnahme auf die beiliegenden Zeichnungen wird nun­ mehr die Funktionsweise der vorliegenden Erfindung detail­ liert beschrieben.

Zunächst, wenn das externe Ausgangsdatum DQ nicht mit dem Datum DATA-R in der Chipeinrichtung identisch ist, erkennt die Detektoreinheit 400 einen Wert des Ausgangsdatums DQ und gibt dadurch das Detektordatum X an die Taktsignal-Einstell­ einheit 500 aus.

Wird wie in Fig. 9A dargestellt ein externes Taktsignal ein­ gegeben, wandelt die Taktsignal-Einstelleinheit 500 das Takt­ signal, generiert dadurch das Ausgangsfreigabesignal OUTEN (Fig. 9B) und gibt das zweite Signal OUTEN aus, wie in Fig. 9C dargestellt, das den Ausgangspuffer 600 gemäß dem Aus­ gangsfreigabesignal OUTEN freigibt.

In der Datenvergleichseinheit 530 der Taktsignal-Einstellein­ heit 500 sind das von der Detektoreinheit 400 ausgegebene De­ tektordatum X und das Datum DATA-R, das extern ausgegeben wird, nicht identisch, weshalb der Ausgang des NAND-Gatters NA2 ein High-Pegel wird und die Ausgänge des ersten Inverters IN11 und des ersten NOR-Gatters NA2 nach Low gehen, wonach der Ausgang des zweiten NOR-Gatters NR3 ein High-Pegel wird, wodurch ein auf High liegendes Ausgangssignal an den zweiten Signalgenerator 540 angelegt wird.

Da das Ausgangssignal von der Datenvergleichseinheit 530 auf High liegt, wie in Fig. 9C dargestellt, erhält der zweite Signalgenerator 540 das Ausgangsfreigabesignal OUTEN vom Aus­ gangsfreigabe-Signalgenerator 520, das die Verzögerungsein­ heit D1 passiert, und gibt das zweite Signal OUTEN aus, das die Geschwindigkeit, mit der ein Ausgangssignal generiert wird, verringert.

Nachdem eine Ausgangspuffereinheit eines anderen Chip (nicht dargestellt) ausgeschaltet worden ist, wird die Ausgangspuf­ fereinheit 600 entsprechend dem ersten Signal CLKDO und dem von der Taktsignal-Einstelleinheit 500 ausgegebenen zweiten Signal OUTEN aktiviert, wodurch wie in Fig. 9D dargestellt der Laufzeitunterschied zwischen Modulen beseitigt, ein Über­ lappungsstrom verringert und damit das endgültige Ausgangs­ datum DQ ausgegeben wird.

Ist dagegen das externe Ausgangsdatum DQ identisch mit dem Datum DATA-R in der Chipeinrichtung, erkennt die Detektorein­ heit 400 einen Wert des Ausgangsdatums DQ und gibt dann ein Detektordatum X an die Taktsignal-Einstelleinheit 500 aus.

Wird wie in Fig. 10A dargestellt ein externes Taktsignal ein­ gegeben, wandelt die Taktsignal-Einstelleinheit 500 das Takt­ signal, generiert dadurch das Ausgangsfreigabesignal OUTEN (Fig. 10B) und gibt dann das zweite Signal OUTEN aus (Fig. 10C), das die Ausgangspuffereinheit 600 gemäß dem Ausgangs­ freigabesignal OUTEN freigibt.

In der Datenvergleichseinheit 530 der Taktsignal-Einstellein­ heit 500 sind das von der Detektoreinheit 400 eingegebene De­ tektordatum X und das Datum DATA-R identisch, weshalb der Ausgang des NAND-Gatters NA2 ein Low-Pegel wird und der Aus­ gang des Inverters IN11 nach High geht, der Ausgänge des ersten und zweiten NOR-Gatters NR2 und NR3 nach Low gehen, wodurch ein auf Low liegendes Ausgangssignal an den zweiten Signalgenerator 540 angelegt wird.

Da das Ausgangssignal von der Datenvergleichseinheit 530 auf Low liegt, wie in Fig. 10C dargestellt, erhält der zweite Signalgenerator 540 das Ausgangsfreigabesignal OUTEN vom Aus­ gangsfreigabe-Signalgenerator 520, das die Verzögerungsein­ heit D1 nicht passiert, und gibt das zweite Signal OUTEN aus, das die Geschwindigkeit, mit der ein Ausgangssignal generiert wird, erhöht.

Entsprechend dem ersten Signal CLKDO und dem von der Takt­ signal-Einstelleinheit 500 ausgegebenen zweiten Signal OUTEN hält die Ausgangspuffereinheit 600 das Datum DATA-R in der­ selben Chipeinrichtung wie ein Ausgangsdatum DQ, das von einer anderen Chipeinrichtung ausgegeben wird (Fig. 10D), und verhindert dadurch, daß der Pegel des Ausgangsdatums DQ auf den Pegel einer Abbruchspannung abfällt und gibt deshalb, wie in Fig. 10E dargestellt, ein endgültiges Ausgangsdatum DQ aus.

Das bedeutet, daß beim Vergleich des von der Detektoreinheit 400 ausgegebenen Detektordatums X und des extern ausgegebenen Datums DATA-R die Taktsignal-Einstelleinheit 500 bei nicht identischen Werten des Detektordatums X und des Datums DATA-R die Operationsgeschwindigkeit der Ausgangspuffereinheit 600 verringert, wodurch die Ausgangspuffereinheit 600 aktiviert wird, nachdem ein Ausgangspuffer einer anderen Chipeinrich­ tung ausgeschaltet worden ist, und daß bei identischen Werten des Detektordatums X und des extern ausgegebenen Datums DATA- R der erfindungsgemäße Datenausgangspuffer die Operationsge­ schwindigkeit der Ausgangspuffereinheit 600 erhöht, wodurch der Pegel des von der anderen Chipeinrichtung ausgegebenen Ausgangsdatums DQ aufrechterhalten wird.

Wie oben beschrieben ist der Datenausgangspuffer gemäß der vorliegenden Erfindung mit der Detektoreinheit zum Erkennen eines externen Ausgangsdatums und der Datenvergleichseinheit zum Vergleichen eines Ausgangsdatums von der Detektoreinheit und eines Datums, das von der Chipeinrichtung ausgegeben wird, in der Lage, Ausgangsstörungen aufgrund des zwischen den Speichermodulen generierten Überlappungsstroms zu ver­ hindern, den elektrischen Stromverbrauch zu verringern und die Operationsgeschwindigkeit zu erhöhen.

Claims (8)

1. Datenausgangspuffer für eine Speichereinrichtung, der folgendes aufweist:
eine Detektoreinheit (400) zum Erkennen eines externen Aus­ gangssignals;
eine Taktsignal-Einstelleinheit (500) zum Vergleichen eines Ausgangs von der Detektoreinheit (400) und eines Datums (DATA-R), das von einer Chipeinrichtung gemäß einem extern angelegten Taktsignal ausgegeben wird und zum anschließenden Ausgeben eines ersten Signals (CLKDO) und eines zweiten Signals (OUTEN); und
eine Ausgangspuffereinheit (600) zum Ausgeben eines Datums entsprechend dem ersten Signal (CLKDO) und dem zweiten Signal (OUTEN), das von der Taktsignal-Einstelleinheit (500) ausgegeben wird.

2. Datenausgangspuffer nach Anspruch 1, bei dem die Detek­ toreinheit (400) einen Differentialverstärker (410) zum Empfangen einer Referenzspannung (Vref) und eines externen Ausgangsdatums und zum Ausführen einer Verstärkungsoperation entsprechend einem Chip-Freigabesignal (EN), um dadurch ein Detektordatum (X) auszugeben.

3. Datenausgangspuffer nach Anspruch 1, bei dem die Takt­ signal-Einstelleinheit folgendes aufweist:
einen ersten Signalgenerator (510) zum Ausgeben des ersten Signals (CLKDO), das eine Zeit für die Ausgabe eines Datums gemäß einem extern angelegten Taktsignal bestimmt;
einen Ausgangsfreigabe-Signalgenerator (520) zum Ausgeben eines Ausgangsfreigabesignals (OUTEN) gemäß dem extern ange­ legten Taktsignal;
eine Datenvergleichseinheit (530) zum Vergleichen des Detek­ tordatums (X) von der Detektoreinheit (400) und des Datums (DATA-R), das von der Chipeinrichtung auszugeben ist; und einen zweiten Signalgenerator (540) zum Ausgeben des zweiten Signals (OUTEN), das die Ausgangspuffereinheit (600) gemäß den Ausgängen von der Datenvergleichseinheit (530) und dem Ausgangsfreigabe-Signalgenerator (520) freigibt.

4. Datenausgangspuffer nach Anspruch 3, bei dem die Daten­ vergleichseinheit (530) folgendes aufweist:
ein NAND-Gatter (NA2) und ein erste NOR-Gatter (NR2) zum Ausführen einer invertierten OR-Operation und einer inver­ tierten AND-Operation mit dem von der Detektoreinheit (400) ausgegebenen Detektordatum (X) und dem von der Chipeinrich­ tung ausgegebenen Datum (DATA-R);
einen Inverter (IN11) zum Invertieren eines Ausgangs des NAND-Gatters (NA2); und
ein zweites NOR-Gatter (NR3) zum Ausführen einer invertierten OR-Operation mit den Ausgängen des Inverters (IN11) und des ersten NOR-Gatters (NR2).

5. Datenausgangspuffer nach Anspruch 3, bei dem der zweite Signalgenerator (520) folgendes aufweist:
einen ersten Inverter (IN12) zum Invertieren eines Ausgangs der Datenvergleichseinheit (530);
ein erstes NAND-Gatter (NA3) zum Ausführen einer invertierten AND-Operation mit einem Ausgang des ersten Inverters (IN12) und einem Ausgang des Ausgangsfreigabe-Signalgenerators (520);
ein zweites NAND-Gatter (NA4) zum Ausführen einer invertier­ ten AND-Operation mit einem Ausgang der Datenvergleichsein­ heit (530) und einem Ausgang des Ausgangsfreigabe-Signal­ generators (520);
eine Verzögerungseinheit (D1) zum Verzögern eines Ausgangs der zweiten NAND-Gatters (NA4);
ein drittes NAND-Gatter (NA5) zum Ausführen einer invertier­ ten AND-Operation mit Ausgängen der Verzögerungseinheit (D1) und des ersten NAND-Gatters (NA3); und
einen zweiten Inverter (IN13) zum Invertieren eines Ausgangs des dritten NAND-Gatters (NA5) und anschließendem Ausgeben eines invertierten Signals an die Datenausgangspuffereinheit (600).

6. Datenausgangspuffer nach Anspruch 1, bei dem die Takt­ signal-Einstelleinheit (500) das von der Detektoreinheit (400) ausgegebene Detektordatum (X) und das von der Chipein­ richtung auszugebende Datum (DATA-R) vergleicht, um daraus eine Zeit für die Ausgabe des zweiten Signals (OUTEN) zu bestimmen, das die Ausgangspuffereinheit (600) freigibt.

7. Datenausgangspuffer nach Anspruch 6, bei dem bei nicht identischen Werten des Detektordatums (X) und des von der Chipeinrichtung auszugebenden Datums (DATA-R) die Taktsignal- Einstelleinheit (500) eine Zeit zum Generieren des zweiten Signals (OUTEN) bestimmt, indem die Operationsgeschwindig­ keit der Ausgangspuffereinheit (600) verringert wird, so daß diese zu arbeiten beginnt, nachdem ein Ausgangspuffer einer anderen Chipeinrichtung ausgeschaltet worden ist.

8. Datenausgangspuffer nach Anspruch 6, bei dem bei identi­ schen Werten des Detektordatums (X) und des von der Chipein­ richtung auszugebenden Datums (DATA-R) die Taktsignal-Ein­ stelleinheit (500) eine Zeit zum Generieren des zweiten Sig­ nals (OUTEN) bestimmt, indem die Operationsgeschwindigkeit der Ausgangspuffereinheit (600) erhöht wird, so daß ein Aus­ gang von einer anderen Chipeinrichtung aufrechterhalten wer­ den kann und wodurch der Pegel eines Ausgangsdatums nicht auf den Pegel der Abbruchspannung abfällt.