DE4027535C2 - - Google Patents

Description

Die Erfindung betrifft einen Schreib-Treiber eines Halbleiter­ peicherbauelementes nach dem Oberbegriff des Patentanspruches 1.

Im Zusammenhang mit dem Anwachsen der Integrationsdichte von Halbleiterspeicherbauelementen ergibt sich ein wachsender Be­ darf für einen Betrieb mit hoher Geschwindigkeit, wobei die hohe Betriebsgeschwindigkeit mit erhöhtem Rauschen einhergeht.

Ein Schreib-Treiber der eingangs genannten Art mit erhöhter Betriebsgeschwindigkeit als Teil einer matrixförmigen Verschaltung statischer Speicher­ zellen (SRAM) ist beispielsweise in der US 43 00 213 offenbart, wobei bei dieser bekannten Schaltung die Datenein- und -ausgänge jeder Speicherzelle mit einem gemeinsamen Daten­ leitungspaar verbunden sind, welche von dem Schreib-Treiber angesteuert werden.

Eine weitere SRAM-Schaltung ist aus der US 45 07 759 bekannt. Der dort vorgesehene Schreib-Treiber enthält eine Übertragungs­ einrichtung zur Übertragung invertierter und nicht invertierter Daten auf ein Datenleitungspaar in Abhängigkeit von einem Steuerimpulssignal sowie einen Vorspannungs-Schaltkreis, welcher in Reaktion auf ein Chip-Auswahlsignal das Datenlei­ tungspaar während der Zeiten, in denen der betreffende Chip nicht ausgewählt ist, vorspannt.

Eine zur Erhöhung der Betriebsgeschwindigkeit des Bauelements vorgeschlagene Methode besteht in einer ATD (Adreßzustandsände­ rungserkennungs)-Technologie, bei der die Taktgebung nicht von außerhalb zugeführt erfolgt, sondern intern durch die Erkennung von Änderungen von Adreß- oder Steuersignalen erzeugt wird. Die höhere Geschwindigkeit wird dadurch ermöglicht, daß der Lese/Schreib-Vorgang nach einem Vorspannen von Datenleitungen mit einer vorbestimmten Spannung für den Lese/Schreib-Betrieb unter Benutzung eines internen Impulses erfolgt.

Beim Vorspannen von Datenleitungen sind jedoch lange Zeitspan­ nen für ein Anheben von einer Massespannung Vss auf eine Speisespannung Vcc erforderlich. Im Innern des Chips wird während des Vorspannens der Datenleitungen Rauschen mit hohem Überschwingen erzeugt, was sich nachteilig auf den Betrieb des Bauelements auswirkt.

Um die oben angesprochenen Probleme zu beseitigen, wurde be­ reits eine Methode zur Reduzierung des Signalüberschwingens in den Datenleitungen vorgeschlagen, wie sie auf den Seiten 1214 ff. der Zeitschrift IEEE JOURNAL OF SOLID STATE CIRCUITS, Band 24, Nr. 5, Oktober 1989, S. 1213-1218 beschrieben ist. Diese Vorgehensweise ist im Fall der Ausführung eines kontinuierlichen Lesevorgangs effektiv, sie ist jedoch immer noch nicht zufriedenstellend im Hinblick auf die Betriebsgeschwindigkeit und die Rauschvermin­ derung, wenn ein Lesevorgang nach einem Schreibvorgang ausge­ führt wird. Da ein Schreib-Treiber den jeweiligen Datenlei­ tungen während der Durchführung eines Schreibvorgangs die Massespannung Vss und die Speisespannung Vcc oder die Masse­ spannung und die Speisespannung abzüglich der Schwellenspannung eines NMOS-Transistors (Vcc-Vtn) zuweist, nimmt das Vorspannen auf die Speisespannung Vcc oder auf die Speisespannung abzüg­ lich der Schwellenspannung des NMOS-Transistors (Vcc-Vtn), wie es für das Vorspannen von Datenleitungen zur Ausführung eines Lesevorgangs nach einem Schreibvorgang erforderlich ist, eine lange Zeitspanne in Anspruch, was zur Entstehung von Rauschen Anlaß gibt.

Diese Art der bekannten Vorgehensweise sei im Detail insbeson­ dere anhand der Fig. 1 erläutert, die einen weiteren, konven­ tionellen Schreib-Treiber eines SRAM-Bauelements darstellt.

Der Schreib-Treiber ist mit einem Paar von Dateneingabean­ schlüssen DL und DLB verbunden, die jeweils an ein Paar von in­ ternen, über Eingabe/Ausgabe-Anschlüsse IOG mit einer Speicher­ zelle MC verbundenen Datenleitungen BL und BLB angekoppelt sind. Der Schreib-Treiber enthält einen nichtinvertierenden Da­ tentreiber 1, welcher in Reaktion auf ein Schreib-Freigabesignal WE nichtinvertierend auf ein von außerhalb den Datenein­ gabeanschlüssen zugeführtes Dateneingabesignal DIN wirkt, sowie einen invertierenden Datentreiber 2, welcher in Reaktion auf das Schreib-Freigabesignal WE das Dateneingangssignal DIN invertiert.

Der nichtinvertierende Datentreiber 1 enthält ein NAND-Gatter NAND1, das durch Invertierung des Dateneingabesignals DIN in Reaktion auf das Schreib-Freigabesignal WE ein Signal A er­ zeugt, ein NAND-Gatter NAND2 und einen Inverter INV2, welche unter Nichtinvertierung des invertierten Dateneingabesignals DINB, das durch Invertierung des Dateneingabesignals DIN durch einen Inverter INV1 erzeugt wurde, ein Signal B erzeugen, einen "pull-up" Transistor MN1, dessen Steuerelektrode das Signal A empfängt und dessen Drainelektrode mit der nichtinvertierten Datenleitung DL verbunden ist, sowie einen "pull-down" Transi­ stor MN2, dessen Steuerelektrode das Signal B empfängt und des­ sen Drainelektrode mit der nichtinvertierten Datenleitung DL verbunden ist.

Der invertierende Datentreiber 2 enthält ein NAND-Gatter NAND3, das durch Invertierung des invertierten Dateneingabesignals DINB in Reaktion auf das Schreib-Freigabesignal WE ein Signal C erzeugt, ein NAND-Gatter NAND4 und einen Inverter INV3, die un­ ter Nichtinvertierung des Dateneingabesignals DIN in Reaktion auf das Schreib-Freigabesignal WE ein Signal D erzeugen, einen "pull-up" Transistor MN3, dessen Steuerelektrode das Signal C empfängt und dessen Drainelektrode mit der invertierten Daten­ leitung DLB verbunden ist, sowie einen "pull-down" Transistor MN4, dessen Steuerelektrode das Signal D empfängt und dessen Drainelektrode mit der invertierten Datenleitung DLB verbunden ist.

Die Funktionsweise des bekannten, in Fig. 1 dargestellten Schreib-Treibers sei anhand der Fig. 2 erklärt. Beim Schreiben von Daten in die Speicherzelle, sobald das Schreib-Freigabe­ signal WE auf "H"-Pegel zu liegen kommt und ein von "H" auf "L" fallendes Dateneingabesignal DIN eingegeben wird, wird über den Inverter INV1 ein invertiertes, von "L" auf "H" ansteigendes Dateneingabesignal DINB erzeugt. Das nichtinvertierte Datenein­ gabesignal DIN erzeugt zusammen mit dem Schreib-Freigabesignal WE über das NAND-Gatter NAND1 das invertierte Signal A, und das invertierte Dateneingabesignal DINB erzeugt zusammen mit dem Schreib-Freigabesignal WE über das NAND-Gatter NAND2 und den Inverter INV2 das nichtinvertierte Signal B. Beide Signale A und B steigen also von "L" auf "H" an. Das Signal A schaltet den "pull-up" Transistor MNl sperrend und das Signal B den "pull-down" Transistor MN2 leitend, wodurch die nichtinvertier­ te Datenleitung DL auf den Zustand mit der Massespannung Vss abgesenkt wird. Analog erzeugt das invertierte Dateneingabe­ signal DINB zusammen mit dem Schreib-Freigabesignal WE über das NAND-Gatter NAND3 das invertierte Signal C, und das nichtinver­ tierte Datensignal DIN erzeugt zusammen mit dem Schreib-Frei­ gabesignal WE über das NAND-Gatter NAND4 und den Inverter NV3 das nichtinvertierte Signal D. Hierbei fallen die Signale C und D von "H" auf "L". Das Signal C schaltet den "pull-up" Transistor MN3 leitend und das Signal D den "pull-down" Transistor MN4 sperrend, wodurch die invertierte Datenleitung DLB auf den Zustand mit der Speisespannung Vcc angehoben wird.

Sobald zur Durchführung eines Lesevorgangs nach dem Schreibvor­ gang das Schreib-Freigabesignal WE auf "L" fällt, bleibt Signal A auf "H" Signal B ändert sich von "H" nach "L", Signal C ändert sich von "L" nach "H" und Signal D bleibt auf "L", wodurch entsprechend sämtliche Transistoren MN1, MN2, MN3 und MN4 sperrend geschaltet sind und der Schreib-Treiber von dem Datenleitungspaar elektrisch getrennt ist. Da das Datenlei­ tungspaar mit der Speisespannung Vcc und der Massespannung Vss beaufschlagt ist, wird, sobald ein Vorspannen des Datenlei­ tungspaares zum Auslesen von Daten aus der Speicherzelle durchgeführt wird, eine lange Zeitspanne zum Vorspannen die­ ser Datenleitungen benötigt und mit dem Vorspannen der Daten­ leitungen einhergehendes Rauschen mit großem Überschwingen er­ zeugt, was die Betriebsweise des Bauelements nachteilig beein­ flußt.

Der Erfindung liegt daher die Aufgabe zugrunde, einen verbes­ serten Schreib-Treiber zu schaffen, der die Geschwindigkeit ei­ nes nachfolgenden Lesevorgangs durch Vorspannen von Datenlei­ tungen erhöht, nachdem während der Durchführung eines vorangegangenen Schreibvorgangs Daten in die Speicherzelle ge­ schrieben wurden, und mittels dem das Überschwingen in Daten­ leitungen reduziert ist.

Gelöst wird diese Aufgabe durch einen Schreib-Treiber mit den Merkmalen des Patentanspruchs 1.

Die Reduzierung des Überschwingens in den Datenleitungen bei dem neuen Schreib-Treiber resultiert in einer Rauschminderung beim Vorspannen der Datenleitungen zur Durchführung eines nachfolgenden Lesevorgangs, wobei die Datenleitungen mit dem Wert Vcc-Vtn vorgespannt werden, nachdem während der Durchführung eines Schreibvorgangs Daten in die Speicherzelle geschrieben wurden.

Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Eine bevorzugte Ausführungsform der Erfindung ist in den Zeich­ nungen dargestellt und wird nachfolgend beschrieben.

Fig. 1 ist ein Schaltkreisdiagramm eines bekannten Schreib- Treibers,

Fig. 2 ein Zeitablaufdiagramm zur Veranschaulichung der Funktionsweise des Bauelements der Fig. 1,

Fig. 3 ein Schaltkreisdiagramm eines erfindungsgemäßen Schreib-Treibers und

Fig. 4 ein Zeitablaufdiagramm zur Veranschaulichung der Funktionsweise des Bauelements nach Fig. 3.

Ein in Fig. 3 dargestellter, erfindungsgemäßer Schreib-Treiber enthält eine Dateneingabeeinrichtung (3), eine Impulserzeugungs­ einrichtung (6), eine Übertragungseinrichtung (7) und Mittel (8) zum Vorspannen, wobei er zwischen einen mit von außen kom­ menden Datensignalen beaufschlagten Dateneingabeanschluß und ein Paar interner Datenleitungen geschaltet ist, die zur Spei­ cherung der Datensignale mit einer Speicherzelle verbunden sind.

Die Dateneingabeeinrichtung (3) enthält einen nichtinvertieren­ den Dateneingabeteil (4) und einen invertierenden Dateneingabe­ teil (5). Der nichtinvertierende Dateneingabeteil (4) besteht aus einem Inverter (INV4), der nach Invertierung eines Daten­ eingabesignals (DIN) ein invertiertes Dateneingabesignal (DINB) ausgibt, einem NAND-Gatter (NAND5), das nach Invertierung des invertierten Dateneingabesignals (DINB) in Reaktion auf ein Schreib-Freigabesignal (WE) ein Datensignal (D) ausgibt, sowie aus Invertern (INV5) und (INV6), die nach Eingabe eines Daten­ signals (D) ein gepuffertes Datensignal (DATA) erzeugen. Der invertierende Dateneingabeteil (5) besteht aus einem NAND-Gat­ ter (NAND6), das nach Invertierung des Dateneingabesignals (DIN) in Reaktion auf das Schreib-Freigabesignal (WE) ein invertiertes Datensignal (DB) ausgibt, sowie aus Invertern (INV7) und (INV8), die nach Eingabe des invertierten Datensignals (DB) ein gepuffertes, invertiertes Datensignal (DATAB) erzeugen.

Die Impulserzeugungseinrichtung (6) enthält einen ersten, in­ vertierenden Verzögerungsschaltkreis (ID1), der nach Invertie­ rung und Verzögerung des nichtinvertierten Datensignals (D) ein invertiertes, verzögertes Datensignal (DH) ausgibt, einen er­ sten Detektor, bestehend aus einem NOR-Gatter (NOR1), das eine fallende Zustandsänderung der Daten (DIN) nach Empfang des nichtinvertierten Datensignals (D) und des invertierten, ver­ zögerten Datensignals (DH) erkennt und einen Signalimpuls (OH) mit einer vorbestimmten, der Verzögerungszeit entsprechenden Impulsbreite ausgibt, einen zweiten, invertierenden Verzöge­ rungsschaltkreis (ID2), der nach Invertierung und Verzögerung des invertierten Datensignals (DB) ein invertiertes, verzöger­ tes Datensignal (DBH) ausgibt, einen zweiten Detektor, beste­ hend aus einem NOR-Gatter (NOR2), welches eine ansteigende Zustandsänderung der Daten (DIN) nach Empfang des invertierten Datensignals (DB) und des invertierten, verzögerten Datensignals (DBH) erkennt und einen Signalimpuls (OL) mit einer vorbestimm­ ten, der Verzögerungszeit entsprechenden Impulsbreite ausgibt, ein NOR-Gatter (NOR3) und einen Inverter (INV9), die nach Empfang der Impulssignale (OL) und (OH) ein erstes Steuerimpuls­ signal (WN) ausgeben, sowie ein NOR-Gatter (NOR4), welches nach Empfang der Impulssignale (OL) und (OH) und eines invertierten Schreib-Freigabesignals (WEB) ein zweites Steuerimpulssignal (WP) ausgibt.

Die Übertragungseinrichtung (7) besteht aus NMOS-Transistoren (MN5) und (MN6), deren Steuerelektroden mit dem ersten Steuer­ impulssignal (WN), das am Ausgang des Inverters (INV9) anliegt, beaufschlagt sind und deren Drainelektroden mit dem Ausgang des Inverters (INV6) bzw. des Inverters (INV8) verbunden und deren Sourceelektroden jeweils mit einer Leitung des Datenleitungspaa­ res (DL und DLB) verbunden sind.

Die Mittel (8) zum Vorspannen bestehen aus drei NMOS- Transistoren (MN7, MN8 und MN9), wobei die NMOS-Transistoren (MN7 und MN8) zum Vorspannen und der NMOS-Transistor (MN9) zum Abgleich vorgesehen sind. Die Steuerelektroden der Transistoren (MN7, MN8 und MN9) sind jeweils mit dem zweiten Steuerimpuls­ signal (WP) beaufschlagt, der am Ausgang des NOR-Gatters (NOR4) anliegt, und die Sourceelektrode des Transistors (MN7) sowie die Drainelektrode des Transistors (MN9) sind mit der nichtinvertierten Datenleitung (DL) verbunden. Die Sourceelek­ troden der Transistoren (MN8 und MN9) sind mit der invertierten Datenleitung (DLB) verbunden, und die Drainelektroden der Tran­ sistoren (MN7 und MN8) sind mit der Speisespannung (Vcc) beauf­ schlagt.

Die Betriebsweise des in Fig. 3 gezeigten Schaltkreises wird nachfolgend unter Bezugnahme auf das Zeitablaufdiagramm der Fig. 4 erläutert.

Beim Schreiben von Daten in die Speicherzelle wird, sobald das Schreib-Freigabesignal (WE) auf den Pegel "H" angestiegen ist und ein sich vom Pegel "H" auf den Pegel "L" veränderndes Dateneingabesignal (DIN) eingegeben wird, durch den Inverter (INV4) ein von "L" sich auf "H" veränderndes, invertiertes Dateneingabesignal (DINB) erzeugt. Das invertierte Datenein­ gangssignal (DINB) wird durch das NAND-Gatter (NAND5) invertiert und erzeugt daraufhin ein sich von "H" nach "L" veränderndes Signal (D). Das Dateneingabesignal (DIN) wird durch das NAND- Gatter (NAND6) invertiert und erzeugt daraufhin ein sich von "L" nach "H" veränderndes Signal (DB). Das Signal (D) wird durch die Inverter (INV5 und INV6) gepuffert und erzeugt dann ein sich von "H" nach "L" änderndes, nichtinvertiertes Daten­ signal (DATA). Das Signal (DB) wird durch die Inverter (INV7 und INV8) gepuffert und erzeugt dann ein sich von "L" nach "H" änderndes, invertiertes Datensignal (DATAB). Des weiteren wird das Signal (D) vom ersten, invertierenden Verzögerungsschalt­ kreis (ID1) invertiert und um eine Zeitspanne (tp) verzögert und erzeugt dann ein sich vom Pegel "L" auf den Pegel "H" ver­ änderndes Signal (DH). Das Signal (DB) wird durch den zweiten, invertierenden Verzögerungsschaltkreis (ID2) invertiert und um die Zeitspanne (tp) verzögert und erzeugt dann ein vom Pegel "H" auf den Pegel "L" sich veränderndes Signal (DBH). Die Zeit­ spanne (tp) wird dabei durch den ersten, invertierenden Verzö­ gerungsschaltkreis (ID1) und den zweiten, invertierenden Verzö­ gerungsschaltkreis (ID2) ausreichend groß gewählt, um Daten in die Speicherzelle zu schreiben.

Die Signale (D und DH) sind dem NOR-Gatter (NOR1) zugeführt, um eine fallende Zustandsänderung des Signals (D) und eine anstei­ gende Zustandsänderung des Signals (DH) zu erkennen und ein po­ sitives Impulssignal (OH) mit einer der Zeitspanne (tp) entspre­ chenden Impulsbreite zu generieren, wobei das Signal (D) von "H" auf "H" ansteigt und daraufhin das NOR-Gatter (NOR1) ein Signal mit Pegel "L" abgibt. Die Signale (DB und DBH) sind dem NOR-Gatter (NOR2) zugeführt, um eine fallende Zustandsänderung des Signals (DB) und eine ansteigende Zustandsänderung des Sig­ nals (DBH) zu erkennen und ein positives Impulssignal mit einer der Zeitspanne (tp) entsprechenden Impulsbreite zu generieren, wobei das NOR-Gatter (NOR2) ein Signal (OL) mit Pegel "L" abgibt, wenn das Signal (DB) von "L" auf "H" ansteigt. Der erste, invertierende Verzögerungsschaltkreis (ID1) und das NOR-Gatter (NOR1) ebenso wie der zweite, invertierende Verzögerungsschaltkreis (ID2) und das NOR-Gatter (NOR2) dienen nämlich der Erkennung der Zustandsänderung von "H" nach "L" des jeweiligen Signals (D bzw. DB).

Das NOR-Gatter (NOR3) und der Inverter (NV9) erzeugen ein po­ sitives, erstes Steuerimpulssignal (WN) mit einer Impulsbreite (tp) nach Empfang der Signale (OL und OH). Ebenso erzeugt das NOR-Gatter (NOR4) nach Empfang der Signale (OL und OH) und dem Pegel "L" für das invertierte Schreib-Freigabesignal (WEB) ein phaseninvertiertes, negatives, zweites Steuerimpulssignal (WP). Wenn das erste Steuerimpulssignal (WN) von "L" auf "H" ansteigt, werden die Transistoren (MN5 und MN6) leitend ge­ schaltet, woraufhin das Datensignal (DATA) mit Pegel "L" zur Datenleitung (DL) und das invertierte Datensignal (DATAB) mit Pegel "H" zur invertierten Datenleitung (DLB) übertragen werden. Das invertierte Datensignal mit Pegel "H" wird hierbei durch den Transistor (MN5) mit einem reduzierten Wert (Vcc-Vtn) übertragen, und die Impulsbreite des ersten Steuerimpulssignals (WN) dient als Datenübertragungszeit. Als nächstes werden, wenn das erste Steuerimpulssignal (WN) von "H" auf "L" abfällt, die Transistoren (MN5 und MN6) sperrend geschaltet und daraufhin das Datenpaar (DATA und DATAB) sowie das Datenleitungspaar (DL und DLB) elektrisch voneinander getrennt. Wenn das zweite Steuerimpulssignal (WP) von "H" auf "L" fällt, werden die vor­ spannenden Transistoren (MN7 und MN8) und der Abgleichtransistor (MN9) sperrend geschaltet und daraufhin die Mittel (MN7, MN8 und MN9) zum Vorspannen sowie das Datenleitungspaar (DL und DLB) voneinander elektrisch getrennt. Nach Übertragung des Datenpaares (DATA und DATAB) auf das Datenleitungspaar (DL und DLB) wird der Abgleichtransistor (MN9), sobald das zweite Steuerimpulssignal (WP) von "L" auf "H" ansteigt, leitend ge­ schaltet und daraufhin das Datenleitungspaar (DL und DLB) auf ein gleiches Potential abgeglichen, außerdem werden die vor­ spannenden Transistoren (MN7 und MN8) leitend geschaltet und daraufhin das Datenleitungspaar mit der Spannung (Vcc-Vtn) vorgespannt. Der erfindungsgemäße Schreib-Treiber trennt das Datenleitungspaar (DL und DLB) und die Dateneingabeeinrichtung (3) elektrisch voneinander, nachdem das Datenpaar (DATA und DATAB) in die Speicherzelle geschrieben wurde, und führt dann das Vorspannen des Datenleitungspaares (DL und DLB) auf die Spannung (Vcc-Vtn) selbst in dem Falle durch, daß ein Daten­ eingabesignal verändert wird oder nur das invertierte Schreib- Freigabesignal (WEB) von "H" auf "L" abfällt, ohne daß sich das Dateneingabesignal (DIN) verändert.

Beim Lesen von Daten aus der Speicherzelle nach Vorspannen des Datenleitungspaares (DL und DLB) steigt das invertierte Schreib-Freigabesignal (WEB) auf "H" an, sobald das Schreib- Freigabesignal (WE) auf "L" gefallen ist, wodurch die Übertragungseinrichtung (MN5 und MN6) ebenso wie die Mittel (MN7, MN8 und MN9) zum Vorspannen sperrend geschaltet und daraufhin das Datenleitungspaar (DL und DLB) sowie der Schreib- Treiber elektrisch voneinander getrennt werden. Weiterhin wird beim Vorspannen der Datenleitungen dieses Vorspannen nicht von Vss, sondern von Vcc-Vtn aus durchgeführt, so daß die Vor­ spannungszeitdauer reduziert und die Geschwindigkeit eines Lesevorgangs erhöht ist, woraufhin das Überschwingen in den Datenleitungen und dadurch das Rauschen reduziert ist, das zu einem Fehlbetrieb im Inneren des Chips Anlaß geben kann.

Dementsprechend führt der erfindungsgemäße Schreib-Treiber bei Durchführung eines Schreibvorgangs das Vorspannen des Datenlei­ tungspaares nach dem Schreiben von Daten in die Speicherzelle durch, so daß bei Durchführung eines nachfolgenden Lesevorgangs eine erhöhte Betriebsgeschwindigkeit und eine Verminderung von Rauschen, das während des Vorspannens der Datenleitungen er­ zeugt wird, aufgrund der Verminderung des Überschwingens in den Datenleitungen möglich sind.

Claims (11)

1. Schreib-Treiber eines Halbleiterspeicherbauelementes mit einer Dateneingabeeinrichtung (3), welche einen nichtinver­ tierenden Dateneingabeteil (4) und einen invertierenden Daten­ eingabeteil (5) zur Pufferung eines eingegebenen Datensignals (DIN) und eines invertierten Datensignals (DINB) in Reaktion auf ein Schreib-Freigabesignal (WE) umfaßt,
gekennzeichnet durch folgende Elemente:
eine Impulserzeugungseinrichtung (6) zur Erzeugung eines ersten, in Reaktion auf eine Zustandsänderung des Datensignals (DIN) oder des invertierten Datensignals (DINB) erzeugten Steu­ erimpulssignales (WN) sowie eines gegenüber dem ersten Steuer­ impulssignal (WN) weitgehendst phaseninvertierten, zweiten Steuerimpulssig­ nales (WP) in Reaktion auf ein invertiertes Schreib-Freigabesignal (WEB);
eine Übertragungseinrichtung (7) zur Übertragung des in­ vertierten (DATAB) und nichtinvertierten, gepufferten Datensignals (DATA) auf ein Paar von Datenleitungen (DLB, DL) in Reaktion auf das erste Steuerimpulssignal (WN) und
Mittel (8) zum Vorspannen des Datenleitungspaares (DL, DLB) in Reaktion auf das zweite Steuerimpulssignal (WP).

2. Schreib-Treiber nach Anspruch 1, dadurch gekennzeich­ net, daß die Übertragungseinrichtung (7) das Datenleitungspaar (DL, DLB) von der Dateneingabeeinrichtung (3) sofort nach der Übertragung der Datensignale auf das Datenleitungspaar aufgrund des ersten Steuerimpulssignales (WN) elektrisch trennt.

3. Schreib-Treiber nach Anspruch 1 oder 2, dadurch gekenn­ zeichnet, daß die Mittel (8) zum Vorspannen das Datenleitungs­ paar (DL, DLB) sofort nach der Übertragung der Datensignale zu dem Datenleitungspaar aufgrund des zweiten Steuerimpulssignales (WP) abgleichen und vorspannen.

4. Schreib-Treiber nach Anspruch 2 oder 3, dadurch gekenn­ zeichnet, daß die Übertragungseinrichtung (7) dann die Daten­ eingabeeinrichtung (3) von dem Datenleitungspaar (DL, DLB) so­ fort nach der Übertragung der Datensignale zu dem Datenlei­ tungspaar elektrisch trennt, wenn das Datensignal (DIN) eine Zustandsänderung erfährt oder wenn ohne Änderung des Datensignals (DIN) das Schreib-Freigabesignal (WE) vom Pegel "L" auf den Pegel "H" ansteigt.

5. Schreib-Treiber nach einem der Ansprüche 1 bis 4, da­ durch gekennzeichnet, daß die Mittel (8) zum Vorspannen dann das Datenleitungspaar (DL, DLB) nach Übertragung der Datensig­ nale zu dem Datenleitungspaar vorspannen, wenn das Daten­ signal (DIN) eine Zustandsänderung erfährt oder wenn ohne Änderung des Datensignals das Schreib-Freigabesignal (WE) von "L" auf "H" ansteigt.

6. Schreib-Treiber nach einem der Ansprüche 1 bis 5, da­ durch gekennzeichnet, daß die Impulserzeugungseinrichtung (6) folgende Elemente enthält:
einen ersten Detektor zur Erkennung einer fallenden Zu­ standsänderung des Datensignals (DIN);
einen zweiten Detektor zur Erkennung einer ansteigenden Zustandsänderung des Datensignals (DIN),
ein erstes NOR-Gatter (NOR3) und einen Inverter (INV9) zur Erzeugung des ersten Steuerimpulssignales (WN) nach Verknüpfung der Ausgänge des ersten und zweiten Detektors und
ein zweites NOR-Gatter (NOR4) zur Erzeugung des zweiten Steuerimpulssignales (WP) nach Reaktion auf das invertierte Schreib-Freigabesignal (WEB) und Verknüpfung der Ausgänge des ersten und zweiten Detektors.

7. Schreib-Treiber nach Anspruch 6, dadurch gekennzeich­ net, daß der erste und der zweite Detektor jeweils invertieren­ de Verzögerungseinrichtungen (ID1, ID2) und ein NOR-Gatter (NOR1, NOR2) beinhalten und ein Erkennungssignal (OH, OL) mit einer vorbestimmten Impulsdauer (tp) von einer Zustandsänderung des Datensignals ab erzeugen.

8. Schreib-Treiber nach Anspruch 7, dadurch gekennzeich­ net, daß die vorbestimmte Impulsdauer (tp) auf eine für eine vollständige Datenübertragung zu dem Datenleitungspaar (DL, DLB) ausreichende Zeitspanne gesetzt ist.

9. Schreib-Treiber nach einem der Ansprüche 1 bis 8, da­ durch gekennzeichnet, daß die Übertragungseinrichtung (7) zwei NMOS-Transistoren (MN5, MN6) umfaßt, die jeweils zwischen die Dateneingabeeinrichtung (3) und das Datenleitungspaar (DL, DLB) geschaltet und deren jeweilige Steuerelektroden mit dem ersten Steuerimpulssignal (WN) beaufschlagt sind.

10. Schreib-Treiber nach einem der Ansprüche 1 bis 9, da­ durch gekennzeichnet, daß die Mittel (8) zum Vorspannen folgende Elemente enthalten:
einen ersten NMOS-Transistor (MN7), dessen Steuerelektrode mit dem zweiten Steuerimpulssignal (WP) und dessen Drainelek­ trode mit der Speisespannung (Vcc) beaufschlagt und dessen Sourceelektrode mit der nichtinvertierten Datenleitung (DL) verbunden ist,
einen zweiten NMOS-Transistor (MN8),dessen Steuerelektrode mit dem zweiten Steuerimpulssignal (WP) und dessen Drainelek­ trode mit der Speisespannung (Vcc) beaufschlagt und dessen Sourceelektrode mit der invertierten Datenleitung (DLB) verbun­ den ist, und
einen dritten NMOS-Transistor (MN9), dessen Steuerelektrode mit dem zweiten Steuerimpulssignal (WP) beaufschlagt und dessen Drainelektrode mit der nichtinvertierten Datenleitung (DL) und dessen Sourceelektrode mit der invertierten Datenleitung (DLB) verbunden ist.

11. Schreib-Treiber nach einem der Ansprüche 1 bis 10, da­ durch gekennzeichnet, daß die Übertragungseinrichtung (7) und die Mittel (8) zum Vorspannen während der Durchführung eines Lesevorgangs abgeschaltet sind.