DE112015006812T5 - Halbleitervorrichtung - Google Patents
Halbleitervorrichtung Download PDFInfo
- Publication number
- DE112015006812T5 DE112015006812T5 DE112015006812.0T DE112015006812T DE112015006812T5 DE 112015006812 T5 DE112015006812 T5 DE 112015006812T5 DE 112015006812 T DE112015006812 T DE 112015006812T DE 112015006812 T5 DE112015006812 T5 DE 112015006812T5
- Authority
- DE
- Germany
- Prior art keywords
- type
- dummy
- substrate
- cell region
- diffusion layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 49
- 239000010410 layer Substances 0.000 claims abstract description 146
- 239000000758 substrate Substances 0.000 claims abstract description 76
- 238000009792 diffusion process Methods 0.000 claims abstract description 57
- 239000011229 interlayer Substances 0.000 claims abstract description 9
- 239000012535 impurity Substances 0.000 claims description 8
- 230000007423 decrease Effects 0.000 claims description 2
- 238000012986 modification Methods 0.000 description 14
- 230000004048 modification Effects 0.000 description 14
- 230000000694 effects Effects 0.000 description 7
- 238000009825 accumulation Methods 0.000 description 5
- 238000009413 insulation Methods 0.000 description 4
- 230000002542 deteriorative effect Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000002452 interceptive effect Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- BUHVIAUBTBOHAG-FOYDDCNASA-N (2r,3r,4s,5r)-2-[6-[[2-(3,5-dimethoxyphenyl)-2-(2-methylphenyl)ethyl]amino]purin-9-yl]-5-(hydroxymethyl)oxolane-3,4-diol Chemical compound COC1=CC(OC)=CC(C(CNC=2C=3N=CN(C=3N=CN=2)[C@H]2[C@@H]([C@H](O)[C@@H](CO)O2)O)C=2C(=CC=CC=2)C)=C1 BUHVIAUBTBOHAG-FOYDDCNASA-N 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/404—Multiple field plate structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Ein dritter Dummy-Graben (11) liegt orthogonal zu den ersten und zweiten Dummy-Gräben (9, 10) in dem Dummy-Zellbereich eines Substratendbereichs. Eine Zwischenlagenisolierungsschicht (13) isoliert die p-Typ-Diffusionsschicht (3, 4) in dem Dummy-Zellbereich eines Substratmittenbereichs, der sich zwischen den ersten und zweiten Dummy-Gräben (9, 10) befindet, von der Emitterelektrode (14). Der dritte Dummy-Graben (11) trennt die p-Typ-Diffusionsschicht (3, 4) in dem Dummy-Zellbereich des Substratmittenbereichs von der p-Typ-Diffusionsschicht (3, 4, 15) in dem Dummy-Zellbereich des Substratendbereichs, der mit der Emitterelektrode (14) verbunden ist. Eine p-Typ-Wannenschicht (15) ist tiefer als der dritte Dummy-Graben (11) in dem Substratendbereich vorgesehen. Der dritte Dummy-Graben (11) ist näher an einer Mitte des n-Typ-Substrats vorgesehen als die p-Typ-Wannenschicht (15).
Description
- Gebiet
- Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung.
- Hintergrund
- Leistungshalbleitervorrichtungen, die einen Gate-Graben, der eine MOS-Gate-Funktion hat, und einen Dummy-Graben, der keine MOS-Gate-Funktion hat, aufweisen, werden verwendet. In solchen Vorrichtungen ist ein Kontakt zwischen einem Dummy-Zellbereich, der sich zwischen Dummy-Gräben befindet, und einer Emitterelektrode nur an einem Substratendbereich vorgesehen (siehe z.B. PTL 1).
- Literaturliste
- Patentliteratur
- [PTL 1]
JP 2009-277792 A - Zusammenfassung
- Technisches Problem
- Es ist möglich, durch einen Löcherakkumulationseffekt eines Dummy-Zellbereichs ein Ausgleichsverhältnis zwischen einer EIN-Spannung und einem Schaltverlust zu verbessern. Ein Potential des Dummy-Zellbereichs ist jedoch zwischen einem Endbereich eines Substrats und einem Mittenbereich des Substrats unterschiedlich, und so unterscheidet sich der Löcherakkumulationseffekt zwischen dem Endbereich des Substrats und dem Mittenbereich des Substrats. Eine dadurch verursachte Differenz eines EIN-Widerstands ruft eine Stromunausgeglichenheit in dem Substrat hervor.
- Die vorliegende Erfindung ist implementiert worden, um das vorstehend beschriebene Problem zu lösen, und es ist eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung zur Verfügung zu stellen, die in der Lage ist, eine Stromunausgeglichenheit in einem Substrat zu reduzieren.
- Lösung des Problems
- Eine Halbleitervorrichtung gemäß der vorliegenden Erfindung weist auf: ein n-Typ-Substrat, das einen aktiven Zellbereich und einen Dummy-Zellbereich aufweist; eine p-Typ-Diffusionsschicht, die auf einer oberen Oberflächenseite des n-Typ-Substrats vorgesehen ist; eine n-Typ-Emitterschicht, die an einem Teil der p-Typ-Diffusionsschicht in dem aktiven Zellbereich vorgesehen ist; einen Gate-Graben, der die p-Typ-Diffusionsschicht und die n-Typ-Emitterschicht in dem aktiven Zellbereich einschneidet; erste und zweite Dummy-Gräben, die in einer Draufsicht parallel zu dem Gate-Graben vorgesehen sind und die p-Typ-Diffusionsschicht in dem Dummy-Zellbereich einschneiden; einen dritten Dummy-Graben, der die p-Typ-Diffusionsschicht in dem Dummy-Zellbereich eines Substratendbereichs einschneidet und orthogonal zu den ersten und zweiten Dummy-Gräben liegt; eine Emitterelektrode, die mit der n-Typ-Emitterschicht, der p-Typ-Diffusionsschicht in dem aktiven Zellbereich und der p-Typ-Diffusionsschicht in dem Dummy-Zellbereich des Substratendbereichs verbunden ist; eine Zwischenlagenisolierungsschicht, die die p-Typ-Diffusionsschicht in dem Dummy-Zellbereich eines Substratmittenbereichs, der sich zwischen den ersten und zweiten Dummy-Gräben befindet, von der Emitterelektrode isoliert; eine p-Typ-Kollektorschicht, die auf einer unteren Oberflächenseite des n-Typ-Substrats vorgesehen ist; und eine Kollektorelektrode, die mit der p-Typ-Kollektorschicht verbunden ist, wobei der dritte Dummy-Graben die p-Typ-Diffusionsschicht in dem Dummy-Zellbereich des Substratmittenbereichs von der p-Typ-Diffusionsschicht in dem Dummy-Zellbereich des Substratendbereichs, der mit der Emitterelektrode verbunden ist, trennt, die p-Typ-Diffusionsschicht eine p-Typ-Wannenschicht aufweist, die tiefer als der dritte Dummy-Graben in dem Substratendbereich vorgesehen ist, und der dritte Dummy-Graben näher an einer Mitte des n-Typ-Substrats vorgesehen ist als die p-Typ-Wannenschicht.
- Vorteilhafte Wirkungen der Erfindung
- In der vorliegenden Erfindung trennt der dritte Dummy-Graben die p-Typ-Diffusionsschicht in dem Dummy-Zellbereich in dem Substratmittenbereich von der p-Typ-Diffusionsschicht in dem Dummy-Zellbereich des Substratendbereichs, der mit der Emitterelektrode verbunden ist. Weiter ist der dritte Dummy-Graben näher an einer Mitte des n-Typ-Substrats vorgesehen als die p-Typ-Wannenschicht, und dies verhindert, dass die tiefe p-Typ-Wannenschicht die Trennfunktion zwischen dem Substratmittenbereich und dem Substratendbereich beeinträchtigt. Dies ermöglicht, dass der Substratmittenbereich und der Substratendbereich einen Löcherakkumulationseffekt in einer gleichmäßigen Kondition beibehalten. Als ein Ergebnis ist es möglich, eine Stromunausgeglichenheit innerhalb des Substrats zu reduzieren, ohne ein Ausgleichsverhältnis zwischen einer EIN-Spannung und einem Schaltverlust zu verschlechtern.
- Figurenliste
-
-
1 ist eine perspektivische Ansicht, die eine Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung darstellt. -
2 ist eine Querschnittsansicht, die die Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung darstellt. -
3 ist eine Draufsicht, die das Substrat der Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung darstellt. -
4 ist eine perspektivische Ansicht, die eine Modifikation 1 der Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung darstellt. -
5 ist eine Draufsicht, die ein Substrat einer Modifikation 2 der Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung darstellt. -
6 ist eine Draufsicht, die ein Substrat einer Modifikation 3 der Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung darstellt. -
7 ist eine Draufsicht, die ein Substrat einer Modifikation 4 der Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung darstellt. -
8 ist eine perspektivische Ansicht, die eine Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung darstellt. -
9 ist eine Draufsicht, die ein Substrat der Halbleitervorrichtung gemäß der zweiten Ausführungsform der vorliegenden Erfindung darstellt. -
10 ist eine Draufsicht, die ein Substrat einer Modifikation der Halbleitervorrichtung gemäß der zweiten Ausführungsform der vorliegenden Erfindung darstellt. -
11 ist eine perspektivische Ansicht, die eine Halbleitervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung darstellt. -
12 ist eine Unteransicht, die ein Substrat der Halbleitervorrichtung gemäß der dritten Ausführungsform der vorliegenden Erfindung darstellt. - Beschreibung der Ausführungsformen
- Eine Halbleitervorrichtung gemäß den Ausführungsformen der vorliegenden Erfindung wird mit Bezug auf die Zeichnungen beschrieben. Die gleichen Komponenten werden durch die gleichen Bezugszeichen gekennzeichnet, und die wiederholte Beschreibung derselben kann weggelassen sein.
- Erste Ausführungsform
-
1 ist eine perspektivische Ansicht, die eine Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung darstellt.2 ist eine Querschnittsansicht, die die Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung darstellt.3 ist eine Draufsicht, die das Substrat der Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung darstellt. Diese Halbleitervorrichtung ist ein IGBT (Bipolartransistor mit isoliertem Gate), der eine CSTBT- (Carrier-Stored-Trench-Gate-Bipolar-Transistor-) Struktur aufweist. - Ein n-Typ-Substrat 1 weist einen aktiven Zellbereich, der im Wesentlichen als ein Transistor arbeitet, und einen Dummy-Zellbereich, der nicht als ein Transistor arbeitet, auf. Eine n-Typ-Ladungsträgerspeicherschicht 2 und eine p-Typ-Basisschicht 3 sind nacheinander auf einer oberen Oberflächenseite des n-Typ-Substrats 1 vorgesehen. Eine p+-Typ-Kontaktschicht 4 ist an einem Teil auf der p-Typ-Basisschicht 3 vorgesehen. Eine n+-Typ-Emitterschicht 5 ist an einem Teil auf der p-Typ-Basisschicht 3 in dem aktiven Zellbereich vorgesehen.
- Ein Gate-Graben
6 schneidet die n-Typ-Ladungsträgerspeicherschicht 2, die p-Typ-Basisschicht 3, die p+-Typ-Kontaktschicht 4 und die n+-Typ-Emitterschicht 5 in dem aktiven Zellbereich ein. Ein aktives Gate7 ist in dem Gate-Graben6 über eine Gate-Oxidschicht8 vorgesehen. - Erste und zweite Dummy-Gräben
9 und10 , die in einer Draufsicht parallel zu dem Gate-Graben6 vorgesehen sind, schneiden die n-Typ-Ladungsträgerspeicherschicht 2, die p-Typ-Basisschicht 3 und die p+-Typ-Kontaktschicht 4 in dem Dummy-Zellbereich ein. Ein dritter Dummy-Graben11 schneidet die p-Typ-Basisschicht 3 in dem Dummy-Zellbereich eines Substratendbereichs ein und liegt orthogonal zu den ersten und zweiten Dummy-Gräben9 und10 . Ein Dummy-Gate12 ist in den ersten, zweiten und dritten Dummy-Gräben9 ,10 und11 über eine Gate-Oxidschicht8 vorgesehen. - In dem Substratendbereich ist eine p-Typ-Wannenschicht 15 tiefer als die p-Typ-Basisschicht 3 und der dritte Dummy-Graben
11 vorgesehen. Eine Zwischenlagenisolierungsschicht13 ist auf der p-Typ-Basisschicht 3 oder dergleichen vorgesehen, und eine Emitterelektrode14 ist darauf vorgesehen. Eine n-Typ-Pufferschicht 16 und eine p-Typ-Kollektorschicht 17 sind nacheinander auf einer unteren Oberflächenseite des n-Typ-Substrats 1 vorgesehen. Eine Kollektorelektrode18 ist mit der p-Typ-Kollektorschicht 17 verbunden. - Die Emitterelektrode
14 ist mit der n+-Typ-Emitterschicht 5, der p-Typ-Basisschicht 3 und der p+-Typ-Kontaktschicht 4 in dem aktiven Zellbereich und der p-Typ-Wannenschicht 15 in dem Dummy-Zellbereich des Substratendbereichs durch ein Lochmuster der Zwischenlagenisolierungsschicht13 verbunden. Die Zwischenlagenisolierungsschicht13 isoliert die p-Typ-Basisschicht 3 und die p+-Typ-Kontaktschicht 4 in dem Dummy-Zellbereich des Substratmittenbereichs, der sich zwischen den ersten und zweiten Dummy-Gräben9 und10 befindet, von der Emitterelektrode14 . Der dritte Dummy-Graben11 trennt eine p-Typ-Diffusionsschicht wie die p-Typ-Basisschicht 3 in dem Dummy-Zellbereich des Substratmittenbereichs von einer p-Typ-Diffusionsschicht wie der p-Typ-Wannenschicht 15 in dem Dummy-Zellbereich des Substratendbereichs, der mit der Emitterelektrode14 verbunden ist. - Die p-Typ-Diffusionsschicht, die durch die ersten, zweiten und dritten Gräben
9 ,10 , und11 eingeschlossen ist, weist ein unverbundenes Potential auf. Die p-Typ-Wannenschicht 15 ist in dem Substratendbereich vorgesehen, um eine elektrische Feldstärke mit einer Krümmung an dem Endbereich dieser potentialfreien p-Typ-Diffusionsschicht zu reduzieren. Der dritte Dummy-Graben11 ist jedoch näher an der Mitte des n-Typ-Substrats 1 vorgesehen als die p-Typ-Wannenschicht 15, um zu verhindern, dass die Substratmittenbereichsseite und die Substratendbereichsseite über dem dritten Dummy-Graben11 über die p-Typ-Wannenschicht 15 elektrisch verbunden werden. - Wie vorstehend beschrieben, trennt gemäß der vorliegenden Ausführungsform der dritte Dummy-Graben
11 die p-Typ-Diffusionsschicht in dem Dummy-Zellbereich in dem Substratmittenbereich von der p-Typ-Diffusionsschicht in dem Dummy-Zellbereich des Substratendbereichs, der mit der Emitterelektrode14 verbunden ist. Weiter ist der dritte Dummy-Graben11 näher an der Mitte des n-Typ-Substrats 1 vorgesehen als die p-Typ-Wannenschicht 15, und dies verhindert, dass die tiefe p-Typ-Wannenschicht 15 die Trennfunktion zwischen dem Substratmittenbereich und dem Substratendbereich beeinträchtigt. Dies ermöglicht, dass der Substratmittenbereich und der Substratendbereich einen Löcherakkumulationseffekt in einer gleichmäßigen Kondition aufrechterhalten. Als ein Ergebnis ist es möglich, eine Stromunausgeglichenheit innerhalb des Substrats zu reduzieren, ohne ein Ausgleichsverhältnis zwischen einer EIN-Spannung und einem Schaltverlust zu verschlechtern. -
4 ist eine perspektivische Ansicht, die eine Modifikation1 der Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung darstellt. In der Modifikation1 ist der Gate-Graben6 so tief wie die ersten, zweiten und dritten Dummy-Gräben9 ,10 und11 . Deshalb ist es möglich, die ersten, zweiten und dritten Dummy-Gräben9 ,10 und11 simultan mit dem gewöhnlichen Gate-Graben6 auszubilden und dadurch die Anzahl von Schritten zu reduzieren. -
5 ist eine Draufsicht, die ein Substrat einer Modifikation2 der Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung darstellt.6 ist eine Draufsicht, die ein Substrat einer Modifikation3 der Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung darstellt.7 ist eine Draufsicht, die ein Substrat einer Modifikation4 der Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung darstellt. Kreuzungen zwischen den ersten und zweiten Dummy-Gräben9 und10 und dem dritten Dummy-Graben11 sind in einer Draufsicht in der Modifikation2 halbkreisförmig, wogegen sie in der Modifikation3 vieleckig sind. In der Modifikation4 sind die Kreuzungen zwischen Gräben mit einem Bogen versehen. Ein Festlegen solcher Formen für die Kreuzungen zwischen Gräben macht es möglich, eine lokale Konzentration eines elektrischen Felds zu verhindern. - Zweite Ausführungsform
-
8 ist eine perspektivische Ansicht, die eine Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung darstellt.9 ist eine Draufsicht, die ein Substrat der Halbleitervorrichtung gemäß der zweiten Ausführungsform der vorliegenden Erfindung darstellt. In der vorliegenden Ausführungsform ist eine Verunreinigungskonzentration der p-Typ-Basisschicht 3 und der p+-Typ-Kontaktschicht 4 in dem Dummy-Zellbereich geringer ausgelegt als eine Verunreinigungskonzentration der p-Typ-Basisschicht 3 und der p+-Typ-Kontaktschicht 4 in dem aktiven Zellbereich anstelle des dritten Dummy-Grabens11 der ersten Ausführungsform. Der Rest der Anordnung ist der gleiche wie derjenige der ersten Ausführungsform. - Da ein Diffusionswiderstand der p-Typ-Diffusionsschicht in dem Dummy-Zellbereich höher ist als ein Diffusionswiderstand der p-Typ-Diffusionsschicht in dem aktiven Zellbereich, ist es möglich, einen Löcherakkumulationseffekt in einer gleichmäßigen Kondition zwischen dem Substratmittenbereich und dem Substratendbereich in der potentialfreien p-Typ-Diffusionsschicht des Dummy-Zellbereichs aufrecht zu erhalten. Es ist dadurch möglich, eine Stromunausgeglichenheit in dem Substrat zu reduzieren.
-
10 ist eine Draufsicht, die ein Substrat einer Modifikation der Halbleitervorrichtung gemäß der zweiten Ausführungsform der vorliegenden Erfindung darstellt. Ähnliche Wirkungen können ebenfalls erzielt werden, ohne eine p+-Typ-Kontaktschicht 4 in dem Dummy-Zellbereich vorzusehen. - Dritte Ausführungsform
-
11 ist eine perspektivische Ansicht, die eine Halbleitervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung darstellt.12 ist eine Unteransicht, die ein Substrat der Halbleitervorrichtung gemäß der dritten Ausführungsform der vorliegenden Erfindung darstellt. In der vorliegenden Ausführungsform sind anstelle des dritten Dummy-Grabens11 der ersten Ausführungsform eine erste p-Typ-Kollektorschicht 17a, die in dem aktiven Zellbereich und dem Dummy-Zellbereich des Substratmittenbereichs vorgesehen ist, und eine zweite p-Typ-Kollektorschicht 17b, die in dem Dummy-Zellbereich des Substratendbereichs vorgesehen ist und eine höhere Verunreinigungskonzentration als diejenige der ersten p-Typ-Kollektorschicht 17a aufweist, als die p-Typ-Kollektorschichten vorgesehen. Die zweite p-Typ-Kollektorschicht 17b ist nicht auf direkt unter der p-Typ-Wannenschicht 15 begrenzt und weist eine potenzialfreie Struktur auf, in welcher eine Verunreinigungskonzentration in Richtung des Substratmittenbereichs allmählich abnimmt. - Es ist wahrscheinlicher, dass Löcher in dem Dummy-Zellbereich des Substratendbereichs entweichen, der mit der Emitterelektrode
14 verbunden ist. Somit wird in der vorliegenden Ausführungsform bewirkt, dass die p-Typ-Kollektorschicht eine hohe Konzentration in dem relevanten Bereich aufweist, um die Menge einer Löcherinjektion zu erhöhen. Dies macht es möglich, eine Stromunausgeglichenheit in dem Substrat zu reduzieren. - Es ist zu beachten, dass die Halbleitervorrichtungen gemäß der ersten bis dritten Ausführungsformen nicht auf diejenigen beschränkt sind, die aus Silizium ausgebildet sind, sondern aus Halbleitern mit breiter Bandlücke ausgebildet sein können, die eine größere Bandlücke aufweisen. Beispiele der Halbleiter mit breiter Bandlücke schließen Siliziumkarbid, auf Galliumnitrid basierendes Material oder Diamant ein. Eine Halbleitervorrichtung, die aus einem solchen Halbleiter mit breiter Bandlücke ausgebildet ist, weist eine hohe Durchbruchspannung und eine hohe zulässige Stromdichte auf und kann dadurch verkleinert werden. Ein Verwenden einer solchen verkleinerten Halbleitervorrichtung erlaubt auch, dass ein Halbleitermodul, welches diese Halbleitervorrichtung beinhaltet, verkleinert wird. Weiter ist es möglich, da die Halbleitervorrichtung einen hohen Wärmewiderstand aufweist, die Größe von Abstrahllamellen eines Kühlkörpers zu reduzieren und ein luftgekühltes System anstelle eines wassergekühlten Systems einzusetzen und dadurch das Halbleitermodul weiter zu verkleinern. Weiter ist es möglich, da die Halbleitervorrichtung einen geringeren Leistungsverlust aufweist und eine hohe Effizienz erzielt, das Halbleitermodul hocheffizient auszulegen.
- Bezugszeichenliste
- 1 n-Typ-Substrat; 3 p-Typ-Basisschicht (p-Typ-Diffusionsschicht); 4 p+-Typ-Kontaktschicht (p-Typ-Diffusionsschicht); 5 n+-Typ-Emitterschicht; 6 Gate-Graben; 9 erster Dummy-Graben; 10 zweiter Dummy-Graben; 11 dritter Dummy-Graben; 13 Zwischenlagenisolierungsschicht; 14 Emitterelektrode; 15 p-Typ-Wannenschicht (p-Typ-Diffusionsschicht); 17 p-Typ-Kollektorschicht; 17a erste p-Typ-Kollektorschicht; 17b zweite p-Typ-Kollektorschicht; 18 Kollektorelektrode
- ZITATE ENTHALTEN IN DER BESCHREIBUNG
- Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
- Zitierte Patentliteratur
-
- JP 2009277792 A [0003]
Claims (6)
- Halbleitervorrichtung, aufweisend: ein n-Typ-Substrat, das einen aktiven Zellbereich und einen Dummy-Zellbereich aufweist; eine p-Typ-Diffusionsschicht, die auf einer oberen Oberflächenseite des n-Typ-Substrats vorgesehen ist; eine n-Typ-Emitterschicht, die an einem Teil auf der p-Typ-Diffusionsschicht in dem aktiven Zellbereich vorgesehen ist; einen Gate-Graben, der die p-Typ-Diffusionsschicht und die n-Typ-Emitterschicht in dem aktiven Zellbereich einschneidet; erste und zweite Dummy-Gräben, die in einer Draufsicht parallel zu dem Gate-Graben vorgesehen sind und die p-Typ-Diffusionsschicht in dem Dummy-Zellbereich einschneiden; einen dritten Dummy-Graben, der die p-Typ-Diffusionsschicht in dem Dummy-Zellbereich eines Substratendbereichs einschneidet und orthogonal zu den ersten und zweiten Dummy-Gräben liegt; eine Emitterelektrode, die mit der n-Typ-Emitterschicht, der p-Typ-Diffusionsschicht in dem aktiven Zellbereich und der p-Typ-Diffusionsschicht in dem Dummy-Zellbereich des Substratendbereichs verbunden ist; eine Zwischenlagenisolierungsschicht, die die p-Typ-Diffusionsschicht in dem Dummy-Zellbereich eines Substratmittenbereichs, der sich zwischen den ersten und zweiten Dummy-Gräben befindet, von der Emitterelektrode isoliert; eine p-Typ-Kollektorschicht, die auf einer unteren Oberflächenseite des n-Typ-Substrats vorgesehen ist; und eine Kollektorelektrode, die mit der p-Typ-Kollektorschicht verbunden ist, wobei der dritte Dummy-Graben die p-Typ-Diffusionsschicht in dem Dummy-Zellbereich des Substratmittenbereichs von der p-Typ-Diffusionsschicht in dem Dummy-Zellbereich des Substratendbereichs, der mit der Emitterelektrode verbunden ist, trennt, die p-Typ-Diffusionsschicht eine p-Typ-Wannenschicht aufweist, die tiefer als der dritte Dummy-Graben in dem Substratendbereich vorgesehen ist, und der dritte Dummy-Graben näher an einer Mitte des n-Typ-Substrats vorgesehen ist, als die p-Typ-Wannenschicht.
- Halbleitervorrichtung gemäß
Anspruch 1 , wobei der Gate-Graben so tief ist wie die ersten, zweiten und dritten Dummy-Gräben. - Halbleitervorrichtung gemäß
Anspruch 1 oder2 , wobei Kreuzungen zwischen den ersten und zweiten Dummy-Gräben und dem dritten Dummy-Graben in einer Draufsicht halbkreisförmig oder mehreckig oder mit einem Bogen versehen sind. - Halbleitervorrichtung, aufweisend: ein n-Typ-Substrat, das einen aktiven Zellbereich und einen Dummy-Zellbereich aufweist; eine p-Typ-Diffusionsschicht, die auf einer oberen Oberflächenseite des n-Typ-Substrats vorgesehen ist; eine n-Typ-Emitterschicht, die an einem Teil auf der p-Typ-Diffusionsschicht in dem aktiven Zellbereich vorgesehen ist; einen Gate-Graben, der die p-Typ-Diffusionsschicht und die n-Typ-Emitterschicht in dem aktiven Zellbereich einschneidet; erste und zweite Dummy-Gräben, die in einer Draufsicht parallel zu dem Gate-Graben vorgesehen sind und die p-Typ-Diffusionsschicht in dem Dummy-Zellbereich einschneiden; eine Emitterelektrode, die mit der n-Typ-Emitterschicht, der p-Typ-Diffusionsschicht in dem aktiven Zellbereich und der p-Typ-Diffusionsschicht in dem Dummy-Zellbereich eines Substratendbereichs verbunden ist; eine Zwischenlagenisolierungsschicht, die die p-Typ-Diffusionsschicht in einem Substratmittenbereich, der sich zwischen den ersten und zweiten Dummy-Gräben befindet, von der Emitterelektrode isoliert; eine p-Typ-Kollektorschicht, die auf einer unteren Oberflächenseite des n-Typ-Substrats vorgesehen ist; und eine Kollektorelektrode, die mit der p-Typ-Kollektorschicht verbunden ist, wobei eine Verunreinigungskonzentration der p-Typ-Diffusionsschicht in dem Dummy-Zellbereich geringer ist als eine Verunreinigungskonzentration der p-Typ-Diffusionsschicht in dem aktiven Zellbereich.
- Halbleitervorrichtung, aufweisend: ein n-Typ-Substrat, das einen aktiven Zellbereich und einen Dummy-Zellbereich aufweist; eine p-Typ-Diffusionsschicht, die auf einer oberen Oberflächenseite des n-Typ-Substrats vorgesehen ist; eine n-Typ-Emitterschicht, die an einem Teil auf der p-Typ-Diffusionsschicht in dem aktiven Zellbereich vorgesehen ist; einen Gate-Graben, der die p-Typ-Diffusionsschicht und die n-Typ-Emitterschicht in dem aktiven Zellbereich einschneidet; erste und zweite Dummy-Gräben, die in einer Draufsicht parallel zu dem Gate-Graben vorgesehen sind und die p-Typ-Diffusionsschicht in dem Dummy-Zellbereich einschneiden; eine Emitterelektrode, die mit der n-Typ-Emitterschicht, der p-Typ-Diffusionsschicht in dem aktiven Zellbereich und der p-Typ-Diffusionsschicht in dem Dummy-Zellbereich eines Substratendbereichs verbunden ist; eine Zwischenlagenisolierungsschicht, die die p-Typ-Diffusionsschicht in einem Substratmittenbereich, der sich zwischen den ersten und zweiten Dummy-Gräben befindet, von der Emitterelektrode isoliert; eine p-Typ-Kollektorschicht, die auf einer unteren Oberflächenseite des n-Typ-Substrats vorgesehen ist; und eine Kollektorelektrode, die mit der p-Typ-Kollektorschicht verbunden ist, wobei die p-Typ-Kollektorschicht eine erste p-Typ-Kollektorschicht, die in dem aktiven Zellbereich und dem Dummy-Zellbereich des Substratmittenbereichs vorgesehen ist, und eine zweite p-Typ-Kollektorschicht, die in dem Dummy-Zellbereich des Substratendbereichs vorgesehen ist und eine höhere Verunreinigungskonzentration aufweist als die erste p-Typ-Kollektorschicht, aufweist.
- Halbleitervorrichtung gemäß
Anspruch 5 , wobei die zweite p-Typ-Kollektorschicht eine potenzialfreie Struktur aufweist, in welcher eine Verunreinigungskonzentration in Richtung des Substratmittenbereichs allmählich abnimmt.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2015/073209 WO2017029719A1 (ja) | 2015-08-19 | 2015-08-19 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE112015006812T5 true DE112015006812T5 (de) | 2018-04-26 |
DE112015006812B4 DE112015006812B4 (de) | 2024-02-22 |
Family
ID=58051180
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE112015006812.0T Active DE112015006812B4 (de) | 2015-08-19 | 2015-08-19 | Halbleitervorrichtung |
Country Status (5)
Country | Link |
---|---|
US (1) | US10355082B2 (de) |
JP (1) | JP6399228B2 (de) |
CN (1) | CN107924940B (de) |
DE (1) | DE112015006812B4 (de) |
WO (1) | WO2017029719A1 (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102018130095A1 (de) * | 2018-11-28 | 2020-05-28 | Infineon Technologies Dresden GmbH & Co. KG | Halbleiterleistungsschalter mit verbesserter Steuerbarkeit |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105226090B (zh) * | 2015-11-10 | 2018-07-13 | 株洲中车时代电气股份有限公司 | 一种绝缘栅双极晶体管及其制作方法 |
US10636877B2 (en) | 2016-10-17 | 2020-04-28 | Fuji Electric Co., Ltd. | Semiconductor device |
DE102018112344A1 (de) | 2017-05-29 | 2018-11-29 | Infineon Technologies Ag | Leistungshalbleitervorrichtung mit dV/dt-Steuerbarkeit und Quergrabenanordnung |
CN109755300B (zh) * | 2018-11-28 | 2020-11-10 | 株洲中车时代半导体有限公司 | 一种沟槽igbt芯片 |
US11004969B2 (en) * | 2019-10-07 | 2021-05-11 | Nami MOS CO., LTD. | Trench MOSFETs having dummy cells for avalanche capability improvement |
JP7438080B2 (ja) * | 2020-10-30 | 2024-02-26 | 三菱電機株式会社 | 半導体装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009277792A (ja) | 2008-05-13 | 2009-11-26 | Mitsubishi Electric Corp | 半導体装置 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3410913B2 (ja) | 1996-11-29 | 2003-05-26 | 株式会社東芝 | 電力用半導体装置 |
US6566691B1 (en) | 1999-09-30 | 2003-05-20 | Kabushiki Kaisha Toshiba | Semiconductor device with trench gate having structure to promote conductivity modulation |
JP3971327B2 (ja) * | 2003-03-11 | 2007-09-05 | 株式会社東芝 | 絶縁ゲート型半導体装置 |
JP3906181B2 (ja) * | 2003-05-26 | 2007-04-18 | 株式会社東芝 | 電力用半導体装置 |
JP2009188290A (ja) * | 2008-02-08 | 2009-08-20 | Toshiba Corp | 電力用半導体装置 |
US8304829B2 (en) * | 2008-12-08 | 2012-11-06 | Fairchild Semiconductor Corporation | Trench-based power semiconductor devices with increased breakdown voltage characteristics |
US9099522B2 (en) * | 2010-03-09 | 2015-08-04 | Fuji Electric Co., Ltd. | Semiconductor device |
JP5287835B2 (ja) * | 2010-04-22 | 2013-09-11 | 株式会社デンソー | 半導体装置 |
JP6037499B2 (ja) * | 2011-06-08 | 2016-12-07 | ローム株式会社 | 半導体装置およびその製造方法 |
WO2013005304A1 (ja) * | 2011-07-05 | 2013-01-10 | 三菱電機株式会社 | 半導体装置 |
JP2014132620A (ja) * | 2013-01-07 | 2014-07-17 | Mitsubishi Electric Corp | 半導体装置 |
JP2015023118A (ja) * | 2013-07-18 | 2015-02-02 | 株式会社東芝 | 半導体装置 |
JP2015162610A (ja) | 2014-02-27 | 2015-09-07 | 株式会社東芝 | 半導体装置 |
JP6158123B2 (ja) * | 2014-03-14 | 2017-07-05 | 株式会社東芝 | 半導体装置 |
CN110364435B (zh) * | 2014-04-21 | 2023-06-09 | 三菱电机株式会社 | 半导体装置的制造方法 |
-
2015
- 2015-08-19 WO PCT/JP2015/073209 patent/WO2017029719A1/ja active Application Filing
- 2015-08-19 JP JP2017535185A patent/JP6399228B2/ja active Active
- 2015-08-19 DE DE112015006812.0T patent/DE112015006812B4/de active Active
- 2015-08-19 US US15/570,442 patent/US10355082B2/en active Active
- 2015-08-19 CN CN201580082520.4A patent/CN107924940B/zh active Active
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009277792A (ja) | 2008-05-13 | 2009-11-26 | Mitsubishi Electric Corp | 半導体装置 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102018130095A1 (de) * | 2018-11-28 | 2020-05-28 | Infineon Technologies Dresden GmbH & Co. KG | Halbleiterleistungsschalter mit verbesserter Steuerbarkeit |
CN111244152A (zh) * | 2018-11-28 | 2020-06-05 | 英飞凌科技德累斯顿公司 | 具有改进的可控性的功率半导体开关 |
US11011629B2 (en) | 2018-11-28 | 2021-05-18 | Infineon Technologies Dresden GmbH & Co. KG | Power semiconductor switch with improved controllability |
DE102018130095B4 (de) | 2018-11-28 | 2021-10-28 | Infineon Technologies Dresden GmbH & Co. KG | Halbleiterleistungsschalter mit verbesserter Steuerbarkeit |
Also Published As
Publication number | Publication date |
---|---|
JPWO2017029719A1 (ja) | 2017-11-30 |
US10355082B2 (en) | 2019-07-16 |
CN107924940A (zh) | 2018-04-17 |
US20180083101A1 (en) | 2018-03-22 |
JP6399228B2 (ja) | 2018-10-03 |
DE112015006812B4 (de) | 2024-02-22 |
WO2017029719A1 (ja) | 2017-02-23 |
CN107924940B (zh) | 2021-02-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE112015006812T5 (de) | Halbleitervorrichtung | |
DE112016003509B4 (de) | Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung | |
DE102012219645B4 (de) | Halbleitervorrichtungen und Verfahren zu ihrer Herstellung | |
DE112016003510T5 (de) | HALBLEITERVORRlCHTUNG UND VERFAHREN ZUR HERSTELLUNG EINER HALBLEITERVORRICHTUNG | |
DE102013113939B4 (de) | Halbleiterbauelemente mit stufenförmigem Randabschluss und Verfahren zum Fertigen eines Halbleiterbauelements | |
DE112012001617B4 (de) | Siliziumkarbid-Vertikalfeldeffekttransistor | |
DE112013002538T5 (de) | Halbleiterbauelement | |
DE112016007257B4 (de) | Siliziumcarbid-Halbleitervorrichtung | |
US10516018B2 (en) | Super junction MOSFET device and semiconductor chip | |
DE102014202856A1 (de) | Halbleitervorrichtung und Herstellungsverfahren dafür | |
DE112014007266T5 (de) | Halbleitervorrichtung | |
DE102019005973A1 (de) | Graben- mosfet-kontakte | |
DE102016218418A1 (de) | Halbleitervorrichtung | |
DE102012220166A1 (de) | IGBT mit vertikalen Gräben und Verfahren zu seiner Herstellung | |
DE102017200252B4 (de) | Halbleitervorrichtungen | |
DE102017210255A1 (de) | Leistungshalbleiterbauelement | |
DE102011006220A1 (de) | Leistungshalbleitervorrichtung | |
DE112013007510T5 (de) | Siliziumkarbid-Halbleitervorrichtung | |
DE112016004331T5 (de) | Siliziumkarbid-Halbleitervorrichtung und Verfahren zur Herstellung derselben | |
DE112015005384T5 (de) | Halbleitervorrichtung und leistungsumsetzungsvorrichtung | |
DE102018200916A1 (de) | Halbleiterschaltelement und Verfahren zum Herstellen desselben | |
DE102018200136B4 (de) | Halbleitervorrichtung | |
DE102015112584A1 (de) | Halbleitervorrichtung und herstellungsverfahren | |
DE102015224035B4 (de) | Verfahren zum Herstellen eines Siliziumcarbid-MOSFET mit einem Trench-Gate | |
DE112017008011T5 (de) | Halbleitervorrichtung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed | ||
R084 | Declaration of willingness to licence | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division |