DE112013007510T5 - Siliziumkarbid-Halbleitervorrichtung - Google Patents

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Abstract

Es ist eine Aufgabe der vorliegenden Erfindung, eine Siliziumkarbid-Halbleitervorrichtung zur Verfügung zu stellen, die einen Kanalwiderstand reduziert und eine Zuverlässigkeit einer Gate-Isolierungsschicht erhöht. Die vorliegende Erfindung weist einen Graben 3, der teilweise in einer Oberflächenschicht einer epitaxischen Schicht 2 ausgebildet ist, eine Wannenschicht 4, die entlang von Seitenoberflächen und einer unteren Oberfläche des Grabens gebildet ist, einen Source-Bereich 5, der in einer Oberflächenschicht der Wannenschicht auf der unteren Oberfläche des Grabens ausgebildet ist, eine Gate-Isolierungsschicht (7) und eine Gate-Elektrode 8 auf. Die Gate-Isolierungsschicht ist entlang der Seitenoberflächen des Grabens ausgebildet und weist ein Ende auf, das so ausgebildet ist, dass es den Source-Bereich erreicht. Die Gate-Elektrode ist entlang der Seitenoberflächen des Grabens und auf der Gate-Isolierungsschicht ausgebildet.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft eine Siliziumkarbid-Halbleitervorrichtung und insbesondere eine Siliziumkarbid-Halbleitervorrichtung, die eine verbesserte Leistungsfähigkeit mit einem Kanalwiderstand und einer Zuverlässigkeit einer Gate-Isolierungsschicht verglichen mit einem planaren Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET) und einem Trench-MOSFET aufweist.
  • Stand der Technik
  • In konventionellen planaren SiC-MOSFETs, ist ein MOS-Kanal in einer Ebene ausgebildet, die von einer (0001)-Ebene leicht geneigt ist, und das heißt zum Beispiel in einer Ebenenrichtung der (0001)-Ebene eines Substrats auf dem Markt, genauer in einem Winkel von vier Grad abweichend von der (0001)-Ebene, sodass ein Kanalwiderstand stark erhöht wird. In Trench-SiC-MOSFETs, die zum Lösen des Problems verwendet werden, ist der MOS-Kanal in einer Ebene orthogonal zu der (0001)-Ebene ausgebildet, sodass die Trench-SiC-MOSFETs eher den Vorteil des Reduzierens des Kanalwiderstands aufweisen als die planaren SiC-MOSFETs (siehe Patentdokument 1).
  • Dokument des Stands der Technik
  • Patentliteratur
    • Patentliteratur 1: Offengelegte, japanische Patentanmeldung Nr. 11-68097 (1999)
  • Zusammenfassung der Erfindung
  • Durch die Erfindung zu lösende Probleme
  • In den Trench-SiC-MOSFETs wird jedoch eine elektrische Feldstärke, die an eine Gate-Isolierungsschicht auf einer unteren Oberfläche eines Grabens angelegt wird, erhöht, wodurch die Zuverlässigkeit der Gate-Isolierungsschicht reduziert wird.
  • Die vorliegende Erfindung ist angesichts der vorstehend genannten Probleme entwickelt worden, und eine Aufgabe derselben ist, eine Siliziumkarbid-Halbleitervorrichtung zur Verfügung zu stellen, die in der Lage ist, einen Kanalwiderstand zu reduzieren und die Zuverlässigkeit einer Gate-Isolierungsschicht zu erhöhen.
  • Mittel zum Lösen der Probleme
  • Eine Siliziumkarbid-Halbleitervorrichtung gemäß einem Aspekt der vorliegenden Erfindung weist auf: eine epitaxische Schicht eines ersten Leitertyps, die auf einem Siliziumkarbid-Halbleitersubstrat des ersten Leitertyps gebildet ist; einen Graben, der teilweise in einer Oberflächenschicht der epitaxischen Schicht ausgebildet ist; eine Wannenschicht eines zweiten Leitertyps, die entlang von Seitenoberflächen und einer unteren Oberfläche des Grabens gebildet ist; einen Source-Bereich des ersten Leitertyps, der in einer Oberflächenschicht der Wannenschicht auf der unteren Oberfläche des Grabens ausgebildet ist; eine Gate-Isolierungsschicht, die entlang der Seitenoberflächen des Grabens gebildet ist und ein Ende so ausgebildet aufweist, dass es den Source-Bereich erreicht; eine Gate-Elektrode, die entlang der Seitenoberflächen des Grabens und auf der Gate-Isolierungsschicht ausgebildet ist; eine Source-Elektrode, die über dem Source-Bereich ausgebildet ist; und eine Drain-Elektrode, die auf einer hinteren Oberfläche des Siliziumkarbid-Halbleitersubstrats ausgebildet ist.
  • Wirkungen der Erfindung
  • Gemäß dem Aspekt der vorliegenden Erfindung ist der MOS-Kanal entlang der Seitenoberflächen des Grabens ausgebildet, was den Kanalwiderstand reduzieren kann. Weiter kann die elektrische Feldstärke, die an die Gate-Isolierungsschicht angelegt wird, unterdrückt werden, wodurch die Zuverlässigkeit der Gate-Isolierungsschicht erhöht wird.
  • Diese und andere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden aus der nachfolgenden detaillierten Beschreibung der vorliegenden Erfindung im Zusammenhang mit den begleitenden Zeichnungen ersichtlicher.
  • Kurze Beschreibung der Zeichnungen
  • 1 ist eine schematische Darstellung, die eine Querschnittsanordnung einer Siliziumkarbid-Halbleitervorrichtung in einer Ausführungsform zeigt.
  • 2 ist eine schematische Darstellung, die eine Querschnittsanordnung einer Siliziumkarbid-Halbleitervorrichtung in einer Ausführungsform zeigt.
  • 3 ist eine schematische Darstellung, die eine Querschnittsanordnung einer Siliziumkarbid-Halbleitervorrichtung in einer Ausführungsform zeigt.
  • 4 ist eine schematische Darstellung, die eine Querschnittsanordnung einer Siliziumkarbid-Halbleitervorrichtung in einer Ausführungsform zeigt.
  • 5 ist eine schematische Darstellung, die eine Querschnittsanordnung einer Siliziumkarbid-Halbleitervorrichtung in einer Ausführungsform zeigt.
  • 6 ist eine schematische Darstellung, die eine Querschnittsanordnung einer Siliziumkarbid-Halbleitervorrichtung in einer Ausführungsform zeigt.
  • 7 ist eine schematische Darstellung, die eine Querschnittsanordnung einer Siliziumkarbid-Halbleitervorrichtung in einer Ausführungsform zeigt.
  • 8 ist eine schematische Darstellung, die eine Querschnittsanordnung einer Siliziumkarbid-Halbleitervorrichtung in einer Ausführungsform zeigt.
  • 9 ist eine schematische Darstellung, die eine Querschnittsanordnung einer Siliziumkarbid-Halbleitervorrichtung in einer Ausführungsform zeigt.
  • 10 ist eine schematische Darstellung, die eine Querschnittsanordnung einer Siliziumkarbid-Halbleitervorrichtung in einer Ausführungsform zeigt.
  • 11 ist eine schematische Darstellung, die einen Schritt der Herstellung der Siliziumkarbid-Halbleitervorrichtung in der Ausführungsform zeigt.
  • 12 ist eine schematische Darstellung, die einen Schritt der Herstellung der Siliziumkarbid-Halbleitervorrichtung in der Ausführungsform zeigt.
  • 13 ist eine schematische Darstellung, die einen Schritt der Herstellung der Siliziumkarbid-Halbleitervorrichtung in der Ausführungsform zeigt.
  • 14 ist eine schematische Darstellung, die einen Schritt der Herstellung der Siliziumkarbid-Halbleitervorrichtung in der Ausführungsform zeigt.
  • 15 ist eine schematische Darstellung, die einen Schritt der Herstellung der Siliziumkarbid-Halbleitervorrichtung in der Ausführungsform zeigt.
  • 16 ist eine schematische Darstellung, die eine Querschnittsanordnung einer Siliziumkarbid-Halbleitervorrichtung in einer zugrundeliegenden Technologie zeigt.
  • 17 ist eine schematische Darstellung, die eine Querschnittsanordnung einer Siliziumkarbid-Halbleitervorrichtung in einer zugrundeliegenden Technologie zeigt.
  • Beschreibung der Ausführungsformen
  • Nachfolgend werden Ausführungsformen mit Bezug auf die begleitenden Zeichnungen beschrieben.
  • Zusätzlich werden Worte wie Seitenoberflächen und eine untere Oberfläche in dieser Ausführungsform verwendet. Diese Worte werden der Einfachheit wegen verwendet, um jede Oberfläche zu identifizieren und beziehen sich nicht auf die tatsächlichen vertikalen und horizontalen Richtungen.
  • 16 und 17 sind schematische Darstellungen, die Querschnittsanordnungen von Siliziumkarbid-Halbleitervorrichtungen in zugrundeliegenden Technologien zeigen.
  • Wie in 16 gezeigt, weist eine planare Siliziumkarbid-Halbleitervorrichtung in der zugrundeliegenden Technologie ein Siliziumkarbid-Halbleitersubstrat 1 eines n+-Typs und eine epitaxische Schicht 2 von n–-Siliziumkarbid auf, die epitaxisch auf das Siliziumkarbid-Halbleitersubstrat des n+-Typs aufgewachsen ist.
  • Eine Mehrzahl von Wannenschichten 4c eines p-Typs sind in einer Oberflächenschicht der epitaxischen Schicht 2 ausgebildet. Source-Bereiche 5 und Kontaktbereiche 9 des p-Typs sind teilweise in den Oberflächenschichten der Wannenschichten 4c ausgebildet. Die Kontaktbereiche 9 sind so ausgebildet, dass sie in einer Draufsicht von den Source-Bereichen 5 umgeben sind. Weiter ist eine Silizidschicht 10 so gebildet, dass sie einen Teil der Source-Bereiche 5 und die Kontaktbereiche 9 bedeckt. Die Silizidschicht 10 besteht zum Beispiel aus NiSi. Diese Anordnung ist eine Anordnung zum Ausbilden eines ohmschen Kontakts, und eine Karbidschicht ist zum Beispiel bis auf die Silizidschicht geeignet.
  • Eine Gate-Elektrode 8c (Poly-Si) ist auf den Wannenschichten 4c, auf denen die Silizidschicht 10 nicht gebildet ist, und auf den Source-Bereichen 5, auf denen die Silizidschicht 10 nicht gebildet ist, mit einer Gate-Oxidschicht 7c dazwischen ausgebildet. Die Gate-Oxidschicht 7c und die Gate-Elektrode 8c sind so ausgebildet, dass sie eine andere Wannenschicht 4c erreichen.
  • Dann ist eine Zwischenlagenisolierungsschicht 11c so gebildet, dass sie die Gate-Oxidschicht 7c, die Gate-Elektrode 8c und die Source-Bereiche 5 bedeckt, die nicht mit der Silizidschicht 10 bedeckt sind. Weiter ist eine Source-Elektrode 12c so ausgebildet, dass sie die Silizidschicht 10 und die Zwischenlagenisolierungsschicht 11c bedeckt.
  • Weiter ist eine Drain-Elektrode 6 auf einer hinteren Oberflächenseite des Siliziumkarbid-Halbleitersubstrats 1 ausgebildet.
  • MOS-Kanäle sind in den Wannenschichten 4c unter der Gate-Oxidschicht 7c durch Anlegen einer Spannung an die Gate-Elektrode 8c ausgebildet. Die MOS-Kanäle sind jedoch in einer Ebenenrichtung einer (0001)-Ebene ausgebildet, was einen Kanalwiderstand erhöht.
  • Wie in 17 gezeigt, weist eine Trench-Siliziumkarbid-Halbleitervorrichtung in der zugrundeliegenden Technologie ein Siliziumkarbid-Halbleitersubstrat 1 des n+-Typs und eine epitaxische Schicht 2 des n–-Siliziumkarbids auf, die epitaxisch auf das Siliziumkarbid-Halbleitersubstrat 1 des n+-Typs aufgewachsen ist, und ein Graben 3c ist in einer Oberflächenschicht der epitaxischen Schicht 2 ausgebildet.
  • Eine Wannenschicht 4c des p-Typs ist in der Oberflächenschicht der epitaxischen Schicht 2 gebildet, sodass der Graben 3c in der Wannenschicht 4c eingebettet ist. Ein Source-Bereich 5 und Kontaktbereich 9 des p-Typs sind in einer Oberflächenschicht der Wannenschicht 4c ausgebildet. Der Kontaktbereich 9 ist so ausgebildet, dass er in einer Draufsicht von dem Source-Bereich 5 umgeben ist. Weiter ist eine Silizidschicht 10 so gebildet, dass sie einen Teil des Source-Bereichs 5 und den Kontaktbereich 9 bedeckt. Die Silizidschicht 10 besteht zum Beispiel aus NiSi.
  • Eine Gate-Oxidschicht 7d ist entlang von Seitenoberflächen des Grabens 3c gebildet, und die Gate-Oxidschicht 7d bedeckt einen Teil des Source-Bereichs 5 in der Oberflächenschicht der epitaxischen Schicht 2. Weiter ist der Graben 3c mit einer Gate-Elektrode 8d (Poly-Si) mit der Gate-Oxidschicht 7d dazwischen gefüllt.
  • Dann ist eine Zwischenlagenisolierungsschicht 11c so gebildet, dass sie die Gate-Oxidschicht 7d, die Gate-Elektrode 8d und den Source-Bereich 5 bedeckt, der nicht mit der Silizidschicht 10 bedeckt ist. Weiter ist eine Source-Elektrode 12c so ausgebildet, dass sie die Silizidschicht 10 und die Zwischenlagenisolierungsschicht 11c bedeckt.
  • Weiter ist eine Drain-Elektrode 6 auf einer hinteren Oberflächenseite des Siliziumkarbid-Halbleitersubstrats 1 ausgebildet.
  • Ein MOS-Kanal ist in einer Ebene orthogonal zu der (0001)-Ebene in den Seitenoberflächen des Grabens 3c durch Anlegen einer Spannung an die Gate-Elektrode 8d ausgebildet. Die elektrische Feldstärke, die an die Gate-Oxidschicht auf der unteren Oberfläche des Grabens angelegt wird, wird jedoch erhöht, was die Zuverlässigkeit der Gate-Oxidschicht reduziert.
  • Die nachfolgend beschriebenen Ausführungsformen beziehen sich auf Siliziumkarbid-Halbleitervorrichtungen, welche die vorstehenden Probleme lösen.
  • Erste Ausführungsform
  • Anordnung
  • 1 ist eine schematische Darstellung, die eine Querschnittsanordnung einer Siliziumkarbid-Halbleitervorrichtung in dieser Ausführungsform der vorliegenden Erfindung zeigt. 1 zeigt insbesondere zwei Einheitszellen in einem Bereich (aktiver Bereich), durch welche ein Strom der Siliziumkarbid-Halbleitervorrichtung fließt. Eine tatsächliche Siliziumkarbid-Halbleitervorrichtung weist eine Anordnung auf, in welcher eine Mehrzahl der in 1 gezeigten Einheitszellen wiederholt in einer horizontalen Richtung angeordnet und parallel verbunden ist. Eine Struktur (Abschlussstruktur) zum Abschwächen elektrischer Felder in einem Abschlussbereich ist um den aktiven Bereich angeordnet, ist aber hier nicht gezeigt.
  • Hier ist das vorstehend genannte Siliziumkarbid (SiC) eine Art eines Halbleiters mit breiter Bandlücke. Die Halbleiter mit breiter Bandlücke sind typischerweise Halbleiter, die eine Bandlücke von ungefähr 2eV oder mehr aufweisen, und zum Beispiel ein Nitrid der Gruppe III, repräsentiert durch Galliumnitrid (GaN), ein Nitrid der Gruppe II, repräsentiert durch Zinkoxid (ZnO), ein Chalkogenid der Gruppe II, repräsentiert durch Zinkselenid (ZnSe), und Siliziumkarbid sind als Halbleiter mit breiter Bandlücke bekannt. Siliziumkarbid wird verwendet, welches in dieser Ausführungsform beschrieben ist, und die anderen Halbleiter mit breiter Bandlücke sind in ähnlicher Weise einsetzbar.
  • Wie in 1 gezeigt, weist eine Siliziumkarbid-Halbleitervorrichtung in dieser Ausführungsform ein Siliziumkarbid-Halbleitersubstrat 1 eines n+-Typs und eine epitaxische Schicht 2 eines n–-Siliziumkarbids auf, das epitaxisch auf das Siliziumkarbid-Halbleitersubstrat 1 des n+-Typs aufgewachsen ist, und ein Graben 3 ist teilweise in einer Oberflächenschicht der epitaxischen Schicht 2 ausgebildet. Der in 1 gezeigte Graben 3 weist Seitenoberflächen auf, die einen Neigungswinkel bezüglich der Oberfläche der epitaxischen Schicht 2 aufweisen, und der Graben 3 weist eine breitere Breite mit einer flacheren Tiefe des Grabens 3 auf.
  • Eine Wannenschicht 4 eines p-Typs ist in der Oberflächenschicht der epitaxischen Schicht 2 gebildet, in welcher der Graben 3 ausgebildet ist. Mit anderen Worten ist die Wannenschicht 4 entlang einer unteren Oberfläche und der Seitenoberflächen des Grabens 3 gebildet. Die Wannenschicht 4 kann in einem Bereich (Bereich ohne Graben) gebildet sein, in welchem der Graben 3 nicht in der Oberflächenschicht der epitaxischen Schicht 2 ausgebildet ist. Für den in 1 gezeigten Fall ist die Wannenschicht 4 so gebildet, dass sie den Bereich, in welchem kein Graben ausgebildet ist, erreicht.
  • Ein Source-Bereich 5 und ein Kontaktbereich 9 des p-Typs sind teilweise in einer Oberflächenschicht der Wannenschicht 4 ausgebildet. Der Kontaktbereich 9 ist so ausgebildet, dass er in einer Draufsicht von dem Source-Bereich 5 umgeben ist. Weiter ist eine Silizidschicht 10 so gebildet, dass sie einen Teil des Source-Bereichs 5 und den Kontaktbereich 9 bedeckt. Die Silizidschicht 10 besteht zum Beispiel aus NiSi. Der Source-Bereich 5, der Kontaktbereich 9 und die Silizidschicht 10 sind auf der unteren Oberfläche des Grabens 3 ausgebildet.
  • Eine Gate-Elektrode 8 (Poly-Si) ist mit einer Gate-Oxidschicht 7 dazwischen über der Wannenschicht 4 ausgebildet, wobei die Wannenschicht 4 entlang der Seitenoberflächen des Grabens 3 gebildet ist. Ein Ende der Gate-Oxidschicht 7 und ein Ende der Gate-Elektrode 8 sind so ausgebildet, dass sie den Source-Bereich 5 erreichen. Die Gate-Oxidschicht 7 und die Gate-Elektrode 8 können in dem Bereich ohne Graben ausgebildet sein. Für den in 1 gezeigten Fall sind die Gate-Oxidschicht 7 und die Gate-Elektrode 8 auch auf der Wannenschicht 4 in dem Bereich ohne Graben ausgebildet.
  • Dann ist eine Zwischenlagenisolierungsschicht 11 so gebildet, dass sie die Gate-Oxidschicht 7, die Gate-Elektrode 8 und den Source-Bereich 5 bedeckt, der nicht mit der Silizidschicht 10 bedeckt ist. Weiter ist eine Source-Elektrode 12 so ausgebildet, dass sie die Silizidschicht 10 und die Zwischenlagenisolierungsschicht 11 bedeckt.
  • Weiter ist eine Drain-Elektrode 6 auf einer hinteren Oberfläche des Siliziumkarbid-Halbleitersubstrats 1 ausgebildet.
  • Ein MOS-Kanal ist durch Anlegen einer Spannung an die Gate-Elektrode 8 in den Seitenoberflächen des Grabens 3 ausgebildet. Der MOS-Kanal ist entlang der Seitenoberflächen des Grabens 3 ausgebildet, was einen Kanalwiderstand stärker reduzieren kann als den in dem planaren MOSFET. Weiter kann eine an die Gate-Oxidschicht 7 angelegte elektrische Feldstärke stärker als die in dem Trench-MOSFET unterdrückt werden, was eine Zuverlässigkeit der Gate-Oxidschicht 7 erhöht.
  • Herstellungsverfahren
  • 11 bis 15 sind schematische Darstellungen, die Schritte des Herstellens der Siliziumkarbid-Halbleitervorrichtung in der Ausführungsform zeigen. Mit Bezug auf die schematischen Darstellungen wird nachfolgend ein Verfahren zur Herstellung der Siliziumkarbid-Halbleitervorrichtung in der Ausführungsform beschrieben.
  • Als Erstes wird, wie in 11 gezeigt, die epitaxische Schicht 2 des n–-Siliziumkarbids epitaxisch auf das Siliziumkarbid-Halbleitersubstrat 1 des n+-Typs aufgewachsen. Weiter wird ein Abdeckmittel 20 auf einer Teilfläche der epitaxischen Schicht 2 des n–-Siliziumkarbids ausgebildet.
  • Als Nächstes wird, wie in 12 gezeigt, der Graben 3 durch Ätzen ausgebildet. In diesem Fall ist ein Auswahlverhältnis des Abdeckmittels 20 zu der epitaxischen Schicht 2 auf ungefähr 1:1 eingestellt, was ermöglicht, dass der Graben 3 eine abgeschrägte Form aufweist, die wie in 12 gezeigt auszubilden ist. Ein abgeschrägter Winkel des Grabens 3 kann durch das Auswahlverhältnis des Abdeckmittels 20 zu der epitaxischen Schicht 2 angepasst werden.
  • Als Nächstes wird, wie in 13 gezeigt, eine Al-Ionen-Implantierung durchgeführt, um die Wannenschicht 4 des p-Typs zu bilden.
  • Als Nächstes wird, wie in 14 gezeigt, eine selektive Ionen-Implantierung ähnlich zu dem Fall durchgeführt, in welchem die Wannenschicht 4 gebildet wird, um dadurch den Source-Bereich 5 auszubilden.
  • Als Nächstes wird, wie in 15 gezeigt, die selektive Ionen-Implantierung ähnlich zu dem Fall durchgeführt, in welchem die Wannenschicht 4 gebildet wird, um dadurch den Kontaktbereich 9 des p-Typs auszubilden.
  • Weiter werden die Gate-Oxidschicht 7 und die Gate-Elektrode 8 so ausgebildet, dass sie den Graben 3 erreichen, und die Zwischenlagenisolierungsschicht 11 wird so gebildet, dass sie die Gate-Elektrode 8 bedeckt. Die Silizidschicht 10 wird so an der Position gebildet, dass sie einen Teil des Source-Bereichs 5 und den Kontaktbereich 9 bedeckt, und die Source-Elektrode 12 wird so ausgebildet, dass sie die Zwischenlagenisolierungsschicht 11 und die Silizidschicht 10 bedeckt.
  • In der Zwischenzeit wird die Drain-Elektrode 6 auf der hinteren Oberfläche des Siliziumkarbid-Halbleitersubstrats 1 ausgebildet.
  • Die Siliziumkarbid-Halbleitervorrichtung in dieser Ausführungsform kann durch die vorstehend beschriebenen Schritte hergestellt werden.
  • Wirkungen
  • In dieser Ausführungsform weist die Siliziumkarbid-Halbleitervorrichtung die epitaxische Schicht 2 eines ersten Leitertyps (zum Beispiel ein n-Typ, und das Gleiche gilt im Folgenden), den Graben 3, die Wannenschicht 4 eines zweiten Leitertyps (zum Beispiel ein p-Typ, und das Gleiche gilt im Folgenden), den Source-Bereich 5 des ersten Leitertyps, die Gate-Oxidschicht 7 als eine Gate-Isolierungsschicht, die Gate-Elektrode 8, die Source-Elektrode 12 und die Drain-Elektrode 6 auf.
  • Die epitaxische Schicht 2 ist auf dem Siliziumkarbid-Halbleitersubstrat 1 des ersten Leitertyps gebildet. Der Graben 3 ist teilweise in der Oberflächenschicht der epitaxischen Schicht 2 ausgebildet.
  • Die Wannenschicht 4 ist entlang der Seitenoberflächen und der unteren Oberfläche des Grabens 3 gebildet. Der Source-Bereich 5 ist in der Oberflächenschicht der Wannenschicht 4 auf der unteren Oberfläche des Grabens 3 ausgebildet.
  • Die Gate-Oxidschicht 7 ist entlang der Seitenoberflächen des Grabens 3 gebildet, und das eine Ende der Gate-Oxidschicht 7 ist so ausgebildet, dass es den Source-Bereich 5 erreicht.
  • Die Gate-Elektrode 8 ist entlang der Seitenoberflächen des Grabens 3 ausgebildet und ist auf der Gate-Oxidschicht 7 ausgebildet.
  • Die Source-Elektrode 12 ist über dem Source-Bereich 5 ausgebildet. Die Drain-Elektrode 6 ist auf der hinteren Oberfläche des Siliziumkarbid-Halbleitersubstrats 1 ausgebildet.
  • Zusätzlich kann die Gate-Oxidschicht 7 durch eine nachfolgend beschriebene Gate-Oxidschicht 7b ersetzt werden.
  • Weiter kann die Gate-Elektrode 8 durch eine nachfolgend beschriebene Gate-Elektrode 8b ersetzt werden.
  • Mit dieser Anordnung wird der MOS-Kanal entlang der Seitenoberflächen des Grabens 3 ausgebildet, was den Kanalwiderstand mehr als den in dem planaren MOSFET reduzieren kann. Weiter kann die elektrische Feldstärke, die an die Gate-Oxidschicht 7 angelegt wird, stärker unterdrückt werden als die in dem Trench-MOSFET, was die Zuverlässigkeit der Gate-Oxidschicht 7 erhöht.
  • Zweite Ausführungsform
  • 2 ist eine schematische Darstellung, die eine Querschnittsanordnung einer Siliziumkarbid-Halbleitervorrichtung in dieser Ausführungsform der vorliegenden Erfindung zeigt. Beschreibungen werden nachfolgend mit Bezug auf die schematische Darstellung gegeben, die eine Einheitszelle in dem aktiven Bereich zeigt. Die gleichen Strukturen wie die in 1 gezeigten Strukturen sind durch die gleichen Bezugszeichen gekennzeichnet, und detaillierte Beschreibungen der Strukturen sind weggelassen.
  • Wie in 2 gezeigt, ist in der Siliziumkarbid-Halbleitervorrichtung in dieser Ausführungsform eine Oberflächen-Störstellenschicht 13 des n-Typs in der Oberflächenschicht der epitaxischen Schicht 2 in dem Bereich ohne Graben und in der Oberflächenschicht der Wannenschicht 4 in dem Bereich ohne Graben ausgebildet. Die Oberflächen-Störstellenschicht 13 ist eine n-Schicht, die Störstellen in einer Konzentration aufweist, die höher ist als diejenige der epitaxischen Schicht 2 des n–-Typs. Dann ist die Gate-Oxidschicht 7 auf der Oberflächen-Störstellenschicht 13 gebildet, und weiter ist die Gate-Elektrode 8 darauf ausgebildet.
  • Die Oberflächen-Störstellenschicht 13 weist eine kleinere Dicke auf als eine Dicke der Wannenschicht 4, und der MOS-Kanal weist eine Struktur auf, in welcher der MOSFET-Kanal nur entlang der Seitenoberflächen des Grabens 3 ausgebildet ist.
  • Für die in 1 gezeigte Anordnung ist der MOS-Kanal auch in der Oberflächenschicht der Wannenschicht 4 in dem Bereich ohne Graben ausgebildet, wodurch der Kanalwiderstand in diesem Bereich erhöht wird. Für die in 2 gezeigte Anordnung ist der MOS-Kanal nur entlang der Seitenoberflächen des Grabens 3 ausgebildet, was den Kanalwiderstand weiter reduzieren kann.
  • Die Oberflächen-Störstellenschicht 13, welche die Störstellen in der Konzentration aufweist, die höher ist als diejenige der epitaxischen Schicht 2, ist in einem Junction-FET-(JFET-)Bereich gebildet, was zu dem Vorteil führt, dass ein JFET-Widerstand mehr als derjenige in 1 reduziert wird.
  • Wirkungen
  • In dieser Ausführungsform weist die Wannenschicht 4 ein Ende so ausgebildet auf, dass es den Bereich ohne Graben, in welchem der Graben 3 nicht in der Oberflächenschicht der epitaxischen Schicht 2 ausgebildet ist, erreicht, und die Gate-Oxidschicht 7 als eine Gate-Isolierungsschicht ist auch auf der Wannenschicht 4 in dem Bereich ohne Graben gebildet.
  • Die Siliziumkarbid-Halbleitervorrichtung weist die Oberflächen-Störstellenschicht 13 des ersten Leitertyps auf. Die Oberflächen-Störstellenschicht 13 ist so gebildet, dass sie die Oberflächenschicht der epitaxischen Schicht 2 von der Oberflächenschicht der Wannenschicht 4 in dem Bereich ohne Graben erreicht. Die Oberflächen-Störstellenschicht 13 weist die Störstellenkonzentration auf, die höher ist als diejenige der epitaxischen Schicht 2.
  • Zusätzlich kann die Gate-Oxidschicht 7 durch eine nachfolgend beschriebene Gate-Oxidschicht 7b ersetzt werden.
  • Mit dieser Anordnung ist der MOS-Kanal nur entlang der Seitenoberflächen des Grabens 3 ausgebildet, was den Kanalwiderstand weiter reduzieren kann. Weiter ist die Störstellenkonzentration des n-Siliziumkarbids in dem JFET-Bereich erhöht, was den JFET-Widerstand reduzieren kann.
  • Dritte Ausführungsform
  • 3 ist eine schematische Darstellung, die eine Querschnittsanordnung einer Siliziumkarbid-Halbleitervorrichtung in dieser Ausführungsform der vorliegenden Erfindung zeigt. Die gleichen Strukturen wie die in 1 gezeigten Strukturen sind durch die gleichen Bezugszeichen gekennzeichnet, und detaillierte Beschreibungen der Strukturen sind weggelassen.
  • Wie in 3 gezeigt, weist die Siliziumkarbid-Halbleitervorrichtung in dieser Ausführungsform das Siliziumkarbid-Halbleitersubstrat 1 des n+-Typs und die epitaxische Schicht 2 des n–-Siliziumkarbids auf, die epitaxisch auf das Siliziumkarbid-Halbleitersubstrat 1 des n+-Typs aufgewachsen ist, und ein Graben 3a ist in der Oberflächenschicht der epitaxischen Schicht 2 ausgebildet. Der in 3 gezeigte Graben 3a weist Seitenoberflächen auf, die in einer Richtung orthogonal zu der Oberfläche der epitaxischen Schicht 2 ausgebildet sind.
  • Eine Wannenschicht 4a des p-Typs ist in der Oberflächenschicht der epitaxischen Schicht 2 ausgebildet, in welcher der Graben 3a ausgebildet ist. Mit anderen Worten ist die Wannenschicht 4a entlang der unteren Oberfläche und der Seitenoberflächen des Grabens 3a gebildet. Die Wannenschicht 4a kann in einem Bereich (Bereich ohne Graben) gebildet sein, in welchem der Graben 3a nicht in der Oberflächenschicht der epitaxischen Schicht 2 ausgebildet ist.
  • Der Source-Bereich 5 und der Kontaktbereich 9 des p-Typs sind teilweise in einer Oberflächenschicht der Wannenschicht 4a ausgebildet. Weiter ist eine Silizidschicht 10 so gebildet, dass sie einen Teil des Source-Bereichs 5 und den Kontaktbereich 9 bedeckt. Der Source-Bereich 5, der Kontaktbereich 9 und die Silizidschicht 10 sind auf der unteren Oberfläche des Grabens 3a ausgebildet.
  • Eine Gate-Elektrode 8a ist mit einer Gate-Oxidschicht 7a dazwischen auf der Wannenschicht 4a ausgebildet, wobei die Wannenschicht 4a entlang der Seitenoberflächen des Grabens 3a gebildet ist. Die Gate-Oxidschicht 7a und die Gate-Elektrode 8a können auch in dem Bereich ohne Graben ausgebildet sein. Für den in 3 gezeigten Fall sind die Gate-Oxidschicht 7a und die Gate-Elektrode 8a in dem Bereich ohne Graben ausgebildet.
  • Eine Zwischenlagenisolierungsschicht 11a ist so gebildet, dass sie die Gate-Oxidschicht 7a, die Gate-Elektrode 8a und den Source-Bereich 5 bedeckt, der nicht mit der Silizidschicht 10 bedeckt ist. Weiter ist eine Source-Elektrode 12a so ausgebildet, dass sie die Silizidschicht 10 und die Zwischenlagenisolierungsschicht 11a bedeckt.
  • Weiter ist die Drain-Elektrode 6 auf der hinteren Oberfläche des Siliziumkarbid-Halbleitersubstrats 1 ausgebildet.
  • Der MOS-Kanal ist durch Anlegen einer Spannung an die Gate-Elektrode 8a in den Seitenoberflächen des Grabens 3a ausgebildet. Der MOS-Kanal ist in einer Ebene entlang der Seitenoberflächen des Grabens 3a, nämlich einer Ebene orthogonal zu einer (0001)-Ebene ausgebildet, was den Kanalwiderstand viel mehr reduzieren kann als den in dem planaren MOSFET. Weiter kann die elektrische Feldstärke, die an die Gate-Oxidschicht 7a angelegt wird, mehr als die in dem Trench-MOSFET unterdrückt werden, was eine Zuverlässigkeit der Gate-Oxidschicht 7a erhöht.
  • Wirkungen
  • In dieser Ausführungsform weist der Graben 3a die in der Richtung orthogonal zu der Oberfläche der epitaxischen Schicht 2 ausgebildeten Seitenoberflächen auf.
  • Mit dieser Anordnung ist der MOS-Kanal in der Ebene entlang der Seitenoberflächen des Grabens 3a, nämlich der Ebene orthogonal zu der (0001)-Ebene ausgebildet, was den Kanalwiderstand viel mehr als den in dem planaren MOSFET reduzieren kann.
  • Vierte Ausführungsform
  • 4 ist eine schematische Darstellung, die eine Querschnittsanordnung einer Siliziumkarbid-Halbleitervorrichtung in dieser Ausführungsform der vorliegenden Erfindung zeigt. Die gleichen Strukturen wie die in 3 gezeigten Strukturen sind durch die gleichen Bezugszeichen gekennzeichnet, und detaillierte Beschreibungen der Strukturen sind weggelassen.
  • Wie in 4 gezeigt, ist in der Siliziumkarbid-Halbleitervorrichtung in dieser Ausführungsform eine Oberflächen-Störstellenschicht 13a des n-Typs in der Oberflächenschicht der epitaxischen Schicht 2 in dem Bereich ohne Graben und der Oberflächenschicht der Wannenschicht 4a in dem Bereich ohne Graben gebildet.
  • Für die in 3 gezeigte Anordnung ist der MOS-Kanal auch in der Oberflächenschicht der Wannenschicht 4a in dem Bereich ohne Graben ausgebildet, wodurch der Kanalwiderstand in diesem Bereich erhöht wird. Für die in 4 gezeigte Anordnung ist der MOS-Kanal jedoch nur entlang der Seitenoberflächen des Grabens 3a ausgebildet, was den Kanalwiderstand weiter reduzieren kann.
  • Wirkungen
  • In dieser Ausführungsform weist die Siliziumkarbid-Halbleitervorrichtung die Oberflächen-Störstellenschicht 13a des ersten Leitertyps auf. Die Oberflächen-Störstellenschicht 13a ist so gebildet, dass sie die Oberflächenschicht der epitaxischen Schicht 2 von der Oberflächenschicht der Wannenschicht 4a in dem Bereich ohne Graben erreicht. Die Oberflächen-Störstellenschicht 13a weist die Störstellenkonzentration auf, die höher ist als diejenige der epitaxischen Schicht 2.
  • Mit dieser Anordnung ist der MOS-Kanal nur entlang der Seitenoberflächen des Grabens 3a ausgebildet, was den Kanalwiderstand weiter reduzieren kann. Weiter ist die Störstellenkonzentration des n-Siliziumkarbids in dem JFET-Bereich erhöht, was den JFET-Widerstand reduzieren kann.
  • Ein Graben in den nachfolgenden Ausführungsformen ist als ein Graben beschrieben, der Seitenoberflächen mit einem Neigungswinkel bezüglich der Oberfläche der epitaxischen Schicht 2 aufweist, und ein Graben, der Seitenoberflächen aufweist, die in der Richtung orthogonal zu der Oberfläche der epitaxischen Schicht 2 ausgebildet sind, ist ebenso einsetzbar.
  • Fünfte Ausführungsform
  • 5 ist eine schematische Darstellung, die eine Querschnittsanordnung einer Siliziumkarbid-Halbleitervorrichtung in dieser Ausführungsform der vorliegenden Erfindung zeigt. Die gleichen Strukturen wie die in 1 gezeigten Strukturen sind durch die gleichen Bezugszeichen gekennzeichnet, und detaillierte Beschreibungen der Strukturen sind weggelassen.
  • Wie in 5 gezeigt, weist eine Gate-Oxidschicht 7b der Siliziumkarbid-Halbleitervorrichtung in dieser Ausführungsform unterschiedliche Dicken eines Bereichs, der entlang der Seitenoberflächen des Grabens 3 ausgebildet ist, und eines Bereichs, der auf der Wannenschicht 4 in dem Bereich ohne Graben und auf der epitaxischen Schicht 2 in dem Bereich ohne Graben ausgebildet ist, auf. Insbesondere weist der Teil, der auf der Wannenschicht 4 in dem Bereich ohne Graben und auf der epitaxischen Schicht 2 in dem Bereich ohne Graben ausgebildet ist, die Dicke auf, die größer ausgebildet ist als die Dicke des Teils, der entlang der Seitenoberflächen des Grabens 3 ausgebildet ist. Ein Verwenden des Siliziumkarbid-Halbleitersubstrats 1, die zum Beispiel eine C-Oberfläche ist, ermöglicht der Gate-Oxidschicht 7b durch Ausnutzen der Anisotropie einer thermischen Oxidationsrate, den Teil auf der Wannenschicht 4 in dem Bereich ohne Graben und auf der epitaxischen Schicht 2 in dem Bereich ohne Graben mit einer größeren Dicke ausgelegt aufzuweisen als den Teil, der entlang der Seitenoberflächen des Grabens 3 ausgebildet ist.
  • Das an die Gate-Oxidschicht 7b angelegte elektrische Feld ist am größten in dem Mittenabschnitt des JFET-Bereichs (Mittenabschnitt des Bereichs ohne Graben). Die Gate-Oxidschicht 7b ist in diesem Bereich mit einer großen Dicke gebildet, was die Zuverlässigkeit der Gate-Oxidschicht 7b erhöhen kann. Eine Gate-Kapazität kann außerdem reduziert werden.
  • Wirkungen
  • In dieser Ausführungsform ist das eine Ende der Wannenschicht 4 so ausgebildet, dass es den Bereich ohne Graben erreicht, in welchem der Graben 3 nicht in der Oberflächenschicht der epitaxischen Schicht 2 ausgebildet ist, und die Gate-Oxidschicht 7b als eine Gate-Isolierungsschicht ist außerdem auf der Wannenschicht 4 in dem Bereich ohne Graben gebildet.
  • Die Gate-Oxidschicht 7b weist die Dicke des auf der Wannenschicht 4 in dem Bereich ohne Graben ausgebildeten Teils auf, die größer ist als die Dicke des entlang der Seitenoberflächen des Grabens 3 ausgebildeten Teils.
  • Mit dieser Anordnung ist die Gate-Oxidschicht 7b in dem Mittenabschnitt des JFET-Bereichs mit einer großen Dicke gebildet, was die Zuverlässigkeit der Gate-Oxidschicht 7b erhöhen kann. Die Gate-Kapazität kann reduziert werden.
  • Sechste Ausführungsform
  • 6 ist eine schematische Darstellung, die eine Querschnittsanordnung einer Siliziumkarbid-Halbleitervorrichtung in dieser Ausführungsform der vorliegenden Erfindung zeigt. Die gleichen Strukturen wie die in 5 gezeigten Strukturen sind durch die gleichen Bezugszeichen gekennzeichnet, und detaillierte Beschreibungen der Strukturen sind weggelassen.
  • Wie in 6 gezeigt, ist in der Siliziumkarbid-Halbleitervorrichtung in dieser Ausführungsform eine Oberflächen-Störstellenschicht 13 des n-Typs in der Oberflächenschicht der epitaxischen Schicht 2 in dem Bereich ohne Graben und in der Oberflächenschicht der Wannenschicht 4 in dem Bereich ohne Graben gebildet.
  • Für die in 5 gezeigte Anordnung ist der MOS-Kanal auch in der Oberflächenschicht der Wannenschicht 4 in dem Bereich ohne Graben ausgebildet, wodurch der Kanalwiderstand in diesem Bereich erhöht wird. Für die in 6 gezeigte Anordnung ist jedoch der MOS-Kanal nur entlang der Seitenoberflächen des Grabens 3 ausgebildet, was den Kanalwiderstand weiter reduzieren kann.
  • Wirkungen
  • In dieser Ausführungsform weist die Siliziumkarbid-Halbleitervorrichtung die Oberflächen-Störstellenschicht 13 des ersten Leitertyps auf. Die Oberflächen-Störstellenschicht 13 ist so gebildet, dass sie die Oberflächenschicht der epitaxischen Schicht 2 von der Oberflächenschicht der Wannenschicht 4 in dem Bereich ohne Graben erreicht. Die Oberflächen-Störstellenschicht 13 weist die Störstellenkonzentration auf, die höher ist als diejenige der epitaxischen Schicht 2.
  • Mit dieser Anordnung ist der MOS-Kanal nur entlang der Seitenoberflächen des Grabens 3 ausgebildet, was den Kanalwiderstand weiter reduzieren kann. Weiter ist die Störstellenkonzentration des n-Siliziumkarbids in dem JFET-Bereich erhöht, was den JFET-Widerstand reduzieren kann.
  • Siebte Ausführungsform
  • 7 ist eine schematische Darstellung, die eine Querschnittsanordnung einer Siliziumkarbid-Halbleitervorrichtung in dieser Ausführungsform der vorliegenden Erfindung zeigt. Die gleichen Strukturen wie die in 5 gezeigten Strukturen sind durch die gleichen Bezugszeichen gekennzeichnet, und detaillierte Beschreibungen der Strukturen sind weggelassen.
  • Wie in 7 gezeigt, ist eine Gate-Elektrode 8b in der Siliziumkarbid-Halbleitervorrichtung in dieser Ausführungsform ausgebildet. Die Gate-Elektrode 8b ist zumindest in dem Mittenabschnitt des JFET-Bereichs nicht ausgebildet. Die in 7 gezeigte Gate-Elektrode 8b ist nicht auf einem Teil der Wannenschicht 4 in dem Bereich ohne Graben und auf der epitaxischen Schicht 2 in dem Bereich ohne Graben ausgebildet, während die Gate-Elektrode 8b auf dem anderen Teil der Wannenschicht 4 in dem Bereich ohne Graben und auf der Wannenschicht 4 ausgebildet ist, die entlang der Seitenoberflächen des Grabens 3 gebildet ist.
  • Das an die Gate-Oxidschicht 7b angelegte elektrische Feld ist am größten in dem Mittenabschnitt des JFET-Bereichs (Mittenabschnitt des Bereichs ohne Graben). Die Gate-Elektrode 8b ist nicht in diesem Bereich ausgebildet, was ermöglicht, dass die an die Gate-Oxidschicht 7b angelegte elektrische Feldstärke unterdrückt wird. Weiter ist die Wannenschicht 4 unter Endbereichen der Gate-Elektrode 8b gebildet, was ermöglicht, dass die an die Gate-Oxidschicht 7b angelegte elektrische Feldstärke unter den Endbereichen der Gate-Elektrode 8b niedrig gehalten werden kann. Dies kann die Zuverlässigkeit der Gate-Oxidschicht 7b erhöhen. Außerdem kann die Gate-Kapazität reduziert werden.
  • In 7 ist die Gate-Oxidschicht 7b enthalten, aber stattdessen kann die Gate-Oxidschicht 7 enthalten sein. 7 zeigt die Anordnung, in welcher sich die Wannenschicht 4 weiter zu dem Mittenabschnitt (Mittenabschnitt des Bereichs ohne Graben) erstreckt als die Gate-Elektrode 8b, aber es kann auch eine Anordnung sein, in welcher sich die Gate-Elektrode 8b weiter zu dem Mittenabschnitt (Mittenabschnitt des Bereichs ohne Graben) erstreckt als die Wannenschicht 4.
  • Wirkungen
  • In dieser Ausführungsform ist die Gate-Elektrode 8b nicht auf der epitaxischen Schicht 2 ausgebildet, in welcher die Wannenschicht 4 nicht in dem Bereich ohne Graben gebildet ist.
  • Mit dieser Anordnung ist die Gate-Elektrode nicht in dem Mittenabschnitt des JFET-Bereichs ausgebildet, was ermöglicht, dass die an die Gate-Oxidschicht 7b angelegte elektrische Feldstärke verringert wird. Weiter ist die Wannenschicht 4 unter den Endbereichen der Gate-Elektrode 7b gebildet, was ermöglicht, dass die an die Gate-Oxidschicht 7b angelegte elektrische Feldstärke unter den Endbereichen der Gate-Elektrode 7b niedrig gehalten werden kann. Dies kann die Zuverlässigkeit der Gate-Oxidschicht 7b erhöhen. Außerdem kann die Gate-Kapazität reduziert werden.
  • Achte Ausführungsform
  • 8 ist eine schematische Darstellung, die eine Querschnittsanordnung einer Siliziumkarbid-Halbleitervorrichtung in dieser Ausführungsform der vorliegenden Erfindung zeigt. Die gleichen Strukturen wie die in 7 gezeigten Strukturen sind durch die gleichen Bezugszeichen gekennzeichnet, und detaillierte Beschreibungen der Strukturen sind weggelassen.
  • Wie in 8 gezeigt, ist in der Siliziumkarbid-Halbleitervorrichtung in dieser Ausführungsform eine Oberflächen-Störstellenschicht 13 des n-Typs in der Oberflächenschicht der epitaxischen Schicht 2 in dem Bereich ohne Graben und in der Oberflächenschicht der Wannenschicht 4 in dem Bereich ohne Graben gebildet.
  • Für die in 7 gezeigte Anordnung ist der MOS-Kanal auch in der Oberflächenschicht der Wannenschicht 4 in dem Bereich ohne Graben ausgebildet, wodurch der Kanalwiderstand in diesem Bereich erhöht wird. Für die in 8 gezeigte Anordnung ist jedoch der MOS-Kanal nur entlang der Seitenoberflächen des Grabens 3 ausgebildet, was den Kanalwiderstand weiter reduzieren kann. 8 zeigt die Anordnung, in welcher sich die Wannenschicht 4 weiter zu dem Mittenabschnitt (Mittenabschnitt des Bereichs ohne Graben) erstreckt als die Gate-Elektrode 8b, aber es kann eine Anordnung sein, in welcher sich die Gate-Elektrode 8b weiter zu dem Mittenabschnitt (Mittenabschnitt des Bereichs ohne Graben) erstreckt als die Wannenschicht 4.
  • Wirkungen
  • In dieser Ausführungsform weist die Siliziumkarbid-Halbleitervorrichtung die Oberflächen-Störstellenschicht 13 des ersten Leitertyps auf. Die Oberflächen-Störstellenschicht 13 ist so gebildet, dass sie die Oberflächenschicht der epitaxischen Schicht 2 von der Oberflächenschicht der Wannenschicht 4 in dem Bereich ohne Graben erreicht. Die Oberflächen-Störstellenschicht 13 weist die Störstellenkonzentration auf, die höher ist als diejenige der epitaxischen Schicht 2.
  • Mit dieser Anordnung ist der MOS-Kanal nur entlang der Seitenoberflächen des Grabens 3 ausgebildet, was den Kanalwiderstand weiter reduzieren kann. Weiter ist die Störstellenkonzentration des n-Siliziumkarbids in dem JFET-Bereich erhöht, was den JFET-Widerstand reduzieren kann.
  • Neunte Ausführungsform
  • 9 ist eine schematische Darstellung, die eine Querschnittsanordnung einer Siliziumkarbid-Halbleitervorrichtung in dieser Ausführungsform der vorliegenden Erfindung zeigt. Die gleichen Strukturen wie die in 1 gezeigten Strukturen sind durch die gleichen Bezugszeichen gekennzeichnet, und detaillierte Beschreibungen der Strukturen sind weggelassen.
  • Wie in 9 gezeigt, ist in der Siliziumkarbid-Halbleitervorrichtung in dieser Ausführungsform eine obere Störstelleschicht 14 auf den Seitenoberflächen des Grabens 3 in einer oberen Schicht der epitaxischen Schicht 2 in dem Bereich ohne Graben gebildet. Die obere Störstellenschicht 14 ist eine n-Schicht, die Störstellen in der höheren Konzentration aufweist als diejenige der epitaxischen Schicht 2. Die Wannenschicht 4 in dem JFET-Bereich ist in einer Oberflächenschicht der oberen Störstellenschicht 14 gebildet, und die Gate-Oxidschicht 7 ist so gebildet, dass sie die obere Störstellenschicht 14 bedeckt.
  • Die obere Störstellenschicht 14 weist eine Dicke auf, die größer ausgebildet ist als die Dicke der Wannenschicht 4 in dem JFET-Bereich. Dies kann den JFET-Widerstand viel mehr reduzieren als den in 1. Die obere Störstellenschicht 14 ist niedriger gebildet als die Wannenschicht 4 auf der unteren Oberfläche des Grabens 3, sodass eine elektrische Feldstärke, die an einen Endbereich der Wannenschicht 4 auf der unteren Oberfläche des Grabens 3 angelegt wird, zu der Zeit einer umgekehrten Vorspannung niedrig gehalten werden kann.
  • In 9 ist die Gate-Oxidschicht 7 enthalten, aber stattdessen kann die Gate-Oxidschicht 7b enthalten sein. In 9 ist die Gate-Elektrode 8 enthalten, aber stattdessen kann die Gate-Elektrode 8b enthalten sein.
  • Wirkungen
  • In dieser Ausführungsform ist das eine Ende der Wannenschicht 4 so ausgebildet, dass es den Bereich ohne Graben erreicht, in welchem der Graben 3 nicht in der Oberflächenschicht der epitaxischen Schicht 2 ausgebildet ist, und die Gate-Oxidschicht 7 als eine Gate-Isolierungsschicht ist außerdem auf der Wannenschicht 4 in dem Bereich ohne Graben gebildet.
  • Die Siliziumkarbid-Halbleitervorrichtung weist die obere Störstellenschicht 14 des ersten Leitertyps auf. Die obere Störstellenschicht 14 ist auf den Seitenoberflächen des Grabens 3 und in der oberen Schicht der epitaxischen Schicht 2 in dem Bereich ohne Graben gebildet. Die obere Störstellenschicht 14 weist die Störstellenkonzentration auf, die höher ist als diejenige der epitaxischen Schicht 2, und weist die Dicke auf, die größer ausgebildet ist als diejenige der Wannenschicht 4.
  • Zusätzlich kann die Gate-Oxidschicht 7 durch die Gate-Oxidschicht 7b ersetzt sein.
  • Mit dieser Anordnung ist die obere Störstellenschicht 14 mit der hohen Störstellenkonzentration in dem JFET-Bereich gebildet, was den JFET-Widerstand stark reduzieren kann. Die obere Störstellenschicht 14 ist flacher gebildet als die Wannenschicht 4 auf der unteren Oberfläche des Grabens 3, sodass die elektrische Feldstärke, die an den Endbereich der Wannenschicht 4 auf der unteren Oberfläche des Grabens 3 angelegt wird, zu der Zeit einer umgekehrten Vorspannung niedrig gehalten werden kann.
  • Zehnte Ausführungsform
  • 10 ist eine Querschnittsanordnung einer Siliziumkarbid-Halbleitervorrichtung in dieser Ausführungsform der vorliegenden Erfindung. Die gleichen Strukturen wie die in 9 gezeigten Strukturen sind durch die gleichen Bezugszeichen gekennzeichnet, und detaillierte Beschreibungen der Strukturen sind weggelassen.
  • Wie in 10 gezeigt, ist in der Siliziumkarbid-Halbleitervorrichtung in dieser Ausführungsform eine Oberflächen-Störstellenschicht 13 des n-Typs auf der oberen Störstellenschicht 14 und in der Oberflächenschicht der Wannenschicht 4 in dem Bereich ohne Graben gebildet.
  • Für die in 9 gezeigte Anordnung ist der MOS-Kanal auch in der Oberflächenschicht der Wannenschicht 4 in dem Bereich ohne Graben ausgebildet, wodurch der Kanalwiderstand in diesem Bereich erhöht wird. Für die in 10 gezeigte Anordnung ist der MOS-Kanal jedoch nur entlang der Seitenoberflächen des Grabens 3 ausgebildet, was den Kanalwiderstand weiter reduzieren kann.
  • Wirkungen
  • In dieser Ausführungsform weist die Siliziumkarbid-Halbleitervorrichtung die Oberflächen-Störstellenschicht 13 des ersten Leitertyps auf. Die Oberflächen-Störstellenschicht 13 ist so gebildet, dass sie die Oberflächenschicht der oberen Störstellenschicht 14 von der Oberflächenschicht der Wannenschicht 4 in dem Bereich ohne Graben erreicht. Die Oberflächen-Störstellenschicht 13 weist die Störstellenkonzentration auf, die höher ist als diejenige der epitaxischen Schicht 2.
  • Mit dieser Anordnung ist der MOS-Kanal nur entlang der Seitenoberflächen des Grabens 3 ausgebildet, was den Kanalwiderstand weiter reduzieren kann. Weiter ist die Störstellenkonzentration des n-Siliziumkarbids in dem JFET-Bereich erhöht, was den JFET-Widerstand reduzieren kann.
  • Obwohl die Materialien der jeweiligen Komponenten, die Implementierungsbedingungen und dergleichen in den Ausführungsformen beschrieben sind, ist die vorstehende Beschreibung darstellend und nicht einschränkend.
  • Zusätzlich können gemäß der vorliegenden Erfindung die vorstehenden Ausführungsformen frei kombiniert werden oder jede Ausführungsform kann innerhalb des Gültigkeitsumfangs der Erfindung frei variiert oder weggelassen werden.
  • Obwohl die Erfindung gezeigt und detailliert beschrieben worden ist, ist die vorstehende Beschreibung in allen Aspekten darstellend und nicht einschränkend. Die vorliegende Erfindung ist nicht darauf beschränkt. Es wird daher verstanden, dass zahlreiche Modifikationen und Variationen entworfen werden können, ohne den Gültigkeitsumfang der Erfindung zu verlassen.
  • Bezugszeichenliste
    • 1 Siliziumkarbid-Halbleitersubstrat; 2 epitaxische Schicht; 3, 3a, 3c Graben; 4, 4a, 4c Wannenschicht; 5 Source-Bereich; 6 Drain-Elektrode; 7, 7a, 7b, 7c, 7d Gate-Oxidschicht; 8, 8a, 8b, 8c, 8d Gate-Elektrode; 9 Kontaktbereich; 10 Silizidschicht; 11, 11a, 11c Zwischenlagenisolierungsschicht; 12, 12a, 12c Source-Elektrode; 13, 13a Oberflächen-Störstellenschicht; 14 obere Störstellenschicht; 20 Abdeckmittel.

Claims (7)

  1. Siliziumkarbid-Halbleitervorrichtung, aufweisend: eine epitaxische Schicht eines ersten Leitertyps, die auf einem Siliziumkarbid-Halbleitersubstrat des ersten Leitertyps gebildet ist; einen Graben, der teilweise in einer Oberflächenschicht der epitaxischen Schicht ausgebildet ist; eine Wannenschicht eines zweiten Leitertyps, die entlang von Seitenoberflächen und einer unteren Oberfläche des Grabens gebildet ist; einen Source-Bereich des ersten Leitertyps, der in einer Oberflächenschicht der Wannenschicht auf der unteren Oberfläche des Grabens ausgebildet ist; eine Gate-Isolierungsschicht, die entlang der Seitenoberflächen des Grabens gebildet ist und ein Ende so ausgebildet aufweist, dass es den Source-Bereich erreicht; eine Gate-Elektrode, die entlang der Seitenoberflächen des Grabens und auf der Gate-Isolierungsschicht ausgebildet ist; eine Source-Elektrode, die über dem Source-Bereich ausgebildet ist; und eine Drain-Elektrode, die auf einer hinteren Oberfläche des Siliziumkarbid-Halbleitersubstrats ausgebildet ist.
  2. Siliziumkarbid-Halbleitervorrichtung gemäß Anspruch 1, wobei die Wannenschicht ein Ende so ausgebildet aufweist, dass es einen Bereich ohne Graben erreicht, in welchem der Graben nicht in der Oberflächenschicht der epitaxischen Schicht ausgebildet ist, die Gate-Isolierungsschicht auch auf der Wannenschicht in dem Bereich ohne Graben gebildet ist, die Siliziumkarbid-Halbleitervorrichtung weiter eine Oberflächen-Störstellenschicht des ersten Leitertyps aufweist, die so gebildet ist, dass sie die Oberflächenschicht der epitaxischen Schicht von der Oberflächenschicht der Wannenschicht in dem Bereich ohne Graben erreicht, und die Oberflächen-Störstellenschicht eine Störstellenkonzentration aufweist, die höher ist als diejenige der epitaxischen Schicht.
  3. Siliziumkarbid-Halbleitervorrichtung gemäß Anspruch 1 oder 2, wobei das eine Ende der Wannenschicht so ausgebildet ist, dass es den Bereich ohne Graben erreicht, in welchem der Graben nicht in der Oberflächenschicht der epitaxischen Schicht ausgebildet ist, die Gate-Isolierungsschicht auch auf der Wannenschicht in dem Bereich ohne Graben gebildet ist, und die Gate-Isolierungsschicht eine Dicke eines Bereichs, der auf der Wannenschicht in dem Bereich ohne Graben ausgebildet ist, aufweist, die größer ist als eine Dicke eines Bereichs, der entlang der Seitenoberflächen des Grabens ausgebildet ist.
  4. Siliziumkarbid-Halbleitervorrichtung gemäß Anspruch 1 oder 2, wobei das eine Ende der Wannenschicht so ausgebildet ist, dass es den Bereich ohne Graben erreicht, in welchem der Graben nicht in der Oberflächenschicht der epitaxischen Schicht ausgebildet ist, die Gate-Isolierungsschicht auch auf der Wannenschicht in dem Bereich ohne Graben gebildet ist, die Siliziumkarbid-Halbleitervorrichtung weiter eine obere Störstellenschicht des ersten Leitertyps auf den Seitenoberflächen des Grabens und in einer oberen Schicht der epitaxischen Schicht in dem Bereich ohne Graben ausgebildet aufweist, und die obere Störstellenschicht eine Störstellenkonzentration aufweist, die höher ist als diejenige der epitaxischen Schicht, und eine Dicke aufweist, die größer ausgebildet ist die diejenige der Wannenschicht.
  5. Siliziumkarbid-Halbleitervorrichtung gemäß Anspruch 1 oder 2, wobei die Seitenoberflächen des Grabens in einer Richtung orthogonal zu einer Oberfläche der epitaxischen Schicht ausgebildet sind.
  6. Siliziumkarbid-Halbleitervorrichtung gemäß Anspruch 1 oder 2, wobei die Gate-Elektrode auch auf der Wannenschicht in dem Bereich ohne Graben ausgebildet ist, in welchem der Graben nicht in der Oberflächenschicht der epitaxischen Schicht ausgebildet ist.
  7. Siliziumkarbid-Halbleitervorrichtung gemäß Anspruch 1 oder 2, wobei die Gate-Elektrode nicht auf der epitaxischen Schicht ausgebildet ist, in welcher die Wannenschicht nicht in dem Bereich ohne Graben gebildet ist, in welchem der Graben nicht in der Oberflächenschicht der epitaxischen Schicht ausgebildet ist.
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