CN105637642B - 碳化硅半导体装置 - Google Patents

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Abstract

本发明提供一种碳化硅半导体装置，其减小沟道电阻、并且提高栅极绝缘膜的可靠性。本发明具有：沟槽(3)，其局部地形成于外延层(2)表层；阱层(4)，其沿沟槽的侧面及底面形成；源极区域(5)，其形成于沟槽的底面处的阱层表层；栅极绝缘膜(7)；以及栅极电极(8)。栅极绝缘膜沿沟槽的侧面形成，且一端形成至源极区域。栅极电极沿沟槽的侧面形成，且形成于栅极绝缘膜之上。

Description

碳化硅半导体装置
技术领域
本发明涉及一种碳化硅半导体装置，特别地，涉及相对于平面型MOSFET(metal－oxide－semiconductor field－effect transistor)以及沟槽型MOSFET的、沟道电阻及栅极绝缘膜的可靠性的性能改善。
背景技术
在现有的平面型SiC－MOSFET中，MOS沟道形成于在市场上出售的衬底的面方位(0001)的面，更准确地说形成于从(0001)面偏移4度等、相对于(0001)面稍微倾斜的面，存在沟道电阻变得非常大的问题。在作为其解决方法而使用的沟槽型SiC－MOSFET中，由于MOS沟道形成于与(0001)面正交的面，因此与平面型SiC－MOSFET相比，具有能够减小沟道电阻的优点(参照专利文献1)。
专利文献1：日本特开平11－68097号公报
发明内容
但是，在沟槽型SiC－MOSFET中存在如下问题，即，沟槽的底面处的栅极绝缘膜所承受的电场强度变大，栅极绝缘膜的可靠性下降。
本发明就是为了解决上述问题而提出的，其目的在于提供一种能够减小沟道电阻、并且提高栅极绝缘膜的可靠性的碳化硅半导体装置。
本发明的一个方式所涉及的碳化硅半导体装置的特征在于，具有：第1导电型的外延层，其形成于第1导电型的碳化硅半导体衬底之上；沟槽，其局部地形成于所述外延层表层；第2导电型的阱层，其沿所述沟槽的侧面及底面形成；第1导电型的源极区域，其形成于所述沟槽的底面处的所述阱层表层；栅极绝缘膜，其沿所述沟槽的侧面形成，且一端形成至所述源极区域；栅极电极，其沿所述沟槽的侧面形成，且形成于所述栅极绝缘膜之上；源极电极，其形成于所述源极区域之上；以及漏极电极，其形成于所述碳化硅半导体衬底背面。
发明的效果
根据本发明的上述方式，通过沿沟槽的侧面形成MOS沟道，从而能够减小沟道电阻。另外，由于能够抑制栅极绝缘膜所承受的电场强度，因此栅极绝缘膜的可靠性提高。
通过以下的详细说明和附图，使得本发明的目的、特征、方案、以及优点更清楚。
附图说明
图1是表示实施方式所涉及的碳化硅半导体装置的剖面构造的图。
图2是表示实施方式所涉及的碳化硅半导体装置的剖面构造的图。
图3是表示实施方式所涉及的碳化硅半导体装置的剖面构造的图。
图4是表示实施方式所涉及的碳化硅半导体装置的剖面构造的图。
图5是表示实施方式所涉及的碳化硅半导体装置的剖面构造的图。
图6是表示实施方式所涉及的碳化硅半导体装置的剖面构造的图。
图7是表示实施方式所涉及的碳化硅半导体装置的剖面构造的图。
图8是表示实施方式所涉及的碳化硅半导体装置的剖面构造的图。
图9是表示实施方式所涉及的碳化硅半导体装置的剖面构造的图。
图10是表示实施方式所涉及的碳化硅半导体装置的剖面构造的图。
图11是表示实施方式所涉及的碳化硅半导体装置的制造工序的图。
图12是表示实施方式所涉及的碳化硅半导体装置的制造工序的图。
图13是表示实施方式所涉及的碳化硅半导体装置的制造工序的图。
图14是表示实施方式所涉及的碳化硅半导体装置的制造工序的图。
图15是表示实施方式所涉及的碳化硅半导体装置的制造工序的图。
图16是表示前提技术所涉及的碳化硅半导体装置的剖面构造的图。
图17是表示前提技术所涉及的碳化硅半导体装置的剖面构造的图。
具体实施方式
下面，参照附图，对实施方式进行说明。
此外，在本实施方式中，使用侧面或底面等用语，但这些用语是为了方便对各个面进行区分而使用的，与实际的上下左右的方向无关。
图16及图17是表示前提技术所涉及的碳化硅半导体装置的剖面构造的图。
如图16所示，前提技术所涉及的平面型的碳化硅半导体装置具有n+型的碳化硅半导体衬底1、和在n+型的碳化硅半导体衬底1之上外延生长出的n－型碳化硅外延层2。
在外延层2表层形成有多个p型的阱层4c。在阱层4c表层局部地形成有源极区域5及p型的接触区域9。在俯视观察时，接触区域9是被源极区域5包围而形成的。并且，覆盖源极区域5的一部分和接触区域9而形成有硅化物膜10。硅化物膜10由例如NiSi构成。此外，该结构是用于形成欧姆接触的结构，除硅化物膜以外，还能够应用例如碳化物膜等。
在未形成硅化物膜10的阱层4c之上以及未形成硅化物膜10的源极区域5之上，隔着栅极氧化膜7c而形成有栅极电极8c(多晶Si)。此外，栅极氧化膜7c及栅极电极8c形成为跨越至其他阱层4c。
并且，覆盖栅极氧化膜7c、栅极电极8c、以及未被硅化物膜10覆盖的源极区域5，形成有层间绝缘膜11c。并且，覆盖硅化物膜10及层间绝缘膜11c，形成有源极电极12c。
另外，在碳化硅半导体衬底1的背面侧形成有漏极电极6。
在栅极氧化膜7c下方的阱层4c，通过将电压施加至栅极电极8c，从而形成MOS沟道。但是，由于MOS沟道形成于面方位(0001)的面，因此沟道电阻变大。
如图17所示，前提技术所涉及的沟槽型的碳化硅半导体装置具有n+型的碳化硅半导体衬底1、和在n+型的碳化硅半导体衬底1之上外延生长出的n－型碳化硅外延层2，在外延层2表层形成有沟槽3c。
在外延层2表层，夹着沟槽3c而形成有p型的阱层4c。在阱层4c表层，形成有源极区域5及p型的接触区域9。在俯视观察时，接触区域9是被源极区域5包围而形成的。并且，覆盖源极区域5的一部分和接触区域9而形成有硅化物膜10。硅化物膜10由例如NiSi构成。
沿沟槽3c的侧面形成有栅极氧化膜7d，在外延层2表层，栅极氧化膜7d覆盖源极区域5的一部分。而且，在沟槽3c内，隔着栅极氧化膜7d而填充有栅极电极8d(多晶Si)。
并且，覆盖栅极氧化膜7d、栅极电极8d、以及未被硅化物膜10覆盖的源极区域5，形成有层间绝缘膜11c。并且，覆盖硅化物膜10及层间绝缘膜11c，形成有源极电极12c。
另外，在碳化硅半导体衬底1的背面侧形成有漏极电极6。
在沟槽3c的侧面，通过将电压施加至栅极电极8d，从而在与(0001)面正交的面形成MOS沟道。但是，存在如下问题，即，沟槽的底面处的栅极氧化膜所承受的电场强度变大，栅极氧化膜的可靠性下降。
下面说明的实施方式涉及解决上述问题的碳化硅半导体装置。
＜第1实施方式＞
＜结构＞
图1是表示本发明的本实施方式所涉及的碳化硅半导体装置的剖面构造的图。图1是特别地示出碳化硅半导体装置的电流所流过的区域(有源区域)的2个单位单元(unitcell)的图。在实际的碳化硅半导体装置中，成为如下构造，即，图1所示的单位单元在横向上重复配置有多个、并联连接。另外，在有源区域的周边部，设置有对终端区域的电场进行缓和的构造(终端构造)，但在这里省略图示。
在这里，上述的碳化硅(SiC)是宽带隙半导体的一种。所谓宽带隙半导体，通常是指具有大约大于或等于2eV的禁带宽度的半导体，已知以氮化镓(GaN)为代表的3族氮化物、以氧化锌(ZnO)为代表的2族氧化物、以硒化锌(ZnSe)为代表的2族硫属化物以及碳化硅等。在本实施方式中对使用了碳化硅的情况进行说明，但即使是其他宽带隙半导体，也能够同样地进行应用。
如图1所示，本实施方式所涉及的碳化硅半导体装置具有n+型的碳化硅半导体衬底1、和在n+型的碳化硅半导体衬底1之上外延生长出的n－型碳化硅外延层2，在外延层2表层局部地形成有沟槽3。图1所示的沟槽3的侧面相对于外延层2表面具有倾斜角，沟槽3的宽度随着沟槽3的深度变浅而变大。
在形成了沟槽3的外延层2表层形成有p型的阱层4。即，阱层4是沿沟槽3的底面及侧面形成的。此外，阱层4也可以还形成于外延层2表层的未形成沟槽3的区域(未形成沟槽区域)。在图1所示的情况下，阱层4形成至未形成沟槽区域。
在阱层4表层，局部地形成有源极区域5及p型的接触区域9。在俯视观察时，接触区域9是被源极区域5包围而形成的。并且，覆盖源极区域5的一部分和接触区域9而形成有硅化物膜10。硅化物膜10由例如NiSi构成。这些源极区域5、接触区域9及硅化物膜10形成于沟槽3的底面。
在沿沟槽3的侧面形成的阱层4之上，隔着栅极氧化膜7而形成有栅极电极8(多晶Si)。栅极氧化膜7的一端及栅极电极8的一端形成至源极区域5。此外，栅极氧化膜7及栅极电极8也可以还形成于未形成沟槽区域。在图1所示的情况下，栅极氧化膜7及栅极电极8还形成于未形成沟槽区域的阱层4之上。
然后，覆盖栅极氧化膜7、栅极电极8、以及未被硅化物膜10覆盖的源极区域5，形成有层间绝缘膜11。并且，覆盖硅化物膜10及层间绝缘膜11，形成有源极电极12。
另外，在碳化硅半导体衬底1的背面侧形成有漏极电极6。
在沟槽3的侧面，通过将电压施加至栅极电极8，从而形成MOS沟道。通过使MOS沟道沿沟槽3的侧面形成，从而与平面型的MOSFET相比，能够减小沟道电阻。另外，与沟槽型的MOSFET相比，由于能够抑制栅极氧化膜7所承受的电场强度，因此栅极氧化膜7的可靠性提高。
＜制造方法＞
图11～图15是表示实施方式所涉及的碳化硅半导体装置的制造工序的图。下面，参照这些图，对实施方式所涉及的碳化硅半导体装置的制造方法进行说明。
首先，如图11所示，在n+型的碳化硅半导体衬底1之上，通过外延生长而形成n－型碳化硅外延层2。并且，在n－型碳化硅外延层2之上的局部的范围形成抗蚀层20。
然后，如图12所示，通过干式蚀刻而形成沟槽3。在该情况下，如果将抗蚀层20和外延层2的选择比设为1：1左右，则能够形成如图12所示那样的锥形状的沟槽3。此外，能够通过抗蚀层20和外延层2的选择比而对沟槽3的锥角进行调整。
然后，如图13所示，进行Al离子注入，形成p型的阱层4。
然后，如图14所示，与形成了阱层4的情况同样地进行选择性的离子注入，形成源极区域5。
然后，如图15所示，与形成了阱层4的情况同样地进行选择性的离子注入，形成p型的接触区域9。
然后，以跨越至沟槽3的方式形成栅极氧化膜7及栅极电极8，以覆盖栅极电极8的方式形成层间绝缘膜11。另外，在覆盖源极区域5的一部分和接触区域9的位置形成硅化物膜10，以覆盖层间绝缘膜11及硅化物膜10的方式形成源极电极12。
另一方面，在碳化硅半导体衬底1背面形成漏极电极6。
通过经过以上的工序，从而能够制造本实施方式所涉及的碳化硅半导体装置。
＜效果＞
根据本实施方式，碳化硅半导体装置具有：第1导电型(例如n型。以下相同)的外延层2；沟槽3；第2导电型(例如p型。以下相同)的阱层4；第1导电型的源极区域5；作为栅极绝缘膜的栅极氧化膜7；栅极电极8；源极电极12；以及漏极电极6。
外延层2形成于第1导电型的碳化硅半导体衬底1之上。沟槽3局部地形成于外延层2表层。
阱层4沿沟槽3的侧面及底面形成。源极区域5形成于沟槽3的底面处的阱层4表层。
栅极氧化膜7沿沟槽3的侧面形成，且一端形成至源极区域5。
栅极电极8沿沟槽3的侧面形成，且形成于栅极氧化膜7之上。
源极电极12形成于源极区域5之上。漏极电极6形成于碳化硅半导体衬底1背面。
此外，栅极氧化膜7还能够替换为后述的栅极氧化膜7b。
另外，栅极电极8还能够替换为后述的栅极电极8b。
根据上述结构，通过沿沟槽3的侧面形成MOS沟道，从而与平面型的MOSFET相比，能够减小沟道电阻。另外，与沟槽型的MOSFET相比，由于能够抑制栅极氧化膜7所承受的电场强度，因此栅极氧化膜7的可靠性提高。
＜第2实施方式＞
图2是表示本发明的本实施方式所涉及的碳化硅半导体装置的剖面构造的图。下面，使用图示出有源区域的1个单位单元的图进行说明。此外，对与图1所示的结构相同的结构标注相同的标号，省略关于该结构的详细说明。
如图2所示，在本实施方式所涉及的碳化硅半导体装置中，在未形成沟槽区域的外延层2表层以及未形成沟槽区域的阱层4表层，形成有n型的表层杂质层13。表层杂质层13是含有浓度比n－型的外延层2高的杂质的n型层。并且，在表层杂质层13之上形成有上述栅极氧化膜7、以及栅极电极8。
表层杂质层13的厚度与阱层4的厚度相比形成得较薄，成为MOS沟道仅沿沟槽3的侧面形成的构造。
在图1所示的构造的情况下，由于MOS沟道还形成于未形成沟槽区域的阱层4表层，因此该部分的沟道电阻变大。但是，在图2所示的构造的情况下，由于仅沿沟槽3的侧面形成MOS沟道，因此能够进一步减小沟道电阻。
另外，通过在JFET(Junction－FET)区域形成含有浓度比外延层2高的杂质的表层杂质层13，从而与图1相比，具有能够减小JFET电阻的优点。
＜效果＞
根据本实施方式，阱层4的一端形成至外延层2表层的未形成沟槽3的未形成沟槽区域，作为栅极绝缘膜的栅极氧化膜7还形成于未形成沟槽区域的阱层4之上。
并且，碳化硅半导体装置具有第1导电型的表层杂质层13。表层杂质层13从未形成沟槽区域的阱层4表层起形成至外延层2表层。表层杂质层13具有比外延层2高的杂质浓度。
此外，栅极氧化膜7还能够替换为后述的栅极氧化膜7b。
根据上述结构，由于仅沿沟槽3的侧面形成MOS沟道，因此能够进一步减小沟道电阻。另外，由于JFET区域的n型碳化硅的杂质浓度变高，因此能够减小JFET电阻。
＜第3实施方式＞
图3是表示本发明的本实施方式所涉及的碳化硅半导体装置的剖面构造的图。此外，对与图1所示的结构相同的结构标注相同的标号，省略关于该结构的详细说明。
如图3所示，本实施方式所涉及的碳化硅半导体装置具有n+型的碳化硅半导体衬底1、和在n+型的碳化硅半导体衬底1之上外延生长出的n－型碳化硅外延层2，在外延层2表层形成有沟槽3a。图3所示的沟槽3a的侧面形成于与外延层2表面正交的方向。
在形成了沟槽3a的外延层2表层形成有p型的阱层4a。即，阱层4a沿沟槽3a的底面及侧面形成。此外，阱层4a也可以还形成于外延层2表层的未形成沟槽3a的区域(未形成沟槽区域)。
在阱层4a表层，局部地形成有源极区域5及p型的接触区域9。并且，覆盖源极区域5的一部分和接触区域9而形成有硅化物膜10。这些源极区域5、接触区域9以及硅化物膜10形成于沟槽3a的底面。
在沿沟槽3a的侧面形成的阱层4a之上，隔着栅极氧化膜7a而形成有栅极电极8a。此外，栅极氧化膜7a及栅极电极8a也可以还形成于未形成沟槽区域。在图3所示的情况下，栅极氧化膜7a及栅极电极8a还形成于未形成沟槽区域。
并且，覆盖栅极氧化膜7a、栅极电极8a、以及未被硅化物膜10覆盖的源极区域5，形成有层间绝缘膜11a。并且，覆盖硅化物膜10及层间绝缘膜11a，形成有源极电极12a。
另外，在碳化硅半导体衬底1的背面侧形成有漏极电极6。
在沟槽3a的侧面，通过将电压施加至栅极电极8a，从而形成MOS沟道。通过使MOS沟道形成于沿沟槽3a的侧面的面、即形成于与(0001)面正交的面，从而与平面型的MOSFET相比，能够大幅度地减小沟道电阻。另外，与沟槽型的MOSFET相比，由于能够抑制栅极氧化膜7a所承受的电场强度，因此栅极氧化膜7a的可靠性提高。
＜效果＞
根据本实施方式，沟槽3a的侧面形成于与外延层2表面正交的方向。
根据上述结构，通过使MOS沟道形成于沿沟槽3a的侧面的面、即形成于与(0001)面正交的面，从而与平面型的MOSFET相比，能够大幅度地减小沟道电阻。
＜第4实施方式＞
图4是表示本发明的本实施方式所涉及的碳化硅半导体装置的剖面构造的图。此外，对与图3所示的结构相同的结构标注相同的标号，省略关于该结构的详细说明。
如图4所示，在本实施方式所涉及的碳化硅半导体装置中，在未形成沟槽区域的外延层2表层以及未形成沟槽区域的阱层4a表层，形成有n型的表层杂质层13a。
在图3所示的构造的情况下，由于MOS沟道还形成于未形成沟槽区域的阱层4a表层，因此该部分的沟道电阻变大。但是，在图4所示的构造的情况下，由于仅沿沟槽3a的侧面形成MOS沟道，因此能够进一步减小沟道电阻。
＜效果＞
根据本实施方式，碳化硅半导体装置具有第1导电型的表层杂质层13a。表层杂质层13a从未形成沟槽区域的阱层4a表层起形成至外延层2表层。表层杂质层13a具有比外延层2高的杂质浓度。
根据上述结构，由于仅沿沟槽3a的侧面形成MOS沟道，因此能够进一步减小沟道电阻。另外，JFET区域的n型碳化硅的杂质浓度变高，从而能够减小JFET电阻。
此外，关于以下的实施方式中的沟槽，假设其侧面相对于外延层2表面具有倾斜角而进行说明，但在沟槽的侧面形成于与外延层2表面正交的方向的情况下也能够进行应用。
＜第5实施方式＞
图5是表示本发明的本实施方式所涉及的碳化硅半导体装置的剖面构造的图。此外，对与图1所示的结构相同的结构标注相同的标号，省略关于该结构的详细说明。
如图5所示，关于本实施方式所涉及的碳化硅半导体装置的栅极氧化膜7b，沿沟槽3的侧面形成的部分、和在未形成沟槽区域的阱层4之上以及未形成沟槽区域的外延层2之上形成的部分，厚度是不同的。具体地说，在未形成沟槽区域的阱层4之上以及未形成沟槽区域的外延层2之上形成的部分与沿沟槽3的侧面形成的部分相比形成得较厚。关于上述栅极氧化膜7b，如果使用例如C面的碳化硅半导体衬底1，则通过利用热氧化速度的各向异性，从而能够使未形成沟槽区域的阱层4之上以及未形成沟槽区域的外延层2之上的部分与沿沟槽3的侧面形成的部分相比形成得较厚。
栅极氧化膜7b所承受的电场最高的是JFET区域的中央部(未形成沟槽区域的中央部)。通过使该部分的栅极氧化膜7b形成得较厚，从而能够提高栅极氧化膜7b的可靠性。另外，还能够减小栅极电容。
＜效果＞
根据本实施方式，阱层4的一端形成至外延层2表层的未形成沟槽3的未形成沟槽区域，作为栅极绝缘膜的栅极氧化膜7b还形成于未形成沟槽区域的阱层4之上。
关于栅极氧化膜7b的厚度，与沿沟槽3的侧面形成的部分相比，在未形成沟槽区域的阱层4之上形成的部分较厚。
根据上述结构，通过使JFET区域的中央部的栅极氧化膜7b的厚度形成得较厚，从而能够提高栅极氧化膜7b的可靠性。另外，能够减小栅极电容。
＜第6实施方式＞
图6是表示本发明的本实施方式所涉及的碳化硅半导体装置的剖面构造的图。此外，对与图5所示的结构相同的结构标注相同的标号，省略关于该结构的详细说明。
如图6所示，在本实施方式所涉及的碳化硅半导体装置中，在未形成沟槽区域的外延层2表层以及未形成沟槽区域的阱层4表层，形成有n型的表层杂质层13。
在图5所示的构造的情况下，由于MOS沟道还形成于未形成沟槽区域的阱层4表层，因此该部分的沟道电阻变大。但是，在图6所示的构造的情况下，由于仅沿沟槽3的侧面形成MOS沟道，因此能够进一步减小沟道电阻。
＜效果＞
根据本实施方式，碳化硅半导体装置具有第1导电型的表层杂质层13。表层杂质层13从未形成沟槽区域的阱层4表层起形成至外延层2表层。表层杂质层13具有比外延层2高的杂质浓度。
根据上述结构，由于仅沿沟槽3的侧面形成MOS沟道，因此能够进一步减小沟道电阻。另外，JFET区域的n型碳化硅的杂质浓度变高，从而能够减小JFET电阻。
＜第7实施方式＞
图7是表示本发明的本实施方式所涉及的碳化硅半导体装置的剖面构造的图。此外，对与图5所示的结构相同的结构标注相同的标号，省略关于该结构的详细说明。
如图7所示，在本实施方式所涉及的碳化硅半导体装置中，形成有栅极电极8b。栅极电极8b至少未形成于JFET区域的中央部。如果是图7所示的栅极电极8b，则未形成于未形成沟槽区域的阱层4之上的一部分以及未形成沟槽区域的外延层2之上，而形成于未形成沟槽区域的阱层4之上的其他部分以及沿沟槽3的侧面形成的阱层4之上。
栅极氧化膜7b所承受的电场最高的是JFET区域的中央部(未形成沟槽区域的中央部)。在该部分未形成栅极电极8b，从而能够抑制栅极氧化膜7b所承受的电场强度。另外，通过在栅极电极8b端部的下方形成有阱层4，从而能够将栅极电极8b端部的下方的栅极氧化膜7b所承受的电场强度抑制得较低。由此，能够提高栅极氧化膜7b的可靠性。另外，还能够减小栅极电容。
此外，在图7中具有栅极氧化膜7b，但也可以取代该栅极氧化膜7b而具有栅极氧化膜7。另外，在图7中，示出与栅极电极8b相比，阱层4延伸至中央部(未形成沟槽区域的中央部)的构造，但也可以是栅极电极8b与阱层4相比延伸至中央部(未形成沟槽区域的中央部)的构造。
＜效果＞
根据本实施方式，栅极电极8b未形成于未形成沟槽区域的未形成阱层4的外延层2之上。
根据上述结构，通过在JFET区域的中央部不形成栅极电极，从而能够抑制栅极氧化膜7b所承受的电场强度。另外，通过在栅极电极8b端部的下方形成有阱层4，从而能够将栅极电极8b端部的下方的栅极氧化膜7b所承受的电场强度抑制得较低。由此，能够提高栅极氧化膜7b的可靠性。另外，还能够减小栅极电容。
＜第8实施方式＞
图8是表示本发明的本实施方式所涉及的碳化硅半导体装置的剖面构造的图。此外，对与图7所示的结构相同的结构标注相同的标号，省略关于该结构的详细说明。
如图8所示，在本实施方式所涉及的碳化硅半导体装置中，在未形成沟槽区域的外延层2表层以及未形成沟槽区域的阱层4表层，形成有n型的表层杂质层13。
在图7所示的构造的情况下，由于在未形成沟槽区域的阱层4表层也形成MOS沟道，因此该部分的沟道电阻变大。但是，在图8所示的构造的情况下，由于仅沿沟槽3的侧面形成MOS沟道，因此能够进一步减小沟道电阻。另外，在图8中，示出与栅极电极8b相比，阱层4延伸至中央部(未形成沟槽区域的中央部)的构造，但也可以是栅极电极8b与阱层4相比延伸至中央部(未形成沟槽区域的中央部)的构造。
＜效果＞
根据本实施方式，碳化硅半导体装置具有第1导电型的表层杂质层13。表层杂质层13从未形成沟槽区域的阱层4表层起形成至外延层2表层。表层杂质层13具有比外延层2高的杂质浓度。
根据上述结构，由于仅沿沟槽3的侧面形成MOS沟道，因此能够进一步减小沟道电阻。另外，JFET区域的n型碳化硅的杂质浓度变高，从而能够减小JFET电阻。
＜第9实施方式＞
图9是表示本发明的本实施方式所涉及的碳化硅半导体装置的剖面构造的图。此外，对与图1所示的结构相同的结构标注相同的标号，省略关于该结构的详细说明。
如图9所示，在本实施方式所涉及的碳化硅半导体装置中，在沟槽3的侧面以及未形成沟槽区域的外延层2上层，形成有上层杂质层14。上层杂质层14是含有浓度比外延层2高的杂质的n型层。JFET区域的阱层4形成于上层杂质层14表层，栅极氧化膜7覆盖上层杂质层14而形成。
上层杂质层14的厚度与JFET区域的阱层4相比形成得较厚。由此，与图1相比，能够大幅度地减小JFET电阻。另外，由于上层杂质层14与沟槽3的底面处的阱层4相比形成得较浅，因此在反向偏置时，能够将沟槽3的底面处的阱层4的端部所承受的电场强度抑制得较低。
此外，在图9中具有栅极氧化膜7，但也可以取代该栅极氧化膜7而具有栅极氧化膜7b。另外，在图9中具有栅极电极8，但也可以取代该栅极电极8而具有栅极电极8b。
＜效果＞
根据本实施方式，阱层4的一端形成至外延层2表层的未形成沟槽3的未形成沟槽区域，作为栅极绝缘膜的栅极氧化膜7还形成于未形成沟槽区域的阱层4之上。
并且，碳化硅半导体装置具有第1导电型的上层杂质层14。该上层杂质层14形成于沟槽3的侧面以及未形成沟槽区域的外延层2上层。上层杂质层14具有比外延层2高的杂质浓度，且与阱层4相比形成得较厚。
此外，栅极氧化膜7也能够替换为栅极氧化膜7b。
根据上述结构，由于在JFET区域形成杂质浓度高的上层杂质层14，因此能够大幅度地减小JFET电阻。另外，由于上层杂质层14与沟槽3的底面处的阱层4相比形成得较浅，因此在反向偏置时，能够将沟槽3的底面处的阱层4的端部所承受的电场强度抑制得较低。
＜第10实施方式＞
图10是表示本发明的本实施方式所涉及的碳化硅半导体装置的剖面构造的图。此外，对与图9所示的结构相同的结构标注相同的标号，省略关于该结构的详细说明。
如图10所示，在本实施方式所涉及的碳化硅半导体装置中，在上层杂质层14之上以及未形成沟槽区域的阱层4表层，形成有n型的表层杂质层13。
在图9所示的构造的情况下，由于在未形成沟槽区域的阱层4表层也形成MOS沟道，因此该部分的沟道电阻变大。但是，在图10所示的构造的情况下，由于仅沿沟槽3的侧面形成MOS沟道，因此能够进一步减小沟道电阻。
＜效果＞
根据本实施方式，碳化硅半导体装置具有第1导电型的表层杂质层13。表层杂质层13从未形成沟槽区域的阱层4表层起形成至上层杂质层14表层。表层杂质层13具有比外延层2高的杂质浓度。
根据上述结构，由于仅沿沟槽3的侧面形成MOS沟道，因此能够进一步减小沟道电阻。另外，JFET区域的n型碳化硅的杂质浓度变高，从而能够减小JFET电阻。
在上述实施方式中，还记载有各构成要素的材质、材料、实施的条件等，但它们仅是例示，并不限于所记载的内容。
此外，本发明在其发明的范围内，能够对各实施方式自由地进行组合，或者对各实施方式的任意的构成要素进行变形，或者在各实施方式中省略任意的构成要素。
另外，详细地说明了本发明，但上述说明的所有方案均为例示，本发明不限定于此。可以理解为在不脱离本发明的范围的情况下能够想到未例示出的无数的变形例。
标号的说明
1碳化硅半导体衬底，2外延层，3、3a、3c沟槽，4、4a、4c阱层，5源极区域，6漏极电极，7、7a、7b、7c、7d栅极氧化膜，8、8a、8b、8c、8d栅极电极，9接触区域，10硅化物膜，11、11a、11c层间绝缘膜，12、12a、12c源极电极，13、13a表层杂质层，14上层杂质层，20抗蚀层。

Claims (10)

1.一种碳化硅半导体装置，其特征在于，具有：
第1导电型的外延层，其形成于第1导电型的碳化硅半导体衬底之上；
沟槽，其局部地形成于所述外延层表层；
第2导电型的阱层，其沿所述沟槽的侧面及底面形成；
第1导电型的源极区域，其形成于所述沟槽的底面处的所述阱层表层；
栅极绝缘膜，其沿所述沟槽的侧面形成，且一端形成至所述源极区域；
栅极电极，其沿所述沟槽的侧面形成，且形成于所述栅极绝缘膜之上；
源极电极，其形成于所述源极区域之上；以及
漏极电极，其形成于所述碳化硅半导体衬底背面，
所述阱层的一端形成至所述外延层表层的未形成所述沟槽的未形成沟槽区域，
所述栅极绝缘膜还形成于所述未形成沟槽区域的所述阱层之上，
该碳化硅半导体装置还具有第1导电型的表层杂质层，该第1导电型的表层杂质层从所述未形成沟槽区域的所述阱层的上表面的表层起形成至所述外延层的上表面的表层，
所述表层杂质层具有比所述外延层高的杂质浓度。
2.根据权利要求1所述的碳化硅半导体装置，其特征在于，
所述阱层的一端形成至所述外延层表层的未形成所述沟槽的未形成沟槽区域，
所述栅极绝缘膜还形成于所述未形成沟槽区域的所述阱层之上，
关于所述栅极绝缘膜的厚度，与沿所述沟槽的侧面形成的部分相比，在所述未形成沟槽区域的所述阱层之上形成的部分较厚。
3.根据权利要求1或2所述的碳化硅半导体装置，其特征在于，
所述沟槽的侧面形成于与所述外延层表面正交的方向。
4.根据权利要求1或2所述的碳化硅半导体装置，其特征在于，
所述栅极电极还形成于所述外延层表层的未形成所述沟槽的未形成沟槽区域的所述阱层之上。
5.根据权利要求1或2所述的碳化硅半导体装置，其特征在于，
所述栅极电极未形成于所述外延层表层的未形成所述沟槽的未形成沟槽区域的、未形成所述阱层的所述外延层之上。
6.一种碳化硅半导体装置，其特征在于，具有：
第1导电型的外延层，其形成于第1导电型的碳化硅半导体衬底之上；
沟槽，其局部地形成于所述外延层表层；
第2导电型的阱层，其沿所述沟槽的侧面及底面形成；
第1导电型的源极区域，其形成于所述沟槽的底面处的所述阱层表层；
栅极绝缘膜，其沿所述沟槽的侧面形成，且一端形成至所述源极区域；
栅极电极，其沿所述沟槽的侧面形成，且形成于所述栅极绝缘膜之上；
源极电极，其形成于所述源极区域之上；以及
漏极电极，其形成于所述碳化硅半导体衬底背面，
所述阱层的一端形成至所述外延层表层的未形成所述沟槽的未形成沟槽区域，
所述栅极绝缘膜还形成于所述未形成沟槽区域的所述阱层之上，
该碳化硅半导体装置还具有第1导电型的上层杂质层，该第1导电型的上层杂质层形成于所述沟槽的侧面以及所述未形成沟槽区域的所述外延层上层，
所述上层杂质层具有比所述外延层高的杂质浓度，且与所述阱层相比形成得较厚。
7.根据权利要求6所述的碳化硅半导体装置，其特征在于，
所述阱层的一端形成至所述外延层表层的未形成所述沟槽的未形成沟槽区域，
所述栅极绝缘膜还形成于所述未形成沟槽区域的所述阱层之上，
关于所述栅极绝缘膜的厚度，与沿所述沟槽的侧面形成的部分相比，在所述未形成沟槽区域的所述阱层之上形成的部分较厚。
8.根据权利要求6或7所述的碳化硅半导体装置，其特征在于，
所述沟槽的侧面形成于与所述外延层表面正交的方向。
9.根据权利要求6或7所述的碳化硅半导体装置，其特征在于，
所述栅极电极还形成于所述外延层表层的未形成所述沟槽的未形成沟槽区域的所述阱层之上。
10.根据权利要求6或7所述的碳化硅半导体装置，其特征在于，
所述栅极电极未形成于所述外延层表层的未形成所述沟槽的未形成沟槽区域的、未形成所述阱层的所述外延层之上。
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