JPWO2015056318A1 - 炭化珪素半導体装置 - Google Patents

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Abstract

本発明は、チャネル抵抗を減少させつつ、ゲート絶縁膜の信頼性を高める炭化珪素半導体装置を提供する。本発明は、エピタキシャル層２表層に部分的に形成されたトレンチ３と、トレンチの側面および底面に沿って形成されたウェル層４と、トレンチの底面におけるウェル層表層に形成されたソース領域５と、ゲート絶縁膜（７）と、ゲート電極８とを備える。ゲート絶縁膜は、トレンチの側面に沿って形成され、かつ、一端がソース領域に至って形成されている。ゲート電極は、トレンチの側面に沿って形成され、かつ、ゲート絶縁膜上に形成されている。

Description

本発明は炭化珪素半導体装置に関し、特に、平面型のＭＯＳＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）およびトレンチ型のＭＯＳＦＥＴからの、チャネル抵抗およびゲート絶縁膜の信頼性の性能改善に関するものである。
従来の平面型ＳｉＣ−ＭＯＳＦＥＴでは、市販されている基板の面方位（０００１）面、より正確には（０００１）面から４度オフ等、（０００１）面から少し傾いた面にＭＯＳチャネルが形成され、チャネル抵抗が非常に大きくなってしまうという問題があった。その解決方法として用いられるトレンチ型ＳｉＣ−ＭＯＳＦＥＴでは、ＭＯＳチャネルが（０００１）面と直交する面に形成されるため、平面型ＳｉＣ−ＭＯＳＦＥＴに比べてチャネル抵抗を低減することができるというメリットがある（特許文献１参照）。
特開平１１−６８０９７号公報
しかし、トレンチ型ＳｉＣ−ＭＯＳＦＥＴでは、トレンチの底面におけるゲート絶縁膜にかかる電界強度が大きくなり、ゲート絶縁膜の信頼性が低下するという問題があった。
本発明は、上記のような問題を解決するためになされたものであり、チャネル抵抗を減少させつつ、ゲート絶縁膜の信頼性を高めることができる炭化珪素半導体装置を提供することを目的とする。
本発明の一態様に関する炭化珪素半導体装置は、第１導電型の炭化珪素半導体基板上に形成された、第１導電型のエピタキシャル層と、前記エピタキシャル層表層に部分的に形成されたトレンチと、前記トレンチの側面および底面に沿って形成された、第２導電型のウェル層と、前記トレンチの底面における前記ウェル層表層に形成された、第１導電型のソース領域と、前記トレンチの側面に沿って形成され、かつ、一端が前記ソース領域に至って形成されたゲート絶縁膜と、前記トレンチの側面に沿って形成され、かつ、前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域上に形成されたソース電極と、前記炭化珪素半導体基板裏面に形成されたドレイン電極とを備えることを特徴とする。
本発明の上記態様によれば、トレンチの側面に沿ってＭＯＳチャネルが形成されることで、チャネル抵抗を低減することができる。また、ゲート絶縁膜にかかる電界強度を抑えることができるため、ゲート絶縁膜の信頼性が高まる。
本発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
実施形態に関する炭化珪素半導体装置の断面構造を示す図である。 実施形態に関する炭化珪素半導体装置の断面構造を示す図である。 実施形態に関する炭化珪素半導体装置の断面構造を示す図である。 実施形態に関する炭化珪素半導体装置の断面構造を示す図である。 実施形態に関する炭化珪素半導体装置の断面構造を示す図である。 実施形態に関する炭化珪素半導体装置の断面構造を示す図である。 実施形態に関する炭化珪素半導体装置の断面構造を示す図である。 実施形態に関する炭化珪素半導体装置の断面構造を示す図である。 実施形態に関する炭化珪素半導体装置の断面構造を示す図である。 実施形態に関する炭化珪素半導体装置の断面構造を示す図である。 実施形態に関する炭化珪素半導体装置の製造工程を示す図である。 実施形態に関する炭化珪素半導体装置の製造工程を示す図である。 実施形態に関する炭化珪素半導体装置の製造工程を示す図である。 実施形態に関する炭化珪素半導体装置の製造工程を示す図である。 実施形態に関する炭化珪素半導体装置の製造工程を示す図である。 前提技術に関する炭化珪素半導体装置の断面構造を示す図である。 前提技術に関する炭化珪素半導体装置の断面構造を示す図である。
以下、添付の図面を参照しながら実施形態について説明する。
なお、本実施形態において、側面または底面等の用語が用いられるが、これらの用語は、各面を便宜上区別するために用いられているものであり、実際の上下左右の方向とは関係しない。
図１６および図１７は、前提技術に関する炭化珪素半導体装置の断面構造を示す図である。
図１６に示されるように、前提技術に関する平面型の炭化珪素半導体装置は、ｎ＋型の炭化珪素半導体基板１と、ｎ＋型の炭化珪素半導体基板１上にエピタキシャル成長されたｎ−型炭化珪素のエピタキシャル層２とを備える。
エピタキシャル層２表層には、ｐ型のウェル層４ｃが複数形成されている。ウェル層４ｃ表層にはソース領域５およびｐ型のコンタクト領域９が部分的に形成されている。コンタクト領域９は、平面視上、ソース領域５に囲まれて形成されている。さらに、ソース領域５の一部とコンタクト領域９とを覆ってシリサイド膜１０が形成されている。シリサイド膜１０は、例えばＮｉＳｉで構成されている。なお、当該構成は、オーミックコンタクトを形成するための構成であって、シリサイド膜以外にも、例えばカーバイド膜等であっても適用可能である。
シリサイド膜１０が形成されていないウェル層４ｃ上およびシリサイド膜１０が形成されていないソース領域５上には、ゲート酸化膜７ｃを介してゲート電極８ｃ（Ｐｏｌｙ−Ｓｉ）が形成されている。なおゲート酸化膜７ｃおよびゲート電極８ｃは、他のウェル層４ｃまで跨がって形成されている。
そして、ゲート酸化膜７ｃ、ゲート電極８ｃ、および、シリサイド膜１０に覆われていないソース領域５を覆って、層間絶縁膜１１ｃが形成されている。さらに、シリサイド膜１０および層間絶縁膜１１ｃを覆って、ソース電極１２ｃが形成されている。
また、炭化珪素半導体基板１の裏面側にはドレイン電極６が形成されている。
ゲート酸化膜７ｃ下方のウェル層４ｃにおいては、ゲート電極８ｃに電圧が印加されることでＭＯＳチャネルが形成される。しかし、面方位（０００１）面にＭＯＳチャネルが形成されるため、チャネル抵抗が大きくなってしまう。
図１７に示されるように、前提技術に関するトレンチ型の炭化珪素半導体装置は、ｎ＋型の炭化珪素半導体基板１と、ｎ＋型の炭化珪素半導体基板１上にエピタキシャル成長されたｎ−型炭化珪素のエピタキシャル層２とを備え、エピタキシャル層２表層には、トレンチ３ｃが形成されている。
エピタキシャル層２表層には、トレンチ３ｃを挟んでｐ型のウェル層４ｃが形成されている。ウェル層４ｃ表層にはソース領域５およびｐ型のコンタクト領域９が形成されている。コンタクト領域９は、平面視上、ソース領域５に囲まれて形成されている。さらに、ソース領域５の一部とコンタクト領域９とを覆ってシリサイド膜１０が形成されている。シリサイド膜１０は、例えばＮｉＳｉで構成されている。
トレンチ３ｃの側面に沿ってゲート酸化膜７ｄが形成され、エピタキシャル層２表層においてゲート酸化膜７ｄがソース領域５の一部を覆っている。さらに、トレンチ３ｃ内において、ゲート酸化膜７ｄを介してゲート電極８ｄ（Ｐｏｌｙ−Ｓｉ）が充填されている。
そして、ゲート酸化膜７ｄ、ゲート電極８ｄ、および、シリサイド膜１０に覆われていないソース領域５を覆って、層間絶縁膜１１ｃが形成されている。さらに、シリサイド膜１０および層間絶縁膜１１ｃを覆って、ソース電極１２ｃが形成されている。
また、炭化珪素半導体基板１の裏面側にはドレイン電極６が形成されている。
トレンチ３ｃの側面においては、ゲート電極８ｄに電圧が印加されることで（０００１）面に直交する面にＭＯＳチャネルが形成される。しかし、トレンチの底面におけるゲート酸化膜にかかる電界強度が大きくなり、ゲート酸化膜の信頼性が低下してしまうという問題があった。
以下に説明する実施形態は、上記のような問題を解決する炭化珪素半導体装置に関するものである。
＜第１実施形態＞
＜構成＞
図１は、本発明の本実施形態に関する炭化珪素半導体装置の断面構造を示す図である。図１は特に、炭化珪素半導体装置の電流が流れる領域（活性領域）の２つのユニットセルを示したものである。実際の炭化珪素半導体装置では、図１に示されたユニットセルが横方向に複数繰り返して配置され、並列に接続された構造となっている。また、活性領域の周辺部には終端領域の電界を緩和する構造（終端構造）が設けられているが、ここでは図示が省略されている。
ここで、上記の炭化珪素（ＳｉＣ）はワイドギャップ半導体の一種である。ワイドギャップ半導体とは、一般に、およそ２ｅＶ以上の禁制帯幅をもつ半導体を指し、窒化ガリウム（ＧａＮ）に代表される３族窒化物、酸化亜鉛（ＺｎＯ）に代表される２族窒化物、セレン化亜鉛（ＺｎＳｅ）に代表される２族カルコゲナイドおよび炭化珪素等が知られている。本実施形態では炭化珪素を用いた場合を説明するが、他のワイドギャップ半導体であっても、同様に適用可能である。
図１に示されるように、本実施形態に関する炭化珪素半導体装置は、ｎ＋型の炭化珪素半導体基板１と、ｎ＋型の炭化珪素半導体基板１上にエピタキシャル成長されたｎ−型炭化珪素のエピタキシャル層２とを備え、エピタキシャル層２表層には、トレンチ３が部分的に形成されている。図１に示されたトレンチ３の側面は、エピタキシャル層２表面に対して傾斜角を有しており、トレンチ３の幅は、トレンチ３の深さが浅くなるに従って広くなっている。
トレンチ３が形成されたエピタキシャル層２表層には、ｐ型のウェル層４が形成されている。すなわちウェル層４は、トレンチ３の底面および側面に沿って形成されている。なお、ウェル層４は、エピタキシャル層２表層のトレンチ３が形成されていない領域（トレンチ非形成領域）においても形成されていてもよい。図１に示される場合では、ウェル層４はトレンチ非形成領域に至って形成されている。
ウェル層４表層にはソース領域５およびｐ型のコンタクト領域９が部分的に形成されている。コンタクト領域９は、平面視上、ソース領域５に囲まれて形成されている。さらに、ソース領域５の一部とコンタクト領域９とを覆ってシリサイド膜１０が形成されている。シリサイド膜１０は、例えばＮｉＳｉで構成されている。これらのソース領域５、コンタクト領域９およびシリサイド膜１０は、トレンチ３の底面に形成されている。
トレンチ３の側面に沿って形成されたウェル層４上には、ゲート酸化膜７を介してゲート電極８（Ｐｏｌｙ−Ｓｉ）が形成されている。ゲート酸化膜７の一端およびゲート電極８の一端は、ソース領域５に至って形成されている。なおゲート酸化膜７およびゲート電極８は、トレンチ非形成領域においても形成されていてもよい。図１に示される場合では、ゲート酸化膜７およびゲート電極８はトレンチ非形成領域のウェル層４上においても形成されている。
そして、ゲート酸化膜７、ゲート電極８、および、シリサイド膜１０に覆われていないソース領域５を覆って、層間絶縁膜１１が形成されている。さらに、シリサイド膜１０および層間絶縁膜１１を覆って、ソース電極１２が形成されている。
また、炭化珪素半導体基板１の裏面側にはドレイン電極６が形成されている。
トレンチ３の側面においては、ゲート電極８に電圧が印加されることでＭＯＳチャネルが形成される。トレンチ３の側面に沿ってＭＯＳチャネルが形成されることで、平面型のＭＯＳＦＥＴに比べてチャネル抵抗を低減することができる。また、トレンチ型のＭＯＳＦＥＴに比べて、ゲート酸化膜７にかかる電界強度を抑えることができるため、ゲート酸化膜７の信頼性が高まる。
＜製造方法＞
図１１〜図１５は、実施形態に関する炭化珪素半導体装置の製造工程を示す図である。以下、これらの図を参照しつつ、実施形態に関する炭化珪素半導体装置の製造方法を説明する。
まず、図１１に示されるように、ｎ＋型の炭化珪素半導体基板１上においてｎ−型炭化珪素のエピタキシャル層２をエピタキシャル成長によって形成する。さらに、ｎ−型炭化珪素のエピタキシャル層２上の部分的範囲にレジスト２０を形成する。
次に、図１２に示されるように、ドライエッチングによりトレンチ３を形成する。この場合、レジスト２０とエピタキシャル層２との選択比を１：１程度にすれば、図１２に示されるようなテーパ形状のトレンチ３が形成できる。なお、トレンチ３のテーパ角度は、レジスト２０とエピタキシャル層２との選択比によって調整できる。
次に、図１３に示されるように、Ａｌイオン注入を行いｐ型のウェル層４を形成する。
次に、図１４に示されるように、ウェル層４を形成した場合と同様に選択イオン注入を行い、ソース領域５を形成する。
次に、図１５に示されるように、ウェル層４を形成した場合と同様に選択イオン注入を行い、ｐ型のコンタクト領域９を形成する。
さらに、トレンチ３に跨がるようにゲート酸化膜７およびゲート電極８を形成し、ゲート電極８を覆うように層間絶縁膜１１を形成する。また、ソース領域５の一部とコンタクト領域９とを覆う位置にシリサイド膜１０を形成し、層間絶縁膜１１およびシリサイド膜１０を覆うようにソース電極１２を形成する。
一方で、炭化珪素半導体基板１裏面において、ドレイン電極６を形成する。
以上のような工程を経ることにより、本実施形態に関する炭化珪素半導体装置を製造することができる。
＜効果＞
本実施形態によれば、炭化珪素半導体装置が、第１導電型（例えばｎ型。以下同じ）のエピタキシャル層２と、トレンチ３と、第２導電型（例えばｐ型。以下同じ）のウェル層４と、第１導電型のソース領域５と、ゲート絶縁膜としてのゲート酸化膜７と、ゲート電極８と、ソース電極１２と、ドレイン電極６とを備える。
エピタキシャル層２は、第１導電型の炭化珪素半導体基板１上に形成されている。トレンチ３は、エピタキシャル層２表層に部分的に形成されている。
ウェル層４は、トレンチ３の側面および底面に沿って形成されている。ソース領域５は、トレンチ３の底面におけるウェル層４表層に形成されている。
ゲート酸化膜７は、トレンチ３の側面に沿って形成され、かつ、一端がソース領域５に至って形成されている。
ゲート電極８は、トレンチ３の側面に沿って形成され、かつ、ゲート酸化膜７上に形成されている。
ソース電極１２は、ソース領域５上に形成されている。ドレイン電極６は、炭化珪素半導体基板１裏面に形成されている。
なお、ゲート酸化膜７は、後述のゲート酸化膜７ｂと入れ替えることも可能である。
また、ゲート電極８は、後述のゲート電極８ｂと入れ替えることも可能である。
このような構成によれば、トレンチ３の側面に沿ってＭＯＳチャネルが形成されることで、平面型のＭＯＳＦＥＴに比べてチャネル抵抗を低減することができる。また、トレンチ型のＭＯＳＦＥＴに比べて、ゲート酸化膜７にかかる電界強度を抑えることができるため、ゲート酸化膜７の信頼性が高まる。
＜第２実施形態＞
図２は、本発明の本実施形態に関する炭化珪素半導体装置の断面構造を示す図である。以降では、活性領域の１つのユニットセルが図示された図を用いて説明する。なお、図１に示された構成と同様の構成については同様の符号を付し、当該構成についての詳細な説明は省略する。
図２に示されるように、本実施形態に関する炭化珪素半導体装置では、トレンチ非形成領域におけるエピタキシャル層２表層およびトレンチ非形成領域におけるウェル層４表層において、ｎ型の表層不純物層１３が形成されている。表層不純物層１３は、ｎ−型のエピタキシャル層２より高濃度の不純物を含むｎ型層である。そして、表層不純物層１３上に上記のゲート酸化膜７、さらにはゲート電極８が形成されている。
表層不純物層１３の厚さは、ウェル層４の厚さよりも薄く形成されており、ＭＯＳチャネルがトレンチ３の側面に沿ってのみ形成される構造となっている。
図１に示された構造の場合には、トレンチ非形成領域におけるウェル層４表層にもＭＯＳチャネルが形成されるため、この部分のチャネル抵抗が大きくなる。しかし、図２に示された構造の場合には、トレンチ３の側面に沿ってのみＭＯＳチャネルが形成されるため、よりチャネル抵抗を低減することができる。
また、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ−ＦＥＴ）領域にエピタキシャル層２より高濃度の不純物を含む表層不純物層１３を形成することで、図１に比べてＪＦＥＴ抵抗を低減できるメリットがある。
＜効果＞
本実施形態によれば、ウェル層４の一端が、エピタキシャル層２表層のトレンチ３が形成されていないトレンチ非形成領域に至って形成され、ゲート絶縁膜としてのゲート酸化膜７が、トレンチ非形成領域のウェル層４上においても形成されている。
そして炭化珪素半導体装置が、第１導電型の表層不純物層１３を備える。表層不純物層１３は、トレンチ非形成領域のウェル層４表層からエピタキシャル層２表層に至って形成されている。表層不純物層１３は、エピタキシャル層２よりも高い不純物濃度を有する。
なお、ゲート酸化膜７は、後述のゲート酸化膜７ｂと入れ替えることも可能である。
このような構成によれば、トレンチ３の側面に沿ってのみＭＯＳチャネルが形成されるため、よりチャネル抵抗を低減することができる。また、ＪＦＥＴ領域のｎ型炭化珪素の不純物濃度が高くなることで、ＪＦＥＴ抵抗を低減できる。
＜第３実施形態＞
図３は、本発明の本実施形態に関する炭化珪素半導体装置の断面構造を示す図である。なお、図１に示された構成と同様の構成については同様の符号を付し、当該構成についての詳細な説明は省略する。
図３に示されるように、本実施形態に関する炭化珪素半導体装置は、ｎ＋型の炭化珪素半導体基板１と、ｎ＋型の炭化珪素半導体基板１上にエピタキシャル成長されたｎ−型炭化珪素のエピタキシャル層２とを備え、エピタキシャル層２表層には、トレンチ３ａが形成されている。図３に示されたトレンチ３ａの側面は、エピタキシャル層２表面と直交する方向に形成されている。
トレンチ３ａが形成されたエピタキシャル層２表層には、ｐ型のウェル層４ａが形成されている。すなわちウェル層４ａは、トレンチ３ａの底面および側面に沿って形成されている。なお、ウェル層４ａは、エピタキシャル層２表層のトレンチ３ａが形成されていない領域（トレンチ非形成領域）においても形成されていてもよい。
ウェル層４ａ表層にはソース領域５およびｐ型のコンタクト領域９が部分的に形成されている。さらに、ソース領域５の一部とコンタクト領域９とを覆ってシリサイド膜１０が形成されている。これらのソース領域５、コンタクト領域９およびシリサイド膜１０は、トレンチ３ａの底面に形成されている。
トレンチ３ａの側面に沿って形成されたウェル層４ａ上には、ゲート酸化膜７ａを介してゲート電極８ａが形成されている。なおゲート酸化膜７ａおよびゲート電極８ａは、トレンチ非形成領域においても形成されていてもよい。図３に示される場合では、ゲート酸化膜７ａおよびゲート電極８ａはトレンチ非形成領域においても形成されている。
そして、ゲート酸化膜７ａ、ゲート電極８ａ、および、シリサイド膜１０に覆われていないソース領域５を覆って、層間絶縁膜１１ａが形成されている。さらに、シリサイド膜１０および層間絶縁膜１１ａを覆って、ソース電極１２ａが形成されている。
また、炭化珪素半導体基板１の裏面側にはドレイン電極６が形成されている。
トレンチ３ａの側面においては、ゲート電極８ａに電圧が印加されることでＭＯＳチャネルが形成される。ＭＯＳチャネルがトレンチ３ａの側面に沿う面、すなわち、（０００１）面に直交する面に形成されることで、平面型のＭＯＳＦＥＴに比べてチャネル抵抗を大きく低減することができる。また、トレンチ型のＭＯＳＦＥＴに比べて、ゲート酸化膜７ａにかかる電界強度を抑えることができるため、ゲート酸化膜７ａの信頼性が高まる。
＜効果＞
本実施形態によれば、トレンチ３ａの側面が、エピタキシャル層２表面と直交する方向に形成されている。
このような構成によれば、ＭＯＳチャネルがトレンチ３ａの側面に沿う面、すなわち、（０００１）面に直交する面に形成されることで、平面型のＭＯＳＦＥＴに比べてチャネル抵抗を大きく低減することができる。
＜第４実施形態＞
図４は、本発明の本実施形態に関する炭化珪素半導体装置の断面構造を示す図である。なお、図３に示された構成と同様の構成については同様の符号を付し、当該構成についての詳細な説明は省略する。
図４に示されるように、本実施形態に関する炭化珪素半導体装置では、トレンチ非形成領域におけるエピタキシャル層２表層およびトレンチ非形成領域におけるウェル層４ａ表層において、ｎ型の表層不純物層１３ａが形成されている。
図３に示された構造の場合には、トレンチ非形成領域におけるウェル層４ａ表層にもＭＯＳチャネルが形成されるため、この部分のチャネル抵抗が大きくなる。しかし、図４に示された構造の場合には、トレンチ３ａの側面に沿ってのみＭＯＳチャネルが形成されるため、よりチャネル抵抗を低減することができる。
＜効果＞
本実施形態によれば、炭化珪素半導体装置が、第１導電型の表層不純物層１３ａを備える。表層不純物層１３ａは、トレンチ非形成領域のウェル層４ａ表層からエピタキシャル層２表層に至って形成されている。表層不純物層１３ａは、エピタキシャル層２よりも高い不純物濃度を有する。
このような構成によれば、トレンチ３ａの側面に沿ってのみＭＯＳチャネルが形成されるため、よりチャネル抵抗を低減することができる。また、ＪＦＥＴ領域のｎ型炭化珪素の不純物濃度が高くなることで、ＪＦＥＴ抵抗を低減できる。
なお、以降の実施形態におけるトレンチは、その側面がエピタキシャル層２表面に対して傾斜角を有するとして説明されるが、トレンチの側面が、エピタキシャル層２表面と直交する方向に形成されている場合でも、適用可能である。
＜第５実施形態＞
図５は、本発明の本実施形態に関する炭化珪素半導体装置の断面構造を示す図である。なお、図１に示された構成と同様の構成については同様の符号を付し、当該構成についての詳細な説明は省略する。
図５に示されるように、本実施形態に関する炭化珪素半導体装置のゲート酸化膜７ｂは、トレンチ３の側面に沿って形成された部分と、トレンチ非形成領域におけるウェル層４上およびトレンチ非形成領域におけるエピタキシャル層２上に形成された部分とで、厚さが異なっている。具体的には、トレンチ非形成領域におけるウェル層４上およびトレンチ非形成領域におけるエピタキシャル層２上に形成された部分が、トレンチ３の側面に沿って形成された部分より厚く形成されている。このようなゲート酸化膜７ｂは、例えばＣ面の炭化珪素半導体基板１を用いれば、熱酸化速度の異方性を利用することで、トレンチ非形成領域におけるウェル層４上およびトレンチ非形成領域におけるエピタキシャル層２上の部分を、トレンチ３の側面に沿って形成された部分より厚く形成することが可能である。
ゲート酸化膜７ｂにかかる電界が最も高くなるのは、ＪＦＥＴ領域の中央部（トレンチ非形成領域の中央部）である。この部分のゲート酸化膜７ｂが厚く形成されることで、ゲート酸化膜７ｂの信頼性を向上させることができる。またゲート容量を低減することもできる。
＜効果＞
本実施形態によれば、ウェル層４の一端が、エピタキシャル層２表層のトレンチ３が形成されていないトレンチ非形成領域に至って形成され、ゲート絶縁膜としてのゲート酸化膜７ｂが、トレンチ非形成領域のウェル層４上においても形成されている。
ゲート酸化膜７ｂの厚さは、トレンチ３の側面に沿って形成された部分よりも、トレンチ非形成領域のウェル層４上に形成された部分のほうが厚い。
このような構成によれば、ＪＦＥＴ領域の中央部のゲート酸化膜７ｂの厚さが厚く形成されることで、ゲート酸化膜７ｂの信頼性を向上させることができる。またゲート容量を低減することができる。
＜第６実施形態＞
図６は、本発明の本実施形態に関する炭化珪素半導体装置の断面構造を示す図である。なお、図５に示された構成と同様の構成については同様の符号を付し、当該構成についての詳細な説明は省略する。
図６に示されるように、本実施形態に関する炭化珪素半導体装置では、トレンチ非形成領域におけるエピタキシャル層２表層およびトレンチ非形成領域におけるウェル層４表層において、ｎ型の表層不純物層１３が形成されている。
図５に示された構造の場合には、トレンチ非形成領域におけるウェル層４表層にもＭＯＳチャネルが形成されるため、この部分のチャネル抵抗が大きくなる。しかし、図６に示された構造の場合には、トレンチ３の側面に沿ってのみＭＯＳチャネルが形成されるため、よりチャネル抵抗を低減することができる。
＜効果＞
本実施形態によれば、炭化珪素半導体装置が、第１導電型の表層不純物層１３を備える。表層不純物層１３は、トレンチ非形成領域のウェル層４表層からエピタキシャル層２表層に至って形成されている。表層不純物層１３は、エピタキシャル層２よりも高い不純物濃度を有する。
このような構成によれば、トレンチ３の側面に沿ってのみＭＯＳチャネルが形成されるため、よりチャネル抵抗を低減することができる。また、ＪＦＥＴ領域のｎ型炭化珪素の不純物濃度が高くなることで、ＪＦＥＴ抵抗を低減できる。
＜第７実施形態＞
図７は、本発明の本実施形態に関する炭化珪素半導体装置の断面構造を示す図である。なお、図５に示された構成と同様の構成については同様の符号を付し、当該構成についての詳細な説明は省略する。
図７に示されるように、本実施形態に関する炭化珪素半導体装置では、ゲート電極８ｂが形成されている。ゲート電極８ｂは、少なくともＪＦＥＴ領域の中央部においては形成されない。図７に示されたゲート電極８ｂであれば、トレンチ非形成領域におけるウェル層４上の一部およびトレンチ非形成領域におけるエピタキシャル層２上においては形成されておらず、トレンチ非形成領域におけるウェル層４上の他の部分およびトレンチ３の側面に沿って形成されたウェル層４上に形成されている。
ゲート酸化膜７ｂにかかる電界が最も高くなるのは、ＪＦＥＴ領域の中央部（トレンチ非形成領域の中央部）である。この部分にゲート電極８ｂが形成されていないことで、ゲート酸化膜７ｂにかかる電界強度を抑えることができる。また、ゲート電極８ｂ端部の下方にウェル層４が形成されていることで、ゲート電極８ｂ端部の下方におけるゲート酸化膜７ｂにかかる電界強度を低く抑えることができる。これによりゲート酸化膜７ｂの信頼性を向上させることができる。またゲート容量を低減することもできる。
なお、図７においてはゲート酸化膜７ｂが備えられているが、代わりにゲート酸化膜７が備えられていてもよい。また、図７においては、ゲート電極８ｂに比べてウェル層４が中央部（トレンチ非形成領域の中央部）に延び出た構造が示されているが、ゲート電極８ｂがウェル層４よりも中央部（トレンチ非形成領域の中央部）に延び出た構造であってもよい。
＜効果＞
本実施形態によれば、ゲート電極８ｂが、トレンチ非形成領域におけるウェル層４が形成されていないエピタキシャル層２上においては形成されていない。
このような構成によれば、ＪＦＥＴ領域の中央部にゲート電極を形成しないことで、ゲート酸化膜７ｂにかかる電界強度を抑えることができる。また、ゲート電極７ｂ端部の下方にウェル層４が形成されていることで、ゲート電極７ｂ端部の下方におけるゲート酸化膜７ｂにかかる電界強度を低く抑えることができる。これによりゲート酸化膜７ｂの信頼性を向上させることができる。また、ゲート容量を低減することもできる。
＜第８実施形態＞
図８は、本発明の本実施形態に関する炭化珪素半導体装置の断面構造を示す図である。なお、図７に示された構成と同様の構成については同様の符号を付し、当該構成についての詳細な説明は省略する。
図８に示されるように、本実施形態に関する炭化珪素半導体装置では、トレンチ非形成領域におけるエピタキシャル層２表層およびトレンチ非形成領域におけるウェル層４表層において、ｎ型の表層不純物層１３が形成されている。
図７に示された構造の場合には、トレンチ非形成領域におけるウェル層４表層にもＭＯＳチャネルが形成されるため、この部分のチャネル抵抗が大きくなる。しかし、図８に示された構造の場合には、トレンチ３の側面に沿ってのみＭＯＳチャネルが形成されるため、よりチャネル抵抗を低減することができる。また、図８においては、ゲート電極８ｂに比べてウェル層４が中央部（トレンチ非形成領域の中央部）に延び出た構造が示されているが、ゲート電極８ｂがウェル層４よりも中央部（トレンチ非形成領域の中央部）に延び出た構造であってもよい。
＜効果＞
本実施形態によれば、炭化珪素半導体装置が、第１導電型の表層不純物層１３を備える。表層不純物層１３は、トレンチ非形成領域のウェル層４表層からエピタキシャル層２表層に至って形成されている。表層不純物層１３は、エピタキシャル層２よりも高い不純物濃度を有する。
このような構成によれば、トレンチ３の側面に沿ってのみＭＯＳチャネルが形成されるため、よりチャネル抵抗を低減することができる。また、ＪＦＥＴ領域のｎ型炭化珪素の不純物濃度が高くなることで、ＪＦＥＴ抵抗を低減できる。
＜第９実施形態＞
図９は、本発明の本実施形態に関する炭化珪素半導体装置の断面構造を示す図である。なお、図１に示された構成と同様の構成については同様の符号を付し、当該構成についての詳細な説明は省略する。
図９に示されるように、本実施形態に関する炭化珪素半導体装置では、トレンチ３の側面およびトレンチ非形成領域におけるエピタキシャル層２上層に、上層不純物層１４が形成されている。上層不純物層１４は、エピタキシャル層２よりも高濃度の不純物を含むｎ型層である。ＪＦＥＴ領域におけるウェル層４は上層不純物層１４表層に形成され、ゲート酸化膜７は上層不純物層１４を覆って形成される。
上層不純物層１４の厚さは、ＪＦＥＴ領域におけるウェル層４よりも厚く形成されている。これにより、図１に比べてＪＦＥＴ抵抗を大幅に低減することができる。また、上層不純物層１４は、トレンチ３の底面におけるウェル層４よりは浅く形成されているため、逆バイアス時にトレンチ３の底面におけるウェル層４の端部にかかる電界強度を低く抑えることができる。
なお、図９においてはゲート酸化膜７が備えられているが、代わりにゲート酸化膜７ｂが備えられていてもよい。また、図９においてはゲート電極８が備えられているが、代わりにゲート電極８ｂが備えられていてもよい。
＜効果＞
本実施形態によれば、ウェル層４の一端が、エピタキシャル層２表層のトレンチ３が形成されていないトレンチ非形成領域に至って形成され、ゲート絶縁膜としてのゲート酸化膜７が、トレンチ非形成領域のウェル層４上においても形成されている。
そして炭化珪素半導体装置が、第１導電型の上層不純物層１４を備える。上層不純物層１４は、トレンチ３の側面およびトレンチ非形成領域におけるエピタキシャル層２上層に形成されている。上層不純物層１４は、エピタキシャル層２よりも高い不純物濃度を有し、かつ、ウェル層４よりも厚く形成されている。
なお、ゲート酸化膜７は、ゲート酸化膜７ｂと入れ替えることも可能である。
このような構成によれば、ＪＦＥＴ領域において不純物濃度の高い上層不純物層１４が形成されるため、ＪＦＥＴ抵抗を大幅に低減することができる。また、上層不純物層１４は、トレンチ３の底面におけるウェル層４よりは浅く形成されているため、逆バイアス時にトレンチ３の底面におけるウェル層４の端部にかかる電界強度を低く抑えることができる。
＜第１０実施形態＞
図１０は、本発明の本実施形態に関する炭化珪素半導体装置の断面構造を示す図である。なお、図９に示された構成と同様の構成については同様の符号を付し、当該構成についての詳細な説明は省略する。
図１０に示されるように、本実施形態に関する炭化珪素半導体装置では、上層不純物層１４上およびトレンチ非形成領域におけるウェル層４表層において、ｎ型の表層不純物層１３が形成されている。
図９に示された構造の場合には、トレンチ非形成領域におけるウェル層４表層にもＭＯＳチャネルが形成されるため、この部分のチャネル抵抗が大きくなる。しかし、図１０に示された構造の場合には、トレンチ３の側面に沿ってのみＭＯＳチャネルが形成されるため、よりチャネル抵抗を低減することができる。
＜効果＞
本実施形態によれば、炭化珪素半導体装置が、第１導電型の表層不純物層１３を備える。表層不純物層１３は、トレンチ非形成領域のウェル層４表層から上層不純物層１４表層に至って形成されている。表層不純物層１３は、エピタキシャル層２よりも高い不純物濃度を有する。
このような構成によれば、トレンチ３の側面に沿ってのみＭＯＳチャネルが形成されるため、よりチャネル抵抗を低減することができる。また、ＪＦＥＴ領域のｎ型炭化珪素の不純物濃度が高くなることで、ＪＦＥＴ抵抗を低減できる。
上記実施形態では、各構成要素の材質、材料、実施の条件等についても記載しているが、これらは例示であって記載したものに限られるものではない。
なお本発明は、その発明の範囲内において、各実施形態の自由な組み合わせ、あるいは各実施形態の任意の構成要素の変形、もしくは各実施形態において任意の構成要素の省略が可能である。
また、本発明は詳細に説明されたが、上記した説明は、すべての局面において例示であって、本発明がそれに限定されるものではない。例示されていない無数の変形例が、本発明の範囲から外れずに想定され得るものと解される。
１ 炭化珪素半導体基板、２ エピタキシャル層、３，３ａ，３ｃ トレンチ、４，４ａ，４ｃ ウェル層、５ ソース領域、６ ドレイン電極、７，７ａ，７ｂ，７ｃ，７ｄ ゲート酸化膜、８，８ａ，８ｂ，８ｃ，８ｄ ゲート電極、９ コンタクト領域、１０ シリサイド膜、１１，１１ａ，１１ｃ 層間絶縁膜、１２，１２ａ，１２ｃ ソース電極、１３，１３ａ 表層不純物層、１４ 上層不純物層、２０ レジスト。
ここで、上記の炭化珪素（ＳｉＣ）はワイドギャップ半導体の一種である。ワイドギャップ半導体とは、一般に、およそ２ｅＶ以上の禁制帯幅をもつ半導体を指し、窒化ガリウム（ＧａＮ）に代表される３族窒化物、酸化亜鉛（ＺｎＯ）に代表される２族酸化物、セレン化亜鉛（ＺｎＳｅ）に代表される２族カルコゲナイドおよび炭化珪素等が知られている。本実施形態では炭化珪素を用いた場合を説明するが、他のワイドギャップ半導体であっても、同様に適用可能である。
このような構成によれば、ＪＦＥＴ領域の中央部にゲート電極を形成しないことで、ゲート酸化膜７ｂにかかる電界強度を抑えることができる。また、ゲート電極８ｂ端部の下方にウェル層４が形成されていることで、ゲート電極８ｂ端部の下方におけるゲート酸化膜７ｂにかかる電界強度を低く抑えることができる。これによりゲート酸化膜７ｂの信頼性を向上させることができる。また、ゲート容量を低減することもできる。
本発明の一態様に関する炭化珪素半導体装置は、第１導電型の炭化珪素半導体基板上に形成された、第１導電型のエピタキシャル層と、前記エピタキシャル層表層に部分的に形成されたトレンチと、前記トレンチの側面および底面に沿って形成された、第２導電型のウェル層と、前記トレンチの底面における前記ウェル層表層に形成された、第１導電型のソース領域と、前記トレンチの側面に沿って形成され、かつ、一端が前記ソース領域に至って形成されたゲート絶縁膜と、前記トレンチの側面に沿って形成され、かつ、前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域上に形成されたソース電極と、前記炭化珪素半導体基板裏面に形成されたドレイン電極とを備え、前記ウェル層の一端が、前記エピタキシャル層表層の前記トレンチが形成されていないトレンチ非形成領域に至って形成され、前記ゲート絶縁膜が、前記トレンチ非形成領域の前記ウェル層上においても形成され、前記トレンチ非形成領域の前記ウェル層の上面における表層から前記エピタキシャル層の上面における表層に至って形成された、第１導電型の表層不純物層をさらに備え、前記表層不純物層が、前記エピタキシャル層よりも高い不純物濃度を有することを特徴とする。
本発明の他の態様に関する炭化珪素半導体装置は、第１導電型の炭化珪素半導体基板上に形成された、第１導電型のエピタキシャル層と、前記エピタキシャル層表層に部分的に形成されたトレンチと、前記トレンチの側面および底面に沿って形成された、第２導電型のウェル層と、前記トレンチの底面における前記ウェル層表層に形成された、第１導電型のソース領域と、前記トレンチの側面に沿って形成され、かつ、一端が前記ソース領域に至って形成されたゲート絶縁膜と、前記トレンチの側面に沿って形成され、かつ、前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域上に形成されたソース電極と、前記炭化珪素半導体基板裏面に形成されたドレイン電極とを備え、前記ウェル層の一端が、前記エピタキシャル層表層の前記トレンチが形成されていないトレンチ非形成領域に至って形成され、前記ゲート絶縁膜が、前記トレンチ非形成領域の前記ウェル層上においても形成され、前記トレンチの側面および前記トレンチ非形成領域における前記エピタキシャル層上層に形成された、第１導電型の上層不純物層をさらに備え、前記上層不純物層が、前記エピタキシャル層よりも高い不純物濃度を有し、かつ、前記ウェル層よりも厚く形成されていることを特徴とする。

Claims (7)

  1. 第１導電型の炭化珪素半導体基板上に形成された、第１導電型のエピタキシャル層と、
    前記エピタキシャル層表層に部分的に形成されたトレンチと、
    前記トレンチの側面および底面に沿って形成された、第２導電型のウェル層と、
    前記トレンチの底面における前記ウェル層表層に形成された、第１導電型のソース領域と、
    前記トレンチの側面に沿って形成され、かつ、一端が前記ソース領域に至って形成されたゲート絶縁膜と、
    前記トレンチの側面に沿って形成され、かつ、前記ゲート絶縁膜上に形成されたゲート電極と、
    前記ソース領域上に形成されたソース電極と、
    前記炭化珪素半導体基板裏面に形成されたドレイン電極とを備えることを特徴とする、
    炭化珪素半導体装置。
  2. 前記ウェル層の一端が、前記エピタキシャル層表層の前記トレンチが形成されていないトレンチ非形成領域に至って形成され、
    前記ゲート絶縁膜が、前記トレンチ非形成領域の前記ウェル層上においても形成され、
    前記トレンチ非形成領域の前記ウェル層表層から前記エピタキシャル層表層に至って形成された、第１導電型の表層不純物層をさらに備え、
    前記表層不純物層が、前記エピタキシャル層よりも高い不純物濃度を有することを特徴とする、
    請求項１に記載の炭化珪素半導体装置。
  3. 前記ウェル層の一端が、前記エピタキシャル層表層の前記トレンチが形成されていないトレンチ非形成領域に至って形成され、
    前記ゲート絶縁膜が、前記トレンチ非形成領域の前記ウェル層上においても形成され、
    前記ゲート絶縁膜の厚さが、前記トレンチの側面に沿って形成された部分よりも、前記トレンチ非形成領域の前記ウェル層上に形成された部分のほうが厚いことを特徴とする、
    請求項１または２に記載の炭化珪素半導体装置。
  4. 前記ウェル層の一端が、前記エピタキシャル層表層の前記トレンチが形成されていないトレンチ非形成領域に至って形成され、
    前記ゲート絶縁膜が、前記トレンチ非形成領域の前記ウェル層上においても形成され、
    前記トレンチの側面および前記トレンチ非形成領域における前記エピタキシャル層上層に形成された、第１導電型の上層不純物層をさらに備え、
    前記上層不純物層が、前記エピタキシャル層よりも高い不純物濃度を有し、かつ、前記ウェル層よりも厚く形成されていることを特徴とする、
    請求項１または２に記載の炭化珪素半導体装置。
  5. 前記トレンチの側面が、前記エピタキシャル層表面と直交する方向に形成されていることを特徴とする、
    請求項１または２に記載の炭化珪素半導体装置。
  6. 前記ゲート電極が、前記エピタキシャル層表層の前記トレンチが形成されていないトレンチ非形成領域の前記ウェル層上においても形成されていることを特徴とする、
    請求項１または２に記載の炭化珪素半導体装置。
  7. 前記ゲート電極が、前記エピタキシャル層表層の前記トレンチが形成されていないトレンチ非形成領域における、前記ウェル層が形成されていない前記エピタキシャル層上においては形成されていないことを特徴とする、
    請求項１または２に記載の炭化珪素半導体装置。
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