DE112015000500B4 - Speichereinrichtung mit Hohlkanalsäulenstruktur und gestapelten dünnen Kanälen sowie Verfahren zu deren Herstellung - Google Patents

Speichereinrichtung mit Hohlkanalsäulenstruktur und gestapelten dünnen Kanälen sowie Verfahren zu deren Herstellung Download PDF

Info

Publication number
DE112015000500B4
DE112015000500B4 DE112015000500.5T DE112015000500T DE112015000500B4 DE 112015000500 B4 DE112015000500 B4 DE 112015000500B4 DE 112015000500 T DE112015000500 T DE 112015000500T DE 112015000500 B4 DE112015000500 B4 DE 112015000500B4
Authority
DE
Germany
Prior art keywords
channel
thin
doping level
storage device
pillar structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE112015000500.5T
Other languages
English (en)
Other versions
DE112015000500T5 (de
Inventor
Fatma A. Simsek-Ege
Jie Jason Sun
Benben Li
Srikant Jayanti
Han Zhao
Huang Guangyu
Haitao Liu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of DE112015000500T5 publication Critical patent/DE112015000500T5/de
Application granted granted Critical
Publication of DE112015000500B4 publication Critical patent/DE112015000500B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

Speichervorrichtung (300), umfassend:eine Hohlkanalsäulenstruktur, die ein erstes Ende und ein zweites Ende umfasst, wobei das erste Ende der Säulenstruktur auf einer Sourceschicht (302) gebildet ist und mit dieser in Kontakt ist und das zweite Ende der Säulenstruktur an eine Bitleitung (602) gekoppelt ist,wobei die Säulenstruktur ferner Folgendes umfasst:einen dünnen Kanal (102), der ein dielektrisches Material umgibt, wobei der dünne Kanal einen ersten Bereich (102) und einen zweiten Bereich (104) umfasst, wobeider erste Bereich (102) des dünnen Kanals sich entlang der Säulenstruktur nahe der Sourceschicht (302) befindet und der zweite Bereich (104) sich entlang der Säulenstruktur fern von der Sourceschicht (302) befindet,der erste Bereich (102) des dünnen Kanals ein erstes Dotierungsniveau umfasst und der zweite Bereich (104) des dünnen Kanals ein zweites Dotierungsniveau umfasst, unddas zweite Dotierungsniveau sich von dem ersten Dotierungsniveau unterscheidet.

Description

  • TECHNISCHES FELD
  • Hier beschriebene Ausführungsformen betreffen Halbleiterfertigung. Insbesondere betreffen Ausführungsformen des hier offenbarten Gegenstands die Fertigung vertikaler NAND-Kettenvorrichtungen.
  • HINTERGRUND
  • Eine vertikale NAND-Kettenvorrichtung umfasst einen dünnen Kanal, der entlang einer Säule gebildet wurde. Verschiedene Vorrichtungen, wie etwa eine Select-Gate-Source (SGS), eine oder mehrere nichtflüchtige Speicherzellen (NAND-Speicherzellen), ein oder mehrere Steuergates und ein Select-Gate-Drain (SGD) sind entlang des dünnen Kanals angeordnet. Der Kanal ist an einem Ende mit einer Bitleitung (BL) und an dem anderen Ende mit einer Source verbunden. Ein erstes Auswahlsignal wird an den SGD angelegt, um die Leitung durch den Kanal am BL-Ende des Kanals zu steuern, und ein zweites Signal wird an die SGS angelegt, um die Leitung durch den Kanal am Sourceende des Kanals zu steuern. Die vertikale NAND-Kettenvorrichtung kann zu einem Speicherarray, in dem sich die NAND-Speicherzellen an Schnittpunkten von Spaltensignalleitungen (z.B. Bitleitungen) und Zeilensignalleitungen (z.B. Wortleitungen) befinden, angeordnet sein. Einzelne Spalten- und/oder Zeilensignalleitungen sind elektrisch mit einer Speichersteuerung verbunden, um die NAND-Speicherzellen selektiv abzurufen und zu betreiben.
  • Aus US 2012 / 0 104 484 A1 ist eine nichtflüchtig Speichervorrichtung bekannt, umfassend wechselweise gestapelte erste und zweite isolierende Materialien, eine Vielzahl von Säulenstrukturen und sowie Speicherschichten. Aus US 2011/0031550 A1 ist ebenfalls eine Speicherstruktur bekannt, die eine Halbleitersäulenstruktur aufweist.
  • Figurenliste
  • Hier offenbarte Ausführungsformen sind in den Figuren der beiliegenden Zeichnungen, in denen gleiche Bezugsnummern auf ähnliche Elemente verweisen, beispielhaft, und nicht beschränkend, veranschaulicht. Es zeigen:
    • 1 eine seitliche Querschnittsansicht einer vertikalen DHC-NAND-Kettenvorrichtung (Doped Hollow Channel - dotierter Hohlkanal) gemäß dem hier offenbarten Gegenstand;
    • 2 ein Flussdiagramm für eine beispielhafte Ausführungsform einer Technik zum Bilden einer vertikalen DHC-NAND-Kettenvorrichtung gemäß dem hier offenbarten Gegenstand;
    • 3A-3K eine vertikale DHC-NAND-Kettenvorrichtung in verschiedenen Phasen der Fertigung gemäß dem hier offenbarten Gegenstand;
    • 4A-4C die in 3E und 3F dargestellten Prozessphasen ausführlicher;
    • 5 eine seitliche Querschnittsansicht einer herkömmlichen vertikalen DHC-NAND-Kettenvorrichtung;
    • 6 ein schematisches Schaubild einer beispielhaften Ausführungsform eines Speicherarrays, der eine oder mehrere DHC-NAND-Kettenvorrichtungen umfasst, gemäß dem hier offenbarten Gegenstand;
    • 7 ein funktionelles Blockdiagramm einer beispielhaften Ausführungsform eines elektronischen Systems, das eine oder mehrere DHC-NAND-Kettenvorrichtungen umfasst, die zwei dreidimensionale (3D) dünne Kanalbereiche, die innerhalb der gleichen Säulenstruktur aufeinander gebildet sind, umfassen, gemäß dem hier offenbarten Gegenstand.
  • Es versteht sich, dass der Einfachheit und/oder Klarheit der Veranschaulichung halber in den Figuren dargestellte Elemente nicht notwendigerweise maßstabsgetreu gezeichnet wurden. Zum Beispiel können deutlichkeitshalber die Abmessungen einiger der Elemente relativ zu anderen Elementen übertrieben sein. Der Maßstab der Figuren repräsentiert nicht genaue Abmessungen und/oder Abmessungsverhältnisse der verschiedenen hier dargestellten Elemente. Ferner wurden Bezugsnummern, ggf. zwischen den Figuren wiederholt, um entsprechende und/oder vergleichbare Elemente anzuzeigen.
  • BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Hier beschriebene Ausführungsformen beziehen sich auf Halbleiterfertigung und insbesondere die Fertigung vertikaler NAND-Kettenvorrichtungen. Ein Fachmann wird jedoch erkennen, dass die hier offenbarten Ausführungsformen ohne eine oder mehrere der speziellen Einzelheiten, oder mit anderen Verfahren, Komponenten, Materialien und so weiter ausgeführt werden können. In anderen Fällen werden bekannte Strukturen, Materialien oder Arbeitsschritte nicht gezeigt oder nicht ausführlich beschrieben, um unklare Aspekte der Beschreibung zu vermeiden.
  • Im Verlauf dieser Beschreibung bedeutet Bezug auf „eine Ausführungsform“, dass ein besonderes Merkmal, eine besondere Struktur oder eine besondere Charakteristik, das oder die in Verbindung mit der Ausführungsform beschrieben ist, in wenigstens einer Ausführungsform beinhaltet ist. Dementsprechend bezieht sich nicht jedes Auftreten der Wendung „in einer Ausführungsform“ an verschiedenen Stellen im Verlauf dieser Beschreibung notwendigerweise auf die gleiche Ausführungsform. Weiterhin können die besonderen Merkmale, Strukturen oder Charakteristiken in beliebiger geeigneter Art und Weise in einer oder mehreren Ausführungsformen kombiniert werden. Zusätzlich wird das Wort „beispielhaft“ hier mit der Bedeutung „als Beispiel, Fall oder Veranschaulichung dienend“ verwendet. Eine beliebige hier als „beispielhaft“ beschriebene Ausführungsform ist nicht notwendigerweise als gegenüber anderen Ausführungsformen bevorzugt oder vorteilhaft auszulegen.
  • Verschiedene Arbeitsschritte können als mehrere eigenständige Arbeitsschritte der Reihe nach beschrieben sein und in einer Art und Weise, die für das Verstehen des beanspruchten Gegenstands am hilfreichsten ist. Die Reihenfolge der Beschreibung sollte jedoch nicht als Andeutung ausgelegt werden, dass diese Arbeitsschritte notwendigerweise von der Reihenfolge abhängen. Insbesondere müssen diese Arbeitsschritte nicht in der Reihenfolge der Präsentation durchgeführt werden. Beschriebene Arbeitsschritte können in einer von der beschriebenen Ausführungsform unterschiedlichen Reihenfolge durchgeführt werden. Verschiedene zusätzliche Arbeitsschritte können durchgeführt werden und/oder beschriebene Arbeitsschritte können in zusätzlichen Ausführungsformen ausgelassen werden.
  • Der hier offenbarte Gegenstand stellt eine vertikale DHC-NAND-Kettenvorrichtung (Doped Hollow Channel - dotierter Hohlkanal) bereit, die zwei dreidimensionale (3D) dünne Kanalbereiche, die aufeinander innerhalb der gleichen Säulenstruktur gebildet sind und in denen die Dotierung für jeden dünnen Kanalbereich unabhängig von der Dotierung des anderen Bereichs separat optimiert werden kann, umfasst. Insbesondere kann die Dotierung des unteren dünnen Kanals für Stetigkeit des dünnen Kanals und für hohen Kettenstrom optimiert werden, während die Dotierung des oberen dünnen Kanals optimiert werden kann, um Leckstrom zu verbessern und um verbesserte Spannungserhöhungsleistungsfähigkeit (Programmierstörung) bereitzustellen.
  • Beispielhafte Ausführungsformen des hier offenbarten Gegenstands stellen eine Speichervorrichtung bereit, die eine Hohlkanalsäulenstruktur umfasst. Die Hohlkanalsäulenstruktur umfasst ein erstes Ende und ein zweites Ende, wobei das erste Ende der Säulenstruktur an eine Source gekoppelt ist und wobei das zweite Ende des Kanals an eine Bitleitung gekoppelt ist. Die Säulenstruktur umfasst ferner einen dünnen Kanal, der ein dielektrisches Material umgibt, wobei der dünne Kanal einen ersten Bereich und einen zweiten Bereich umfasst. Der erste Bereich befindet sich entlang der Säulenstruktur nahe der Source und der zweite Bereich befindet sich entlang der Säulenstruktur fern von der Source. In einer beispielhaften Ausführungsform umfasst der erste Bereich des dünnen Kanals ein erstes Dotierungsniveau und der zweite Bereich des dünnen Kanals umfasst ein zweites Dotierungsniveau, wobei sich das zweite Dotierungsniveau von dem ersten Dotierungsniveau unterscheidet.
  • Andere beispielhafte Ausführungsformen des hier offenbarten Gegenstands stellen eine Speichervorrichtung bereit, die eine Sourceschicht, eine auf der Sourceschicht gebildete erste Hohlkanalsäulenstruktur und eine auf der ersten Hohlkanalsäulenstruktur gebildete zweite Hohlkanalsäulenstruktur umfasst. Die erste Hohlkanalsäulenstruktur umfasst einen ersten dünnen Kanal mit einem ersten Dotierungsniveau; und die zweite Hohlkanalsäulenstruktur umfasst einen zweiten dünnen Kanal mit einem zweiten Dotierungsniveau. Der zweite dünne Kanal befindet sich mit dem ersten dünnen Kanal in Kontakt und das zweite Dotierungsniveau unterscheidet sich von dem ersten Dotierungsniveau. In einer anderen beispielhaften Ausführungsform sind das erste und zweite Dotierungsniveau gleich.
  • 1 zeigt eine seitliche Querschnittsansicht einer vertikalen DHC-NAND-Kettenvorrichtung 100 (Doped Hollow Channel - dotierter Hohlkanal) gemäß dem hier offenbarten Gegenstand. Die vertikale DHC-NAND-Kettenvorrichtung 100 umfasst eine Kanal- oder Säulenstruktur 101. Die Säulenstruktur 101 umfasst einen dünnen Kanal 102, eine Brücke 103 und einen dünnen Kanal 104. Der dünne Kanal 104 ist innerhalb der gleichen Säulenstruktur 101 auf dem dünnen Kanal 102 gebildet. Gemäß dem hier offenbarten Gegenstand kann die Dotierung für jeden jeweiligen dünnen Kanal 102 und 104 unabhängig von der Dotierung des anderen dünnen Kanals separat optimiert werden. 5 zeigt im Gegensatz zu 1 eine seitliche Querschnittsansicht einer herkömmlichen vertikalen DHC-NAND-Kettenvorrichtung 500. Die vertikale DHC-NAND-Kettenvorrichtung 500 umfasst eine Kanal- oder Säulenstruktur 501. Die Säulenstruktur 501 umfasst einen dünnen Kanal 502, einen dotierten Polysiliciumstopfen 503 und einen festen SGD-Kanal 504. Andere Komponenten und Merkmale, die die DHC-NAND-Kettenvorrichtung 100 und die DHC-NAND-Kettenvorrichtung 500 bilden, sind deutlichkeitshalber in 1 und 5 nicht angezeigt.
  • In einer beispielhaften Ausführungsform umfasst das Dotierungsniveau des dünnen Kanals 102 (hier als säulendotierter dünner Kanal 102 bezeichnet) ein höheres Dotierungsniveau als das Dotierungsniveau des dünnen Kanals 104 (hier als SGD-dotierter (Select Gate Drain) dünner Kanal 104 bezeichnet). Das relativ höhere Dotierungsniveau in dem säulendotierten dünnen Kanal 102 stellt verbesserte Kanalstetigkeit bereit und trägt zu der Erhaltung eines hohen Kettenstroms bei. Das relativ niedrigere Dotierungsniveau in dem SGD-dotierten dünnen Kanal 104 reduziert Leckstrom, der eine Verschlechterung der Spannungserhöhung (VBoost) verursacht (d.h. eine verbesserte Programmier störungs leistungsfähigkeit).
  • Die Brücke 103 behindert den Stromfluss nicht, da Ausführungsformen des hier offenbarten Gegenstands eine native Oxidgrenzfläche zwischen den gestapelten dünnen Kanälen entfernen. Eine beispielhafte Ausführungsform sieht vor, dass sich die Grenzfläche zwischen dem säulendotierten dünnen Kanal 102 und dem SGD-dotierten dünnen Kanal 104 in der gesamten Säulenstruktur 101 oberhalb der Brücke 103 befindet. In einer alternativen beispielhaften Ausführungsform befindet sich die Grenzfläche zwischen dem säulendotierten dünnen Kanal 102 und dem SGD-dotierten dünnen Kanal 104 in der gesamten Säulenstruktur 101 auf der gleichen Höhe wie die Brücke 103.
  • 2 zeigt ein Flussdiagramm 200 für eine beispielhafte Ausführungsform einer Technik zum Bilden einer vertikalen DHC-NAND-Kettenvorrichtung gemäß dem hier offenbarten Gegenstand. Bei 201 wird eine vertikale DHC-NAND-Kette unter Verwendung bekannter Techniken gebildet. 3A-3K zeigen eine vertikale DHC-NAND-Kettenvorrichtung 300 in verschiedenen Phasen der Fertigung gemäß dem hier offenbarten Gegenstand.
  • 3A zeigt eine vertikale DHC-NAND-Kettenvorrichtung 300 gemäß dem hier offenbarten Gegenstand während der Fertigung, wie etwa nach dem Durchführen des Arbeitsschrittes 201 in 2. Insbesondere wurde die vertikale DHC-NAND-Kettenvorrichtung 300 auf bekannte Art und Weise auf einem Substrat (nicht gezeigt) gebildet, um eine Kanal- oder Säulenstruktur 301 zu umfassen. Die Säulenstruktur 301 umfasst eine Source 302, eine erste Oxidschicht 303, eine zweite Oxidschicht 304, eine SGS-Schicht 305, eine dritte Oxidschicht 306, eine erste Wortleitung (WL) 307, eine vierte Oxidschicht 307, eine zweite WL-Schicht 309, eine Oxidtrennungsschicht 310 zwischen Dummyzellen (oberhalb von Bereich 310) und Datenzellen (unterhalb von Bereich 310), eine dritte WL-Schicht 311, eine fünfte Oxidschicht 312, eine vierte WL-Schicht 313, eine sechste Oxidschicht 314, eine sechste WL-Schicht 315 und eine siebte Oxidschicht 316.
  • Es wurden mehrere Dummy- und Datenflashzellen 317 gebildet, von denen nur wenige angezeigt wurden. Die Flashzellen 317 sind nichtflüchtige Speicherzellen, die entlang der Länge des Kanals 301 gebildet wurden. In einer beispielhaften Ausführungsform umfasst jede einzelne NAND-Zelle 317 ein Steuergate (nicht gezeigt), ein Sperrdielektrikum (auch als ein Interpolydielektrikum bezeichnet) (nicht gezeigt), einen Ladungsspeicherknoten (der ein Floating-Gate (FG) oder eine lokalisierte Ladungsspeicherschicht, wie etwa Siliciumnitrid im Fall einer Charge-Trap-Flash-Vorrichtung (CTF), sein kann) (auch als ein Speicherknoten bezeichnet) (nicht gezeigt), ein Tunneldielektrikum (nicht gezeigt) und einen Kanal (nicht gezeigt). Das Steuergate jeder NAND-Zelle 317 ist an eine entsprechende Wortleitung (WL) (nicht gezeigt) gekoppelt. In einigen Ausführungsformen vertikaler NAND-Ketten 300 sind einige der NAND-Zellen 317 in Richtung des SGD-Endes des Kanals 301 „Dummy“-NAND-Zellen, die Daten speichern können oder nicht, und einige NAND-Zellen 317 in Richtung des SGS-Endes des Kanals 301 sind NAND-Zellen, die Daten speichern (Datenzellen). Es versteht sich, dass die DHC-NAND-Kette 300 mehr Dummyzellen oberhalb des Oxidtrennungsbereichs 310 und mehr Datenzellen unterhalb des Bereichs 310 umfassen könnte als in den Figuren dargestellt.
  • Eine Siliciumnitriddeckschicht 318 wurde auch auf bekannte Art und Weise auf der Oxidschicht 316 gebildet, und ein Kanalgraben 319 mit hohen Seitenverhältnis wurde auf bekannte Art und Weise gebildet. Eine Oxidschicht 320 und eine Polysiliciumauskleidung 321 (d.h. ein dünner Säulenkanal) wurden auf bekannte Art und Weise in dem Kanalgraben 319 gebildet. Der Bereich der Dicken der Auskleidung 321 kann sich von etwa 3 nm bis etwa 15 nm bewegen. In einer beispielhaften Ausführungsform beträgt die nominale Dicke der Auskleidung 321 etwa 8 nm. In einer beispielhaften Ausführungsform ist das Dotierungsniveau des dünnen Kanals 321 gewählt, um die Leistungsfähigkeit des DHC in dem Säulenbereich zu optimieren. Das heißt, das Dotierungsniveau des dünnen Säulenkanals 321 ist gewählt, um eine verbesserte Kanalstetigkeit bereitzustellen und um einen hohen Kettenstrom zu beizubehalten. In einer beispielhaften Ausführungsform wird Phosphor als Dotiermittel verwendet. Es versteht sich außerdem, dass andere Halbleitermaterialien für den dünnen Kanal 321 anstelle von Polysilicium verwendet werden können. Ein Spin-on-Oxid (SOD) 322, d.h. eine Oxidfüllung, wurde auf bekannte Art und Weise in dem Graben 319 gebildet und verdichtet.
  • Bei 202 in 2 wird die Nitriddeckschicht auf bekannte Art und Weise unter Verwendung einer heißen Phosphorwäsche entfernt. 3B stellt die DHC-NAND-Kettenvorrichtung 301 dar, nachdem die Nitriddeckschicht 318 unter Verwendung einer heißen Phosphorwäsche entfernt wurde. Während der heißen Wäsche wird die Oxidfüllung 322 bei 323 bis unterhalb der Oberseiten der Oxidschicht 320 und der Polysiliciumauskleidung 321 eingesenkt. Die Tiefe der Einsenkung 323 der Oxidfüllung 322 wird während der heißen Wäsche gesteuert, um sie etwa mit der Oberseite der Oxidschicht 316 auszurichten. Die in der Oxidfüllung 322 gebildete Einsenkung 323 kann auf bekannte Art und Weise unter Verwendung einer gepufferten Oxidätzung (BOE - Buffered Oxide Etch) gereinigt werden.
  • Bei 203 in 2 wird ein chemisch-mechanisches Polieren (CMP) auf bekannte Art und Weise durchgeführt, um die obere Oberfläche der DHC-NAND-Kettenvorrichtung zu planarisieren. 3C stellt die DHC-NAND-Kettenvorrichtung 301 nach einem chemisch-mechanischem Polieren dar. Während des CMP werden die Oberseiten der Oxidschicht 320 und der Polysiliciumauskleidung 321 entfernt.
  • Bei 204 in 2 wird eine Oxidschicht auf bekannte Art und Weise auf der Oberseite der obersten Oxidschicht abgeschieden und eine Polysiliciumschicht auf bekannte Art und Weise auf der neu aufgewachsenen Oxidschicht abgeschieden, um einen Select-Gate-Drain (SGD) zu bilden. Eine Nitridschicht wird auf der SGD-Schicht gebildet. Anschließend wird ein Graben auf bekannte Art und Weise in der Nitridschicht und in der Polysiliciumschicht gebildet. Ein Oxid wird thermisch auf bekannte Art und Weise in dem Graben auf die Polysiliciumschicht und die Nitridschicht aufgewachsen. 3D stellt die DHC-NAND-Kettenvorrichtung 301 dar, nachdem Arbeitsschritt 204 in 2 durchgeführt wurde. Insbesondere wurde eine Oxidschicht 324 auf der Oxidschicht 316 abgeschieden und eine Polysiliciumschicht 325 auf der Oxidschicht 324 abgeschieden. Eine Nitridschicht 326 wurde auf der Polysiliciumschicht 325 gebildet. Ein Graben 327 wurde auf bekannte Art und Weise in der Nitridschicht 326 und der Polysiliciumschicht 325 gebildet. Ein Oxid 328 wurde thermisch auf bekannte Art und Weise in dem Graben 327 auf die Nitridschicht 326 und die Polysiliciumschicht 325 aufgewachsen.
  • Bei 205 in 2 wird eine Polysiliciumschicht auf bekannte Art und Weise auf dem Oxid in dem Graben gebildet. Eine Stanzätzung durch das Polysilicium und das Oxid wird auf bekannte Art und Weise durchgeführt, um die Oxidfüllung der DHC-NAND-Kettenvorrichtung freizulegen. 3E stellt die DHC-NAND-Kettenvorrichtung 301 dar, nachdem eine Polysiliciumschicht 329 auf dem Oxid 328 gebildet wurde. Eine Stanzätzung durch das Oxid 328 legt die Oxidfüllung 322 frei.
  • Bei 206 in 2 wird die Polysiliciumschicht auf bekannte Art und Weise entfernt und die Oxidfüllung weiter eingesenkt, um den dünnen Säulenkanal der DHC-NAND-Kettenvorrichtung freizulegen. 3F stellt die DHC-NAND-Kettenvorrichtung 301 dar, nachdem die Polysiliciumschicht 329 entfernt wurde und die Oxidfüllung 322 weiter eingesenkt wurde, um den dünnen Säulenkanal 321 freizulegen.
  • 4A-4C stellen die in 3E und 3F dargestellten Prozessphasen ausführlicher dar. 4A, die 3E entspricht, stellt dar, dass nach der Stanzätzung durch das Oxid 328 ein natives Oxidwachstum auf der Polysiliciumschicht 329 stattfindet. In 4B ist eine selektive Oxidentfernung auf bekannte Art und Weise durchgeführt, die das native Oxid 330 entfernt und die die Oxidfüllung 322 bei 331 weiter einsenkt. In 4C, die 3F entspricht, ist eine selektive Entfernung des Polysiliciums 329 auf bekannte Art und Weise unter Verwendung von NH4OH oder TMAH durchgeführt, die auch etwas von dem dünnen Säulenkanal 321 und von der Oxidfüllung 322 bei 332 entfernt, wodurch der dünne Säulenkanal 321 für nachfolgendes Verarbeiten freigelegt ist.
  • Bei 207 in 2 wird ein dünner Kanal aus Polysilicium (d.h. ein dünner SGD-Kanal) auf bekannte Art und Weise auf die freigelegte Oxidschicht und den freigelegten dünnen Säulenkanal innerhalb des Grabens abgeschieden, so dass das Polysilicium des dünnen SGD-Kanals das Polysilicium des dünnen Säulenkanals kontaktiert. 3G stellt die DHC-NAND-Kettenvorrichtung 301 dar, nachdem eine Polysiliciumschicht für einen dünnen SGD-Kanal 333 auf die Oxidschicht 320/328 und den freigelegten dünnen Säulenkanal 321 in dem Graben 327 abgeschieden wurde. Der Bereich der Dicken des dünnen Kanals 333 kann sich von etwa 3 nm bis etwa 15 nm bewegen. In einer beispielhaften Ausführungsform beträgt die nominale Dicke des dünnen Kanals 333 etwa 8 nm.
  • Während der Fertigung des dünnen SGD-Kanals 333 wird das Dotierungsniveau gewählt, um die Leistungsfähigkeit des DHC in dem SGD-Bereich zu optimieren. Das heißt, das Dotierungsniveau des dünnen SGD-Kanals 333 ist gewählt, um Leckstrom, der Vevschlechterung der Spannungserhöhung (VBoost) verursacht, zu reduzieren. In einer beispielhaften Ausführungsform wird Phosphor als Dotiermittel verwendet. Es versteht sich, dass andere Halbleitermaterialien anstelle von Polysilicium für den dünnen Kanal 333 verwendet werden könnten.
  • Eine beispielhafte Ausführungsform sieht vor, dass sich die Grenzfläche zwischen dem säulendotierten dünnen Kanal 321 und dem SGD-dotierten dünnen Kanal 333 in der gesamten Säulenstruktur oberhalb der Brücke 333a befindet. Zum Beispiel würde sich in beispielhaften Ausführungsformen, in denen der dünne SGD-Kanal 333 auf einer, wie der in 4C dargestellten, Oberfläche 332 gebildet ist, die Brücke 333a unterhalb der Grenzfläche zwischen dem säulendotierten dünnen Kanal 321 und dem SGD-dotierten dünnen Kanal 333 befinden. In einer alternativen beispielhaften Ausführungsform befindet sich die Grenzfläche zwischen dem säulendotierten dünnen Kanal 321 und dem SGD-dotierten dünnen Kanal 333 auf der gleichen Höhe in der gesamten Säulenstruktur wie die Brücke 333a. In noch einer anderen, alternativen beispielhaften Ausführungsform kann die Brücke 333a auf bekannte Art und Weise durch eine selektive Nassreinigung, wie etwa HF/NH4OH oder HF/TMAH für weniger als etwa zwei Stunden, entfernt werden.
  • Bei 208 in 2 wird auf bekannte Art und Weise eine zusätzliche Oxidfüllung auf dem dünnen SGD-Kanal gebildet, gefolgt von einer Dampfverdichtung bei etwa 400 C - 500 C für etwa vier Stunden. 3H stellt die DHC-NAND-Kette 301 dar, nachdem eine zusätzliche Oxidfüllung 334 auf dem dünnen SGD-Kanal 333 gebildet wurde, gefolgt von Dampfverdichtung der Oxidfüllung 334.
  • Bei 209 in 2 wird ein CMP-Arbeitsschritt auf bekannte Art und Weise durchgeführt, um die obere Oberfläche der DHC-NAND-Kettenvorrichtung 301 bei der Nitridschicht 326 endend zu planarisieren. 3I stellt die DHC-NAND-Kettenvorrichtung 301 dar, nachdem ein CMP-Arbeitsschritt durchgeführt wurde, um die obere Oberfläche der NAND-Kette 301 bei der Nitridschicht 326 endend zu planarisieren.
  • Bei 210 in 2 wird die Oxidfüllung auf bekannte Art und Weise unter Verwendung von zum Beispiel HF, MSE2 oder einer BOE-Chemie eingesenkt, um das Abscheiden eines Polysiliciumstopfens vorzubereiten. 3J stellt die DHC-NAND-Kettenvorrichtung 301 dar, nachdem die Oxidfüllung 334 bei 335 eingesenkt wurde.
  • Bei 211 in 2 wird die Einsenkung auf bekannte Art und Weise mit einem Polysiliciumstopfen gefüllt und anschließend ein CMP-Arbeitsschritt auf bekannte Art und Weise bei der Nitridschicht endend durchgeführt. 3K stellt die DHC-NAND-Kettenvorrichtung 301 dar, nachdem die Einsenkung 335 mit einem Polysiliciumstopfen 336 gefüllt wurde und nachdem ein CMP-Arbeitsschritt auf der Nitridschicht 326 endend durchgeführt wurde. Nachfolgend wird der Polysiliciumstopfen an eine Bitleitung (BL) gekoppelt (nicht gezeigt).
  • Es versteht sich, dass, obwohl 2 ein Flussdiagramm für eine beispielhafte Ausführungsform einer Technik zum Bilden einer vertikalen DHC-NAND-Kettenvorrichtung darstellt, in der zwei DHC-Säulenstrukturen aufeinander gebildet werden, der hier offenbarte Gegenstand nicht darauf beschränkt ist und dass die hier offenbarten Techniken verwendet werden könnten, um mehr als zwei DHC-Säulenstrukturen aufeinander zu bilden. Vergleichbar könnte die vertikale DHC-NAND-Kettenvorrichtung, die in 1, 3A-3J und 4A-4C dargestellt ist, gebildet werden, um mehr als zwei DHC-Säulenstrukturen aufeinander aufzuweisen.
  • 6 stellt ein schematisches Schaubild einer beispielhaften Ausführungsform eines Speicherarrays 600 dar, das eine oder mehrere DHC-NAND-Kettenvorrichtungen 601 gemäß dem hier offenbarten Gegenstand umfasst. In einer beispielhaften Ausführungsform umfasst wenigstens eine Speicherzelle 601 eine vertikale DHC-NAND-Kettenvorrichtung, die zwei dreidimensionale (3D) dünne Kanalregionen, die innerhalb der gleichen Säulenstruktur aufeinander gebildet sind, gemäß dem hier offenbarten Gegenstand umfasst. Wie in 6 dargestellt, befinden sich die Speicherzellen 601 an Schnittpunkten von Spaltensignalleitungen 602 (z.B. Bitleitungen) und Zeilensignalleitungen 603 (z.B. Wortleitungen). Einzelne Spalten- und/oder Zeilensignalleitungen sind auf bekannte Art und Weise elektrisch mit einer Speichersteuerung (nicht gezeigt) verbunden, um Speicherzellen 601 auf bekannte Art und Weise selektiv zu betreiben. Es versteht sich, dass das Speicherarray 600 einen Teil eines Festkörperspeicherarrays oder eines Festkörperlaufwerks umfassen kann, das auf bekannte Art und Weise an ein Computersystem oder ein Informationsverarbeitungssystem gekoppelt ist (nicht gezeigt).
  • 7 stellt ein funktionales Blockdiagramm einer beispielhaften Ausführungsform eines elektronischen Systems 700 dar, das eine oder mehrere vertikale DHC-NAND-Kettenvorrichtungen, die zwei dreidimensionale (3D) dünne Kanalregionen, die innerhalb der gleichen Säulenstruktur aufeinander gebildet sind, umfassen, gemäß dem hier offenbarten Gegenstand umfasst. Das System 700 umfasst einen Prozessor 701, der durch Steuer-/Adressierleitungen 703 und Datenleitungen 704 an eine Speichervorrichtung 710 gekoppelt ist. In einigen beispielhaften Ausführungsformen können Daten und Steuerung die gleichen physischen Leitungen benutzen. In einigen beispielhaften Ausführungsformen kann der Prozessor 701 ein externer Mikroprozessor, ein Mikrocontroller oder eine andere Art von externen Schaltungen sein. In anderen Ausführungsformen kann der Prozessor 701 in das gleiche Package oder sogar auf dem gleichen Die wie Speichervorrichtung 710 integriert sein. In einigen beispielhaften Ausführungsformen kann der Prozessor 701 mit den Steuerschaltungen 711 integriert sein, wodurch ermöglicht wird, dass einige der gleichen Schaltungen für beide Funktionen verwendet werden. Der Prozessor 701 kann einen externen Speicher, wie etwa Direktzugriffspeicher (RAM - Random Access Memory) (nicht gezeigt) und/oder Festwertspeicher (ROM - Read Only Memory) (nicht gezeigt), aufweisen, der für Programmspeicherung und Zwischendaten verwendet wird. Alternativ kann der Prozessor 701 internen RAM oder ROM aufweisen. In einigen beispielhaften Ausführungsformen kann der Prozessor 701 die Speichervorrichtung 710 für Programm- oder Datenspeicherung verwenden. Ein auf dem Prozessor 701 laufendes Programm kann viele verschiedene Funktionen, einschließlich, aber nicht darauf begrenzt, eines Betriebssystems, eines Dateisystems, Remapping defekter Datenbereiche und Fehlermanagement, implementieren.
  • In einigen beispielhaften Ausführungsformen ist eine externe Verbindung 702 vorgesehen, die es dem Prozessor 701 ermöglicht, mit externen Vorrichtungen (nicht gezeigt) zu kommunizieren. Zusätzliche E/A-Schaltungen (nicht gezeigt) können verwendet werden, um die externe Verbindung 702 an den Prozessor 701 zu koppeln. Falls das elektronische System 700 ein Speichersystem ist, kann die externe Verbindung 702 verwendet werden, um eine externe Vorrichtung mit nichtflüchtigem Speicher bereitzustellen. In einer beispielhaften Ausführungsform kann das elektronische System 700 ein Festkörperlaufwerk (SSD - Solid-State Drive), ein USB-Speicherstick, eine sichere digitale Karte (SD-Karte - Secure Digital Card) oder eine beliebige andere Art von Speichersystem sein, ohne darauf beschränkt zu sein. Die externe Verbindung 702 kann verwendet werden, um einen Computer oder eine andere intelligente Vorrichtung, wie etwa ein Mobiltelefon oder eine Digitalkamera, unter Verwendung eines Standard- oder herstellerspezifischen Kommunikationsprotokolls zu verbinden. Beispielhafte Computerkommunikationsprotokolle, die mit der externen Verbindung 702 kompatibel sein können, können beliebige Versionen der folgenden Protokolle beinhalten, ohne darauf beschränkt zu sein: Universal Serial Bus (USB), Serial Advanced Technology Attachment (SATA), Small Computer System Interconnect (SCSI), Fibre Channel, Parallel Advanced Technology Attachment (PATA), Integrated Drive Electronics (IDE), Ethernet, IEEE-1394, SD-Kartenschnittstelle (Secure Digital Card interface), Compact-Flash-Schnittstelle, Speicherstickschnittstelle, Peripheral Component Interconnect (PCI) oder PCI Express.
  • Falls das elektronische System 700 ein Datenverarbeitungssystem, wie etwa ein Mobiltelefon, ein Tablet, ein Notebookcomputer, eine Set-Top-Box oder eine andere Art eines Datenverarbeitungssystems ist, kann die externe Verbindung 702 eine Netzwerkverbindung, wie etwa, aber nicht darauf beschränkt, eine beliebige Version der folgenden Protokolle sein: Institute of Electrical and Electronic Engineers (IEEE) 802.3, IEEE 802.11, Data Over Cable Service Interface Specification (DOCSIS), Standards für digitales Fernsehen, wie etwa Digital Video Broadcasting-Terrestrial (DVB-T), DVB-Cable und Advanced Television Committee Standard (ATSC), und Mobiltelefonkommunikationsprotokolle, wie etwa Global System for Mobile Communication (GSM), auf Codemultiplexverfahren (CDMA - Code Division Multiple Access) basierende Protokolle, wie etwa CDMA2000, und Long Term Evolution (LTE).
  • Die Speichervorrichtung 710 kann ein Array 717 aus Speicherzellen beinhalten. Das Speicherzellenarray 717 kann als zweidimensionales oder dreidimensionales Kreuzpunktarray organisiert sein und kann einen Phase-Change Memory (PCM), einen Phase-Change Memory with Switch (PCMS), einen resistiven Speicher, Nanodrahtspeicher, Ferro-electric Transistor Random Access Memory (FeTRAM), einen Flashspeicher, Magnetoresistive Random Access Memory (MRAM), Speicher mit eingebauter Memristortechnik, einen Spin Transfer Torque(STT)-MRA oder eine beliebige andere Art von Speicher, das als Kreuzpunktarray aufgebaut ist, beinhalten. In einer beispielhaften Ausführungsform umfasst das Speicherzellenarray 717 eine oder mehrere vertikale DHC-NAND-Kettenvorrichtungen, die wenigstens zwei dreidimensionale (3D) dünne Kanalregionen, die innerhalb das gleichen Säulenstruktur aufeinander gebildet sind, gemäß dem hier offenbarten Gegenstand umfassen. Das Speicherarray 717 kann auf bekannte Art und Weise an die Wortleitungstreiber 714 und/oder die Bitleitungstreiber 715 und/oder den Leseverstärker 716 gekoppelt sein. Adressierleitungen und Steuerleitungen 703 können von Steuerschaltungen 711, E/A-Schaltungen 713 und Adressierschaltungen 712, die die Steuerung für den Speicherarray 717 bereitstellen können, empfangen und decodiert werden. E/A-Schaltungen 713 können an die Datenleitungen 704 koppeln, wodurch ermöglicht wird, dass Daten von dem Prozessor 701 empfangen und an den Prozessor 701 gesendet werden. Aus dem Speicherarray 717 gelesene Daten können vorübergehend in Lesepuffern 719 gespeichert werden. In das Speicherarray 717 zu schreibende Daten können vorübergehend in Schreibpuffern 718 gespeichert werden, bevor sie zu dem Speicherarray 717 übertragen werden.
  • Es versteht sich, dass das in 7 dargestellte elektronische System 700 vereinfacht wurde, um ein grundlegendes Verständnis der Merkmale des Systems zu erleichtern. Es sind viele verschiedene Ausführungsformen möglich, einschließlich Verwendung eines einzigen Prozessors 701, um mehrere Speichervorrichtungen 710 zur Bereitstellung von mehr Speicherplatz zu steuern. Zusätzliche Funktionen, wie etwa ein Videografikcontroller, der einen Bildschirm ansteuert, und andere Vorrichtungen für personenbezogene E/A können in einigen beispielhaften Ausführungsformen beinhaltet sein.

Claims (23)

  1. Speichervorrichtung (300), umfassend: eine Hohlkanalsäulenstruktur, die ein erstes Ende und ein zweites Ende umfasst, wobei das erste Ende der Säulenstruktur auf einer Sourceschicht (302) gebildet ist und mit dieser in Kontakt ist und das zweite Ende der Säulenstruktur an eine Bitleitung (602) gekoppelt ist, wobei die Säulenstruktur ferner Folgendes umfasst: einen dünnen Kanal (102), der ein dielektrisches Material umgibt, wobei der dünne Kanal einen ersten Bereich (102) und einen zweiten Bereich (104) umfasst, wobei der erste Bereich (102) des dünnen Kanals sich entlang der Säulenstruktur nahe der Sourceschicht (302) befindet und der zweite Bereich (104) sich entlang der Säulenstruktur fern von der Sourceschicht (302) befindet, der erste Bereich (102) des dünnen Kanals ein erstes Dotierungsniveau umfasst und der zweite Bereich (104) des dünnen Kanals ein zweites Dotierungsniveau umfasst, und das zweite Dotierungsniveau sich von dem ersten Dotierungsniveau unterscheidet.
  2. Speichervorrichtung (300) nach Anspruch 1, wobei das erste Dotierungsniveau einen starken Strom in dem dünnen Kanal verstärkt und das zweite Dotierungsniveau einen Leckstrom in dem dünnen Kanal reduziert.
  3. Speichervorrichtung (300) nach Anspruch 1, wobei der dünne Kanal ein Polysiliciummaterial umfasst.
  4. Speichervorrichtung (300) nach Anspruch 3, wobei das erste Dotierungsniveau einen starken Strom in dem Polysiliciummaterial verstärkt und das zweite Dotierungniveau einen Leckstrom in dem Polysiliciummaterial reduziert.
  5. Speichervorrichtung (300) nach Anspruch 4, ferner umfassend: eine Select-Gate-Source (301) die an dem ersten Ende der Säulenstruktur gebildet ist; und einen Select-Gate-Drain, der an dem zweiten Ende der Säulenstruktur gebildet ist.
  6. Speichervorrichtung (300) nach Anspruch 5, die ferner wenigstens eine nichtflüchtige Speicherzelle (317) umfasst, die entlang der Säulenstruktur (101) zwischen der Select-Gate-Source und dem Select-Gate-Drain gebildet ist.
  7. Speichervorrichtung (300) nach Anspruch 1, wobei die Speichervorrichtung (300) einen Teil eines Solid-State-Drive umfasst.
  8. Speichervorrichtung (300) nach Anspruch 1, wobei die Speichervorrichtung (300) einen Teil eines Speichervorrichtungsarrays umfasst.
  9. Speichervorrichtung (300), umfassend: eine Sourceschicht (302); eine erste Hohlkanalsäulenstruktur (101), die auf der Sourceschicht (302) gebildet ist und mit dieser in Kontakt steht, wobei die erste Hohlkanalsäulenstruktur (101) einen ersten dünnen Kanal mit einem ersten Dotierungsniveau umfasst; und eine zweite Hohlkanalsäulenstruktur, die auf der ersten Hohlkanalsäulenstruktur gebildet ist, wobei die zweite Hohlkanalsäulenstruktur einen zweiten dünnen Kanal mit einem zweiten Dotierungsniveau umfasst, wobei sich der zweite dünne Kanal in Kontakt mit dem ersten dünnen Kanal befindet und sich das zweite Dotierungsniveau von dem ersten Dotierungsniveau unterscheidet.
  10. Speichervorrichtung (300) nach Anspruch 9, wobei das erste Dotierungsniveau einen starken Strom in dem ersten dünnen Kanal verstärkt und das zweite Dotierungsniveau einen Leckstrom in dem zweiten dünnen Kanal reduziert.
  11. Speichervorrichtung (300) nach Anspruch 9, wobei der erste und zweite dünne Kanal ein Polysiliciummaterial umfassen.
  12. Speichervorrichtung (300) nach Anspruch 11, wobei das erste Dotierungsniveau einen starken Strom in dem ersten dünnen Kanal verstärkt und das zweite Dotierungsniveau einen Leckstrom in dem zweiten dünnen Kanal reduziert.
  13. Speichervorrichtung (300) nach Anspruch 12, ferner umfassend: eine Select-Gate-Source (301), die entlang der ersten Säulenstruktur gebildet (101) ist; und einen Select-Gate-Drain, der entlang der zweiten Säulenstruktur gebildet ist.
  14. Speichervorrichtung (300) nach Anspruch 13, die ferner wenigstens eine nichtflüchtige Speicherzelle (317) aufweist, die entlang der ersten Säulenstruktur (101), der zweiten Säulenstruktur oder einer Kombination von diesen gebildet ist zwischen der Select-Gate-Source und dem Select-Gate-Drain umfasst.
  15. Speichervorrichtung (300) nach Anspruch 9, wobei die Speichervorrichtung einen Teil eines Solid-State-Drive umfasst.
  16. Speichervorrichtung (300) nach Anspruch 9, wobei die Speichervorrichtung einen Teil eines Speichervorrichtungsarrays umfasst.
  17. Verfahren (200) zum Bilden einer Speichervorrichtung (300), umfassend: Bilden einer Sourceschicht (204); Bilden einer ersten Säulenstruktur (301), die einen ersten dünnen Kanal umfasst (102), auf der Sourceschicht (302), wobei der erste dünne Kanal (102) ein erstes Dotierungsniveau umfasst; und Bilden einer zweiten Säulenstruktur auf der ersten Säulenstruktur, wobei die zweite Säulenstruktur einen zweiten dünnen Kanal (104) umfasst, wobei der zweite dünne Kanal (104) ein zweites Dotierungsniveau umfasst und wobei sich das zweite Dotierungsniveau von dem ersten Dotierungsniveau unterscheidet.
  18. Verfahren (200) nach Anspruch 17, wobei das erste Dotierungsniveau einen starken Strom in dem dünnen Kanal (102) der ersten Säulenstruktur verstärkt und das zweite Dotierungsniveau einen Leckstrom in dem dünnen Kanal der zweiten Säulenstruktur reduziert.
  19. Verfahren (200) nach Anspruch 17, wobei das Bilden der ersten Säulenstruktur (101) das Bilden einer ersten Hohlkanalsäulenstruktur, die einen ersten dünnen Polysiliciumkanal umfasst, der ein erstes dielektrisches Material umgibt, umfasst; und wobei das Bilden der zweiten Säulenstruktur (101) Bilden einer zweiten Hohlkanalsäulenstruktur auf der ersten Hohlkanalsäulenstruktur umfasst, wobei die zweite Hohlkanalsäulenstruktur einen zweiten dünnen Polysiliciumkanal (321) umfasst, der ein zweites dielektrisches Material umgibt, wobei der zweite dünne Polysiliciumkanal den ersten dünnen Polysiliciumkanal kontaktiert.
  20. Verfahren (200) nach Anspruch 19, wobei das erste Dotierungsniveau einen starken Strom in dem ersten dünnen Polysiliciumkanal (321) verstärkt und das zweite Dotierungsniveau einen Leckstrom in dem zweiten dünnen Polysiliciumkanal (321) reduziert.
  21. Verfahren (200) nach Anspruch 20, ferner umfassend: Bilden einer Select-Gate-Source (301) in der ersten Säulenstruktur (101); Bilden eines Select-Gate-Drain in der zweiten Säulenstruktur (101); und Bilden wenigstens einer nichtflüchtigen Speicherzelle (317) entlang der ersten Säulenstruktur, der zweiten Säulenstruktur oder einer Kombination von diesen zwischen der Select-Gate-Source und dem Select-Gate-Drain.
  22. Verfahren nach Anspruch 21, wobei die Speichervorrichtung (300) einen Teil eines Solid-State-Drive umfasst.
  23. Verfahren (200) nach Anspruch 19, wobei die Speichervorrichtung (300) einen Teil eines Speicherzellenarrays umfasst.
DE112015000500.5T 2014-03-21 2015-03-02 Speichereinrichtung mit Hohlkanalsäulenstruktur und gestapelten dünnen Kanälen sowie Verfahren zu deren Herstellung Active DE112015000500B4 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/222,070 2014-03-21
US14/222,070 US9209199B2 (en) 2014-03-21 2014-03-21 Stacked thin channels for boost and leakage improvement
PCT/US2015/018296 WO2015142505A1 (en) 2014-03-21 2015-03-02 Stacked thin channels for boost and leakage improvement

Publications (2)

Publication Number Publication Date
DE112015000500T5 DE112015000500T5 (de) 2016-11-24
DE112015000500B4 true DE112015000500B4 (de) 2020-02-20

Family

ID=54142862

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112015000500.5T Active DE112015000500B4 (de) 2014-03-21 2015-03-02 Speichereinrichtung mit Hohlkanalsäulenstruktur und gestapelten dünnen Kanälen sowie Verfahren zu deren Herstellung

Country Status (7)

Country Link
US (2) US9209199B2 (de)
EP (1) EP3105793B1 (de)
JP (1) JP6326707B2 (de)
KR (1) KR101895772B1 (de)
CN (1) CN105993074B (de)
DE (1) DE112015000500B4 (de)
WO (1) WO2015142505A1 (de)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015176910A (ja) * 2014-03-13 2015-10-05 株式会社東芝 半導体メモリ
US9209199B2 (en) 2014-03-21 2015-12-08 Intel Corporation Stacked thin channels for boost and leakage improvement
KR20160013765A (ko) * 2014-07-28 2016-02-05 삼성전자주식회사 반도체 장치
US9761601B2 (en) * 2015-01-30 2017-09-12 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
KR102456494B1 (ko) * 2016-03-29 2022-10-20 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US10283520B2 (en) 2016-07-12 2019-05-07 Micron Technology, Inc. Elevationally-extending string of memory cells individually comprising a programmable charge storage transistor and method of forming an elevationally-extending string of memory cells individually comprising a programmable charge storage transistor
US10090318B2 (en) 2016-08-05 2018-10-02 Micron Technology, Inc. Vertical string of memory cells individually comprising a programmable charge storage transistor comprising a control gate and a charge storage structure and method of forming a vertical string of memory cells individually comprising a programmable charge storage transistor comprising a control gate and a charge storage structure
US10707121B2 (en) * 2016-12-31 2020-07-07 Intel Corporatino Solid state memory device, and manufacturing method thereof
JP2018157155A (ja) 2017-03-21 2018-10-04 東芝メモリ株式会社 半導体記憶装置およびその製造方法
US10923492B2 (en) 2017-04-24 2021-02-16 Micron Technology, Inc. Elevationally-extending string of memory cells and methods of forming an elevationally-extending string of memory cells
US10608012B2 (en) 2017-08-29 2020-03-31 Micron Technology, Inc. Memory devices including memory cells and related methods
KR102463483B1 (ko) 2017-08-29 2022-11-04 마이크론 테크놀로지, 인크 고 밴드 갭 재료를 포함하는 스트링 드라이버들을 갖는 디바이스들 및 시스템들, 및 형성 방법들
US10790290B2 (en) * 2017-09-29 2020-09-29 Intel Corporation 3D NAND with integral drain-end select gate (SGD)
WO2019244373A1 (ja) 2018-06-19 2019-12-26 キオクシア株式会社 メモリデバイス
US10923493B2 (en) 2018-09-06 2021-02-16 Micron Technology, Inc. Microelectronic devices, electronic systems, and related methods
KR102634709B1 (ko) 2018-10-15 2024-02-08 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
KR102666540B1 (ko) 2018-11-07 2024-05-23 삼성전자주식회사 수직형 메모리 장치
KR20200078768A (ko) 2018-12-21 2020-07-02 삼성전자주식회사 3차원 반도체 메모리 소자
US10879313B2 (en) 2019-05-13 2020-12-29 Sandisk Technologies Llc Three-dimensional cross-point memory device containing inter-level connection structures and method of making the same
US10991761B2 (en) 2019-05-13 2021-04-27 Sandisk Technologies Llc Three-dimensional cross-point memory device containing inter-level connection structures and method of making the same
KR20200137806A (ko) 2019-05-31 2020-12-09 삼성전자주식회사 3차원 반도체 장치 및 그 제조방법
US11264460B2 (en) * 2019-07-23 2022-03-01 Applied Materials, Inc. Vertical transistor fabrication for memory applications
US11211399B2 (en) * 2019-08-15 2021-12-28 Micron Technology, Inc. Electronic apparatus with an oxide-only tunneling structure by a select gate tier, and related methods
US11018154B2 (en) * 2019-08-19 2021-05-25 Macronix International Co., Ltd. Memory device and method for fabricating the same
US11948992B2 (en) 2021-01-26 2024-04-02 Micron Technology, Inc . Electronic devices comprising a dielectric material, and related systems and methods
US11974430B2 (en) 2021-01-26 2024-04-30 Micron Technology, Inc. Microelectronic devices with dopant extensions near a GIDL region below a tier stack, and related methods and systems
US20230066753A1 (en) * 2021-09-01 2023-03-02 Micron Technology, Inc. Electronic devices including vertical strings of memory cells, and related memory devices, systems and methods

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110031550A1 (en) * 2009-08-04 2011-02-10 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing same
US20110101443A1 (en) * 2009-09-30 2011-05-05 Huo Zongliang Nonvolatile memory device and method for fabricating the same
US20120094453A1 (en) * 2010-10-14 2012-04-19 Samsung Electronics Co., Ltd. Semiconductor Devices And Methods Of Fabricating The Same
US20120104484A1 (en) * 2010-10-29 2012-05-03 Lee Changhyun Nonvolatile memory device and manufacturing method thereof
US20120299005A1 (en) * 2011-05-26 2012-11-29 Lee Byung-In Non-volatile memory device and method for fabricating the same
US20140061770A1 (en) * 2008-12-26 2014-03-06 SK Hynix Inc. Nonvolatile memory device

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4445514B2 (ja) * 2007-04-11 2010-04-07 株式会社東芝 半導体記憶装置
JP4897009B2 (ja) * 2009-03-24 2012-03-14 株式会社東芝 不揮発性半導体記憶装置の製造方法
KR101096199B1 (ko) 2009-09-07 2011-12-22 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자 제조 방법
KR101616093B1 (ko) * 2010-02-19 2016-04-27 삼성전자주식회사 리페어 동작을 수행하는 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템
KR20120003351A (ko) * 2010-07-02 2012-01-10 삼성전자주식회사 3차원 비휘발성 메모리 장치 및 그 동작방법
KR20120030815A (ko) 2010-09-20 2012-03-29 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR101733571B1 (ko) * 2010-11-08 2017-05-11 삼성전자주식회사 3차원 반도체 장치
KR101855437B1 (ko) 2010-12-02 2018-05-08 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
KR20120069034A (ko) * 2010-12-20 2012-06-28 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR101759659B1 (ko) 2011-07-25 2017-07-20 삼성전자 주식회사 3차원 반도체 메모리 장치
KR20130015428A (ko) * 2011-08-03 2013-02-14 삼성전자주식회사 반도체 소자
US8969948B2 (en) * 2013-03-28 2015-03-03 Intel Corporation Tungsten salicide gate source for vertical NAND string to control on current and cell pillar fabrication
US9252151B2 (en) * 2013-07-08 2016-02-02 Sandisk Technologies Inc. Three dimensional NAND device with birds beak containing floating gates and method of making thereof
US9275909B2 (en) * 2013-08-12 2016-03-01 Micron Technology, Inc. Methods of fabricating semiconductor structures
US9209199B2 (en) 2014-03-21 2015-12-08 Intel Corporation Stacked thin channels for boost and leakage improvement

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140061770A1 (en) * 2008-12-26 2014-03-06 SK Hynix Inc. Nonvolatile memory device
US20110031550A1 (en) * 2009-08-04 2011-02-10 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing same
US20110101443A1 (en) * 2009-09-30 2011-05-05 Huo Zongliang Nonvolatile memory device and method for fabricating the same
US20120094453A1 (en) * 2010-10-14 2012-04-19 Samsung Electronics Co., Ltd. Semiconductor Devices And Methods Of Fabricating The Same
US20120104484A1 (en) * 2010-10-29 2012-05-03 Lee Changhyun Nonvolatile memory device and manufacturing method thereof
US20120299005A1 (en) * 2011-05-26 2012-11-29 Lee Byung-In Non-volatile memory device and method for fabricating the same

Also Published As

Publication number Publication date
WO2015142505A1 (en) 2015-09-24
CN105993074B (zh) 2020-02-11
EP3105793A1 (de) 2016-12-21
JP6326707B2 (ja) 2018-05-23
EP3105793A4 (de) 2017-11-15
DE112015000500T5 (de) 2016-11-24
CN105993074A (zh) 2016-10-05
KR101895772B1 (ko) 2018-09-07
US20150270280A1 (en) 2015-09-24
EP3105793B1 (de) 2021-09-15
US20160126311A1 (en) 2016-05-05
JP2017507488A (ja) 2017-03-16
KR20160110482A (ko) 2016-09-21
US9412821B2 (en) 2016-08-09
US9209199B2 (en) 2015-12-08

Similar Documents

Publication Publication Date Title
DE112015000500B4 (de) Speichereinrichtung mit Hohlkanalsäulenstruktur und gestapelten dünnen Kanälen sowie Verfahren zu deren Herstellung
DE102016119704B4 (de) Dreidimensionale Halbleitervorrichtung
CN105359270B (zh) 具有宽带隙晶体管解码器的3d非易失性存储器
DE102007022095B4 (de) Integrierter Schaltkreis mit einer Speicherzellenanordnung, integrierter Schaltkreis mit einer NAND-Speicherzellenanordnung und Verfahren zum Herstellen eines integrierten Schaltkreises mit einer Speicherzellenanordnung
DE112015001895B4 (de) Nichtflüchtiger Speicher mit Durch-Array-Leitungsführung und Verfahren zu dessen Herstellung
DE102016114578A1 (de) Dreidimensionale Halbleitervorrichtung
DE102015104610B4 (de) Vorrichtung und Bauelement mit Nanodraht und Verfahren zu ihrer Herstellung
US10411138B2 (en) Flash memory structure, memory array and fabrication method thereof
DE102016114573A1 (de) Dreidimensionale Halbleitervorrichtungen
DE102009019095A1 (de) Integrierter Schaltkreis, Herstellungverfahren, Speichermodul und Computersystem
DE102011007746A1 (de) Flashspeicher mit Mehrzustandsarchitektur
DE102008015708A1 (de) Nicht-flüchtige Speichervorrichtungen und Herstellungsverfahren dafür
DE102012210675B4 (de) Speicher-Vorrichtung mit Rippenstruktur und doppeltem Gate und Verfahren zu deren Herstellung
DE102019214214A1 (de) Halbleitervorrichtung und Herstellungsverfahren dafür
DE102017117857A1 (de) Integrierte Schaltkreis-Layouts mit Füllelementformen
DE102020121762A1 (de) Nichtflüchtige speichervorrichtung vom vertikalen typ und verfahren zu ihrer herstellung
DE102011004757B4 (de) Vertikale Speichertransistoren mit einem sich frei einstellenden Körperpotential, die in Vollsubstratbauelementen hergestellt sind und vergrabene Abfrage- und Wortleitungen aufweisen und Verfahren zur Herstellung der Speichertransistoren
DE102019129560A1 (de) Halbleitervorrichtung und herstellungsverfahren der halbleitervorrichtung
US20150014760A1 (en) Vertical gate nand memory devices
US20070090453A1 (en) Non-volatile memory and manufacturing method and operating method thereof
DE102020108092A1 (de) Halbleitervorrichtungen
CN110024084B (zh) 非易失性闪存存储器单元
DE102022211722A1 (de) Speichereinrichtung und verfahren zur herstellung einer speichereinrichtung
DE102021207369A1 (de) Halbleiterspeichervorrichtung und verfahren zum herstellen derselben
DE112019000180B4 (de) Verfahren zum Zusammenbau einer vertikalen Speicherzelle mit mechanischer Strukturverstärkung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0027115000

Ipc: H01L0027115510

R020 Patent grant now final
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0027115510

Ipc: H10B0041200000