DE112013007031T5 - Auf selektiv epitaktisch gezüchteten III-V-Materialien basierende Vorrichtungen - Google Patents

Auf selektiv epitaktisch gezüchteten III-V-Materialien basierende Vorrichtungen Download PDF

Info

Publication number
DE112013007031T5
DE112013007031T5 DE112013007031.6T DE112013007031T DE112013007031T5 DE 112013007031 T5 DE112013007031 T5 DE 112013007031T5 DE 112013007031 T DE112013007031 T DE 112013007031T DE 112013007031 T5 DE112013007031 T5 DE 112013007031T5
Authority
DE
Germany
Prior art keywords
iii
layer
material based
buffer layer
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE112013007031.6T
Other languages
English (en)
Other versions
DE112013007031B4 (de
Inventor
Niti Goel
Matthew V. Metz
Benjamin Chu-Kung
Jack T. Kavalieros
Robert S. Chau
Gilbert Dewey
Niloy Mukherjee
Marko Radosavljevic
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of DE112013007031T5 publication Critical patent/DE112013007031T5/de
Application granted granted Critical
Publication of DE112013007031B4 publication Critical patent/DE112013007031B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H01L21/2036
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B23/00Single-crystal growth by condensing evaporated or sublimed materials
    • C30B23/02Epitaxial-layer growth
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02373Group 14 semiconducting materials
    • H01L21/02381Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02455Group 13/15 materials
    • H01L21/02463Arsenides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02455Group 13/15 materials
    • H01L21/02466Antimonides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02494Structure
    • H01L21/02496Layer structure
    • H01L21/02502Layer structure consisting of two layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02494Structure
    • H01L21/02496Layer structure
    • H01L21/0251Graded layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02538Group 13/15 materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02538Group 13/15 materials
    • H01L21/02546Arsenides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02538Group 13/15 materials
    • H01L21/02549Antimonides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66522Unipolar field-effect transistors with an insulated gate, i.e. MISFET with an active layer made of a group 13/15 material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/785Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66446Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66469Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with one- or zero-dimensional channel, e.g. quantum wire field-effect transistors, in-plane gate transistors [IPG], single electron transistors [SET], Coulomb blockade transistors, striped channel transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

Eine erste, auf einem III-V-Material basierende Pufferschicht ist auf einem Siliziumsubstrat abgeschieden. Eine zweite, auf einem III-V-Material basierende Pufferschicht ist auf der ersten, auf einem III-V-Material basierenden Pufferschicht abgeschieden. Eine auf einem III-V-Material basierende Vorrichtungskanalschicht ist auf der zweiten, auf einem III-V-Material basierenden Pufferschicht abgeschieden.

Description

  • Technisches Gebiet
  • Hierin beschriebene Ausführungsformen betreffen das Gebiet der Herstellung elektronischer Vorrichtungen und insbesondere die Herstellung von auf III-V-Materialien basierenden Vorrichtungen.
  • Hintergrund
  • Üblicherweise werden aufgrund von Gitterfehlanpassungen Defekte erzeugt, wenn neue Materialien, zum Beispiel III-V-Materialien, auf einem Silizium-(„Si”-)Substrat gezüchtet werden. Diese Defekte können die Beweglichkeit von Ladungsträgern (z. B. Elektronen, Löchern oder beiden) in den III-V-Materialien reduzieren.
  • Aufgrund der Defekterzeugung ist die Integration von auf III-V-Materialien basierenden Vorrichtungen, germaniumbasierten Vorrichtungen oder anderen Vorrichtungen, die auf Materialien mit Gitterfehlanpassungen basieren, in ein Siliziumsubstrat für komplementäre Metalloxidhalbleiter-(„CMOS”-)Systeme eine große Herausforderung.
  • Derzeit wird eine gebietsselektive Epitaxie verwendet, um III-V-MOS-Vorrichtungen auf einem Siliziumsubstrat auszubilden. Im Allgemeinen betrifft die gebietsselektive Epitaxie das lokale Wachstum einer epitaktischen Schicht aufgrund einer strukturierten, dielektrischen Maske, die auf einem Halbleitersubstrat abgeschieden ist. Die Defekte werden aufgrund von Gitterfehlanpassungen erzeugt, wenn die III-V-basierten Vorrichtungen lokal auf einem strukturierten Siliziumsubstrat gezüchtet werden. Derzeit gibt es nach dem Stand der Technik keine Lösung, um auf n-Typ- und p-Typ-III-V-Materialien basierende MOS-Vorrichtungen in ein Siliziumsubstrat zu integrieren.
  • Kurzbeschreibung der Zeichnungen
  • 1 zeigt eine Querschnittsansicht einer elektronischen Vorrichtungsstruktur gemäß einer Ausführungsform.
  • 2 ist, eine Querschnittsansicht ähnlich wie 1, nachdem eine erste Pufferschicht gemäß einer Ausführungsform auf einem Substrat abgeschieden wurde.
  • 3 ist eine Querschnittsansicht ähnlich wie 2, nachdem gemäß einer Ausführungsform eine zweite Pufferschicht auf der ersten Pufferschicht abgeschieden wurde.
  • 4 ist eine Querschnittsansicht ähnlich wie 3, nachdem gemäß einer Ausführungsform eine Vorrichtungsschicht auf der zweiten Pufferschicht abgeschieden wurde.
  • 5 ist eine Querschnittsansicht ähnlich wie 5, nachdem gemäß einer Ausführungsform gegebenenfalls eine dünne Deckschicht auf der Vorrichtungsschicht gezüchtet wurde.
  • 6 ist eine Querschnittsansicht ähnlich wie 5, nachdem gemäß einer Ausführungsform eine stark dotierte Schicht über der Vorrichtungsschicht abgeschieden wurde.
  • 7 ist eine Querschnittsansicht ähnlich wie 6, nachdem gemäß einer Ausführungsform eine stark dotierte Source-/Drainschicht von einer Gateregion der Vorrichtung entfernt wurde.
  • 8 ist eine Querschnittsansicht ähnlich wie 7, nachdem gemäß einer Ausführungsform eine Vorrichtungsrippe ausgebildet wurde.
  • 9 ist eine Querschnittsansicht ähnlich wie 8, nachdem gemäß einer Ausführungsform eine isolierende Schicht neben den Seitenwänden des Abschnittes der ersten Pufferschicht abgeschieden wurde.
  • 10 ist eine Querschnittsansicht ähnlich wie 9, nachdem gemäß einer Ausführungsform eine dielektrische Gateschicht und eine Gateelektrodenschicht über der Rippe abgeschieden wurden.
  • 11 ist eine perspektivische Ansicht des in 6 dargestellten Vielschichtstapels gemäß einer Ausführungsform.
  • 12 ist eine perspektivische Ansicht eines Teils eines in 10 dargestellten Tri-Gate-Transistors gemäß einer Ausführungsform.
  • 13 ist ein beispielhafter Graph, welcher eine Hall-Beweglichkeit von Ladungsträgern über der InGaAs-Kanaldicke gemäß einer Ausführungsform zeigt.
  • 14 ist ein beispielhafter Graph, welcher eine effektive Elektronenmasse (m0) gegenüber dem In-Gehalt (%) gemäß einer Ausführungsform zeigt.
  • 15 ist ein beispielhafter Graph, welche einen Indiumgehalt in InGaAs gegenüber einer Gitterkonstante gemäß einer Ausführungsform zeigt.
  • 16 stellt eine Rechenvorrichtung 1600 gemäß einer Ausführungsform dar.
  • Beschreibung der Ausführungsformen
  • In der folgenden Beschreibung werden spezielle Details wie z. B. spezielle Materialien, Dimensionen der Elemente etc. dargelegt, um ein gründliches Verständnis einer oder mehrerer der hier beschriebenen Ausführungsformen bereitzustellen. Es wird jedoch für Durchschnittsfachleute offensichtlich sein, dass die hier beschriebene(n) Ausführungsform oder mehreren Ausführungsformen ohne diese speziellen Details praktiziert werden kann/können. In anderen Situationen wurden Halbleiterfertigungsprozesse, Techniken, Materialien, Geräte etc. nicht besonders detailliert beschrieben, um zu vermeiden, diese Beschreibung verwirrend zu machen.
  • Während bestimmte beispielhafte Ausführungsformen in den beiliegenden Zeichnungen beschrieben und gezeigt werden, ist zu verstehen, dass solche Ausführungsformen lediglich veranschaulichend und nicht beschränkend sind, und dass die Ausführungsformen nicht auf die speziellen Konstruktionen und Anordnungen beschränkt sind, die gezeigt und beschrieben werden, weil Durchschnittsfachleuten Modifikationen auffallen können.
  • Innerhalb der Beschreibung bedeutet eine Bezugnahme auf „eine Ausführungsform”, dass ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Charakteristik, das/die in Verbindung mit der Ausführungsform beschrieben wird, in zumindest einer Ausführungsform umfasst ist. Daher bezieht sich die Verwendung der Phrase „eine Ausführungsform” an verschiedenen Orten innerhalb der Beschreibung nicht notwendigerweise immer auf dieselbe Ausführungsform.
  • Ferner können die bestimmten Merkmale, Strukturen oder Charakteristiken auf jede geeignete Weise in einer oder mehreren Ausführungsformen kombiniert werden.
  • Darüber hinaus liegen erfinderische Aspekte in weniger als allen Merkmalen einer einzelnen offenbarten Ausführungsform vor. Daher werden die der Detailbeschreibung folgenden Patentansprüche hiermit ausdrücklich in diese Detailbeschreibung aufgenommen, wobei jeder Patentanspruch für sich allein als separate Ausführungsform steht. Während die beispielhaften Ausführungsformen hier beschrieben wurden, werden Fachleute erkennen, dass diese beispielhaften Ausführungsformen wie hier beschrieben mit Modifikationen und Änderungen praktiziert werden können. Die Beschreibung ist daher nicht als beschränkend, sondern als veranschaulichend aufzufassen.
  • Hier werden Verfahren und Einrichtungen beschrieben, um auf selektiv epitaktisch gezüchteten III-V-Materialien basierende Vorrichtungen herzustellen. Eine erste Pufferschicht ist in einen Graben in einer isolierenden Schicht auf einem Substrat abgeschieden. Eine Vorrichtungsschicht ist auf der zweiten Pufferschicht abgeschieden. In einer Ausführungsform weist die zweite Pufferschicht einen Gitterparameter auf, der an den Gitterparameter der Vorrichtungskanalschicht angepasst ist. In einer Ausführungsform weist die erste Pufferschicht einen Gitterparameter zwischen dem Gitterparameter des Substrats und der Vorrichtungskanalschicht auf. In einer Ausführungsform ist zumindest eine aus der ersten Pufferschicht, der zweiten Pufferschicht und der Vorrichtungsschicht eine auf einem III-V-Material basierende Schicht, und das Substrat ist ein Siliziumsubstrat. In einer Ausführungsform ist eine Deckschicht auf der Vorrichtungsschicht abgeschieden. In einer Ausführungsform ist eine Rippe ausgebildet, welche die Vorrichtungsschicht auf der zweiten Pufferschicht auf einem Abschnitt der ersten Pufferschicht umfasst. In einer Ausführungsform ist ein Gatedielektrikum über der Rippe abgeschieden; und Source- und Drainregionen sind in der Rippe ausgebildet. In einer Ausführungsform umfasst die Vorrichtungsschicht eine Kanalschicht.
  • In zumindest einigen Ausführungsformen umfasst ein Vielschichtstapel eine erste, auf einem III-V-Material basierende Pufferschicht auf einem Siliziumsubstrat. Eine zweite, auf einem III-V-Material basierende Pufferschicht wird auf der ersten, auf einem III-V-Material basierenden Pufferschicht abgeschieden. Der Vielschichtstapel, welcher die zweite, auf einem III-V-Material basierende Pufferschicht auf der ersten, auf III-V-Materialien basierenden Pufferschicht umfasst, ist in einem Graben in einer isolierenden Schicht auf dem Siliziumsubstrat abgeschieden. Der hier beschriebene Vielschichtstapel erlaubt die Integration von III-V-Materialien auf Silizium unter Verwendung eines selektiven epitaktischen Ansatzes. Die selektive epitaktische Züchtung involviert das Züchten des Vielschichtstapels im Graben in der isolierenden Schicht auf dem Siliziumsubstrat. Der Graben in der isolierenden Schicht auf dem Substrat weist ein solches Aspektverhältnis (Tiefe zu Breite (D/W)) auf, dass die Defekte, die vom Gitterfehlanpassungswachstum stammen, innerhalb der im Graben abgeschiedenen Pufferschichten eingefangen werden.
  • Pufferschichten, die selektiv zwischen dem Substrat und einer Vorrichtungsschicht gezüchtet werden, stellen einen Vorteil durch das Einfangen von Versetzungsdefekten innerhalb der untersten Pufferschicht bereit, weil sie die Defekte reduzieren, die bis zu den Vorrichtungsschichten wandern. Die hier beschriebene Schichtstapelkombination stellt einen Vorteil durch das Ausgleichen einer größeren Gitterfehlanpassung zwischen dem Si-Substrat und der III-V-Vorrichtungsschicht bereit. In einer Ausführungsform ist die III-V-Vorrichtungsschicht InGaAs mit hohem Indium-(„In”-)Anteil (z. B. zumindest 53%).
  • Ausführungsformen eines Schichtstapels, welcher wie hier beschrieben mehrere Pufferschichten umfasst, gleichen eine Gitterfehlanpassung zwischen dem Si-Substrat und der III-V-Vorrichtungskanalschicht aus. Die hier beschriebene heterointegrierte Lösung kann verwendet werden, um eine beliebige Vorrichtungsarchitektur zu schaffen, z. B. eine Tri-Gate-Vorrichtung, Nanodrähte, Nanobänder und Ähnliches.
  • 1 zeigt eine Querschnittsansicht 100 einer auf III-V-Materialien basierenden elektronischen Vorrichtungsstruktur gemäß einer Ausführungsform. Ein Graben 103 ist in einer isolierenden Schicht 102 ausgebildet, um ein Substrat 101 freizulegen.
  • In einer Ausführungsform umfasst das Substrat 101 ein Halbleitermaterial, z. B. monokristallines Silizium („Si”), Germanium („Ge”), Siliziumgermanium („SiGe”), ein auf III-V-Materialien basierendes Material, z. B. Galliumarsenid („GaAs”), oder eine beliebige Kombination daraus. In einer Ausführungsform umfasst das Substrat 101 Metallisierungszwischenverbindungsschichten für integrierte Schaltkreise. In zumindest einigen Ausführungsformen umfasst das Substrat 101 elektronische Vorrichtungen, z. B. Transistoren, Arbeitsspeicher, Kondensatoren, Widerstände, optoelektronische Vorrichtungen, Schalter und beliebige andere aktive und passive elektronische Vorrichtungen, die durch eine elektrisch isolierende Schicht getrennt sind, zum Beispiel ein Zwischenschichtdielektrikum, eine Grabenisolationsschicht oder eine beliebige andere, einem Durchschnittsfachmann auf dem Gebiet der Herstellung elektronischer Vorrichtungen bekannte isolierende Schicht, ist. In zumindest einigen Ausführungsformen umfasst das Substrat 101 Zwischenverbindungen, zum Beispiel Durchkontaktierungen, die so konfiguriert sind, dass sie die Metallisierungsschichten verbinden.
  • In einer Ausführungsform ist das Substrat 101 ein Halbleiter-auf-Isolator(SOI-)Substrat, welches ein unteres Volumensubstrat, eine mittlere Isolationsschicht und eine obere monokristalline Schicht umfasst. Die obere monokristalline Schicht kann ein beliebiges, oben genanntes Material umfassen, z. B. Silizium.
  • Die isolierende Schicht 102 kann ein beliebiges Material sein, das dazu geeignet ist, um aneinander grenzende Vorrichtungen zu isolieren und Leckströme zu verhindern. In einer Ausführungsform ist die elektrisch isolierende Schicht 102 eine Oxidschicht, z. B. Siliziumdioxid, oder eine beliebige, elektrisch isolierende Schicht, die durch die Auslegung der elektronischen Vorrichtung bestimmt ist. In einer Ausführungsform umfasst die isolierende Schicht 102 ein Zwischenschichtdielektrikum (ILD), z. B. Siliziumdioxid. In einer Ausführungsform kann die isolierende Schicht 102 Polyimid, Epoxidharz, fotoempfindliche Materialien wie z. B. Benzocyclobuten (BCB) sowie Materialien der WPR-Serien oder Spin-on-Glass umfassen. In einer Ausführungsform ist die isolierende Schicht 102 eine ILD-Schicht mit geringer Permittivität (Low-k-Schicht). Üblicherweise bezeichnet „low k” diejenigen Dielektrika, die eine Dielektrizitätskonstante (Permittivität k) aufweisen, die geringer als die Permittivität von Siliziumdioxid ist.
  • In einer Ausführungsform ist die isolierende Schicht 102 eine Seichtgrabenisolierungs-(STI-)Schicht, um Feldisolationsregionen bereitzustellen, die eine Rippe von anderen Rippen auf dem Substrat 101 isolieren. In einer Ausführungsform ist die Dicke der Schicht im ungefähren Bereich von 500 Ångström (Å) bis 10.000 Å. Die isolierende Schicht 102 kann eine Ummantelung sein, die unter Verwendung einer beliebigen aus einem Durchschnittsfachmann auf dem Gebiet der Herstellung elektronischer Vorrichtungen bekannten Techniken abgeschieden wird, wie z. B. einer chemischen Dampfabscheidung (CVD) und einer physikalischen Dampfabscheidung (PVP), jedoch ohne auf diese beschränkt zu sein.
  • In einer Ausführungsform wird die isolierende Schicht 102 unter Verwendung einer der Strukturierungs- und Ätztechniken, die einem Durchschnittsfachmann auf dem Gebiet der Herstellung elektronischer Vorrichtungen bekannt sind, strukturiert und geätzt, um Gräben wie z. B. den Graben 103 auszubilden. Der Graben 103 weist eine Tiefe D 121 und eine Breite W 122 auf. Ein Aspektverhältnis des Grabens 103 (D/W) bestimmt die Dicke der Pufferschichten, die durch diesen Graben abgeschieden werden. Je höher das D/W-Verhältnis des Grabens ist, desto dicker sind die Pufferschichten. In einer Ausführungsform sind die Pufferschichten, die durch den Graben auf dem Substrat abgeschieden werden, dick genug, sodass der Großteil der Defekte, die von der Gitterfehlanpassung stammen, innerhalb dieser Pufferschichten eingefangen sind und daran gehindert werden, in eine Vorrichtungsschicht zu wandern, die auf den Pufferschichten ausgebildet ist. In einer Ausführungsform ist das Aspektverhältnis des Grabens (D/W) zumindest 1,5 und insbesondere zumindest 3 sein. In einer Ausführungsform wird die Breite des Grabens durch die Breite der elektronischen Vorrichtung bestimmt. Die elektronische Vorrichtung kann zum Beispiel eine Tri-Gate-Vorrichtung, eine nanodrahtbasierte Vorrichtung, eine nanobandbasierte Vorrichtung oder eine beliebige andere elektronische Vorrichtung sein. Zum Beispiel kann die Breite des Grabens 103 für einen Tri-Gate-Transistor von etwa 5 nm bis etwa 80 nm sein. Zum Beispiel kann die Breite des Grabens 103 für eine Nanoröhrenvorrichtung oder eine Nanodrahtvorrichtung von etwa 5 nm bis etwa 80 nm sein. In einer Ausführungsform ist die Tiefe des Grabens zumindest drei Mal größer als die Breite des Grabens. Zum Beispiel kann die Tiefe des Grabens 103 für einen Tri-Gate-Transistor von etwa 250 Nanometern („nm”) bis etwa 400 nm und insbesondere von etwa 300 nm bis etwa 350 nm sein.
  • Der Graben 103 in der isolierenden Schicht 102 kann eine quadratische, rechteckige, runde, ovale oder eine beliebige andere Form haben, um das darunterliegende Substrat freizulegen. In zumindest einigen Ausführungsformen ist die Breite des Grabens von etwa 20 nm bis etwa 300 nm. In zumindest einigen Ausführungsformen ist die Tiefe des Grabens von etwa 60 nm bis etwa 600 nm.
  • 2 ist eine Querschnittsansicht 200 ähnlich wie 1, nachdem eine erste Pufferschicht gemäß einer Ausführungsform auf einem Substrat abgeschieden wurde. Eine erste Pufferschicht 104 ist selektiv durch den Graben 103 auf dem freigelegten Abschnitt des Substrats 101 abgeschieden. In einer Ausführungsform weist die Pufferschicht 104 einen Gitterparameter zwischen dem Gitterparameter des Substrats 101 und einer Vorrichtungsschicht auf, welche auf diesem ausgebildet ist. Im Allgemeinen ist eine Gitterkonstante ein Gitterparameter, der üblicherweise als ein Abstand zwischen Einheitszellen in einem Kristallgitter angegeben wird. Der Gitterparameter ist ein Maß für die strukturelle Kompatibilität zwischen unterschiedlichen Materialien.
  • Das Material für die Pufferschicht 104 ist so gewählt, dass die Gitterkonstante der ersten Pufferschicht 104 („LC1”) zwischen der Gitterkonstante von Si („LCsi”) und einer Vorrichtungskanalschicht („LCdc”) ist. In einer Ausführungsform ist das Substrat 101 ein Siliziumsubstrat, und die Pufferschicht 104 umfasst ein III-V-Material. Im Allgemeinen betrifft das III-V-Material ein Verbundhalbleitermaterial welches zumindest eines aus den Gruppe-III-Elementen des Periodensystems wie z. B. Aluminium („Al”), Gallium („Ga”), Indium („In”) und zumindest eines aus den Gruppe-V-Elementen des Periodensystems wie z. B. Stickstoff („N”), Phosphor („P”), Arsen („As”), Antimon („Sb”) umfasst. In einer Ausführungsform ist die Pufferschicht 104 InP, GaAs, InAlAs, ein anderes III-V-Material oder eine beliebige Kombination daraus. In einer Ausführungsform ist die erste Gitterkonstante der ersten Pufferschicht 104 so, dass ein Verhältnis R = (LC1 – LCsi)/LCsi von etwa 4% bis etwa 8% ist.
  • In einer Ausführungsform ist die Dicke der ersten Pufferschicht 104 zumindest etwa 50 Nanometer („nm”) und insbesondere zumindest etwa 70 nm.
  • In einer Ausführungsform wird die Pufferschicht 104 durch den Graben 103 unter Verwendung einer gebietsselektiven Epitaxie auf den freigelegten Abschnitt des Substrats 101 abgeschieden. Wie in 2 gezeigt, wird die epitaktische Pufferschicht durch den Graben 103 lokal auf dem freigelegten Abschnitt des Halbleitersubstrats 101 gezüchtet. Die epitaktische Pufferschicht 104 kann unter Verwendung einer der Epitaxietechniken, die einem Durchschnittsfachmann auf dem Gebiet der Herstellung elektronischer Vorrichtungen bekannt sind, z. B. chemischer Dampfabscheidung („CVD”), metallorganischer chemischer Dampfabscheidung („MOCVD”), atomarer Schichtabscheidung („ALD”) oder einer anderen epitaktischen Züchtungstechnik, die einem Durchschnittsfachmann auf dem Gebiet der Herstellung elektronischer Vorrichtungen bekannt ist, selektiv durch den Graben 103 auf den freigelegten Abschnitt des Substrats 101 abgeschieden werden. In einer Ausführungsform wird die erste epitaktische Pufferschicht aus InP mittels einer MOCVD-Technik bei einer Temperatur von etwa 400°C bis etwa 650°C, und insbesondere bei etwa 500°C durch den Graben 103 auf den freigelegten Abschnitt des Substrats 101 abgeschieden.
  • 3 ist eine Querschnittsansicht 300 ähnlich wie 2, nachdem eine zweite Pufferschicht gemäß einer Ausführungsform auf der ersten Pufferschicht abgeschieden wurde. Eine zweite Pufferschicht 105 wird durch den Graben 103 selektiv auf der Pufferschicht 104 abgeschieden. In einer Ausführungsform umfasst die zweite Pufferschicht ein III-V-Material. In einer Ausführungsform ist die zweite Pufferschicht Indiumaluminiumarsenid („InxAl1-xAs”), Indiumgalliumarsenidantimonid („InxGa1-xAsSb”), ein anderes III-V-Material oder eine beliebige Kombination daraus. In einer Ausführungsform ist die zweite, auf einem III-V-Material basierende Pufferschicht 105 auf der ersten Pufferschicht 104 abgeschieden, die aus einem weiteren III-V-Material besteht. In einer Ausführungsform weist die zweite, auf einem III-V-Material basierende Pufferschicht 105 einen Gitterparameter auf, der an den Gitterparameter einer auf einem III-V-Material basierenden Vorrichtungskanalschicht angepasst ist. In einer Ausführungsform weist die zweite, auf einem III-V-Material basierende Pufferschicht 105 einen Gitterparameter auf, der an den Gitterparameter der Vorrichtungsschicht aus dem III-V-Material angepasst ist, die einen hohen Indiumgehalt aufweist (zumindest 53 Gew.-%), z. B. einer InxAl1-xAs-Schicht, einer InxGa1-xAsSb-Schicht, wobei x zumindest 0,53 ist. In einer konkreteren Ausführungsform weist die zweite Pufferschicht 105 einen Gitterparameter auf, der an den Gitterparameter der Vorrichtungsschicht aus dem III-V-Material angepasst ist, die einen atomaren Indiumgehalt von zumindest 70% aufweist, z. B. („InxAl1-xAs”, „InxGa1-xAsSb”), wobei x zumindest 0,7 ist.
  • In einer Ausführungsform ist die Vorrichtungskanalschicht Indiumgalliumarsenid („InGaAs”) und die Pufferschicht 105 ist InAlAs, InGaAsSb oder eine beliebige Kombination daraus. In einer Ausführungsform wird das zweite Puffermaterial, das eine untere Grenzfläche mit der ersten Pufferschicht und eine obere Grenzfläche mit der Vorrichtungskanalschicht aufweist, so gewählt, dass die Gitterkonstante der zweiten Pufferschicht an die Gitterkonstante der InGaAs-Kanalschicht angepasst ist. In einer Ausführungsform ist die Dicke der zweiten Pufferschicht 105 zumindest etwa 200 nm.
  • In einer Ausführungsform wird die Pufferschicht 105 unter Verwendung einer gebietsselektiven Epitaxie durch den Graben 105 auf die Pufferschicht 104 abgeschieden. Wie in 2 gezeigt wird die epitaktische Pufferschicht 105 lokal auf der ersten Pufferschicht 104 durch den Graben 103 gezüchtet. Die epitaktische Pufferschicht 105 kann unter Verwendung einer der Epitaxietechniken, die einem Durchschnittsfachmann auf dem Gebiet der Herstellung elektronischer Vorrichtungen bekannt sind, z. B. chemischer Dampfabscheidung („CVD”), metallorganischer Dampfabscheidung („MOCVD”), atomarer Schichtabscheidung („ALD”) oder einer anderen epitaktischen Züchtungstechnik, die einem Durchschnittsfachmann auf dem Gebiet der Herstellung elektronischer Vorrichtungen bekannt sind, selektiv durch den Graben 103 auf die erste Pufferschicht 104 abgeschieden werden. In einer Ausführungsform wird die zweite epitaktische Pufferschicht aus InAlAs mittels einer MOCVD-Technik bei einer Temperatur von etwa 425°C bis etwa 650°C und insbesondere von etwa 450°C bis etwa 650°C durch den Graben 103 auf der ersten Pufferschicht 104 abgeschieden.
  • 4 ist eine Querschnittsansicht 400 ähnlich wie 3, nachdem eine Vorrichtungsschicht gemäß einer Ausführungsform auf der zweiten Pufferschicht abgeschieden wurde. Eine Vorrichtungsschicht 106 wird durch den Graben 103 selektiv auf der zweiten Pufferschicht 105 abgeschieden. In einer Ausführungsform umfasst die Vorrichtungsschicht 106 eine Vorrichtungskanalschicht. Die zweite Pufferschicht 105 weist einen Gitterparameter auf, welcher an den Gitterparameter der Vorrichtungsschicht 106 angepasst ist. In einer Ausführungsform umfasst die Vorrichtungsschicht 106 ein III-V-Material, zum Beispiel InGaAs, InGaAsSb mit hohem Indiumanteil (z. B. zumindest 53 Gew.-%, z. B. InxGa1-xAs, InxGa1-xAsSb, wobei x zumindest 0,53 ist). In einer Ausführungsform umfasst die Vorrichtungsschicht 105 InGaAs, InGaAsSb, das zumindest 70% Indium enthält (z. B. InxGa1-xAs, InxGa1-xAsSb, wobei x zumindest 0,7 ist).
  • In einer Ausführungsform ist die Vorrichtungskanalschicht 106 InGaAs, und die zweite Pufferschicht 105 ist InAlAs, InGaAsSb oder eine beliebige Kombination daraus. In einer Ausführungsform ist die Gitterkonstante des III-V-Materials der zweiten Pufferschicht wie oben beschrieben an die Gitterkonstante des III-V-Materials der Vorrichtungsschicht 106 angepasst. Die Dicke der Vorrichtungsschicht 106 wird durch eine Auslegung der Vorrichtung bestimmt. In einer Ausführungsform ist die Dicke der Vorrichtungsschicht 106 von etwa 5 nm bis etwa 100 nm.
  • In einer Ausführungsform wird die Vorrichtungsschicht 106 unter Verwendung einer gebietsselektiven Epitaxie durch den Graben 103 auf die Pufferschicht 105 abgeschieden. Wie in 4 gezeigt, wird die Vorrichtungsschicht 106 durch den Graben 103 lokal auf der Pufferschicht 105 gezüchtet. Die epitaktische Vorrichtungsschicht 106 kann unter Verwendung einer der Epitaxietechniken, die einem Durchschnittsfachmann auf dem Gebiet der Herstellung elektronischer Vorrichtungen bekannt sind, z. B. chemischer Dampfabscheidung, metallorganischer Dampfabscheidung („MOCVD”), atomarer Schichtabscheidung („ALD”) oder einer anderen epitaktischen Züchtungstechnik, die einem Durchschnittsfachmann auf dem Gebiet der Herstellung elektronischer Vorrichtungen bekannt ist, selektiv durch den Graben 103 auf der Pufferschicht 105 abgeschieden werden. In einer Ausführungsform wird die Vorrichtungsschicht aus InGaAs mittels einer MOCVD-Technik bei einer Temperatur von etwa 400°C bis etwa 650°C durch den Graben 103 auf der Pufferschicht 105 abgeschieden.
  • 5 ist, ähnliche wie 5, eine Querschnittsansicht 500, nachdem gegebenenfalls gemäß einer Ausführungsform eine dünne Deckschicht auf der Vorrichtungsschicht gezüchtet wurde. Eine dünne Deckschicht kann gegebenenfalls als eine Grenzfläche zu High-k-Gatedielektrika wie z. B. TaSiOx auf der Vorrichtungsschicht 106 abgeschieden werden, um die Steuerung des Gates zu verbessern. Eine dünne Deckschicht 107 kann durch den Graben 103 selektiv auf der Vorrichtungsschicht 106 abgeschieden werden. In einer Ausführungsform umfasst die Deckschicht 107 ein III-V-Material. In einer Ausführungsform ist die Deckschicht 107 InP. In einer Ausführungsform ist die Dicke der Deckschicht 107 von etwa 0,5 nm bis etwa 3 nm.
  • In einer Ausführungsform wird die Deckschicht 107 unter Verwendung einer gebietsselektiven Epitaxie durch den Graben auf der Vorrichtungsschicht 106 abgeschieden. Wie in 5 gezeigt wird die Deckschicht 107 durch den Graben 103 lokal auf der Vorrichtungsschicht 107 gezüchtet. Die Deckschicht 107 kann unter Verwendung einer der Epitaxietechniken, die einem Durchschnittsfachmann auf dem Gebiet der Herstellung elektronischer Vorrichtungen bekannt sind, z. B. chemischer Dampfabscheidung, metallorganischer Dampfabscheidung („MOCVD”), atomarer Schichtabscheidung („ALD”) oder einer anderen epitaktischen Züchtungstechnik, die einem Durchschnittsfachmann auf dem Gebiet der Herstellung elektronischer Vorrichtungen bekannt ist, selektiv durch den Graben auf die Vorrichtungsschicht 106 abgeschieden werden.
  • 6 ist eine Querschnittsansicht 600 ähnlich wie 5, nachdem eine stark dotierte Schicht über der Vorrichtungsschicht gemäß einer Ausführungsform abgeschieden wurde. In einer Ausführungsform wird die stark dotierte Schicht 108 über der Vorrichtungsschicht abgeschieden, um eine Source und eine Drain für eine Transistorvorrichtung bereitzustellen. Wie in 6 gezeigt, wird ein Vielschichtstapel selektiv im Graben 103 auf dem Substrat 101 gezüchtet, der eine stark dotierte Schicht 108 auf der Deckschicht 107 auf der Vorrichtungsschicht 106 auf einer zweiten Pufferschicht 105 auf einer ersten Pufferschicht 104 auf dem Substrat 101 umfasst. In einer Ausführungsform wird die stark dotierte Source-//Drain-Schicht 108 später in einem Prozess aus der Gateregion entfernt und während der Fertigung des Transistors in den Source-/Drain-Regionen gelassen.
  • In einer Ausführungsform umfasst die stark dotierte Source-/Drain-Schicht ein III-V-Material. In einer Ausführungsform weist die stark dotierte Schicht 108 eine Dotandenkonzentration zwischen 1 × 1019 und 1 × 1021 Atome/cm3 auf und umfasst das III-V-Material, welches dem III-V-Material der Vorrichtungsschicht 107 ähnlich ist. In einer Ausführungsform wird die Dicke der Source-/Drain-Schicht 108 durch eine Auslegung der Vorrichtung bestimmt. In einer Ausführungsform ist die Dicke der Source-/Drain-Schicht 108 von etwa 10 nm bis etwa 100 nm. In einer noch konkreteren Ausführungsform ist die Dicke der Source-/Drain-Schicht 108 etwa 20 nm. In einer Ausführungsform wird die Source-/Drain-Schicht 108 unter Verwendung einer gebietsselektiven Epitaxie durch den Graben 103 auf der Deckschicht 107 abgeschieden. Die Source-/Drain-Schicht 108 kann unter Verwendung einer der Epitaxietechniken, die einem Durchschnittsfachmann auf dem Gebiet der Herstellung elektronischer Vorrichtungen bekannt sind, z. B. chemischer Dampfabscheidung, metallorganischer Dampfabscheidung („MOCVD”), atomarer Schichtabscheidung („ALD”) oder einer anderen epitaktischen Züchtungstechnik, die einem Durchschnittsfachmann auf dem Gebiet der Herstellung elektronischer Vorrichtungen bekannt ist, selektiv durch den Graben 103 auf der Deckschicht 107 abgeschieden werden.
  • 11 ist eine perspektivische Ansicht 1100 des in 6 dargestellten Vielschichtstapels gemäß einer Ausführungsform. Ein Vielschichtstapel zur Herstellung einer elektronischen Vorrichtung umfasst eine erste Pufferschicht 204 in einem Graben, welcher in einer isolierenden Schicht 202 auf einem Substrat 202 ausgebildet ist. Eine zweite Pufferschicht 205 ist auf der ersten Pufferschicht 205, und eine Vorrichtungskanalschicht 206 auf der zweiten Pufferschicht abgeschieden. Die zweite Pufferschicht 20 weist einen Gitterparameter auf, welcher an den Gitterparameter der Vorrichtungskanalschicht 106 angepasst ist. Die erste Pufferschicht 204 weist, wie oben beschrieben, einen Gitterparameter zwischen dem Gitterparameter des Substrats 101 und der Vorrichtungskanalschicht 106 auf.
  • In einer Ausführungsform ist jede der ersten Pufferschicht 204, der zweiten Pufferschicht 205 und der Vorrichtungskanalschicht 206 eine auf einem III-V-Material basierende Schicht, und das Substrat 201 ist, wie oben beschrieben, ein Siliziumsubstrat. Eine Deckschicht 207 wird, wie oben beschrieben, gegebenenfalls auf der Vorrichtungskanalschicht 206 abgeschieden. In einer Ausführungsform wird jede der ersten Pufferschicht 204, der zweiten Pufferschicht 205, der Vorrichtungskanalschicht 206 und der Deckschicht 207 wie oben beschrieben mittels chemischer Dampfabscheidung abgeschieden.
  • Üblicherweise bilden sich Defekte aus, wenn gitterfehlangepasste Filme miteinander integriert werden. Sobald diese Defekte ausgebildet sind, wandern sie im Gitter unter einem Winkel nach oben. Der Vielschichtstapel zur Herstellung einer elektronischen Vorrichtung, welcher eine erste Pufferschicht 204 in einem Graben 203 in einer isolierenden Schicht 202 auf einem Substrat 201, eine zweite Pufferschicht 205 auf der ersten Pufferschicht 204 sowie eine Vorrichtungskanalschicht 206 auf der zweiten Pufferschicht 205 umfasst, worin die zweite Pufferschicht 205 einen Gitterparameter aufweist, der an den Gitterparameter der Vorrichtungskanalschicht 206 angepasst ist, und worin die erste Pufferschicht 204 einen Gitterparameter zwischen dem Gitterparameter des Substrats 201 und der Vorrichtungskanalschicht 206 aufweist, erlaubt es, eine Defektabschluss-Grenzfläche deutlich unter die tatsächliche Vorrichtungskanalschicht 206 zu bewegen, sodass die Vorrichtungsleistung nicht beeinträchtigt wird.
  • 7 ist eine Querschnittsansicht 700 ähnlich wie 6, nachdem die stark dotierte Source-/Drainschicht aus einer Gateregion 123 der Vorrichtung gemäß einer Ausführungsform entfernt wurde. Die stark dotierte Source-/Drainschicht 108 wird auf Source-/Drainregionen (nicht gezeigt) der Vorrichtungsschicht 106 intakt gelassen.
  • 8 ist eine Querschnittsansicht 800 ähnlich wie 7, nachdem eine Vorrichtungsrippe gemäß einer Ausführungsform ausgebildet wurde. Wie in 8 gezeigt, umfasst eine Vorrichtungsrippe 109 einen Abschnitt der optionalen Deckschicht 112 auf einem Abschnitt der Vorrichtungsschicht 111 auf einem Abschnitt der zweiten Pufferschicht 110. Wie in 8 gezeigt weist die Rippe 108 eine obere Oberfläche 124 und gegenüberliegende Seitenwände 125 und 126 auf. In einer Ausführungsform involviert das Ausbilden der Rippe 109 das Abscheiden einer strukturierten Hartmaske auf der Deckschicht 107 und das abschließende Vertiefen der isolierenden Schicht 102 bis zu einer Tiefe, die von einer Auslegung der Vorrichtung bestimmt wird, die einem Durchschnittsfachmann auf dem Gebiet der Herstellung elektronischer Vorrichtungen bekannt ist. In einer Ausführungsform wird die isolierende Schicht 102 durch eine selektive Ätztechnik vertieft, während die Rippe 109 intakt gelassen wird. Zum Beispiel kann die isolierende Schicht 102 unter Verwendung einer selektiven Ätztechnik vertieft werden, die einem Durchschnittsfachmann auf dem Gebiet der Herstellung von elektronischen Vorrichtungen bekannt ist, wie zum Beispiel, aber nicht beschränkt auf, ein Nassätzen und ein Trockenätzen, wobei die chemische Substanz eine im Wesentlichen hohe Selektivität bezüglich der Rippe auf dem Substrat 101 aufweist. Das bedeutet, dass die chemische Substanz vornehmlich die isolierende Schicht 102 statt der Rippe auf dem Substrat 101 ätzt. In einer Ausführungsform ist ein Verhältnis der Ätzraten der isolierenden Schicht 102 zur Rippe zumindest 10:1.
  • Wie in 8 gezeigt wird die strukturierte Hartmaske von der Rippe 109 entfernt. Die strukturierte Hartmaskenschicht kann mittels eines Polierprozesses wie z. B. CMP, welche einem Durchschnittsfachmann auf dem Gebiet der Herstellung elektronischer Vorrichtungen bekannt sind, von der Oberseite der Rippe 109 entfernt werden. Wie in 8 gezeigt wird, wird die isolierende Schicht 102 bis zu einer zuvor festgelegten Tiefe vertieft, welche die Höhe der Vorrichtungsrippe 109 in Bezug auf eine obere Oberfläche der Isolationsschicht 102 definiert. Die Höhe und die Breite der Rippe 109 werden üblicherweise durch eine Auslegung bestimmt. In einer Ausführungsform ist die Höhe der Rippe 109 von etwa 10 nm bis etwa 100 nm, und die Breite der Rippe 109 ist von etwa 5 nm bis etwa 20 nm.
  • 9 ist eine Querschnittsansicht 900 ähnlich wie 8, nachdem eine isolierende Schicht 113 auf einer isolierenden Schicht 102 neben den Seitenwänden des Abschnitts der ersten Pufferschicht 110 gemäß einer Ausführungsform abgeschieden wurde. In einer Ausführungsform kann die isolierende Schicht 113 ein beliebiges Material sein, das dazu geeignet ist, um aneinandergrenzende Vorrichtungen zu isolieren und Leckströme von den Rippen zu verhindern. In einer Ausführungsform ist die elektrisch isolierende Schicht 113 eine Oxidschicht, z. B. Siliziumdioxid, oder eine beliebige andere, elektrisch isolierende Schicht, die von einer Auslegung bestimmt wird. In einer Ausführungsform ist die isolierende Schicht 113 eine STI-Schicht, um Feldisolationsregionen bereitzustellen, die eine Rippe von anderen Rippen auf dem Substrat 101 isolieren. In einer Ausführungsform entspricht die Dicke der isolierenden Schicht 113 der Dicke des Abschnittes der zweiten Pufferschicht 110, die von einer Auslegung der Rippenvorrichtung bestimmt wird. In einer Ausführungsform ist die Dicke der isolierenden Schicht 113 im ungefähren Bereich von 1 nm bis etwa 30 nm. Die isolierende Schicht 113 kann eine Ummantelung sein, die unter Verwendung einer beliebigen der einem Durchschnittsfachmann auf dem Gebiet der Herstellung elektronischer Vorrichtungen bekannten Techniken abgeschieden wird, wie z. B., aber nicht beschränkt auf, eine chemische Dampfabscheidung (CVD) und eine physikalische Dampfabscheidung (PVP).
  • 10 ist, ähnlich wie 9 eine Querschnittsansicht 1000, nachdem eine dielektrische Gateschicht und eine Gateelektrodenschicht gemäß einer Ausführungsform über der Rippe abgeschieden wurden. Eine dielektrische Gateschicht 114 ist auf und rund um drei Seiten der Halbleiterrippe 109 ausgebildet. Wie in 10 gezeigt, ist die dielektrische Gateschicht 114 auf oder neben der oberen Oberfläche 124, auf oder neben der Seitenwand 125 oder auf oder neben der Seitenwand 126 der Rippe 109 ausgebildet. Die dielektrische Gateschicht 114 kann eine beliebige, gut bekannte dielektrische Gateschicht sein.
  • In einer Ausführungsform ist die dielektrische Gateschicht 103 ein dielektrisches High-k-Material mit einer Dielektrizitätskonstante, die größer als die Dielektrizitätskonstante von Siliziumdioxid ist. In einer Ausführungsform umfasst die elektrisch isolierende Schicht 103 ein dielektrisches High-k-Material wie z. B. ein Metalloxiddielektrikum. Zum Beispiel kann die dielektrische Gateschicht 103 Tantalsiliziumoxid (TaSiOx), -pentoxid (Ta2O5) und Titanoxid (TiO2), Zirkonoxid (ZrO2), Hafniumoxid (HfO2), Lanthanoxid (La2O4), Bleizirkonattitanat (PZT), ein anderes dielektrisches High-k-Material oder eine Kombination daraus sein, ist aber nicht auf diese beschränkt. In einer Ausführungsform ist die dielektrische Schicht 114 eine Siliziumdioxid-(SiO2), Siliziumoxynitrid-(SiOxNy) oder Siliziumnitrid-(Si3N4)Schicht. In einer Ausführungsform ist die Dicke der dielektrischen Gateschicht 103 im ungefähren Bereich zwischen etwa 1 nm und etwa 20 nm, und insbesondere zwischen etwa 5 nm bis etwa 10 nm.
  • Wie in 10 gezeigt, ist eine Gateelektrodenschicht 115 auf der dielektrischen Gateschicht 114 auf der Rippe 109 abgeschieden. Die Gateelektrode 115 ist auf und rund um die dielektrische Gateschicht 114 ausgebildet, wie in 10 gezeigt. Die Gateelektrode 115 ist auf oder neben dem Gatedielektrikum 114 auf der Seitenwand 125 der Halbleiterrippe 109 ausgebildet, ist auf dem Gatedielektrikum 114 auf der oberen Oberfläche 124 der Halbleiterrippe 109 ausgebildet, und ist neben oder auf der dielektrischen Gateschicht 114 auf der Seitenwand 125 der Halbleiterrippe 109 ausgebildet.
  • Wie in 10 gezeigt, weist die Gateelektrode 115 eine Oberseite 130 und ein Paar seitlich gegenüberliegende Seitenwände wie z. B. eine Seitenwand 127 und eine Seitenwand 128 auf, die durch einen Abstand getrennt sind, welcher die Länge des Kanals der Rippenvorrichtung definiert. Die Gateelektrode 115 kann aus einem beliebigen, geeigneten Gateelektrodenmaterial ausgebildet sein. In einer Ausführungsform ist die Gateelektrode 115 eine Metallgateelektrode, wie z. B., aber nicht beschränkt auf, Wolfram, Tantal, Titan und ihre Nitride. Es ist zu beachten, dass die Gateelektrode 115 nicht notwendigerweise ein einziges Material sein muss und ein Verbundstapel aus dünnen Filmen wie z. B., aber nicht beschränkt auf, eine Elektrode aus polykristallinem Silizium/Metall oder eine Elektrode aus Metall/polykristallinem Silizium sein kann. In einer Ausführungsform umfasst die Gateelektrode 115 polykristallines Silizium, das mit einer Konzentrationsdichte zwischen 1 × 1019 Atomen/cm3 und 1 × 1020 Atomen/cm3 dotiert ist.
  • 12 ist eine perspektivische Ansicht 1200 eines Abschnittes eines Tri-Gate-Transistors, wie in 10 gemäß einer Ausführungsform dargestellt. Wie in 12 gezeigt, umfasst ein Tri-Gate-Transistor eine elektrisch isolierende Schicht 302 auf einem Substrat 301 neben einer Rippe 309. In einer Ausführungsform ist der Tri-Gate-Transistor mit einer oder mehreren Metallisierungsschichten (nicht gezeigt) gekoppelt. Die eine der mehrere Metallisierungsschichten können durch ein dielektrisches Material, z. B. einem Zwischenschichtdielektrikum (ILD; nicht dargestellt), von angrenzenden Metallisierungsschichten getrennt sein. Die angrenzenden Metallisierungsschichten können über Durchkontaktierungen (nicht gezeigt) elektrisch miteinander verbunden sein.
  • Wie in 12 gezeigt, ragt eine Rippe 309 aus einer oberen Oberfläche der isolierenden Schicht 302 hervor. Die Rippe 309 umfasst eine optionale, auf einem III-V-Material basierende Deckschicht 308 auf einer auf einem II-V-Material basierenden Vorrichtungskanalschicht 307 auf einem Abschnitt 306 einer auf einem III-V-Material basierenden, zweiten Pufferschicht 305 auf einem auf einem III-V-Material basierenden, ersten Pufferschicht 304. Eine Gateelektrode 311 ist auf und rund um das Gatedielektrikum 310 ausgebildet.
  • Die Rippe 309, welche eine optionale, auf einem III-V-Material basierende Deckschicht 308 auf einem auf einem III-V-Material basierenden Vorrichtungskanalschicht 307 auf einem Abschnitt 306 einer auf einem III-V-Material basierenden, zweiten Pufferschicht 305 auf einer, auf einem III-V-Material basierenden ersten Pufferschicht 204 umfasst, wobei die zweite Pufferschicht einen Gitterparameter aufweist, der an den Gitterparameter der Vorrichtungskanalschicht angepasst ist, und wobei die erste Pufferschicht einen Gitterparameter zwischen dem Gitterparameter des Substrats und der Vorrichtungsschicht aufweist, stellt einen Ausgleich für die Gitterfehlanpassung zwischen dem Substrat 301 und der Vorrichtungskanalschicht 307 bereit, sodass Defekte innerhalb der Dicke der Pufferschichten 304 und 305 eingefangen werden können.
  • Wie in 12 gezeigt, weist die Rippe 309 ein Paar von gegenüberliegenden Seiten auf, die durch einen Abstand getrennt sind, der eine Halbleiterrippenbreite definiert. In einer Ausführungsform ist die Rippenbreite in einem ungefähren Bereich von etwa 5 nm bis etwa 50 nm. In einer Ausführungsform ist die Länge der Rippen größer als die Breite und wird durch eine Auslegung bestimmt. In einer Ausführungsform ist die Länge der Rippen von etwa 50 nm bis einige hundert Mikrometer. In einer Ausführungsform ist die Rippenhöhe oberhalb der oberen Oberfläche der isolierenden Schicht 302 in einem ungefähren Bereich von etwa 5 nm bis etwa 500 nm.
  • Wie in 12 gezeigt, ist eine Gateelektrode 311 auf dem Gatedielektrikum auf der Rippe 309 abgeschieden. Die Gateelektrode 311 ist auf und rund um das Gatedielektrikum 310 ausgebildet. Eine Sourceregion und eine Drainregion sind an gegenüberliegenden Seiten der Gateelektrode 311 in einem Vorrichtungsschichtabschnitt 313 der Rippe 313 ausgebildet. Eine der Source-/Drainelektroden 312 ist auf der Source-/Drainregion an einer Seite der Gateelektrode 311 ausgebildet, und eine andere der Source-/Drainelektroden (nicht gezeigt) wird unter Verwendung einer der einem Durchschnittsfachmann auf dem Gebiet der Herstellung elektronischer Vorrichtungen bekannten Technik auf der Source-Drainregion an einer gegenüberliegende Seite der Gateelektrode 311 ausgebildet.
  • Die Source- und Drainregionen werden aus demselben Leitfähigkeitstypwie z. B. n-Typ- oder p-Typ-Leitfähigkeit ausgebildet. In einer Ausführungsform weisen die Source- und Drainregion eine Dotierungskonzentration zwischen 1 × 1019 und 1 × 1021 Atomen/cm3 auf. Die Source- und Drainregionen können aus homogenen Konzentrationen ausgebildet sein oder können Subregionen mit unterschiedlichen Konzentrationen oder Dotierungsprofilen umfassen, wie z. B. Spitzenregionen (z. B. Source-/Drainerweiterungen). In einer Ausführungsform weisen die Source- und Drainregion dieselbe Dotierungskonzentration und dasselbe Dotierungsprofil auf. In einer Ausführungsform können die Dotierungskonzentration und das Dotierungsprofil der Source- und Drainregionen wie z. B. einer Sourceregion 104 und einer Drainregion 106 variieren, um eine bestimmte elektrische Eigenschaft zu erzielen. Der Abschnitt der Rippe 309, der zwischen der Sourceregion und der Drainregion positioniert ist, definiert eine Kanalregion 314 des Transistors.
  • Die Kanalregion 314 kann auch als das Gebiet der Halbleiterrippe 309 definiert sein, das von der Gateelektrode 311 umgeben ist. Manchmal kann sich die Source-/Drainregion jedoch zum Beispiel durch Diffusion ein wenig unter die Gateelektrode erstrecken, um eine Kanalregion zu definieren, die ein wenig kleiner als die Gateelektrodenlänge (Lg) ist. In einer Ausführungsform ist die Kanalregion 314 eigenleitend oder undotiert. In einer Ausführungsform ist die Kanalregion 314 dotiert, zum Beispiel bis zu einem Leitfähigkeitspegel von zwischen 1 × 1016 bis 1 × 1019 Atomen/cm3. In einer Ausführungsform, wenn die Kanalregion dotiert ist, ist sie üblicherweise mit dem entgegengesetzten Leitfähigkeitstyp der Source-/Drainregion dotiert. Zum Beispiel, wenn die Source- und Drainregionen n-Typ-leitfähig sind, wäre die Kanalregion mit p-Typ-Leitfähigkeit dotiert. Auf ähnliche Weise, wenn die Source- und Drainregionen p-Typ-leitend sind, wäre die Kanalregion n-Typ-leitfähig. Auf diese Weise kann ein Tri-Gate-Transistor 100 entweder als NMOS-Transistor beziehungsweise als PMOS-Transistor ausgebildet werden.
  • Kanalregionen wie z. B. die Kanalregion 314 können gleichmäßig dotiert oder ungleichmäßig dotiert sein oder unterschiedliche Konzentrationen aufweisen, um bestimmte elektrische und Leistungseigenschaften bereitzustellen. Zum Beispiel können Kanalregionen wie z. B. die Kanalregion 314 gut bekannte Halo-Regionen umfassen, falls dies erwünscht ist. Wie in 12 gezeigt, weist der Tri-Gate-Transistor ein Dielektrikum 310 und eine Gateelektrode 311 auf, welche die Halbleiterrippe 309 auf drei Seiten umgibt, wodurch auf der Rippe 309 drei Kanäle bereitgestellt werden, wobei sich ein Kanal zwischen den Source- und Drainregionen auf einer Seitenwand der Rippe wie z. B. der Seitenwand 315 erstreckt, sich ein zweiter Kanal zwischen den Source- und Drainregionen auf der oberen Oberfläche der Rippe wie z. B. der Oberfläche 317 erstreckt und sich der dritte Kanal zwischen den Source- und Drainregionen auf der anderen Seitenwand der Rippe wie z. B. der Seitenwand 316 erstreckt.
  • In einer Ausführungsform sind die Sourceregionen des Transistors 1200 elektrisch mit höheren Metallisierungspegeln gekoppelt (z. B. Metall 1, Metall 2, Metall 3 und so weiter), um verschiedene Transistoren der Anordnung in funktionale Schaltkreise zu verbinden. In einer Ausführungsform sind die Drainregionen des Transistors 1200 mit höheren Metallisierungspegeln (z. B. Metall 1, Metall 2, Metall 3 und so weiter) gekoppelt, um verschiedene Transistoren der Anordnung gemeinsam in funktionale Schaltkreise zu verbinden.
  • 13 ist ein beispielhafter Graph 1300, welcher eine Hall-Beweglichkeit von Ladungsträgern (z. B. Elektronen, Löchern) 1301 in Abhängigkeit von der InGaAs-Kanaldicke 1302 gemäß einer Ausführungsform zeigt. Ein InGaAs-Material mit hohem Indiumanteil (z. B. zumindest 70%) wie z. B. In0.7Ga0.3As weist eine hohe Ladungsträgerbeweglichkeit auf, was es zu einer attraktiven Kanalmaterialoption für eine III-V-Vorrichtung macht. Die Verwendung von InGaAs mit hohem Indiumanteil (z. B. zumindest 70%) wie z. B. In0.7Ga0.3As als Vorrichtungskanalschicht steigert die Leistung der Vorrichtung und steigert die Verstärkung der Vorrichtung. Die Daten 1303 zeigen, dass die Hall-Beweglichkeit hoch gehalten wird, auf etwa 10.000 cm2/(V·s) bis zu einer dünnen Bodyregion der Vorrichtung von 5 nm. Die Oberflächenrauheit hat keinen Einfluss auf die Ladungsträgerbeweglichkeit.
  • 14 ist ein beispielhafter Graph 1400, welcher eine effektive Elektronenmasse (m0) 1401 über dem Indiumgehalt (%) 1402 gemäß einer Ausführungsform zeigt. Die Daten 1403 zeigen an, dass m0 mit höherem Indiumgehalt (%) abnimmt. Unter Bezugnahme auf 12 muss, um die Höhe der Rippe („Hsi”) in der Tri-Gate-Vorrichtung, die unter Verwendung von InGaAs mit hohem Indiumgehalt (z. B. 70%, z. B. In0,7Ga0,3As) erzeugt wurde, zu erhöhen, die Gitterfehlanpassung zwischen dem Kanal (z. B. der Schicht 307) und dem unteren Puffer neben dem Kanal (z. B. der Pufferschicht 305) minimiert werden. Wenn die Gitterfehlanpassung groß ist, muss die Dicke des In0,7Ga0,3As (und damit auch Hsi) auf eine kritische Schichtdicke begrenzt werden, um die Erzeugung neuer Defekte zu verhindern. In Folge dessen muss die untere Pufferschicht neben dem In0,7Ga0,3As-Vorrichtungskanal eine Gitterkonstante aufweisen, die im Wesentlichen gleich (oder nahe an) dem In0,7Ga0,3As-Kanal ist. Ähnliche Gitterkonstanten der Vorrichtungskanalschicht wie z. B. der Vorrichtungskanalschicht 307 und dem darunterliegenden Abschnitt der Pufferschicht wie z. B. dem Abschnitt 306 der zweiten Pufferschicht 305 erlauben es (1), dass die Tri-Gate-Hsi unbegrenzt ist, (2) verhindern, dass jegliche neue Defekte am Kanal/angrenzenden unteren Puffer erzeugt werden und (3) erlauben es, dass alle Defekte, die an einer Grenzfläche zwischen der zweiten Pufferschicht und der ersten Pufferschicht wie z. B. zwischen der Pufferschicht 305 und der Pufferschicht 303 erzeugt werden, und dass alle Defekte, die an einer Grenzfläche zwischen der ersten Pufferschicht und dem Si-Substrat wie z. B. zwischen der Pufferschicht 303 und dem Substrat 101 im Graben, wie z. B. einem Graben 303, deutlich vor der Vorrichtungskanalschicht wie z. B. der Vorrichtungskanalschicht 307 eingefangen werden.
  • 15 ist ein beispielhafter Graph 1500, welcher einen Indiumgehalt in InGaAs 1501 über einer Gitterkonstante 1502 gemäß einer Ausführungsform zeigt. Wie in 15 gezeigt, ermöglicht es eine höhere Indiumkonzentration in der InGaAs-Vorrichtung, leichter eine Gate-All-Around-(„GAA”-)Siliziumarchitektur zu erreichen. Ein Anstieg des Indiumgehalts steigert eine Gitterkonstante von InGaAs. Wie in 15 gezeigt, benötigt eine Tri-Gate-Vorrichtung 1503 einen neuen Puffer für In0,7Ga0,3As aufgrund einer kritischen Schichtdicke. Eine Nanodraht-Vorrichtung 1504 weist eine Dicke t unterhalb einer kritischen Schichtdicke tc (t < tc) auf.
  • Die Daten 1505 zeigen, dass die Herstellung einer auf einem III-V-Material basierenden Vorrichtungskanalschicht auf einer auf einem II-V-Material basierenden zweiten Pufferschicht auf einer, auf einem III-V-Material basierenden ersten Pufferschicht, wobei die zweite Pufferschicht einen Gitterparameter aufweist, der an den Gitterparameter der Vorrichtungskanalschicht angepasst ist, und worin die erste Pufferschicht einen Gitterparameter zwischen dem Gitterparameter des Substrats und d er Vorrichtungsschicht aufweist (z. B. ein Tri-Gate auf einer Puffervorrichtung 1503, ein Nanodraht auf einer Puffervorrichtung 1504), es erlaubt, die Leistung der Vorrichtung zu erhöhen.
  • 16 stellt eine Rechenvorrichtung 1600 gemäß einer Ausführungsform dar. Die Rechenvorrichtung 1600 haust eine Platine 1602 ein. Die Platine 1602 kann eine Reihe von Komponenten umfassen, einschließlich, aber nicht beschränkt auf einen Prozessor 1601 und zumindest einen Kommunikationschip 1604. Der Prozessor 1601 ist physisch und elektrisch mit der Platine 1602 gekoppelt. In einigen Ausführungsformen ist zumindest ein Kommunikationschip ebenfalls physisch und elektrisch mit der Platine 1602 gekoppelt. In weiteren Ausführungsformen ist zumindest ein Kommunikationschip 1604 Teil des Prozessors 1601.
  • Abhängig von ihrer Anwendung kann die Rechenvorrichtung 1600 andere Komponenten umfassen, die physisch und elektrisch mit der Platine 1602 gekoppelt oder nicht gekoppelt sein können. Diese anderen Komponenten umfassen, sind aber nicht beschränkt auf, einen Arbeitsspeicher wie z. B. einen flüchtigen Arbeitsspeicher 1608 (z. B. einen DRAM), einen nichtflüchtigen Arbeitsspeicher 1610 (z. B. ROM) einen Flashspeicher, einen Grafikprozessor 1612, einen digitalen Signalprozessor (nicht gezeigt), einen Kryptoprozessor (nicht gezeigt), einen Chipsatz 1614, eine Antenne 1616, eine Anzeige, z. B. eine Touchscreen-Anzeige 1617, eine Anzeigensteuerung, z. B. eine Touchscreen-Steuerung 1611, eine Batterie 1618, einen Audio-Codec (nicht gezeigt), einen Video-Codec (nicht gezeigt), einen Verstärker, z. B. einen Leistungsverstärker 1609, eine globale Positionierungssystem-(GPS-)Vorrichtung 1613, einen Kompass 1614, einen Beschleunigungsmesser (nicht gezeigt), ein Gyroskop (nicht gezeigt), einen Lautsprecher 1615, eine Kamera 1603 sowie eine Massenspeichervorrichtung (wie z. B. ein Festplattenlaufwerk, eine Compact Disk (CD), eine Digital Versatile Disk (DVD) und so weiter nicht gezeigt).
  • Ein Kommunikationschip, z. B. der Kommunikationschip 1604, ermöglicht drahtlose Kommunikationen für den Datentransport von und zur Rechenvorrichtung 1600. Der Begriff „drahtlos” und seine Ableitungen können verwendet werden, um Schaltkreise, Vorrichtungen, Systeme, Verfahren, Techniken, Kommunikationskanäle etc. zu beschreiben, die Daten durch die Verwendung modulierter elektromagnetischer Strahlung durch ein nicht festes Medium übertragen. Der Begriff impliziert nicht, dass die zugeordneten Vorrichtungen keine Drähte enthalten, obwohl sie dies in einigen Ausführungsformen nicht tun können. Der Kommunikationschip 1604 kann beliebige einer Reihe von drahtlosen Standards oder Protokollen implementieren, einschließlich, aber nicht beschränkt auf, WLAN (IEEE-802.11-Familie), WiMAX (IEEE-802.16-Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen davon sowie beliebige andere drahtlose Protokolle, die als 3G, 4G, 5G und darüber hinaus bezeichnet werden. Die Rechenvorrichtung 1600 kann eine Vielzahl von Kommunikationschips umfassen. Zum Beispiel kann ein Kommunikationschip 1604 für kurzreichweitigere drahtlose Kommunikationen wie z. B. WLAN und Bluetooth bestimmt sein, und ein Kommunikationschip 1636 kann für langreichweitigere Kommunikationen wie z. B. GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und andere bestimmt sein.
  • In zumindest einigen Ausführungsformen umfassen zumindest einige der Komponenten der Rechenvorrichtung 1600 (z. B. der Prozessor 1601, der Kommunikationschip 1604, die Grafik-CPU 1612) einen Vielschichtstapel, welcher eine erste, auf einem III-V-Material basierenden Pufferschicht in einem Graben in einer isolierenden Schicht auf einem Siliziumsubstrat, eine zweite, auf einem III-V-Material basierende Pufferschicht auf der ersten, auf einem III-V-Material basierenden Pufferschicht, sowie eine auf einem III-V-Material basierende Vorrichtungsschicht auf der zweiten Pufferschicht umfasst, wobei die zweite, auf einem III-V-Material basierende Pufferschicht einen Gitterparameter aufweist, der an den Gitterparameter der auf einem III-V-Material basierenden Vorrichtungskanalschicht angepasst ist, und wobei die erste, auf einem III-V-Material basierende Pufferschicht einen Gitterparameter zwischen dem Gitterparameter des Siliziumsubstrats und der auf einem III-V-Material basierenden Vorrichtungsschicht aufweist, wie hier beschrieben wird.
  • Ein integrierter Schaltkreis-Nacktchip aus zumindest einigen der Komponenten der Rechenvorrichtung 1600 (z. B. einem Prozessor 1601, einer Grafik-CPU 1612) umfasst eine oder mehrere, auf einem III-V-Material basierende Vorrichtungen wie z. B. Tri-Gate-Transistoren, Nanodrähte, Nanobänder, die unter Verwendung der hier beschriebenen Verfahren hergestellt wurden. Der Begriff „Prozessor” kann eine/n beliebige/n Vorrichtung oder Abschnitt einer Vorrichtung bezeichnen, der elektronische Daten aus Registern und/oder Arbeitsspeichern verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu transformieren, die in Registern und/oder Arbeitsspeichern gespeichert werden können.
  • Der Kommunikationschip 1604 kann auch einen Vielschichtstapel umfassen, welcher gemäß den hier beschriebenen Ausführungsformen eine erste, auf einem III-V-Material basierende Pufferschicht in einem Graben in einer isolierenden Schicht auf einem Siliziumsubstrat, eine zweite, auf einem III-V-Material basierende Pufferschicht auf der ersten, auf einem III-V-Material basierenden Pufferschicht, sowie eine auf einem III-V-Material basierende Vorrichtungsschicht auf der zweiten Pufferschicht umfasst, wobei die zweite, auf einem III-V-Material basierende Pufferschicht einen Gitterparameter aufweist, der an den Gitterparameter der auf einem III-V-Material basierenden Vorrichtungskanalschicht angepasst ist und wobei die erste, auf einem III-V-Material basierende Pufferschicht einen Gitterparameter zwischen dem Gitterparameter des Siliziumsubstrats und der auf einem III-V-Material basierenden Vorrichtungsschicht aufweist.
  • In weiteren Implementierungen kann eine weitere, innerhalb der Rechenvorrichtung 1600 eingehauste Komponente einen Vielschichtstapel umfassen, welcher gemäß den hier beschriebenen Ausführungsformen eine erste, auf einem III-V-Material basierende Pufferschicht in einem Graben in einer isolierenden Schicht auf einem Siliziumsubstrat, eine zweite, auf einem III-V-Material basierende Pufferschicht auf der ersten, auf einem III-V-Material basierenden Pufferschicht, sowie eine auf einem III-V-Material basierende Vorrichtungsschicht auf der zweiten Pufferschicht umfasst, wobei die zweite, auf einem III-V-Material basierende Pufferschicht einen Gitterparameter aufweist, der an den Gitterparameter der auf einem III-V-Material basierenden Vorrichtungskanalschicht angepasst ist und wobei die erste, auf einem III-V-Material basierende Pufferschicht einen Gitterparameter zwischen dem Gitterparameter des Siliziumsubstrats und der auf einem III-V-Material basierenden Vorrichtungsschicht aufweist.
  • Gemäß einer Implementierung umfasst der integrierte Schaltkreis-Nacktchip des Kommunikationschips wie hier beschrieben eine oder mehrere Vorrichtungen wie z. B. Tri-Gate-Transistoren, Nanodraht- und Nanobandvorrichtungen. In verschiedenen Implementierungen kann die Rechenvorrichtung 1600 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein persönlicher digitaler Assistent (PDA), ein Ultra-Mobile-PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, ein Beistellgerät, eine Unterhaltungssteuerungseinheit, eine Digitalkamera, ein tragbares Musikgerät oder ein digitaler Videorekorder sein. In weiteren Implementierungen kann die Rechenvorrichtung 1600 eine beliebige andere elektronische Vorrichtung sein, die Daten verarbeitet.
  • Die folgenden Beispiele betreffen weitere Ausführungsformen: Verfahren zur Herstellung einer auf einem III-V-Material basierenden Vorrichtung, welches das Abscheiden einer ersten, auf einem III-V-Material basierenden Pufferschicht auf einem Siliziumsubstrat; das Abscheiden einer zweiten, auf einem III-V-Material basierenden Pufferschicht auf der ersten, auf einem III-V-Material basierenden Pufferschicht; und das Abscheiden einer auf einem III-V-Material basierenden Vorrichtungskanalschicht auf der zweiten, auf einem III-V-Material basierenden Pufferschicht umfasst.
  • Verfahren zur Herstellung einer auf einem III-V-Material basierenden Vorrichtung, welches das Abscheiden einer ersten, auf einem III-V-Material basierenden Pufferschicht auf einem Siliziumsubstrat; das Abscheiden einer zweiten, auf einem III-V-Material basierenden Pufferschicht auf der ersten, auf einem III-V-Material basierenden Pufferschicht; und das Abscheiden einer auf einem III-V-Material basierenden Vorrichtungskanalschicht auf der zweiten, auf einem III-V-Material basierenden Pufferschicht umfasst, wobei die zweite, auf einem III-V-Material basierende Pufferschicht einen Gitterparameter aufweist, der an den Gitterparameter der auf einem III-V-Material basierenden Vorrichtungskanalschicht angepasst ist.
  • Verfahren zur Herstellung einer auf einem III-V-Material basierenden Vorrichtung, welches das Abscheiden einer ersten, auf einem III-V-Material basierenden Pufferschicht auf einem Siliziumsubstrat; das Abscheiden einer zweiten, auf einem III-V-Material basierenden Pufferschicht auf der ersten, auf einem III-V-Material basierenden Pufferschicht; und das Abscheiden einer auf einem III-V-Material basierenden Vorrichtungskanalschicht auf der zweiten, auf einem III-V-Material basierenden Pufferschicht umfasst, wobei die erste, auf einem III-V-Material basierende Pufferschicht einen Gitterparameter zwischen dem Gitterparameter des Siliziumsubstrats und der auf einem III-V-Material basierenden Vorrichtungskanalschicht aufweist.
  • Verfahren zur Herstellung einer auf einem III-V-Material basierenden Vorrichtung, welches das Abscheiden einer ersten, auf einem III-V-Material basierenden Pufferschicht auf einem Siliziumsubstrat; das Abscheiden einer zweiten, auf einem III-V-Material basierenden Pufferschicht auf der ersten, auf einem III-V-Material basierenden Pufferschicht; und das Abscheiden einer auf einem III-V-Material basierenden Vorrichtungskanalschicht auf der zweiten, auf einem III-V-Material basierenden Pufferschicht sowie das Abscheiden einer Deckschicht auf der auf einem III-V-Material basierenden Vorrichtungskanalschicht umfasst.
  • Verfahren zur Herstellung einer auf einem III-V-Material basierenden Vorrichtung, welches das Ausbilden eines Grabens in einer isolierenden Schicht auf einem Siliziumsubstrat; das Abscheiden einer ersten, auf einem III-V-Material basierenden Pufferschicht in den Graben auf dem Siliziumsubstrat; das Abscheiden einer zweiten, auf einem III-V-Material basierenden Pufferschicht auf der ersten, auf einem III-V-Material basierenden Pufferschicht; sowie das Abscheiden einer auf einem III-V-Material basierenden Vorrichtungskanalschicht auf der zweiten, auf einem III-V-Material basierenden Pufferschicht umfasst.
  • Verfahren zur Herstellung einer auf einem III-V-Material basierenden Vorrichtung, welches das Abscheiden einer ersten, auf einem III-V-Material basierenden Pufferschicht in einen Graben in einer isolierenden Schicht auf dem Siliziumsubstrat; das Abscheiden einer zweiten, auf einem III-V-Material basierenden Pufferschicht auf der ersten, auf einem III-V-Material basierenden Pufferschicht; das Abscheiden einer auf einem III-V-Material basierenden Vorrichtungskanalschicht auf der zweiten, auf einem III-V-Material basierenden Pufferschicht; sowie das Abscheiden einer dielektrischen Gateschicht über der auf einem III-V-Material basierenden Vorrichtungskanalschicht umfasst.
  • Verfahren zur Herstellung einer auf einem III-V-Material basierenden Vorrichtung, welches das Abscheiden einer ersten, auf einem III-V-Material basierenden Pufferschicht in einen Graben in einer isolierenden Pufferschicht auf dem Siliziumsubstrat; das Abscheiden einer zweiten, auf einem III-V-Material basierenden Pufferschicht auf der ersten, auf einem III-V-Material basierenden Pufferschicht; das Abscheiden einer auf einem III-V-Material basierenden Vorrichtungskanalschicht auf der zweiten, auf einem III-V-Material basierenden Pufferschicht; das Ausbilden einer Rippe, welcher die auf einem III-V-Material basierende Pufferschicht umfasst, auf der zweiten, auf einem III-V-Material basierenden Pufferschicht auf einem Abschnitt der ersten, auf einem III-V-Material basierenden Pufferschicht; sowie das Abscheiden einer dielektrischen Gateschicht auf der Rippe umfasst.
  • Verfahren zur Herstellung einer auf einem III-V-Material basierenden Vorrichtung, welches das Abscheiden einer ersten, auf einem III-V-Material basierenden Pufferschicht in einen Graben in einer isolierenden Schicht auf dem Siliziumsubstrat; das Abscheiden einer zweiten, auf einem III-V-Material basierenden Pufferschicht auf der ersten, auf einem III-V-Material basierenden Pufferschicht; das Abscheiden einer auf einem III-V-Material basierenden Vorrichtungskanalschicht auf der zweiten, auf einem III-V-Material basierenden Pufferschicht; und das Abscheiden einer dotierten, auf einem III-V-Material basierenden Schicht über der auf einem III-V-Material basierenden Vorrichtungskanalschicht umfasst.
  • Verfahren zur Herstellung einer auf einem III-V-Material basierenden Vorrichtung, welches das Abscheiden einer ersten, auf einem III-V-Material basierenden Pufferschicht in einen Graben in einer isolierenden Schicht auf dem Siliziumsubstrat; das Abscheiden einer zweiten, auf einem III-V-Material basierenden Pufferschicht auf der ersten, auf einem III-V-Material basierenden Pufferschicht; das Abscheiden einer auf einem III-V-Material basierenden Vorrichtungskanalschicht auf der zweiten, auf einem III-V-Material basierenden Pufferschicht umfasst, wobei die Indiumkonzentration in der auf einem III-V-Material basierenden Vorrichtungskanalschicht zumindest 53% ist.
  • Verfahren zur Herstellung einer auf einem III-V-Material basierenden Vorrichtung, welches das Abscheiden einer ersten, auf einem III-V-Material basierenden Pufferschicht in einen Graben in einer isolierenden Schicht auf dem Siliziumsubstrat; das Abscheiden einer zweiten, auf einem III-V-Material basierenden Pufferschicht auf der ersten, auf einem III-V-Material basierenden Pufferschicht; das Abscheiden einer auf einem III-V-Material basierenden Vorrichtungskanalschicht auf der zweiten, auf einem III-V-Material basierenden Pufferschicht umfasst; wobei zumindest eine aus der ersten, auf einem III-V-Material basierenden Pufferschicht, der zweiten, auf einem III-V-Material basierenden Pufferschicht und der auf einem III-V-Material basierenden Vorrichtungskanalschicht mittels einer chemischen Dampfabscheidung abgeschieden wird.
  • Auf einem III-V-Material basierende Vorrichtung, umfassend: eine erste, auf einem III-V-Material basierende Pufferschicht auf einem Siliziumsubstrat; eine zweite, auf einem III-V-Material basierende Pufferschicht auf der ersten, auf einem III-V-Material basierenden Pufferschicht; sowie eine auf einem III-V-Material basierende Vorrichtungskanalschicht auf der zweiten, auf einem III-V-Material basierenden Pufferschicht.
  • Auf einem III-V-Material basierende Vorrichtung, umfassend: eine erste, auf einem III-V-Material basierende Pufferschicht auf einem Siliziumsubstrat; eine zweite, auf einem III-V-Material basierende Pufferschicht auf der ersten, auf einem III-V-Material basierenden Pufferschicht; sowie eine auf einem III-V-Material basierende Vorrichtungskanalschicht auf der zweiten, auf einem III-V-Material basierenden Pufferschicht, wobei die zweite, auf einem III-V-Material basierende Pufferschicht einen Gitterparameter aufweist, der an den Gitterparameter der auf einem III-V-Material basierenden Vorrichtungskanalschicht angepasst ist.
  • Auf einem III-V-Material basierende Vorrichtung, umfassend: eine erste, auf einem III-V-Material basierende Pufferschicht auf einem Siliziumsubstrat; eine zweite, auf einem III-V-Material basierende Pufferschicht auf der ersten, auf einem III-V-Material basierenden Pufferschicht; sowie eine auf einem III-V-Material basierende Vorrichtungskanalschicht auf der zweiten, auf einem III-V-Material basierenden Pufferschicht, worin die erste, auf einem III-V-Material basierende Pufferschicht einen Gitterparameter zwischen dem Gitterparameter des Siliziumsubstrats und der auf einem III-V-Material basierenden Vorrichtungskanalschicht aufweist.
  • Auf einem III-V-Material basierende Vorrichtung, umfassend: eine erste, auf einem III-V-Material basierende Pufferschicht auf einem Siliziumsubstrat; eine zweite, auf einem III-V-Material basierende Pufferschicht auf der ersten, auf einem III-V-Material basierenden Pufferschicht; sowie eine auf einem III-V-Material basierende Vorrichtungskanalschicht auf der zweiten, auf einem III-V-Material basierenden Pufferschicht, worin zumindest eine aus der ersten, auf einem III-V-Material basierenden Pufferschicht, der zweiten, auf einem III-V-Material basierenden Pufferschicht, und der auf einem III-V-Material basierenden Vorrichtungskanalschicht mittels einer chemischen Dampfabscheidung abgeschieden wird.
  • Auf einem III-V-Material basierende Vorrichtung, umfassend: eine erste, auf einem III-V-Material basierende Pufferschicht auf einem Siliziumsubstrat; eine zweite, auf einem III-V-Material basierende Pufferschicht auf der ersten, auf einem III-V-Material basierenden Pufferschicht; sowie eine auf einem III-V-Material basierende Vorrichtungskanalschicht auf der zweiten, auf einem III-V-Material basierenden Pufferschicht, wobei eine Deckschicht auf der auf einem III-V-Material basierenden Vorrichtungskanalschicht abgeschieden ist.
  • Auf einem III-V-Material basierende Vorrichtung, umfassend: einen Graben in einer isolierenden Schicht auf dem Substrat; eine erste, auf einem III-V-Material basierende Pufferschicht im Graben auf dem Siliziumsubstrat; eine zweite, auf einem III-V-Material basierende Pufferschicht auf der ersten, auf einem III-V-Material basierenden Pufferschicht; und eine, auf einem III-V-Material basierende Vorrichtungskanalschicht auf der zweiten, auf einem III-V-Material basierenden Pufferschicht.
  • Auf einem III-V-Material basierende Vorrichtung, umfassend: eine erste, auf einem III-V-Material basierende Pufferschicht auf einem Siliziumsubstrat; eine zweite, auf einem III-V-Material basierende Pufferschicht auf der ersten, auf einem III-V-Material basierenden Pufferschicht; sowie eine auf einem III-V-Material basierende Vorrichtungskanalschicht auf der zweiten, auf einem III-V-Material basierenden Pufferschicht; und eine dielektrische Gateschicht über der auf einem III-V-Material basierenden Vorrichtungskanalschicht.
  • Auf einem III-V-Material basierende Vorrichtung, umfassend: eine erste, auf einem III-V-Material basierende Pufferschicht auf einem Siliziumsubstrat; eine zweite, auf einem III-V-Material basierende Pufferschicht auf der ersten, auf einem III-V-Material basierenden Pufferschicht; sowie eine auf einem III-V-Material basierende Vorrichtungskanalschicht auf der zweiten, auf einem III-V-Material basierenden Pufferschicht, worin eine Rippe aus der auf einem III-V-Material basierenden Vorrichtungskanalschicht, der zweiten, auf einem III-V-Material basierenden Pufferschicht und der ersten, auf einem III-V-Material basierenden Pufferschicht ausgebildet ist.
  • Auf einem III-V-Material basierende Vorrichtung, umfassend: eine erste, auf einem III-V-Material basierende Pufferschicht auf einem Siliziumsubstrat; eine zweite, auf einem III-V-Material basierende Pufferschicht auf der ersten, auf einem III-V-Material basierenden Pufferschicht; sowie eine auf einem III-V-Material basierende Vorrichtungskanalschicht auf der zweiten, auf einem III-V-Material basierenden Pufferschicht; sowie eine dotierte, auf einem III-V-Material basierende Schicht über einem Abschnitt der auf einem III-V-Material basierenden Vorrichtungskanalschicht.
  • Auf einem III-V-Material basierende Vorrichtung, umfassend: eine erste, auf einem III-V-Material basierende Pufferschicht auf einem Siliziumsubstrat; eine zweite, auf einem III-V-Material basierende Pufferschicht auf der ersten, auf einem III-V-Material basierenden Pufferschicht; sowie eine auf einem III-V-Material basierende Vorrichtungskanalschicht auf der zweiten, auf einem III-V-Material basierenden Pufferschicht, wobei die Indiumkonzentration in der auf einem III-V-Material basierenden Vorrichtungskanalschicht zumindest 53% ist.
  • Verfahren zur Herstellung einer elektronischen Vorrichtung, welches das Abscheiden einer ersten Pufferschicht in einen Graben in einer isolierenden Schicht auf ein Substrat; das Abscheiden einer zweiten Pufferschicht auf der ersten Pufferschicht; und das Abscheiden einer Vorrichtungsschicht auf der zweiten Pufferschicht umfasst, wobei die zweite Pufferschicht einen Gitterparameter aufweist, der an den Gitterparameter der Vorrichtungskanalschicht angepasst ist.
  • Verfahren zur Herstellung einer elektronischen Vorrichtung, welches das Abscheiden einer ersten Pufferschicht in einen Graben in einer isolierenden Schicht auf einem Substrat; das Abscheiden einer zweiten Pufferschicht auf der ersten Pufferschicht; sowie das Abscheiden einer Vorrichtungsschicht auf der zweiten Pufferschicht umfasst, wobei die zweite Pufferschicht einen Gitterparameter aufweist, der an den Gitterparameter der Vorrichtungskanalschicht angepasst ist, und wobei die erste Pufferschicht einen Gitterparameter zwischen dem Gitterparameter des Substrats und der Vorrichtungsschicht aufweist.
  • Verfahren zur Herstellung einer elektronischen Vorrichtung, welches das Abscheiden einer ersten Pufferschicht in einen Graben in einer isolierenden Schicht auf einem Substrat; das Abscheiden einer zweiten Pufferschicht auf der ersten Pufferschicht; sowie das Abscheiden einer Vorrichtungsschicht auf der zweiten Pufferschicht umfasst, wobei die zweite Pufferschicht einen Gitterparameter aufweist, der an den Gitterparameter der Vorrichtungskanalschicht angepasst ist, wobei die erste Pufferschicht einen Gitterparameter zwischen dem Gitterparameter des Substrats und der Vorrichtungsschicht aufweist, und wobei zumindest eine aus der ersten Pufferschicht, der zweiten Pufferschicht und der Vorrichtungsschicht eine auf einem III-V-Material basierende Schicht ist und das Substrat ein Siliziumsubstrat ist.
  • Verfahren zur Herstellung einer elektronischen Vorrichtung, welches das Abscheiden einer ersten Pufferschicht in einen Graben in einer isolierenden Schicht auf einem Substrat; das Abscheiden einer zweiten Pufferschicht auf der ersten Pufferschicht; sowie das Abscheiden einer Vorrichtungsschicht auf der zweiten Pufferschicht umfasst, wobei die zweite Pufferschicht einen Gitterparameter aufweist, der an den Gitterparameter der Vorrichtungskanalschicht angepasst ist, und wobei die erste Pufferschicht einen Gitterparameter zwischen dem Gitterparameter des Substrats und der Vorrichtungsschicht aufweist, wobei zumindest eine aus der ersten Pufferschicht, der zweiten Pufferschicht und der Vorrichtungsschicht eine auf einem III-V-Material basierende Schicht ist und das Substrat ein Siliziumsubstrat ist.
  • Verfahren zur Herstellung einer elektronischen Vorrichtung, welches das Abscheiden einer ersten Pufferschicht in einen Graben in einer isolierenden Schicht auf einem Substrat; das Abscheiden einer zweiten Pufferschicht auf der ersten Pufferschicht; sowie das Abscheiden einer Vorrichtungsschicht auf der zweiten Pufferschicht umfasst, wobei die zweite Pufferschicht einen Gitterparameter aufweist, der an den Gitterparameter der Vorrichtungskanalschicht angepasst ist, und wobei die erste Pufferschicht einen Gitterparameter zwischen dem Gitterparameter des Substrats und der Vorrichtungsschicht aufweist, und wobei eine Deckschicht auf der Vorrichtungsschicht abgeschieden wird.
  • Elektronische Vorrichtung, welche eine erste Pufferschicht in einem Graben in einer isolierenden Schicht auf einem Substrat, eine zweite Pufferschicht auf der ersten Pufferschicht sowie eine Vorrichtungsschicht auf der zweiten Pufferschicht umfasst, wobei die zweite Pufferschicht einen Gitterparameter aufweist, der an den Gitterparameter der Vorrichtungskanalschicht angepasst ist, und wobei die erste Pufferschicht einen Gitterparameter zwischen dem Gitterparameter des Substrats und der Vorrichtungsschicht aufweist.
  • Elektronische Vorrichtung, welche eine erste Pufferschicht in einem Graben in einer isolierenden Schicht auf einem Substrat, eine zweite Pufferschicht auf der ersten Pufferschicht sowie eine Vorrichtungsschicht auf der zweiten Pufferschicht umfasst, wobei die zweite Pufferschicht einen Gitterparameter aufweist, der an den Gitterparameter der Vorrichtungskanalschicht angepasst ist, und wobei die erste Pufferschicht einen Gitterparameter zwischen dem Gitterparameter des Substrats und der Vorrichtungsschicht aufweist, und wobei zumindest eine aus der ersten Pufferschicht, der zweiten Pufferschicht und der Vorrichtungsschicht eine auf einem III-V-Material basierende Schicht ist und das Substrat ein Siliziumsubstrat ist.
  • Elektronische Vorrichtung, welche eine erste Pufferschicht in einem Graben in einer isolierenden Schicht auf einem Substrat, eine zweite Pufferschicht auf der ersten Pufferschicht sowie eine Vorrichtungsschicht auf der zweiten Pufferschicht umfasst, wobei die zweite Pufferschicht einen Gitterparameter aufweist, der an den Gitterparameter der Vorrichtungskanalschicht angepasst ist, und wobei die erste Pufferschicht einen Gitterparameter zwischen dem Gitterparameter des Substrats und der Vorrichtungsschicht aufweist, und wobei eine Deckschicht auf der Vorrichtungsschicht abgeschieden ist.

Claims (20)

  1. Verfahren zur Herstellung einer auf einem III-V-Material basierenden Vorrichtung, welches umfasst: das Abscheiden einer ersten, auf einem III-V-Material basierenden Pufferschicht auf einem Siliziumsubstrat; das Abscheiden einer zweiten, auf einem III-V-Material basierenden Pufferschicht auf der ersten, auf einem III-V-Material basierenden Pufferschicht; und das Abscheiden einer, auf einem III-V-Material basierenden Vorrichtungskanalschicht auf der zweiten, auf einem III-V-Material basierenden Pufferschicht.
  2. Verfahren nach Anspruch 1, worin die zweite, auf einem III-V-Material basierende Pufferschicht einen Gitterparameter aufweist, der an den Gitterparameter der auf einem III-V-Material basierenden Vorrichtungskanalschicht angepasst ist.
  3. Verfahren nach Anspruch 1, worin die erste, auf einem III-V-Material basierende Pufferschicht einen Gitterparameter zwischen dem Gitterparameter des Siliziumsubstrats und der auf einem III-V-Material basierenden Vorrichtungskanalschicht aufweist.
  4. Verfahren nach Anspruch 1, ferner umfassend: das Abscheiden einer Deckschicht auf der auf einem III-V-Material basierenden Vorrichtungskanalschicht.
  5. Verfahren nach Anspruch 1, ferner umfassend: das Ausbilden eines Grabens in einer isolierenden Schicht auf dem Substrat, worin die erste, auf einem III-V-Material basierende Schicht in den Graben abgeschieden wird.
  6. Verfahren nach Anspruch 1, ferner umfassend: das Abscheiden einer dielektrischen Gateschicht über der auf einem III-V-Material basierenden Vorrichtungskanalschicht.
  7. Verfahren nach Anspruch 1, ferner umfassend: das Ausbilden einer Rippe, welche die auf einem III-V-Material basierende Vorrichtungskanalschicht umfasst, auf der zweiten, auf einem III-V-Material basierenden Pufferschicht auf einem Abschnitt der ersten, auf einem III-V-Material basierenden Pufferschicht.
  8. Verfahren nach Anspruch 1, ferner umfassend: das Abscheiden einer dotierten, auf einem III-V-Material basierenden Schicht über der auf einem III-V-Material basierenden Vorrichtungskanalschicht.
  9. Verfahren nach Anspruch 1, worin die Indiumkonzentration in der auf einem III-V-Material basierenden Vorrichtungskanalschicht zumindest 53% ist.
  10. Verfahren nach Anspruch 1, worin zumindest eine aus der ersten, auf einem III-V-Material basierenden Pufferschicht, der zweiten, auf einem III-V-Material basierenden Pufferschicht, und der auf einem III-V-Material basierenden Vorrichtungskanalschicht durch eine chemische Dampfabscheidung abgeschieden wird.
  11. Auf einem III-V-Material basierende Vorrichtung, umfassend: eine erste, auf einem III-V-Material basierende Pufferschicht auf einem Siliziumsubstrat; eine zweite, auf einem III-V-Material basierende Pufferschicht auf der ersten, auf einem III-V-Material basierenden Pufferschicht; und eine auf einem III-V-Material basierende Vorrichtungskanalschicht auf der zweiten, auf einem III-V-Material basierenden Pufferschicht.
  12. Auf einem III-V-Material basierende Vorrichtung nach Anspruch 11, worin die zweite, auf einem III-V-Material basierende Pufferschicht einen Gitterparameter aufweist, der an den Gitterparameter der auf einem III-V-Material basierenden Vorrichtungskanalschicht angepasst ist.
  13. Auf einem III-V-Material basierende Vorrichtung nach Anspruch 11, worin die erste, auf einem III-V-Material basierende Pufferschicht einen Gitterparameter zwischen dem Gitterparameter des Siliziumsubstrats und der auf einem III-V-Material basierenden Vorrichtungskanalschicht aufweist.
  14. Auf einem III-V-Material basierende Vorrichtung nach Anspruch 11, worin zumindest eine aus der ersten, auf einem III-V-Material basierenden Pufferschicht, der zweiten, auf einem III-V-Material basierenden Pufferschicht und der auf einem III-V-Material basierenden Vorrichtungskanalschicht mittels einer chemischen Dampfabscheidung abgeschieden ist.
  15. Auf einem III-V-Material basierende Vorrichtung nach Anspruch 11, worin eine Deckschicht auf der auf einem III-V-Material basierenden Vorrichtungskanalschicht abgeschieden ist.
  16. Auf einem III-V-Material basierende Vorrichtung nach Anspruch 11, ferner umfassend: eine isolierende Schicht auf dem Substrat, worin die erste, auf einem III-V-Material basierende Schicht in einen Graben in der isolierenden Schicht abgeschieden ist.
  17. Auf einem III-V-Material basierende Vorrichtung nach Anspruch 11, ferner umfassend: eine dielektrische Gateschicht über der auf einem III-V-Material basierenden Vorrichtungskanalschicht.
  18. Auf einem III-V-Material basierende Vorrichtung nach Anspruch 11, worin eine Rippe aus der auf einem III-V-Material basierenden Vorrichtungskanalschicht, der zweiten, auf einem III-V-Material basierenden Pufferschicht und der ersten, auf einem III-V-Material basierenden Pufferschicht ausgebildet ist.
  19. Auf einem III-V-Material basierende Vorrichtung nach Anspruch 11, ferner umfassend: eine dotierte, auf einem III-V-Material basierende Schicht über einem Abschnitt der auf einem III-V-Material basierenden Vorrichtungskanalschicht
  20. Auf einem III-V-Material basierende Vorrichtung nach Anspruch 11, worin die Indiumkonzentration in der auf einem III-V-Material basierenden Vorrichtungskanalschicht zumindest 53% ist.
DE112013007031.6T 2013-06-28 2013-06-28 Auf selektiv epitaktisch gezüchteten III-V-Materialien basierende Vorrichtungen Active DE112013007031B4 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2013/048743 WO2014209390A1 (en) 2013-06-28 2013-06-28 Selective epitaxially grown iii-v materials based devices

Publications (2)

Publication Number Publication Date
DE112013007031T5 true DE112013007031T5 (de) 2016-02-04
DE112013007031B4 DE112013007031B4 (de) 2022-02-24

Family

ID=52142511

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112013007031.6T Active DE112013007031B4 (de) 2013-06-28 2013-06-28 Auf selektiv epitaktisch gezüchteten III-V-Materialien basierende Vorrichtungen

Country Status (8)

Country Link
US (3) US9640622B2 (de)
KR (2) KR102099841B1 (de)
CN (2) CN110323268B (de)
DE (1) DE112013007031B4 (de)
GB (1) GB2530195B (de)
RU (1) RU2643931C2 (de)
TW (2) TWI541867B (de)
WO (1) WO2014209390A1 (de)

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI509695B (zh) 2010-06-10 2015-11-21 Asm Int 使膜選擇性沈積於基板上的方法
US9112003B2 (en) 2011-12-09 2015-08-18 Asm International N.V. Selective formation of metallic films on metallic surfaces
CN110323268B (zh) * 2013-06-28 2023-01-03 英特尔公司 基于选择性外延生长的iii-v族材料的器件
TWI739285B (zh) 2014-02-04 2021-09-11 荷蘭商Asm Ip控股公司 金屬、金屬氧化物與介電質的選擇性沉積
KR20160137977A (ko) * 2014-03-28 2016-12-02 인텔 코포레이션 선택적 에피택셜 성장된 iii-v족 재료 기반 디바이스
US10047435B2 (en) 2014-04-16 2018-08-14 Asm Ip Holding B.V. Dual selective deposition
US9816180B2 (en) 2015-02-03 2017-11-14 Asm Ip Holding B.V. Selective deposition
US9490145B2 (en) 2015-02-23 2016-11-08 Asm Ip Holding B.V. Removal of surface passivation
EP3314660A4 (de) 2015-06-23 2019-01-23 Intel Corporation Indiumreiche nmos-transistorkanäle
WO2017003414A1 (en) * 2015-06-27 2017-01-05 Intel Corporation Low damage self-aligned amphoteric finfet tip doping
WO2017003407A1 (en) * 2015-06-27 2017-01-05 Intel Corporation Ge nano wire transistor with gaas as the sacrificial layer
CN107636809B (zh) * 2015-06-27 2023-01-13 英特尔公司 用于隧穿场效应晶体管的截止状态寄生漏电减少
US10546858B2 (en) 2015-06-27 2020-01-28 Intel Corporation Low damage self-aligned amphoteric FINFET tip doping
US11025029B2 (en) 2015-07-09 2021-06-01 International Business Machines Corporation Monolithic III-V nanolaser on silicon with blanket growth
US9583623B2 (en) 2015-07-31 2017-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including fin structures disposed over buffer structures and manufacturing method thereof
US10428421B2 (en) 2015-08-03 2019-10-01 Asm Ip Holding B.V. Selective deposition on metal or metallic surfaces relative to dielectric surfaces
US10566185B2 (en) 2015-08-05 2020-02-18 Asm Ip Holding B.V. Selective deposition of aluminum and nitrogen containing material
US10121699B2 (en) 2015-08-05 2018-11-06 Asm Ip Holding B.V. Selective deposition of aluminum and nitrogen containing material
EP3133046A1 (de) 2015-08-17 2017-02-22 IMEC vzw Al-poor-barriere für ingaas-halbleiterstruktur
US10343186B2 (en) 2015-10-09 2019-07-09 Asm Ip Holding B.V. Vapor phase deposition of organic films
US10695794B2 (en) 2015-10-09 2020-06-30 Asm Ip Holding B.V. Vapor phase deposition of organic films
US10814349B2 (en) 2015-10-09 2020-10-27 Asm Ip Holding B.V. Vapor phase deposition of organic films
EP3185299B1 (de) 2015-12-21 2023-05-24 IMEC vzw Selbstausgerichtete nanostrukturen für halbleiterbauelement
CN108701714B (zh) * 2016-02-22 2021-09-07 英特尔公司 创建具有富铟侧表面和底表面的有源沟道的设备和方法
US9981286B2 (en) 2016-03-08 2018-05-29 Asm Ip Holding B.V. Selective formation of metal silicides
KR102182550B1 (ko) 2016-04-18 2020-11-25 에이에스엠 아이피 홀딩 비.브이. 유도된 자기-조립층을 기판 상에 형성하는 방법
US10204782B2 (en) 2016-04-18 2019-02-12 Imec Vzw Combined anneal and selective deposition process
US11081342B2 (en) 2016-05-05 2021-08-03 Asm Ip Holding B.V. Selective deposition using hydrophobic precursors
US10373820B2 (en) 2016-06-01 2019-08-06 Asm Ip Holding B.V. Deposition of organic films
US10453701B2 (en) 2016-06-01 2019-10-22 Asm Ip Holding B.V. Deposition of organic films
US9803277B1 (en) 2016-06-08 2017-10-31 Asm Ip Holding B.V. Reaction chamber passivation and selective deposition of metallic films
US10014212B2 (en) 2016-06-08 2018-07-03 Asm Ip Holding B.V. Selective deposition of metallic films
US9805974B1 (en) 2016-06-08 2017-10-31 Asm Ip Holding B.V. Selective deposition of metallic films
US11004954B2 (en) * 2016-09-30 2021-05-11 Intel Corporation Epitaxial buffer to reduce sub-channel leakage in MOS transistors
US11430656B2 (en) 2016-11-29 2022-08-30 Asm Ip Holding B.V. Deposition of oxide thin films
JP7169072B2 (ja) 2017-02-14 2022-11-10 エーエスエム アイピー ホールディング ビー.ブイ. 選択的パッシベーションおよび選択的堆積
US11501965B2 (en) 2017-05-05 2022-11-15 Asm Ip Holding B.V. Plasma enhanced deposition processes for controlled formation of metal oxide thin films
KR20240112368A (ko) 2017-05-16 2024-07-18 에이에스엠 아이피 홀딩 비.브이. 유전체 상에 옥사이드의 선택적 peald
US9947582B1 (en) 2017-06-02 2018-04-17 Asm Ip Holding B.V. Processes for preventing oxidation of metal thin films
WO2019005106A1 (en) * 2017-06-30 2019-01-03 Intel Corporation PROHIBITED WIDE BAND CHANNEL TRANSISTOR AND SOURCE / BAND DRAIN PROHIBITED NARROW
US10900120B2 (en) 2017-07-14 2021-01-26 Asm Ip Holding B.V. Passivation against vapor deposition
DE112017007838T5 (de) * 2017-09-28 2020-05-07 Intel Corporation Transistoren mit kanal- und unterkanalregionen mit unterschiedlichen zusammensetzungen und abmessungen
US11164974B2 (en) * 2017-09-29 2021-11-02 Intel Corporation Channel layer formed in an art trench
JP7146690B2 (ja) 2018-05-02 2022-10-04 エーエスエム アイピー ホールディング ビー.ブイ. 堆積および除去を使用した選択的層形成
JP2020056104A (ja) 2018-10-02 2020-04-09 エーエスエム アイピー ホールディング ビー.ブイ. 選択的パッシベーションおよび選択的堆積
US11965238B2 (en) 2019-04-12 2024-04-23 Asm Ip Holding B.V. Selective deposition of metal oxides on metal surfaces
US11139163B2 (en) 2019-10-31 2021-10-05 Asm Ip Holding B.V. Selective deposition of SiOC thin films
TW202140833A (zh) 2020-03-30 2021-11-01 荷蘭商Asm Ip私人控股有限公司 相對於金屬表面在介電表面上之氧化矽的選擇性沉積
TW202204658A (zh) 2020-03-30 2022-02-01 荷蘭商Asm Ip私人控股有限公司 在兩不同表面上同時選擇性沉積兩不同材料
TW202140832A (zh) 2020-03-30 2021-11-01 荷蘭商Asm Ip私人控股有限公司 氧化矽在金屬表面上之選擇性沉積

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01207920A (ja) * 1988-02-16 1989-08-21 Oki Electric Ind Co Ltd InP半導体薄膜の製造方法
JP3093904B2 (ja) 1993-02-16 2000-10-03 富士通株式会社 化合物半導体結晶の成長方法
US6177688B1 (en) * 1998-11-24 2001-01-23 North Carolina State University Pendeoepitaxial gallium nitride semiconductor layers on silcon carbide substrates
US20010042503A1 (en) * 1999-02-10 2001-11-22 Lo Yu-Hwa Method for design of epitaxial layer and substrate structures for high-quality epitaxial growth on lattice-mismatched substrates
US6603448B2 (en) * 1999-12-16 2003-08-05 Matsushita Electric Industrial Co., Ltd Plasma display panel
JP4170004B2 (ja) * 2002-03-28 2008-10-22 日本板硝子株式会社 化合物半導体積層膜構造
TW200409203A (en) 2004-01-30 2004-06-01 Nan Ya Photonics Inc Epitaxial growth method for metamorphic strain-relaxed buffer layer having nitrogen compound
US7300837B2 (en) 2004-04-30 2007-11-27 Taiwan Semiconductor Manufacturing Co., Ltd FinFET transistor device on SOI and method of fabrication
US7566949B2 (en) 2006-04-28 2009-07-28 International Business Machines Corporation High performance 3D FET structures, and methods for forming the same using preferential crystallographic etching
US8143646B2 (en) * 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
KR20090119849A (ko) * 2007-02-16 2009-11-20 스미또모 가가꾸 가부시키가이샤 갈륨 나이트라이드계 에피택셜 결정, 그 제조방법 및 전계 효과 트랜지스터
US8278687B2 (en) * 2008-03-28 2012-10-02 Intel Corporation Semiconductor heterostructures to reduce short channel effects
JP2010040973A (ja) 2008-08-08 2010-02-18 Sony Corp 半導体装置およびその製造方法
CN101814457B (zh) * 2009-02-24 2013-04-24 台湾积体电路制造股份有限公司 在位错阻挡层上的高迁移率沟道器件
WO2010118529A1 (en) * 2009-04-17 2010-10-21 Arise Technologies Corporation Base structure for iii-v semiconductor devices on group iv substrates and method of fabrication thereof
JP4978667B2 (ja) 2009-07-15 2012-07-18 住友電気工業株式会社 窒化ガリウム系半導体レーザダイオード
US8148230B2 (en) * 2009-07-15 2012-04-03 Sandisk 3D Llc Method of making damascene diodes using selective etching methods
US8415718B2 (en) 2009-10-30 2013-04-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming epi film in substrate trench
US8847203B2 (en) * 2009-11-04 2014-09-30 Dowa Electronics Materials Co, Ltd. Group III nitride epitaxial laminate substrate
US8283653B2 (en) * 2009-12-23 2012-10-09 Intel Corporation Non-planar germanium quantum well devices
RU100336U1 (ru) * 2010-08-03 2010-12-10 Закрытое акционерное общество "СуперОкс" Тонкопленочный фотоэлектрический элемент
US8592292B2 (en) * 2010-09-02 2013-11-26 National Semiconductor Corporation Growth of multi-layer group III-nitride buffers on large-area silicon substrates and other substrates
US9214538B2 (en) * 2011-05-16 2015-12-15 Eta Semiconductor Inc. High performance multigate transistor
JP2013026321A (ja) * 2011-07-19 2013-02-04 Sharp Corp 窒化物系半導体層を含むエピタキシャルウエハ
US8643108B2 (en) * 2011-08-19 2014-02-04 Altera Corporation Buffered finFET device
KR20130047813A (ko) * 2011-10-31 2013-05-09 삼성전자주식회사 Iii-v족 화합물 반도체층을 포함하는 반도체 소자 및 그 제조방법
US9583574B2 (en) * 2012-09-28 2017-02-28 Intel Corporation Epitaxial buffer layers for group III-N transistors on silicon substrates
CN103065973B (zh) * 2013-01-22 2016-02-24 中国科学院半导体研究所 在Si基上制备InP基n-MOS器件的方法
WO2014158198A1 (en) * 2013-03-29 2014-10-02 Intel Corporation Transistor architecture having extended recessed spacer and source/drain regions and method of making same
CN110323268B (zh) * 2013-06-28 2023-01-03 英特尔公司 基于选择性外延生长的iii-v族材料的器件

Also Published As

Publication number Publication date
US10181518B2 (en) 2019-01-15
TW201513175A (zh) 2015-04-01
KR20160051684A (ko) 2016-05-11
US10573717B2 (en) 2020-02-25
US20160204208A1 (en) 2016-07-14
TW201631636A (zh) 2016-09-01
CN105308719A (zh) 2016-02-03
US9640622B2 (en) 2017-05-02
CN110323268A (zh) 2019-10-11
GB2530195B (en) 2018-12-12
RU2643931C2 (ru) 2018-02-06
KR102216417B1 (ko) 2021-02-17
KR102099841B1 (ko) 2020-04-13
KR20200039024A (ko) 2020-04-14
RU2015151123A (ru) 2017-06-07
US20170194142A1 (en) 2017-07-06
GB201520312D0 (en) 2015-12-30
US20190088747A1 (en) 2019-03-21
CN110323268B (zh) 2023-01-03
GB2530195A (en) 2016-03-16
CN105308719B (zh) 2019-07-26
WO2014209390A1 (en) 2014-12-31
TWI541867B (zh) 2016-07-11
TWI646583B (zh) 2019-01-01
DE112013007031B4 (de) 2022-02-24

Similar Documents

Publication Publication Date Title
DE112013007031B4 (de) Auf selektiv epitaktisch gezüchteten III-V-Materialien basierende Vorrichtungen
DE112011105972B4 (de) III-V Schichten für N-Typ- und P-Typ-MOS-Source/Drain-Kontakte
DE102020103710A1 (de) Rückseitenkontakte für Halbleitervorrichtungen
DE112013006527B4 (de) Nanodrahttransistor mit Unterschicht-Ätzstopps
DE112014000536B4 (de) Tiefe Gate-Rundherum-Halbleitervorrichtung mit aktiver Germanium- oder Gruppe-III-V-Schicht
DE102019121928A1 (de) Gestapelte nanodrahttransistorstruktur mit unterschiedlichen kanalgeometrien zur belastung
DE112013007039B4 (de) Das Integrieren VLSI-kompatibler Rippen-Strukturen mit selektivem Epitaxialwachstum und das Fertigen von Vorrichtungen darauf
DE112011105987T5 (de) Nichtplanarer III-N-Transistor
DE112013005622T5 (de) Halbleiterbauelemente mit Germanium-reichen aktiven Schichten &amp; dotierten Übergangsschichten
DE112011105996T5 (de) Halbleiterbauelement mit einem verengten Halbleiterkörper und Verfahren zum Ausbilden von Halbleiterkörpern variierender Breite
DE112015007207T5 (de) Nanodrahttransistoren mit eingebetteten dielektrischen Abstandshaltern
DE112013005625T5 (de) Umsetzung von dünnen Transistorelementen von Silicium zu Silicium-Germanium
DE112011105973T5 (de) Halbleitervorrichtung mit metallischen Quellen- und Senkenregionen
DE112013005585T5 (de) Vertikaler Nanodraht-Transistor mit axial konzipiertem Halbleiter und Gate-Metallisierung
DE112016006691T5 (de) Transistor-Gate-Grabenbeartbeitung, um Kapazität und Widerstand zu verringern
DE112015006971T5 (de) Hochbeweglichkeits-Feldeffekttransistoren mit einer/einem retrogradierten Halbleiter-Source/Drain
DE102019104899A1 (de) CMOS-Schaltung mit vertikal orientiertem N-Typ-Transistor und Verfahren zum Bereitstellen desselben
DE112013007050T5 (de) Tunnelfeldeffekttransistoren (TFET) mit undotierten Drainunterlappungs-Umwicklungsbereichen
DE112015006945T5 (de) Transistoren mit hoher Elektronenbeweglichkeit mit Heteroübergang-Dotierstoffdiffusionsbarriere
DE112017008312T5 (de) Heterogene ge/iii-v-cmos-transistorstrukturen
DE102020134411A1 (de) Integrierte gate-all-around-strukturen mit germaniumdotierten nanoband-kanalstrukturen
DE102020103736A1 (de) Nichtplanare transistoren mit kanalgebieten, die variierende breiten aufweisen
DE112020005273B4 (de) Verfahren zum Bilden eines Nanosheet-Transistors mit selbstausgerichteter dielektrischer Säule
DE112013007051T5 (de) CMOS-kompatible Polyzid-Sicherungsstruktur und Verfahren zum Herstellen selbiger
DE102020103536A1 (de) Logikschaltung mit Indiumnitrid-Quantenwanne

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R130 Divisional application to

Ref document number: 112013007834

Country of ref document: DE

R020 Patent grant now final