DE112011100901T5 - Graphen/Nanostruktur-FET mit selbstausgerichteter Kontakt- und Gate-Zone - Google Patents

Graphen/Nanostruktur-FET mit selbstausgerichteter Kontakt- und Gate-Zone Download PDF

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Abstract

Ein Verfahren zum Bilden eines Feldeffekttransistors (FET) weist das Abscheiden eines Kanalmaterials auf einem Substrat, wobei das Kanalmaterial Graphen oder eine Nanostruktur aufweist; das Bilden einer Gate-Zone über einem ersten Teil des Kanalmaterials; das Bilden von Abstandhaltern in Nachbarschaft zu der Gate-Zone; das Abscheiden eines Kontaktmaterials über dem Kanalmaterial, der Gate-Zone und den Abstandhaltern; das Abscheiden eines dielektrischen Materials über dem Kontaktmaterial; das Entfernen eines Teils des dielektrischen Materials und eines Teils des Kontaktmaterials, um den oberen Bereich der Gate-Zone frei zu legen; das Zurücknehmen des Kontaktmaterials; das Entfernen des dielektrischen Materials und das Strukturieren des Kontaktmaterials auf, um einen selbstausgerichteten Kontakt für den FET zu bilden, wobei sich der selbstausgerichtete Kontakt über einer Source-Zone und einer Drain-Zone des FET befindet, wobei die Source-Zone und die Drain-Zone einen zweiten Teil des Kanalmaterials aufweisen.

Description

  • GEBIET
  • Die vorliegende Erfindung betrifft allgemein das Gebiet der Herstellung von Feldeffekttransistoren (FET) und insbesondere die Herstellung von FETs auf Graphen-Basis.
  • BESCHREIBUNG DES STANDES DER TECHNIK
  • Graphen bezieht sich auf eine zweidimensionale planare Lage von Kohlenstoffatomen, die in einer hexagonalen Benzolringstruktur angeordnet sind. Eine frei stehende Graphenstruktur ist nur in einem zweidimensionalen Raum theoretisch stabil, was bedeutet, dass in einem dreidimensionalen Raum keine wirklich planare Graphenstruktur existiert, welche instabil in Bezug auf die Bildung gekrümmter Strukturen ist, wie z. B. von Ruß, Fullerenen, Nanoröhrchen oder gewölbten zweidimensionalen Strukturen. Eine zweidimensionale Graphenstruktur kann jedoch stabil sein, wenn sie auf einem Substrat getragen wird, zum Beispiel auf der Fläche eines Siliciumcarbid(SiC)-Kristalls. Es sind auch frei stehende Graphen-Dünnschichten hergestellt worden, sie weisen jedoch nicht die idealisierte flache Geometrie auf.
  • Strukturell weist Graphen Hybridorbitale auf, die durch sp2-Hybridisierung gebildet werden. Bei der sp2-Hybridisierung mischen sich das 2s-Orbital und zwei der drei 2p-Orbitale, um drei sp2-Orbitale zu bilden. Das eine verbleibende p-Orbital bildet eine pi(π)-Bindung zwischen den Kohlenstoffatomen. Ähnlich wie die Struktur des Benzols weist die Struktur des Graphens einen konjugierten Ring der p-Orbitale auf, d. h. die Graphenstruktur ist aromatisch. Anders als bei anderen allotropen Modifikationen des Kohlenstoffs, wie z. B. beim Diamant, beim amorphen Kohlenstoff, beim Kohlenstoff-Nanoschaum oder bei Fullerenen, ist Graphen nur eine Atomschicht dünn.
  • Graphen weist eine ungewöhnliche Bandstruktur auf, in welcher sich konische Elektronen- und Defektelektronentaschen nur an den K-Punkten der Brillouin-Zone im Impulsraum treffen. Die Energie der Ladungsträger, d. h. Elektronen oder Defektelektronen, hängt linear vom Impuls der Ladungsträger ab. Als Folge dessen verhalten sich die Ladungsträger als relativistische Dirac-Fermionen einer effektiven Masse Null und folgen der Dirac-Gleichung. Graphenlagen können eine hohe Ladungsträgermobilität von mehr als 200.000 cm2/Vs bei 4 K aufweisen. Auch bei 300 K kann die Ladungsträgermobilität einen Wert von 15.000 cm2/Vs erreichen.
  • Graphenschichten kann man durch Festphasen-Graphitierung, d. h. durch Sublimieren von Siliciumatomen aus einer Fläche eines Siliciumcarbidkristalls, z. B. der (0001)-Fläche, anwachsen lassen. Bei ungefähr 1.150°C beginnt in einer Anfangsstufe der Graphitierung ein komplexes Muster der Oberflächenrekonstruktion aufzutreten. Typischerweise ist eine höhere Temperatur erforderlich, um eine Graphenschicht zu bilden. Graphenschichten auf einem anderen Material sind auf dem Fachgebiet ebenfalls bekannt. Zum Beispiel können auf einer Metallfläche, z. B. Kupfer und Nickel, durch chemische Abscheidung von Kohlenstoffatomen aus einer kohlenstoffreichen Vorstufe einzelne oder mehrere Graphenschichten gebildet werden.
  • Graphen zeigt viele andere vorteilhafte elektrische Eigenschaften, wie z. B. elektronische Kohärenz in der Nähe der Raumtemperatur und Quanteninterferenzeffekte. Ballistische Transporteigenschaften in Strukturen kleinen Maßstabs sind in Graphenschichten ebenfalls zu erwarten.
  • Während eine Monoschicht-Graphenlage eine Bandlücke von Null mit linearer Energie-Impuls-Beziehung für Ladungsträger aufweist, zeigt zweischichtiges Graphen, d. h. Bischicht-Graphen, deutlich unterschiedliche elektronische Eigenschaften, wobei unter speziellen Bedingungen eine Bandlücke erzeugt werden kann. In einem Bischicht-Graphen sind zwei Graphenlagen mit einem normalen Stapelabstand von ungefähr 3,35 Ångström aufeinander gestapelt, und die zweite Schicht ist in Bezug auf die erste Schicht um 60° gedreht. Bei dieser Stapelstruktur handelt es sich um die so genannte A-B-Bernel-Stapelung und auch um die Graphenstruktur, die man im natürlichen Graphit findet. Ähnlich wie beim Monoschicht-Graphen weist Eischicht-Graphen in seinem natürlichen Zustand eine Bandlücke von Null auf. Wenn die Bischicht jedoch einem elektrischen Feld ausgesetzt wird, kann zwischen den beiden Schichten ein Ladungsungleichgewicht induziert werden, und dies führt zu einer anderen Bandstruktur mit einer Bandlücke, die zu dem Ladungsungleichgewicht proportional ist.
  • Ein Feldeffekttransistor (FET) kann unter Verwendung von Graphen, Graphit, welches gestapelte Graphenlagen aufweist, oder Nanostrukturen, die aus Graphen gebildet werden, z. B. Kohlenstoff-Nanoröhrchen, für die Kanal- und Source/Drain-Zonen des FET hergestellt werden. Alternativ kann der FET unter Verwendung von Nanodrähten, die aus einem Halbleitermaterial hergestellt sind, für die Kanal- und Source/Drain-Zonen des FET gebildet werden. Die Source/Drain-Zonen des FET benötigen elektrische Kontakte, welche unter Verwendung eines Kontaktmaterials gebildet werden können. Die Kontakte zu den Source/Drain-Zonen in einem Graphen/Nanostruktur-FET müssen unter Verwendung eines Kontaktmaterials mit einem relativ niedrigen Kontaktwiderstand gebildet werden, um gute Betriebseigenschaften des FET zu erhalten.
  • KURZDARSTELLUNG
  • In einer Erscheinungsform weist ein Verfahren zum Bilden eines Feldeffekttransistors (FET) das Abscheiden eines Kanalmaterials auf einem Substrat, wobei das Kanalmaterial Graphen oder eine Nanostruktur aufweist; das Bilden einer Gate-Zone über einem ersten Teil des Kanalmaterials; das Bilden von Abstandhaltern in Nachbarschaft zu der Gate-Zone; das Abscheiden eines Kontaktmaterials über dem Kanalmaterial, der Gate-Zone und den Abstandhaltern; das Abscheiden eines dielektrischen Materials über dem Kontaktmaterial; das Entfernen eines Teils des dielektrischen Materials und eines Teils des Kontaktmaterials, um den oberen Bereich der Gate-Zone frei zu legen; das Zurücknehmen des Kontaktmaterials; das Entfernen des dielektrischen Materials und das Strukturieren des Kontaktmaterials auf, um einen selbstausgerichteten Kontakt für den FET zu bilden, wobei sich der selbstausgerichtete Kontakt über einer Source-Zone und einer Drain-Zone des FET befindet, wobei die Source-Zone und die Drain-Zone einen zweiten Teil des Kanalmaterials aufweisen.
  • In einer Erscheinungsform weist ein Feldeffekttransistor (FET) ein Substrat; ein Kanalmaterial, welches sich auf dem Substrat befindet, wobei das Kanalmaterial Graphen oder eine Nanostruktur aufweist; eine Gate-Zone, die sich auf einem ersten Teil des Kanalmaterials befindet; und einen Kontakt auf, der an der Gate-Zone ausgerichtet ist, wobei der Kontakt eines aus einem Metallsilicid, einem Metallcarbid und einem Metall aufweist, wobei sich der Kontakt über einer Source-Zone und einer Drain-Zone des FET befindet, wobei die Source-Zone und die Drain-Zone einen zweiten Teil des Kanalmaterials aufweisen.
  • Durch die Techniken der vorliegenden beispielhaften Ausführungsform werden weitere Merkmale verwirklicht. Hierin werden detailliert andere Ausführungsformen beschrieben und als Teil dessen angesehen, was beansprucht wird. Für ein besseres Verständnis der Merkmale der beispielhaften Ausführungsform sei auf die Beschreibung und die Zeichnungen verwiesen.
  • KURZE BESCHREIBUNG DER VERSCHIEDENEN ANSICHTEN DER ZEICHNUNGEN
  • Im Folgenden wird auf die Zeichnungen Bezug genommen, wobei in den verschiedenen Figuren gleiche Elemente mit den gleichen Bezugszahlen versehen sind:
  • 1 veranschaulicht eine Ausführungsform eines Verfahrens zur Herstellung eines Graphen/Nanostruktur-FET mit selbstausgerichteter Kontakt- und Gate-Zone.
  • 2A veranschaulicht eine Ausführungsform eines abgeschiedenen Kanalmaterials auf einem Substrat.
  • 2B veranschaulicht eine Draufsicht auf eine Ausführungsform eines abgeschiedenen Kanalmaterials, welches Nanostrukturen aufweist, auf einem Substrat.
  • 3 veranschaulicht eine Ausführungsform der Einheit der 2A nach der Bildung der Gate-Zone und der Abstandhalter.
  • 4 veranschaulicht eine Ausführungsform der Einheit der 3 nach dem Abscheiden von Kontaktmaterial.
  • 5 veranschaulicht eine Ausführungsform der Einheit der 4 nach dem Abscheiden eines dielektrischen Materials.
  • 6 veranschaulicht eine Ausführungsform der Einheit der 5 nach dem chemisch-mechanischen Polieren.
  • 7 veranschaulicht eine Ausführungsform der Einheit der 6 nach dem Zurücknehmen des Kontaktmaterials.
  • 8 veranschaulicht eine Ausführungsform der Einheit der 7 nach dem Entfernen des dielektrischen Materials.
  • 9A veranschaulicht eine Ausführungsform eines Graphen/Nanostruktur-FET mit selbstausgerichteter Kontakt- und Gate-Zone nach dem Strukturieren des Kontaktmaterials.
  • 9B veranschaulicht eine Draufsicht auf eine Ausführungsform eines Graphen/Nanostruktur-FET mit selbstausgerichteter Kontakt- und Gate-Zone, welcher ein Nanostruktur-Kanalmaterial aufweist.
  • DETAILLIERTE BESCHREIBUNG
  • Es werden Ausführungsformen eines Graphen/Nanostruktur-FET mit selbstausgerichteter Kontakt- und Gate-Zone und Verfahren zur Herstellung eines Graphen/Nanostruktur-FET mit selbstausgerichteter Kontakt- und Gate-Zone bereitgestellt, wobei beispielhafte Ausführungsformen unten detailliert beschrieben werden. Die Kanal- und Source/Drain-Zonen des Graphen/Nanostruktur-FET weisen in einigen Ausführungsformen ein oder mehrere Graphenlagen oder in anderen Ausführungsformen Nanostrukturen auf, z. B. Kohlenstoff-Nanoröhrchen oder Halbleiter-Nanodrähte. Über den Source/Drain-Zonen des Graphen/Nanostruktur-FET kann ein Kontakt mit relativ niedrigem Widerstand gebildet werden, der zu der FET-Gate-Zone selbstausgerichtet ist. Der Kontakt kann aus einem Material gebildet werden, welches einen relativ niedrigen Widerstand aufweist, z. B. aus einem Metall, einem Silicid oder einem Carbid.
  • 1 veranschaulicht eine Ausführungsform eines Verfahrens 100 zur Herstellung eines Graphen/Nanostruktur-FET mit selbstausgerichteter Kontakt- und Gate-Zone. 1 wird unter Bezugnahme auf 2 bis 9 erörtert. Im Block 101 wird auf einem Substrat ein Kanalmaterial 203 abgeschieden. Das Substrat weist eine isolierende Schicht 202 auf, die auf einem Siliciumsubstrat 201 angeordnet ist, wie in 2A dargestellt. Die isolierende Schicht 202 kann in einigen Ausführungsformen ein Oxidmaterial wie z. B. Siliciumoxid (SiO2) aufweisen. Bei dem Kanalmaterial 203 kann es sich in einigen Ausführungsformen um ein oder mehrere Graphenlagen handeln, oder es kann in anderen Ausführungsformen Nanostrukturen aufweisen, wie z. B. Halbleiter-Nanodrähte oder Kohlenstoff-Nanoröhrchen. 2B veranschaulicht eine Ausführungsform eines Kanalmaterials 203, welches Nanostrukturen, z. B. Kohlenstoff-Nanoröhrchen oder Halbleiter-Nanodrähte, auf dem Substrat aufweist. Wie in 2B dargestellt, wird das Nanostruktur-Kanalmaterial 203 auf der isolierenden Schicht 202 gebildet.
  • Anschließend wird über dem Kanalmaterial 203 eine Gate-Zone 301 gebildet, und in Nachbarschaft zu der Gate-Zone 301 werden über dem Kanalmaterial 203 Seitenwand-Abstandhalter 302 gebildet, wie in 3 dargestellt. In einigen Ausführungsformen kann die Gate-Zone 301 aus einem Stapel von Materialien strukturiert werden, welcher eine dünne Schicht eines Gate-Dielektrikums, z. B. Hafniumoxid (HfO2), und ein Gate-Metall, z. B. Titannitrid (TiN) oder Wolfram (W), auf der dünnen Schicht des Gate-Dielektrikums und gegebenenfalls eine Gate-Hartmaske, z. B. Siliciumnitrid (SiN), auf dem Gate-Metall aufweist. Die Seitenwand-Abstandhalter 302 können in einigen Ausführungsformen ein Nitrid oder ein Oxid aufweisen und können durch Abscheidung des Abstandhaltermaterials und Ätzen gebildet werden, um die Seitenwand-Abstandhalter 302 zu bilden.
  • Im Block 102 wird über der Einheit 300 der 3 ein Kontaktmaterial 401 abgeschieden, was zu der Einheit 400 führt, die in 4 dargestellt ist. Das Kontaktmaterial 401 kann in einigen Ausführungsformen ein Metall, welches einen relativ niedrigen Widerstand aufweist, oder Kohlenstoff oder Silicium aufweisen.
  • Im Block 103 wird über dem Kontaktmaterial 401 ein dielektrisches Material 501 abgeschieden, wie in 5 dargestellt. Die Abscheidung des dielektrischen Materials 501 kann in einigen Ausführungsformen gerichtet erfolgen, d. h. das dielektrische Material bildet sich nicht auf den horizontalen Teilen des Kontaktmaterials 401 auf den Seitenwand-Abstandhaltern 302, wie in 5 dargestellt. In anderen Ausführungsformen, wenn die Abscheidung des dielektrischen Materials 501 nicht gerichtet erfolgt, müssen Teile des dielektrischen Materials 501, das auf dem horizontalen Teil des Kontaktmaterials 401 auf den Seitenwand-Abstandhaltern 302 abgeschieden ist, entfernt werden, zum Beispiel durch ein Nassätzen mit Fluorwasserstoff, wie in 5 dargestellt. Bei dem dielektrischen Material 501 kann es sich um ein Material handeln, das so gewählt wird, dass das Kontaktmaterial 401 entfernbar ist, ohne das dielektrische Material 501 zu entfernen; das dielektrische Material 501 kann in einigen Ausführungsformen ein Hochdichte-Plasma(High Density Plasma, HDP)-Oxid aufweisen.
  • Im Block 104 wird ein Verfahren des chemisch-mechanischen Polierens (CMP) durchgeführt, um den oberen Teil des dielektrischen Materials 501 und des Kontaktmaterials 401 zu entfernen, wodurch der obere Bereich der Gate-Zone 301 frei gelegt wird, wie in 6 dargestellt. Anschließend wird im Block 105 das Kontaktmaterial 401 in Nachbarschaft zu den Seitenwand-Abstandhaltern 302 bis unterhalb des Niveaus des dielektrischen Materials 501 zurückgenommen, wie in 7 dargestellt. In Ausführungsformen, in welchen das Kontaktmaterial 401 Kohlenstoff aufweist und das dielektrische Material 501 HDP-Oxid aufweist, kann das Kontaktmaterial 401 unter Verwendung von Sauerstoffplasma zurückgenommen werden. Durch die Verwendung von Sauerstoffplasma wird die Entfernung des Kontaktmaterials 401 ohne Entfernung des dielektrischen Materials 501 oder der Seitenwand-Abstandhalter 302 ermöglicht.
  • Im Block 106 wird das dielektrische Material 501 entfernt, wie in 8 dargestellt. Das dielektrische Material 501 kann durch ein beliebiges geeignetes Verfahren entfernt werden. Anschließend kann in Ausführungsformen, in welchen das Kontaktmaterial 401 Kohlenstoff oder Silicium aufweist, das Kontaktmaterial in ein Metallcarbid oder ein Metallsilicid umgewandelt werden, um den Kontaktwiderstand des Kontaktmaterials 401 zu verringern. Die Umwandlung kann durch Abscheiden einer Schicht eines Komplementärmetalls auf dem Kontaktmaterial 401 und Tempern der Einheit mit der abgeschiedenen Metallschicht bei einer Temperatur erreicht werden, die höher als die Bildungstemperatur des gewünschten Metallsilicids oder Metallcarbids ist, so dass das Metall mit dem Silicium- oder Kohlenstoff-Kontaktmaterial 401 reagiert. Durch das Tempern wird bewirkt, dass das Kontaktmaterial 401 in das Metallsilicid oder Metallcarbid umgewandelt wird; in einigen Ausführungsformen kann das gesamte Kontaktmaterial 401 mit der abgeschiedenen Metallschicht reagieren. Anschließend wird nach dem Tempern alles verbleibende nicht umgesetzte Metall selektiv gegenüber dem Metallsilicid oder Metallcarbid entfernt.
  • Im Block 107 wird das Kontaktmaterial 401 maskiert und strukturiert, um alles Kontaktmaterial 401 zu entfernen, welches sich auf Nicht-FET-Bereichen des Substrats befindet, was zu einem selbstausgerichteten Kontakt 901 führt, wie in 9A bis 9B dargestellt. Der FET 900A bis 900B der 9A bis 9B weist eine selbstausgerichtete Kontakt- 901 und Gate-Zone 301 auf, die über dem Kanalmaterial 203 ausgebildet sind. Der Kontakt 901 ist zu der Gate-Zone 301 und zu den Source- und Drain-Zonen selbstausgerichtet und kann ein Metall, ein Carbid oder ein Silicid aufweisen, welche einen relativ niedrigen Kontaktwiderstand zu den Source- und Drain-Zonen des FET aufweisen. Das Kanalmaterial 203 kann in einigen Ausführungsformen ein oder mehrere Graphenlagen oder in anderen Ausführungsformen Nanostrukturen wie z. B. Kohlenstoff-Nanoröhrchen oder Halbleiter-Nanodrähte aufweisen. 9B veranschaulicht eine Draufsicht auf eine Ausführungsform eines FET 900B, welche den Kontakt 901 über dem Kanalmaterial 203 zeigt, wobei das Kanalmaterial 203 Nanostrukturen wie z. B. Kohlenstoff-Nanoröhrchen oder Halbleiter-Nanodrähte aufweist. Der Teil des Kanalmaterials 203, der sich unterhalb der Gate-Zone 301 befindet, weist den FET-Kanal auf, und die Teile des Kanalmaterials 301, die sich unterhalb des selbstausgerichteten Kontakts 901 befinden, bilden die Source- und Drain-Zonen des FET. Der selbstausgerichtete Kontakt 901 fungiert während des Betriebs als elektrischer Kontakt für die Source- und Drain-Zonen des FET.
  • Die technischen Auswirkungen und Vorteile beispielhafter Ausführungsformen weisen ein Verfahren mit Selbstausrichtung zum Bilden eines FET mit relativ niedrigem Kontaktwiderstand auf.
  • Die hierin verwendete Terminologie dient nur der Beschreibung spezieller Ausführungsformen und soll die Erfindung nicht beschränken. Wie hierin verwendet, sollen die Singularformen „ein”, „eine” und „der”, „die”, „das” ebenso die Pluralformen aufweisen, sofern dies nicht durch den Kontext eindeutig anders angezeigt ist. Es versteht sich ferner, dass mit den Begriffen „aufweist” und/oder „aufweisen”, wenn sie in dieser Beschreibung verwendet werden, das Vorliegen angegebener Merkmale, ganzer Zahlen, Schritte, Operationen, Elemente und/oder Komponenten beschrieben ist, jedoch nicht das Vorliegen oder das Hinzufügen ein oder mehrerer anderer Merkmale, ganzer Zahlen, Schritte, Operationen, Elemente, Komponenten und/oder Gruppen derselben ausgeschlossen wird.
  • Die entsprechenden Strukturen, Materialien, Handlungen und Äquivalente aller Mittel oder Schritte plus Funktionselemente in den folgenden Patentansprüchen sollen jede Struktur, jedes Material oder jede Handlung zur Durchführung der Funktion in Kombination mit anderen beanspruchten Elementen als speziell beansprucht aufweisen. Die Beschreibung der vorliegenden Erfindung dient den Zwecken der Veranschaulichung und Beschreibung, soll aber nicht erschöpfend oder auf die Erfindung in der offenbarten Form beschränkt sein. Dem Fachmann werden viele Modifikationen und Variationen ersichtlich sein, die vorgenommen werden können, ohne vom Umfang der Erfindung abzuweichen. Die Ausführungsform wurde ausgewählt und beschrieben, um die Prinzipien der Erfindung und die praktische Anwendung bestmöglich zu erläutern und es anderen Fachleuten zu ermöglichen, die Erfindung für verschiedene Ausführungsformen mit verschiedenen Modifikationen zu verstehen, welche für die spezielle beabsichtigte Verwendung geeignet sind.

Claims (22)

  1. Verfahren zum Bilden eines Feldeffekttransistors (FET), aufweisend: Abscheiden eines Kanalmaterials auf einem Substrat, wobei das Kanalmaterial Graphen oder eine Nanostruktur aufweist; Bilden einer Gate-Zone über einem ersten Teil des Kanalmaterials; Bilden von Abstandhaltern in Nachbarschaft zu der Gate-Zone; Abscheiden eines Kontaktmaterials über dem Kanalmaterial, der Gate-Zone und den Abstandhaltern; Abscheiden eines dielektrischen Materials über dem Kontaktmaterial; Entfernen eines Teils des dielektrischen Materials und eines Teils des Kontaktmaterials, um den oberen Bereich der Gate-Zone frei zu legen; Zurücknehmen des Kontaktmaterials; Entfernen des dielektrischen Materials; und Strukturieren des Kontaktmaterials, um einen selbstausgerichteten Kontakt für den FET zu bilden, wobei sich der selbstausgerichtete Kontakt über einer Source-Zone und einer Drain-Zone des FET befindet, wobei die Source-Zone und die Drain-Zone einen zweiten Teil des Kanalmaterials aufweisen.
  2. Verfahren nach Anspruch 1, wobei die Nanostruktur Kohlenstoff-Nanoröhrchen oder Halbleiter-Nanodrähte aufweist.
  3. Verfahren nach Anspruch 1, wobei die Abstandhalter ein Nitrid oder ein Oxid aufweisen.
  4. Verfahren nach Anspruch 1, wobei das Substrat eine Oxidschicht über einer Siliciumschicht aufweist und das Kanalmaterial auf der Oxidschicht abgeschieden wird.
  5. Verfahren nach Anspruch 1, wobei das Kontaktmaterial eines aus einem Metall, Kohlenstoff und Silicium aufweist.
  6. Verfahren nach Anspruch 5, welches in dem Fall, dass das Kontaktmaterial Kohlenstoff oder Silicium aufweist, vor dem Strukturieren des Kontaktmaterials, um den FET zu bilden, ferner ein Umwandeln des Kontaktmaterials in ein Carbid oder ein Silicid aufweist.
  7. Verfahren nach Anspruch 6, wobei das Umwandeln des Kontaktmaterials in ein Carbid oder ein Silicid das Folgende aufweist: Abscheiden einer Metallschicht über dem Kontaktmaterial; Tempern der Metallschicht und des Kontaktmaterials bei einer Temperatur, die höher als eine Bildungstemperatur des Silicids oder Carbids ist, so dass die Metallschicht mit dem Kontaktmaterial reagiert, um das Silicid oder Carbid zu bilden; und Entfernen eines nicht umgesetzten Teils der Metallschicht selektiv gegenüber dem Silicid oder Carbid.
  8. Verfahren nach Anspruch 1, wobei das dielektrische Material ein Material aufweist, das so gewählt ist, dass das Kontaktmaterial entfernbar ist, ohne das dielektrische Material zu entfernen.
  9. Verfahren nach Anspruch 1, wobei das dielektrische Material ein Hochdichte-Plasma-Oxid aufweist und das Kontaktmaterial Kohlenstoff aufweist.
  10. Verfahren nach Anspruch 9, wobei das Zurücknehmen des Kontaktmaterials die Verwendung von Sauerstoffplasma aufweist.
  11. Verfahren nach Anspruch 1, wobei das Entfernen eines Teils des dielektrischen Materials und eines Teils des Kontaktmaterials, um den oberen Bereich der Gate-Zone frei zu legen, ein chemisch-mechanisches Polieren (CMP) aufweist.
  12. Verfahren nach Anspruch 1, wobei das Abscheiden eines dielektrischen Materials über dem Kontaktmaterial ein gerichtetes Abscheiden aufweist.
  13. Verfahren nach Anspruch 1, wobei das Abscheiden eines dielektrischen Materials über dem Kontaktmaterial ein ungerichtetes Abscheiden aufweist.
  14. Verfahren nach Anspruch 13, welches ferner das Entfernen eines Teils des dielektrischen Materials, welches auf dem Kontaktmaterial abgeschieden ist, das sich über den Abstandhaltern befindet, durch Nassätzen mit Fluorwasserstoff aufweist.
  15. Verfahren nach Anspruch 1, wobei die Gate-Zone eine Gate-Dielektrikums-Schicht und eine Gate-Metall-Schicht auf der Gate-Dielektrikums-Schicht aufweist.
  16. Verfahren nach Anspruch 15, wobei die Gate-Dielektrikums-Schicht Hafniumoxid (HfO2) aufweist, die Gate-Metall-Schicht Titannitrid (TiN) oder Wolfram (W) aufweist und die Gate-Zone ferner eine Gate-Hartmaske über der Gate-Metall-Schicht aufweist, wobei die Gate-Hartmaske Siliciumnitrid (SiN) aufweist.
  17. Feldeffekttransistor (FET), aufweisend: ein Substrat; ein Kanalmaterial, welches sich auf dem Substrat befindet, wobei das Kanalmaterial Graphen oder eine Nanostruktur aufweist; eine Gate-Zone, die sich auf einem ersten Teil des Kanalmaterials befindet; und einen Kontakt, der an der Gate-Zone ausgerichtet ist, wobei der Kontakt eines aus einem Metallsilicid, einem Metallcarbid und einem Metall aufweist, wobei sich der Kontakt über einer Source-Zone und einer Drain-Zone des FET befindet, wobei die Source-Zone und die Drain-Zone einen zweiten Teil des Kanalmaterials aufweisen.
  18. FET nach Anspruch 17, wobei die Nanostruktur Kohlenstoff-Nanoröhrchen oder Halbleiter-Nanodrähte aufweist.
  19. FET nach Anspruch 17, welcher ferner einen Abstandhalter aufweist, der ein Oxid oder ein Nitrid in Nachbarschaft zu der Gate-Zone aufweist.
  20. FET nach Anspruch 17, welcher ferner ein Substrat aufweist, das sich unter dem Kanalmaterial befindet, wobei das Substrat eine Oxidschicht über einer Siliciumschicht aufweist, wobei sich das Kanalmaterial auf der Oxidschicht befindet.
  21. FET nach Anspruch 17, wobei die Gate-Zone eine Gate-Dielektrikums-Schicht und eine Gate-Metall-Schicht auf der Gate-Dielektrikums-Schicht aufweist.
  22. FET nach Anspruch 21, wobei die Gate-Dielektrikums-Schicht Hafniumoxid (HfO2) aufweist, die Gate-Metall-Schicht Titannitrid (TiN) oder Wolfram (W) aufweist und die Gate-Zone ferner eine Gate-Hartmaske über der Gate-Metall-Schicht aufweist, wobei die Gate-Hartmaske Siliciumnitrid (SiN) aufweist.
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WO (1) WO2011160922A1 (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9117667B2 (en) 2012-07-11 2015-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Carbon layer and method of manufacture
US9368599B2 (en) 2010-06-22 2016-06-14 International Business Machines Corporation Graphene/nanostructure FET with self-aligned contact and gate

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9676621B2 (en) 2011-02-18 2017-06-13 Uwm Research Foundation, Inc. Graphene-based field-effect transistor biosensors
KR102067122B1 (ko) * 2012-01-10 2020-01-17 삼성디스플레이 주식회사 박막 트랜지스터 및 이의 제조 방법
US8741756B2 (en) 2012-08-13 2014-06-03 International Business Machines Corporation Contacts-first self-aligned carbon nanotube transistor with gate-all-around
US9040364B2 (en) 2012-10-30 2015-05-26 International Business Machines Corporation Carbon nanotube devices with unzipped low-resistance contacts
US8932919B2 (en) * 2012-11-21 2015-01-13 International Business Machines Corporation Vertical stacking of graphene in a field-effect transistor
US8796096B2 (en) 2012-12-04 2014-08-05 International Business Machines Corporation Self-aligned double-gate graphene transistor
US8609481B1 (en) * 2012-12-05 2013-12-17 International Business Machines Corporation Gate-all-around carbon nanotube transistor with selectively doped spacers
TWI467767B (zh) * 2012-12-07 2015-01-01 Univ Nat Taiwan 石墨烯電晶體
WO2014093681A2 (en) * 2012-12-13 2014-06-19 Qiliang Li High performance topological insulator transistors
CN103295912B (zh) 2013-05-21 2015-12-02 中国电子科技集团公司第十三研究所 一种基于自对准技术的石墨烯晶体管制造方法
US8889475B1 (en) 2013-05-30 2014-11-18 International Business Machines Corporation Self-aligned bottom-gated graphene devices
CN106463478B (zh) * 2014-06-13 2020-10-02 英特尔公司 用于石墨烯与绝缘体和器件的集成的石墨烯氟化作用
MX2017001448A (es) 2014-08-01 2018-01-12 Uwm Res Foundation Inc Deteccion de contaminantes del agua en tiempo real.
US9673221B2 (en) 2015-03-03 2017-06-06 International Business Machines Corporation Semiconductor device with low band-to-band tunneling
CN104934330A (zh) * 2015-05-08 2015-09-23 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板和显示面板
US9882008B2 (en) 2015-11-05 2018-01-30 Texas Instruments Incorporated Graphene FET with graphitic interface layer at contacts
US10283590B2 (en) * 2016-07-06 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Field-effect transistors having contacts to 2D material active region
US10608085B2 (en) * 2016-12-23 2020-03-31 Imec Vzw Two dimensional field effect transistors
CN108933082B (zh) * 2017-05-25 2020-09-29 中芯国际集成电路制造(上海)有限公司 晶体管及其制作方法
US10490673B2 (en) 2018-03-02 2019-11-26 Texas Instruments Incorporated Integration of graphene and boron nitride hetero-structure device
US10505048B1 (en) 2018-08-30 2019-12-10 International Business Machines Corporation Self-aligned source/drain contact for vertical field effect transistor
US10756205B1 (en) * 2019-02-13 2020-08-25 International Business Machines Corporation Double gate two-dimensional material transistor
CN110571333B (zh) * 2019-08-13 2023-06-30 北京元芯碳基集成电路研究院 一种无掺杂晶体管器件制作方法
CN111180583A (zh) * 2019-10-15 2020-05-19 北京元芯碳基集成电路研究院 晶体管及其制造方法
US11935930B2 (en) 2021-11-30 2024-03-19 International Business Machines Corporation Wrap-around-contact for 2D-channel gate-all-around field-effect-transistors

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2537936B2 (ja) * 1986-04-23 1996-09-25 エイ・ティ・アンド・ティ・コーポレーション 半導体デバイスの製作プロセス
US5612240A (en) * 1996-06-13 1997-03-18 Taiwan Semiconductor Manufacturing Company Ltd. Method for making electrical connections to self-aligned contacts that extends beyond the photo-lithographic resolution limit
US6114209A (en) * 1998-03-19 2000-09-05 Mosel Vitelic Inc. Method of fabricating semiconductor devices with raised doped region structures
US6184119B1 (en) * 1999-03-15 2001-02-06 Vlsi Technology, Inc. Methods for reducing semiconductor contact resistance
US6433388B2 (en) 1999-06-29 2002-08-13 Oki Electric Industry Co., Ltd Semiconductor device with self-aligned areas formed using a supplemental silicon overlayer
AU2003298529A1 (en) 2002-07-25 2004-07-29 Brown University Stochastic assembly of sublithographic nanoscale interfaces
US6933577B2 (en) * 2003-10-24 2005-08-23 International Business Machines Corporation High performance FET with laterally thin extension
US7598516B2 (en) 2005-01-07 2009-10-06 International Business Machines Corporation Self-aligned process for nanotube/nanowire FETs
KR101145146B1 (ko) 2005-04-07 2012-05-14 엘지디스플레이 주식회사 박막트랜지스터와 그 제조방법
DE102005018533A1 (de) 2005-04-21 2006-10-26 Universität Augsburg Lokalisierte Abscheidung und Ausrichtung von Kohlenstoff-Nanoröhrchen
US7172954B2 (en) 2005-05-05 2007-02-06 Infineon Technologies Ag Implantation process in semiconductor fabrication
US7262991B2 (en) * 2005-06-30 2007-08-28 Intel Corporation Nanotube- and nanocrystal-based non-volatile memory
US7493837B2 (en) * 2005-08-26 2009-02-24 Hiwin Technologies Corp. Partition room and spacer ball for ball screw unit
US20070069300A1 (en) * 2005-09-29 2007-03-29 International Business Machines Corporation Planar ultra-thin semiconductor-on-insulator channel mosfet with embedded source/drain
US7342277B2 (en) 2005-11-21 2008-03-11 Intel Corporation Transistor for non volatile memory devices having a carbon nanotube channel and electrically floating quantum dots in its gate dielectric
US7714386B2 (en) 2006-06-09 2010-05-11 Northrop Grumman Systems Corporation Carbon nanotube field effect transistor
US20070296052A1 (en) * 2006-06-26 2007-12-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming silicide regions and resulting MOS devices
US20080128760A1 (en) * 2006-12-04 2008-06-05 Electronics And Telecommunications Research Institute Schottky barrier nanowire field effect transistor and method for fabricating the same
US20080173864A1 (en) * 2007-01-20 2008-07-24 Toshiba America Research, Inc. Carbon nanotube transistor having low fringe capacitance and low channel resistance
US8039870B2 (en) * 2008-01-28 2011-10-18 Rf Nano Corporation Multifinger carbon nanotube field-effect transistor
JP2008235752A (ja) * 2007-03-23 2008-10-02 Toshiba Corp 半導体装置およびその製造方法
US20080293228A1 (en) 2007-05-25 2008-11-27 Kalburge Amol M CMOS Compatible Method of Forming Source/Drain Contacts for Self-Aligned Nanotube Devices
KR20100051595A (ko) * 2007-05-25 2010-05-17 알에프 나노 코포레이션 시스템-온-칩 애플리케이션용 집적형 나노튜브 및 ｃｍｏｓ 소자 및 제작 방법
US20080296562A1 (en) 2007-05-31 2008-12-04 Murduck James M Methods and apparatus for fabricating carbon nanotubes and carbon nanotube devices
US7732859B2 (en) 2007-07-16 2010-06-08 International Business Machines Corporation Graphene-based transistor
US7858454B2 (en) 2007-07-31 2010-12-28 Rf Nano Corporation Self-aligned T-gate carbon nanotube field effect transistor devices and method for forming the same
US7534675B2 (en) 2007-09-05 2009-05-19 International Business Machiens Corporation Techniques for fabricating nanowire field-effect transistors
US20090155963A1 (en) 2007-12-12 2009-06-18 Hawkins Gilbert A Forming thin film transistors using ablative films
US20090236675A1 (en) 2008-03-21 2009-09-24 National Tsing Hua University Self-aligned field-effect transistor structure and manufacturing method thereof
JP2009283770A (ja) * 2008-05-23 2009-12-03 Renesas Technology Corp 半導体装置の製造方法
US7687308B2 (en) 2008-08-15 2010-03-30 Texas Instruments Incorporated Method for fabricating carbon nanotube transistors on a silicon or SOI substrate
US7858990B2 (en) 2008-08-29 2010-12-28 Advanced Micro Devices, Inc. Device and process of forming device with pre-patterned trench and graphene-based device structure formed therein
US7816275B1 (en) 2009-04-03 2010-10-19 International Business Machines Corporation Gate patterning of nano-channel devices
WO2010144856A2 (en) * 2009-06-11 2010-12-16 Etamota Corporation Techniques to enhance selectivity of electrical breakdown of carbon nanotubes
US9368599B2 (en) 2010-06-22 2016-06-14 International Business Machines Corporation Graphene/nanostructure FET with self-aligned contact and gate

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9368599B2 (en) 2010-06-22 2016-06-14 International Business Machines Corporation Graphene/nanostructure FET with self-aligned contact and gate
US9117667B2 (en) 2012-07-11 2015-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Carbon layer and method of manufacture
DE102013104608B4 (de) * 2012-07-11 2018-02-22 Taiwan Semiconductor Manufacturing Company, Ltd. Verfahren zur Herstellung eines Kanalmaterials und Verfahren zur Herstellung einer Halbleitervorrichtung mit einem Kanalmaterial

Also Published As

Publication number Publication date
GB201211842D0 (en) 2012-08-15
DE112011100901B4 (de) 2015-10-22
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US20120298949A1 (en) 2012-11-29
GB2494017B (en) 2014-04-23

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