DE112012001732B4 - Selbstausgerichtete Kohlenstoffelektronik mit eingebetteter Gate-Elektrode - Google Patents
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- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 title claims abstract description 74
- 229910052799 carbon Inorganic materials 0.000 title claims abstract description 56
- 239000010410 layer Substances 0.000 claims abstract description 180
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 239000004020 conductor Substances 0.000 claims abstract description 44
- 238000000151 deposition Methods 0.000 claims abstract description 23
- 238000005530 etching Methods 0.000 claims abstract description 19
- 239000011241 protective layer Substances 0.000 claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 claims abstract description 13
- 238000002955 isolation Methods 0.000 claims abstract description 12
- 230000005669 field effect Effects 0.000 claims abstract description 11
- 238000000059 patterning Methods 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims description 52
- 239000000463 material Substances 0.000 claims description 29
- 230000008569 process Effects 0.000 claims description 28
- 125000006850 spacer group Chemical group 0.000 claims description 20
- 239000003989 dielectric material Substances 0.000 claims description 18
- 238000005229 chemical vapour deposition Methods 0.000 claims description 15
- 238000000231 atomic layer deposition Methods 0.000 claims description 11
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 10
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 8
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 claims description 8
- 239000002041 carbon nanotube Substances 0.000 claims description 8
- 229910021393 carbon nanotube Inorganic materials 0.000 claims description 7
- 229910021389 graphene Inorganic materials 0.000 claims description 7
- 238000001039 wet etching Methods 0.000 claims description 7
- 238000001459 lithography Methods 0.000 claims description 6
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 claims description 4
- 241000588731 Hafnia Species 0.000 claims description 3
- 239000008393 encapsulating agent Substances 0.000 claims description 3
- 238000005538 encapsulation Methods 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 description 18
- 238000013461 design Methods 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 11
- 239000002184 metal Substances 0.000 description 10
- 239000002071 nanotube Substances 0.000 description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 239000003054 catalyst Substances 0.000 description 6
- 238000012545 processing Methods 0.000 description 6
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 6
- 229910010271 silicon carbide Inorganic materials 0.000 description 6
- 230000008021 deposition Effects 0.000 description 5
- 239000002245 particle Substances 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 238000005137 deposition process Methods 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 229910003465 moissanite Inorganic materials 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 239000002074 nanoribbon Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- HSFWRNGVRCDJHI-UHFFFAOYSA-N Acetylene Chemical compound C#C HSFWRNGVRCDJHI-UHFFFAOYSA-N 0.000 description 2
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- LFQSCWFLJHTTHZ-UHFFFAOYSA-N Ethanol Chemical compound CCO LFQSCWFLJHTTHZ-UHFFFAOYSA-N 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000007864 aqueous solution Substances 0.000 description 2
- 239000003575 carbonaceous material Substances 0.000 description 2
- 239000007795 chemical reaction product Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 239000002082 metal nanoparticle Substances 0.000 description 2
- 239000002923 metal particle Substances 0.000 description 2
- VNWKTOKETHGBQD-UHFFFAOYSA-N methane Chemical compound C VNWKTOKETHGBQD-UHFFFAOYSA-N 0.000 description 2
- 239000002243 precursor Substances 0.000 description 2
- 239000000047 product Substances 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 230000002829 reductive effect Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- UGFAIRIUMAVXCW-UHFFFAOYSA-N Carbon monoxide Chemical compound [O+]#[C-] UGFAIRIUMAVXCW-UHFFFAOYSA-N 0.000 description 1
- VGGSQFUCUMXWEO-UHFFFAOYSA-N Ethene Chemical compound C=C VGGSQFUCUMXWEO-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000927 Ge alloy Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- 229910003811 SiGeC Inorganic materials 0.000 description 1
- 229910004541 SiN Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 229910021386 carbon form Inorganic materials 0.000 description 1
- 229910002091 carbon monoxide Inorganic materials 0.000 description 1
- 238000006555 catalytic reaction Methods 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000000224 chemical solution deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000010891 electric arc Methods 0.000 description 1
- 239000012772 electrical insulation material Substances 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 238000000608 laser ablation Methods 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002073 nanorod Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002109 single walled nanotube Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000005496 tempering Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000007736 thin film deposition technique Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
Verfahren zur Fertigung von Feldeffekttransistoren, das aufweist: Ausbilden einer vergrabenen Gate-Elektrode in einem dielektrischen Substrat; Strukturieren eines Stapels, der eine Schicht mit hoher Dielektrizitätskonstante, eine Schicht auf der Grundlage von Kohlenstoff und eine Schutzschicht über der vergrabenen Gate-Elektrode aufweist; Öffnen einer dielektrischen Isolationsschicht, die über dem Stapel ausgebildet wird, um Vertiefungen in Bereichen angrenzend an den Stapel zu definieren; Ätzen der Vertiefungen, um Hohlräume auszubilden und einen Abschnitt der Schicht mit hoher Dielektrizitätskonstante zu entfernen, um die Schicht auf der Grundlage von Kohlenstoff auf gegenüberliegenden Seiten der vergrabenen Gate-Elektrode freizulegen; und Abscheiden eines leitfähigen Materials in den Hohlräumen, um selbstausgerichtete Source- und Drain-Bereiche auszubilden.
Description
- HINTERGRUND
- Technisches Gebiet
- Die vorliegende Erfindung bezieht sich auf elektronische Einheiten und im Besonderen auf Einheiten und Fertigungsverfahren mit selbstausgerichteten aktiven Bereichen.
- Beschreibung der verwandten Technik
- Durch die Herstellung immer kleinerer Einheiten konnte die Halbleiterindustrie die Leistungsfähigkeit von elektronischen Systemen verbessern. Dieser Ansatz ist jedoch an technische Grenzen gestoßen, was alternative Einheitenentwürfe und Technologien entstehen ließ. Eine Technologie beinhaltet die Verwendung von Kohlenstoff-Nanoröhren (carbon nanotubes, CNT) und in jüngerer Zeit von Graphenschichten und -nanobändern. Feldeffekttransistoren auf der Grundlage von Halbleiter-Nanoröhren und Graphennanobändern können als Hochleistungseinheiten verwendet werden.
- Die Fertigung von Feldeffekttransistoren kann eine einwandige Kohlenstoff-Nanoröhre beinhalten, die mit zwei Metallelektroden verbunden wird. Durch Anlegen einer Spannung an eine Gate-Elektrode kann die Nanoröhre von einem leitenden in einen isolierenden Zustand geschaltet werden. Bei Transistoreinheiten auf der Grundlage von Kohlenstoff treten jedoch häufig Probleme bei der Haftung zwischen Kohlenstoffmaterial und Isolationsmaterialien mit hoher Dielektrizitätskonstante (high dielectric constant, high-k) auf. Dies ist insbesondere beim Ausbilden von Gate-Strukturen von Bedeutung, die häufig sowohl Kohlenstoffleiter als auch High-k-Materialien beinhalten. Darüber hinaus treten bei Transistorentwürfen häufig Ausrichtungsprobleme auf, die verhindern, dass Knotengrößen bei künftigen Entwürfen verringert werden.
- Die
US 2011 / 0 210 389 A1 - Die
US 8 076 204 B2 offenbart einen Graphen-basierten Transistor und ein Verfahren zu dessen Herstellung. - KURZDARSTELLUNG
- Eine Einheit und ein Verfahren zur Fertigung von Einheiten beinhaltet ein Ausbilden einer vergrabenen Gate-Elektrode in einem dielektrischen Substrat und ein Strukturieren eines Stapels, der eine Schicht mit hoher Dielektrizitätskonstante, eine Schicht auf der Grundlage von Kohlenstoff und eine Schutzschicht über der vergrabenen Gate-Elektrode aufweist. Eine dielektrische Isolationsschicht, die über dem Stapel ausgebildet wird, wird geöffnet, um Vertiefungen in Bereichen angrenzend an den Stapel zu definieren. Die Vertiefungen werden geätzt, um Hohlräume auszubilden und einen Abschnitt der Schicht mit hoher Dielektrizitätskonstante zu entfernen, um die Schicht auf der Grundlage von Kohlenstoff auf gegenüberliegenden Seiten der vergrabenen Gate-Elektrode freizulegen. Ein leitfähiges Material wird in den Hohlräumen abgeschieden, um selbstausgerichtete Source- und Drain-Bereiche auszubilden.
- Ein Verfahren zur Fertigung von Einheiten beinhaltet ein Ausbilden einer Vertiefung durch ein erstes dielektrisches Material eines Substrats und in ein zweites dielektrisches Material des Substrats; ein Ausbilden eines dielektrischen Abstandselements in der Vertiefung; ein Abscheiden eines Gate-Elektrodenleiters über dem Abstandselement in der Vertiefung; ein Planarisieren des Gate-Elektrodenleiters und des dielektrischen Abstandselements, um Zugangsmaterialien über der Vertiefung zu entfernen, um eine vergrabene Gate-Elektrode in dem Substrat auszubilden; ein Ausbilden eines Stapels, der eine Schicht mit hoher Dielektrizitätskonstante, eine Schicht auf der Grundlage von Kohlenstoff und eine Schutzschicht aufweist; ein Einsetzen eines Lithographieprozesses, um eine Ätzmaske auszubilden und ein Ätzen des Stapels, um einen Abschnitt des Stapels über der vergrabenen Gate-Elektrode bereitzustellen; ein Öffnen einer dielektrischen Isolationsschicht, die über dem Stapel ausgebildet wird, um Vertiefungen in Bereichen angrenzend an den Stapel zu definieren; ein Ätzen der Vertiefungen, um Hohlräume auszubilden und einen Abschnitt der Schicht mit hoher Dielektrizitätskonstante zu entfernen, um die Schicht auf der Grundlage von Kohlenstoff auf gegenüberliegenden Seiten der vergrabenen Gate-Elektrode freizulegen; und ein Abscheiden eines leitfähigen Materials in den Hohlräumen, um selbstausgerichtete Source- und Drain-Bereiche auszubilden, durch Einsetzen einer Atomlagenabscheidung, um das leitfähige Material mit der halbleitenden Schicht auf der Grundlage von Kohlenstoff in Kontakt stehend auszubilden.
- Eine Transistoreinheit beinhaltet ein dielektrisches Substrat, das eine erste dielektrische Schicht aufweist, die auf einer zweiten dielektrischen Schicht ausgebildet ist. Eine vergrabene Gate-Elektrode ist in dem dielektrischen Substrat ausgebildet, und ein Stapel, der eine Schicht mit hoher Dielektrizitätskonstante aufweist, eine Schicht auf der Grundlage von Kohlenstoff und eine Schutzschicht sind über der vergrabenen Gate-Elektrode ausgebildet. Eine dielektrische Isolationsschicht definiert Vertiefungen in Bereichen angrenzend an den Stapel, die sich durch die erste dielektrische Schicht bis hinunter zu der zweiten dielektrischen Schicht erstrecken. Hohlräume, die den Vertiefungen zugehörig sind, sind auf gegenüberliegenden Seiten der vergrabenen Gate-Elektrode in der ersten dielektrischen Schicht ausgebildet. Selbstausgerichtete Source- und Drain-Leiter sind in den Hohlräumen und mit einem freigelegten Abschnitt der Schicht auf der Grundlage von Kohlenstoff, der den Hohlräumen gegenüber liegt, in Kontakt stehend ausgebildet.
- Diese und andere Merkmale und Vorteile werden aus der folgenden ausführlichen Beschreibung veranschaulichender Ausführungsformen davon, die in Zusammenhang mit den beigefügten Zeichnungen zu lesen ist, ersichtlich.
- KURZBESCHREIBUNG DER ZEICHNUNGEN
- Die Offenbarung stellt Einzelheiten in der folgenden Beschreibung bevorzugter Ausführungsformen unter Bezugnahme auf die folgenden Figuren bereit, in denen:
-
1 eine Querschnittsansicht eines dielektrischen Substrats gemäß einer Ausführungsform ist, das zwei dielektrische Schichten aufweist; -
2 eine Querschnittsansicht des dielektrischen Substrats von1 gemäß einer Ausführungsform ist, in dem eine Vertiefung in den beiden dielektrischen Schichten ausgebildet ist; -
3 eine Querschnittsansicht des dielektrischen Substrats von2 gemäß einer Ausführungsform ist, in dem ein Abstandselementdielektrikum in der Vertiefung ausgebildet ist; -
4 eine Querschnittsansicht des dielektrischen Substrats von3 gemäß einer Ausführungsform ist, in dem ein leitfähiges Material in dem Abstandselementdielektrium innerhalb der Vertiefung ausgebildet ist; -
5 eine Querschnittsansicht des dielektrischen Substrats von4 gemäß einer Ausführungsform ist, in dem das leitfähige Material und das Abstandselementdielektrium planarisiert werden, um eine vergrabene/unten liegende Gate-Elektrode auszubilden; -
6 eine Querschnittsansicht des dielektrischen Substrats von5 gemäß einer Ausführungsform ist, das eine dielektrische High-k-Schicht, eine Halbleiterschicht auf der Grundlage von Kohlenstoff und eine Deck-/Schutzschicht aufweist, die in einem Stapel über der vergrabenen Gate-Elektrode strukturiert ist; -
7 eine Querschnittsansicht des dielektrischen Substrats von6 gemäß einer Ausführungsform ist, in dem eine dielektrische Isolationsschicht über einem Transistorgebiet (über dem Stapel) geöffnet ist; -
8 eine Querschnittsansicht des dielektrischen Substrats von7 gemäß einer Ausführungsform ist, in dem Hohlräume auf gegenüberliegenden Seiten der vergrabenen Gate-Elektrode ausgebildet sind; -
9 eine Querschnittsansicht des dielektrischen Substrats von8 gemäß einer weiteren Ausführungsform ist, das eine optionale dielektrische High-k-Auffüllschicht aufweist, um eine Unterätzung unter der Schicht auf der Grundlage von Kohlenstoff zu verringern; -
10 eine Querschnittsansicht des dielektrischen Substrats von8 gemäß einer Ausführungsform ist, in dem ein Source/Drain-Leiter in den Hohlräumen ausgebildet ist, der mit der Schicht auf der Grundlage von Kohlenstoff selbstausgerichtet ist; -
11 eine Querschnittsansicht des dielektrischen Substrats von10 gemäß einer Ausführungsform ist, in dem selbstausgerichtete Source/Drain-Bereiche in den Hohlräumen ausgebildet sind; -
12 ein Blockschaubild/Ablaufplan ist, das/der ein Verfahren zum Fertigen eines Transistors auf der Grundlage von Kohlenstoff mit selbstausgerichteten Source- und Drain-Bereichen gemäß den vorliegenden Grundsätzen darstellt. - GENAUE BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSFORMEN
- Gemäß den vorliegenden Grundsätzen werden veranschaulichende Fertigungsverfahren und Einheitenentwürfe bereitgestellt, die das Ausbilden einer Grenzfläche zwischen Materialien mit hoher Dielektrizitätskonstante und Feldeffektmaterialien auf der Grundlage von Kohlenstoff ermöglichen. Des Weiteren stellen die Verfahren und Einheitenstrukturen selbstausgerichtete Source- und Drain-Bereiche bereit, die bei Entwürfen, die ein unten liegendes Gate einsetzen, besonders nützlich sind. Der selbstausgerichtete Charakter der Source- und Drain-Bereiche verbessert die Zuverlässigkeit und ermöglicht die Skalierbarkeit, da die Selbstausrichtung ein bedeutender Faktor bei der Verringerung der Größe für künftige Entwurfgenerationen sein wird.
- Bei einer Ausführungsform wird eine unten liegende Elektrode mit einem Gate-Dielektrikum ausgebildet, das auf einem Gate-Leiter ausgebildet wird. Eine Schicht auf der Grundlage von Kohlenstoff wird auf dem Gate-Dielektrikum ausgebildet, und eine Deckschicht wird auf der Schicht auf der Grundlage von Kohlenstoff ausgebildet. Die Schicht auf der Grundlage von Kohlenstoff, das Gate-Dielektrikum und die Deckschicht werden über dem Gate-Leiter strukturiert. Hohlräume werden auf den Seiten der Gate-Struktur ausgebildet. Source- und Drain-Bereiche werden in den Hohlräumen auf den Seiten der Gate-Struktur ausgebildet. Die Hohlräume sind mit der Gate-Struktur so selbstausgerichtet, dass, wenn ein Metall-/leitfähiges Material in den Hohlräumen ausgebildet wird, die Source- und Drain-Bereiche korrekt im Verhältnis zueinander, zu dem Material auf der Grundlage von Kohlenstoff und zu der Gate-Struktur ausgerichtet sind.
- In der folgenden Beschreibung werden zahlreiche spezifische Einzelheiten wie zum Beispiel bestimmte Strukturen, Komponenten, Materialien, Abmessungen, Bearbeitungsschritte und -techniken dargelegt, um ein umfassendes Verständnis der vorliegenden Grundsätze zu ermöglichen. Einem Fachmann ist jedoch ersichtlich, dass diese spezifischen Einzelheiten der Veranschaulichung dienen und nicht als beschränkend auszulegen sind.
- Es versteht sich, dass, wenn ein Element wie eine Schicht, ein Bereich oder ein Substrat als „auf“ oder „über“ einem weiteren Element befindlich bezeichnet wird, es sich direkt auf dem anderen Element befinden kann oder dazwischenliegende Elemente ebenfalls vorhanden sein können. Wenn ein Element dagegen als „direkt auf“ oder „direkt über“ einem weiteren Element befindlich bezeichnet wird, sind keine dazwischenliegenden Elemente vorhanden. Es versteht sich außerdem, dass, wenn ein Element als mit einem weiteren Element „verbunden“ oder an ein weiteres Element „angeschlossen“ bezeichnet wird, es direkt mit dem anderen Element verbunden oder daran angeschlossen sein kann oder dazwischenliegende Elemente vorhanden sein können. Wenn ein Element dagegen als mit einem weiteren Element „direkt verbunden“ oder als an ein weiteres Element „direkt angeschlossen“ bezeichnet wird, sind keine dazwischenliegenden Elemente vorhanden.
- Es versteht sich ferner, dass die vorliegende Erfindung im Hinblick auf eine bestimmte veranschaulichende Architektur auf einem Wafer oder Substrat beschrieben wird; sonstige Architekturen, Strukturen, Substratmaterialien und Prozessmerkmale und -schritte können jedoch im Umfang der vorliegenden Erfindung variiert werden.
- Hierin beschriebene Schaltungen oder Strukturen können Teil eines Entwurfs für einen integrierten Schaltungs-Chip sein. Der Chip-Entwurf kann in einer graphischen Programmiersprache erstellt und auf einem Computer-Speichermedium (wie zum Beispiel einer Diskette, einem Band, einer physischen Festplatte oder einer virtuellen Festplatte wie etwa in einem Speicherzugriffs-Netzwerk) gespeichert werden. Wenn der Entwickler keine Chips oder keine Photolithographiemasken fertigt, die zum Fertigen von Chips verwendet werden, kann der Entwickler den resultierenden Entwurf durch physische Mittel (z.B. durch Bereitstellen einer Kopie des Speichermediums, das den Entwurf speichert) oder elektronisch (z.B. über das Internet) direkt oder indirekt an solche Einheiten übertragen. Der gespeicherte Entwurf wird anschließend zur Fertigung von Photolithographiemasken in das entsprechende Format (z.B. GDSII) umgewandelt, was üblicherweise mehrere Kopien des betreffenden Chip-Entwurfs beinhaltet, die auf einem Wafer ausgebildet werden sollen. Die Photolithographiemasken werden dazu verwendet, Gebiete auf dem Wafer (und/oder den Schichten darauf) zu definieren, die geätzt oder auf andere Weise bearbeitet werden sollen.
- Die oben beschriebenen Verfahren können bei der Fertigung von integrierten Schaltungs-Chips verwendet werden. Die resultierenden integrierten Schaltungs-Chips können durch den Hersteller in Form eines Roh-Wafers (das heißt, als einzelner Wafer, der mehrere gehäuselose Chips aufweist), als bloßer Chip oder in einem Gehäuse vertrieben werden. Im letzteren Fall wird der Chip in einem Einzel-Chip-Gehäuse (wie zum Beispiel auf einem Kunststoffträger mit Zuleitungen, die an einer Hauptplatine oder einem sonstigen übergeordneten Träger befestigt sind) oder in einem Mehrfach-Chip-Gehäuse angebracht (wie zum Beispiel auf einem Keramikträger, der entweder Oberflächenverbindungen oder vergrabene Verbindungen oder beides aufweist). In jedem Fall wird der Chip anschließend mit anderen Chips, diskreten Schaltungselementen und/oder sonstigen Signalverarbeitungseinheiten als Teil entweder (a) eines Zwischenproduktes wie zum Beispiel einer Hauptplatine oder (b) eines Endproduktes integriert. Bei dem Endprodukt kann es sich um ein beliebiges Produkt handeln, das integrierte Schaltungs-Chips beinhaltet, von Spielzeug und sonstigen einfachen Anwendungen bis hin zu hochentwickelten Computerprodukten, die eine Anzeige, eine Tastatur oder eine sonstige Eingabeeinheit und einen Zentralprozessor aufweisen.
- Es ist außerdem zu beachten, dass bei einigen alternativen Implementierungen die in den Blöcken der FIG. vermerkten Funktionen in einer anderen Reihenfolge als in den Figuren vermerkt auftreten können. Beispielsweise können je nach einbezogener Funktionalität zwei nacheinander dargestellte Blöcke sogar im Wesentlichen gleichzeitig ausgeführt werden, oder die Blöcke können bisweilen in der umgekehrten Reihenfolge ausgeführt werden.
- Es wird nun auf die Zeichnungen, in denen gleiche Bezugszeichen dieselben oder ähnliche Elemente darstellen, und zuerst auf
1 Bezug genommen, in der ein Substrat100 zwei Schichten102 und104 beinhaltet. Bei den Schichten102 und104 handelt es sich bevorzugt um dielektrische Schichten, und sie können im Verhältnis zueinander selektiv geätzt werden. Bei einer Ausführungsform beinhalten die Schichten102 und104 ein Oxid und ein Nitrid, und im Besonderen ein Siliciumoxid und ein Siliciumnitrid, wenngleich auch andere dielektrische Materialien wie zum Beispiel organische Dielektrika und dergleichen eingesetzt werden können. Bei der beschriebenen Ausführungsform beinhaltet die Schicht102 ein Nitrid, und die Schicht104 beinhaltet ein Oxid. - Es versteht sich, dass die Schichten
102 und104 auf einem Substrat106 oder einer sonstigen Trägerstruktur ausgebildet werden können. Das Substrat106 kann ein elektrisch halbleitendes Material, ein Isolationsmaterial, ein leitfähiges Material, aus diesen Materialien hergestellte Einheiten oder Strukturen oder eine beliebige Kombination davon beinhalten. Wenn das Substrat106 aus einem halbleitenden Material besteht, kann ein beliebiger Halbleiter wie zum Beispiel Si, SiGe, SiGeC, SiC, Ge-Legierungen, GaAs, InAs, InP und sonstige III/V- oder II/VI-Verbindungshalbleiter oder organische Halbleiter eingesetzt werden. Bei dem Substrat106 kann es sich auch um ein flexibles Substrat handeln, das Einheiten beinhaltet, die sich für Hochgeschwindigkeits-Rolle-zu-Rolle-Bearbeitung eignen. Zusätzlich zu diesen aufgeführten Arten von halbleitenden Materialien kann es sich bei dem Substrat106 auch um einen Schichthalbleiter wie zum Beispiel Si/SiGe, Si/SiC, Silicium-auf-Isolatoren (SOIs) oder Silicium-Germanium-auf-Isolatoren (SGOIs) handeln. Diese Halbleitermaterialien können eine Einheit oder Einheiten oder Strukturen ausbilden, die diskret oder miteinander verbunden sein können. Diese Einheiten und Einheitenstrukturen können zur Berechnung, Übertragung, Speicherung oder Anzeige von Daten dienen, wie zum Beispiel logische Einheiten, Speichereinheiten, Switches oder Anzeigeeinheiten. - Wenn es sich bei dem Substrat
106 um ein elektrisches Isolationsmaterial handelt, kann das Isolationsmaterial ein organischer Isolator, ein anorganischer Isolator oder eine Kombination davon sein, die mehrere Schichten beinhaltet. Diese elektrischen Isolationsmaterialien können Teil einer Einheit oder von Einheiten oder Strukturen sein, die diskret oder miteinander verbunden sein können. Diese Einheiten und Strukturen können für logische Anwendungen oder Speicheranwendungen bestimmt sein. - Wenn es sich bei dem Substrat
106 um ein elektrisch leitendes Material handelt, kann das Substrat zum Beispiel Polysilicium, ein elementares Metall, eine Legierung, die zumindest ein elementares Metall beinhaltet, ein Metallsilicid, ein Metallnitrid oder Kombinationen davon beinhalten, die mehrere Schichten beinhalten. - Unter Bezugnahme auf
2 wird eine Vertiefung108 durch die Schicht104 und in die Schicht102 bis zu einer vorgegebenen Tiefe ausgebildet. Die vorgegebene Tiefe wird so festgelegt, dass sie ausreicht, um eine unten liegende Gate-Elektrode auszubilden, wie in nachfolgenden Schritten beschrieben wird. Die Vertiefung108 kann durch Aufbringen eines (nicht dargestellten) Photolacks über der Schicht104 , Aussetzen des Photolacks gegenüber Strahlung und Entwickeln des Photolackmaterials ausgebildet werden, um Bereiche zu öffnen, in denen die Vertiefung (Vertiefungen)108 ausgebildet wird/werden. - Der Photolack wird mithilfe von Lithographieverfahren (Masken usw.) strukturiert. Nach der Belichtung und dem Nachhärten werden latente Bilder oder Strukturen mit einem geeigneten Entwickler, gewöhnlich einer wässrigen Lösung wie zum Beispiel 0,26 N Tetramethylammoniumhydroxid(TMAH)-Lösung zu Reliefbildern oder -strukturen entwickelt. Die verbleibende Photolackstruktur wird dann als Maske für einen Ätzschritt eingesetzt. Das Ätzen beinhaltet bevorzugt eine reaktive Ionenätzung, die in der Lage ist, die Materialien beider Schichten
104 und102 zu ätzen. Alternativ können die Ätzmittel gewechselt werden, um die beiden Schichten102 und104 nacheinander zu ätzen. - Unter Bezugnahme auf
3 wird eine dielektrische Abstandselementschicht110 konform auf der Schicht104 und in der Vertiefung108 abgeschieden. Der Abscheidungsprozess kann einen chemischen Gasphasenabscheidungsprozess oder einen sonstigen Prozess beinhalten, mit dem es möglich ist, die Schicht110 konform abzuscheiden. Die dielektrische Schicht110 kann eine Siliciumnitridschicht beinhalten, wenngleich auch sonstige dielektrische Materialien eingesetzt werden können. - Unter Bezugnahme auf
4 wird eine leitfähige Schicht112 in der Vertiefung108 und über der Schicht110 abgeschieden. Die leitfähige Schicht112 kann Kupfer, Aluminium, Wolfram, Titan, dotiertes Polysilicium oder ein beliebiges anderes verwendbares leitfähiges Material oder Legierungen/Kombinationen davon beinhalten. Die leitfähige Schicht112 kann mithilfe von chemischer Gasphasenabscheidung (chemical vapor deposition, CVD) oder sonstigen Abscheidetechniken abgeschieden werden. - Unter Bezugnahme auf
5 wird ein Planarisierungsprozess durchgeführt, um überschüssiges leitfähiges Material der leitfähigen Schicht112 von einer Oberseite der Schicht110 zu entfernen und um die Schicht110 von einer Oberseite der Schicht104 zu entfernen. Dadurch bleibt ein leitfähiges Material zurück, das eine unten liegende Gate-Elektrode114 ausbildet, die auf Wänden und einem Boden von einem dielektrischen Abstandselement115 umgeben wird. Der Planarisierungsprozess kann einen chemisch-mechanischen Polier-(CMP) oder einen Nass- oder Trockenätzprozess beinhalten, die schrittweise durchgeführt werden können, um entsprechende Abschnitte der leitfähigen Schicht112 und der dielektrischen Schicht110 ohne merklichen Schaden an sonstigen Schichten und Strukturen zu entfernen. - Unter Bezugnahme auf
6 wird eine Schicht116 mit hoher Dielektrizitätskonstante (high-k) über der Fläche der Schicht104 und über der unten liegenden Gate-Elektrode114 und dem Abstandselement115 ausgebildet. Die High-k-Schicht116 weist bevorzugt eine Dielektrizitätskonstante von etwa 3,9 oder höher auf. Bei der Dielektrizitätskonstante handelt es sich um ein Maß dafür, wie viel Ladung ein Material speichern kann. In ähnlicher Weise verfügen unterschiedliche Materialien über unterschiedliche Fähigkeiten zum Speichern von Ladung. Luft ist der Richtwert für diese Konstante und weist ein „k“ von eins auf. Zu High-k-Materialien für die Schicht116 können z.B. Hafniumdioxid (HfO2), Zirconiumdioxid (ZrO2) und Titandioxid (TiO2) oder sonstige geeignete Materialien zählen. - Eine Schicht
118 auf der Grundlage von Kohlenstoff wird auf der dielektrischen High-k-Schicht116 abgeschieden. Durch Ausbilden der Schicht118 auf der Grundlage von Kohlenstoff auf der High-k-Schicht116 als durchgehende Abscheidung wird der Mangel an Haftung zwischen diesen Materialien verringert und wird weniger problematisch. Tatsächlich ist gemäß den vorliegenden Grundsätzen die resultierende Transistoreinheit, auch wenn die Haftung zwischen den Schichten118 und116 nicht vollständig erreicht wird, trotzdem funktionsfähig und kann im Rahmen der Spezifikationen funktionieren. Die Schicht118 auf der Grundlage von Kohlenstoff kann Kohlenstoff-Nanoröhren, Kohlenstoff-Nanobänder, Graphen oder sonstige elementare Halbleitermaterialien oder Feldeffektmaterialien beinhalten. Die Kohlenstoff-Nanoröhren können ein- oder mehrschichtige Strukturen beinhalten. - Wenngleich zu Techniken zum Herstellen von Kohlenstoff-Nanoröhren Bogenentladung, Laserablation und Hochdruck-Kohlenmonoxid (HiPco) zählen können – chemische Gasphasenabscheidung (CVD) und plasmaunterstützte CVD sind bevorzugte Verfahren. Während der CVD wird eine Schicht aus Metallkatalysatorpartikeln, meist Nickel, Cobalt, Eisen oder einer Kombination davon ausgebildet. Die Metallnanopartikel können unter anderem z.B. auch durch eine Reduktion von Oxiden oder Oxidmischkristallen hergestellt werden. Die Durchmesser der aufzuwachsenden Nanoröhren stehen in Zusammenhang mit der Größe der Metallpartikel. Diese kann durch strukturierte (oder maskierte) Abscheidung des Metalls, Tempern oder durch Plasmaätzen einer Metallschicht gesteuert werden.
- Bei einer Ausführungsform werden die Substratschichten auf etwa 700 °C erwärmt. Um das Wachstum von Nanoröhren auszulösen, werden zwei Gase in einen Reaktor gegeben. Zu diesen kann ein Prozessgas (wie z.B. Ammoniak, Stickstoff oder Wasserstoff) und ein kohlenstoffhaltiges Gas (wie z.B. Ethin, Ethen, Ethanol oder Methan) zählen. Nanoröhren wachsen an den Stellen des Metallkatalysators auf. Das kohlenstoffhaltige Gas wird an der Oberfläche des Katalysatorpartikels gespalten, und der Kohlenstoff wird an die Ränder des Partikels transportiert, wo er die Nanoröhren ausbildet. Abhängig von der Haftung zwischen dem Katalysatorpartikel und dem Substrat können die Katalysatorpartikel während des Aufwachsprozesses an den Spitzen der aufwachsenden Nanoröhre bleiben oder am Boden der Nanoröhre verbleiben.
- Bei einem CVD-Verfahren werden die Metallnanopartikel mit einem Katalysatorträger wie zum Beispiel MgO oder Al2O3 gemischt, um die Oberfläche zu vergrößern und so eine höhere Ausbeute aus der katalytischen Reaktion der Kohlenstoffquelle mit den Metallpartikeln zu erzielen. Wenn ein Plasma durch Anlegen eines starken elektrischen Feldes während des Aufwachsprozesses (PECVD) erzeugt wird, folgt das Nanoröhrenwachstum der Richtung des elektrischen Feldes.
- Nachdem die Schicht
118 auf der Grundlage von Kohlenstoff ausgebildet worden ist, wird eine Schutzschicht120 über der Schicht118 auf der Grundlage von Kohlenstoff abgeschieden. Die Schutzschicht120 kann eine beliebige geeignete dielektrische Schicht beinhalten. Bei einer Ausführungsform beinhaltet die Schutzschicht120 ein dielektrisches Material, das ein Ätzen der Schicht104 und der Schicht124 (7 ) ermöglicht, wie zum Beispiel SiN, wenngleich auch organische Dielektrika, SiC, SiON usw. eingesetzt werden können. - Eine (nicht dargestellte) Photolackschicht wird auf der Schutzschicht
120 ausgebildet. Die Photolackschicht wird Strahlung durch eine Lithographiemaske ausgesetzt und entwickelt, um eine (nicht dargestellte) strukturierte Maske bereitzustellen. Lithographische Bearbeitungsschritte sind nach dem Stand der Technik bekannt. Die Maske wird eingesetzt, um durch die Schutzschicht120 , die Schicht118 auf der Grundlage von Kohlenstoff und die dielektrische High-k-Schicht116 zu ätzen, um einen Stapel122 auszubilden, der sich über die unten liegende Gate-Elektrode114 und das Abstandselement115 und über diese hinaus erstreckt. Die Schicht118 auf der Grundlage von Kohlenstoff bildet einen Kanalbereich für eine Transistoreinheit aus, die wie im Folgenden beschrieben fertiggestellt wird. - Unter Bezugnahme auf
7 wird eine dielektrische Isolationsschicht124 über dem Stapel122 und über der Schicht104 abgeschieden. Bei der dielektrischen Schicht124 kann es sich um ein beliebiges dielektrisches Material handeln, es sollte jedoch ein selektives Ätzen im Hinblick auf die Schutzschicht122 und die Schicht104 ermöglichen. - Die dielektrische Schicht
124 kann mithilfe eines herkömmlichen Abscheidungsprozesses wie zum Beispiel chemischer Gasphasenabscheidung (CVD), plasmaunterstützter chemischer Gasphasenabscheidung (PECVD), Atomlagenabscheidung (ALD), chemischer Lösungsabscheidung (wie zum Beispiel Rotationsbeschichtung) oder Aufdampfen ausgebildet werden. Die dielektrische Schicht124 kann ein beliebiges geeignetes dielektrisches Deckmaterial beinhalten, zum Beispiel SiC, SiN, SiO2, ein kohlenstoffdotiertes Oxid, ein stickstoff- und wasserstoffdotiertes Siliciumcarbid SiC(N,H) oder mehrere Schichten davon. Bei einer Ausführungsform beinhaltet die Schicht124 SiN, wenngleich auch andere dielektrische Materialien eingesetzt werden können. - Die dielektrische Schicht
124 wird über dem Stapel122 und in Bereichen126 und128 geöffnet, die zu Stellen werden, an denen Source- und Drain-Bereiche für eine auszubildende Transistoreinheit ausgebildet werden. Die dielektrische Schicht124 wird mithilfe einer lithographisch ausgebildeten Maske aus Photolack oder einer sonstigen Schicht geöffnet. Es kann ein Ätzprozess wie zum Beispiel ein reaktives Ionenätzen (reactive ion etch, RIE) eingesetzt werden, um bis hinunter zu der Schutzschicht120 und der Schicht104 zu ätzen, wie dargestellt. - Unter Bezugnahme auf
8 wird ein RIE-Prozess durchgeführt, um die Schicht104 in den Vertiefungen126 und128 bis hinunter zu der Schicht102 wegzuätzen. Darauf folgt eine Nassätzung, um die Schicht104 weiter zu entfernen und die dielektrische High-k-Schicht116 bis zu dem Abstandselement115 zurückzuätzen, um Hohlräume134 ,136 auszubilden. Die Nassätzung kann wässrige Lösungen von HCL, HF oder sonstigen Nassätzmitteln nach Bedarf beinhalten. - Unter Bezugnahme auf
9 kann eine optionale Abscheidung eines High-k-Materials130 durchgeführt werden, um die Unterätzung in der dielektrischen High-k-Schicht116 in der Nähe des Abstandselements115 wieder aufzufüllen. Die Abscheidung des Materials130 stellt eine Verkapselungsschicht bereit, die die Schutzschicht120 bedeckt und untere Abschnitte der Hohlräume134 ,136 auskleidet, die den Vertiefungen126 und128 zugehörig sind. Die Abscheidung kann z.B. mithilfe einer Atomlagenabscheidung (ALD) durchgeführt werden, bei der es sich um eine Dünnschicht-Abscheidetechnik handelt, die auf der sequentiellen Verwendung eines chemischen Gasphasenprozesses beruht. Bei einer ALD-Reaktion können Chemikalien eingesetzt werden, die als Vorläufer bezeichnet werden und nacheinander sequentiell mit einer Fläche reagieren. Indem die Vorläufer wiederholt der Aufwachsfläche ausgesetzt werden, wird eine Dünnschicht abgeschieden. Das dielektrische High-k-Material130 kann Hafniumdioxid, Zirkoniumdioxid, Titandioxid usw. beinhalten. - Unter Bezugnahme auf
10 wird ein leitfähiges Material132 in den Vertiefungen126 und128 abgeschieden, und es füllt die Hohlräume134 und136 . Das abgeschiedene leitfähige Material132 bildet sich außerdem auf einer oberen Fläche der Schicht124 aus. Der Abscheidungsprozess kann einen ALD-Prozess oder sonstige Prozesse beinhalten, die in der Lage sind, Hohlräume zu füllen. Das leitfähige Material132 kann Kupfer, Aluminium, Wolfram, Titan, dotiertes Polysilicium oder ein beliebiges anderes verwendbares leitfähiges Material oder Legierungen/Kombinationen davon beinhalten. Der Abscheidungsprozess stellt das leitfähige Material132 für die Ausbildung von Source- und Drain-Bereichen einer Transistoreinheit bereit. Das Material132 für die Source- und Drain-Bereiche steht mit Flächen der Schicht118 auf der Grundlage von Kohlenstoff in Kontakt und wird automatisch mit diesen ausgerichtet. Das leitfähige Material132 ist daher selbstausgerichtet im Hinblick auf die Transistoreinheit, die eine Anordnung mit einer vergrabenen Gate-Elektrode114 aufweist, gemäß einem Aspekt der vorliegenden Grundsätze. - Es wird ein Planarisierungsprozess durchgeführt, um überschüssiges leitfähiges Material
132 auf einer Fläche der Schicht124 zu entfernen. Der Planarisierungsprozess beinhaltet bevorzugt einen CMP-Prozess, wenngleich auch sonstige Prozesse eingesetzt werden können. - Unter Bezugnahme auf
11 werden Source-(S-) und Drain-(D-)Bereiche138 und140 durch Ätzen des leitfähigen Materials132 unterhalb der Schutzschicht120 innerhalb der Vertiefungen126 und128 ausgebildet. Die Source- und Drain-Bereiche138 ,140 wirken mit der vergrabenen Gate-Elektrode114 und der Schicht118 auf der Grundlage von Kohlenstoff zusammen, um eine Transistoreinheit142 auszubilden. Der Ätzprozess kann eine Nass- oder eine Trockenätzung beinhalten. Ein Nassätzprozess kann bevorzugt werden und kann ein beliebiges Ätzmittel beinhalten, das die leitfähigen Materialien132 ohne beträchtlichen Schaden an den umgebenden Materialien oder Strukturen selektiv ätzt. - Eine zusätzliche Bearbeitung beinhaltet ein Ausbilden von Kontakten mit den Source- und Drain-Bereichen
138 ,140 , ein Ausbilden von dielektrischen Zwischenebenen, ein Ausbilden von Metallleitungen usw., um vollständig funktionsfähige Transistorstrukturen bereitzustellen. - Unter Bezugnahme auf
12 wird ein Verfahren zur Fertigung einer Einheit auf der Grundlage von Kohlenstoff mit selbstausgerichteten Source- und Drain-Bereichen veranschaulichend beschrieben. In Block202 wird eine vergrabene Gate-Elektrode in einem dielektrischen Substrat ausgebildet. Das Ausbilden des vergrabenen Gate kann ein Ausbilden einer Vertiefung durch ein erstes dielektrisches Material des Substrats und in ein zweites dielektrisches Material des Substrats in Block204 beinhalten. In Block206 wird ein dielektrisches Abstandselement in der Vertiefung ausgebildet. In Block208 wird ein Gate-Elektrodenleiter über dem Abstandselement in der Vertiefung abgeschieden. In Block210 wird bevorzugt ein Planarisierungsschritt durchgeführt, um überschüssiges Leiter- und Abstandselementmaterial von einer oberen Fläche des Substrats zu entfernen. - In Block
212 wird ein Stapel von Schichten über der vergrabenen Gate-Elektrode strukturiert. Der Stapel wird bevorzugt durch Einsetzen eines Lithographieprozesses strukturiert, um eine Ätzmaske auszubilden. Der Stapel wird geätzt, um den Stapel über der vergrabenen Gate-Elektrode bereitzustellen. Der Stapel beinhaltet eine Schicht mit hoher Dielektrizitätskonstante, eine halbleitende Schicht auf der Grundlage von Kohlenstoff und eine Schutzschicht. Die Schicht mit hoher Dielektrizitätskonstante beinhaltet eine dielektrische Schicht, die eine höhere Dielektrizitätskonstante als 3,9 aufweist. Dazu können z.B. von Hafniumdioxid, Zirkoniumdioxid und Titandioxid usw. eines oder mehrere zählen. - In Block
214 kann die Schicht auf der Grundlage von Kohlenstoff durch einen Prozess einer chemischen Gasphasenabscheidung (CVD) oder einer plasmaunterstützten chemischen Gasphasenabscheidung (PECVD) abgeschieden werden. Die Schicht auf der Grundlage von Kohlenstoff wird bevorzugt direkt auf der Schicht mit der hohen Dielektrizitätskonstante abgeschieden. Die Schicht auf der Grundlage von Kohlenstoff kann Kohlenstoff-Nanoröhren, Kohlenstoff-Nanobänder, eine Graphenschicht oder sonstige geeignete Kohlenstoffstrukturen beinhalten. - In Block
216 wird ein Isolationsdielektrikum über dem Stapel und dem Substrat abgeschieden. Das Gebiet um den Stapel wird durch Maskieren und Ätzen der dielektrischen Isolationsschicht geöffnet, um die dielektrische Isolationsschicht zu öffnen, um Vertiefungen in Bereichen angrenzend an den Stapel zu definieren. In Block218 werden die Vertiefungen anschließend weiter geätzt (z.B. mit RIE), um Hohlräume auszubilden. Dazu gehört ein Ätzen der ersten dielektrischen Schicht bis hinunter zu der zweiten dielektrischen Schicht, um die Hohlräume auszubilden. In Block220 werden die Hohlräume weiter geätzt (z.B. durch Nassätzung), um die Hohlräume unter dem Stapel und unter der dielektrischen Isolationsschicht nach Bedarf zu erweitern. Durch diese Nassätzung wird ein Abschnitt der Schicht mit hoher Dielektrizitätskonstante entfernt, um die Schicht auf der Grundlage von Kohlenstoff auf gegenüberliegenden Seiten der vergrabenen Gate-Elektrode freizulegen. In Block222 kann eine Verkapselungsschicht, die aus einem Material mit hoher Dielektrizitätskonstante ausgebildet wird, in den Hohlräumen abgeschieden werden, um eine durch die Nassätzung ausgebildete Unterätzung wieder aufzufüllen. - In Block
224 wird ein leitfähiges Material in den Hohlräumen abgeschieden, um selbstausgerichtete Source- und Drain-Bereiche auszubilden. Dazu kann ein Abscheiden des leitfähigen Materials durch Einsetzen einer Atomlagenabscheidung (ALD) gehören, um das leitfähige Material mit der Schicht auf der Grundlage von Kohlenstoff in Kontakt stehend auszubilden. Überschüssiges leitfähiges Material kann von einer Fläche der Isolationsschicht durch CMP entfernt und weiter hinunter bis zu der Schutzschicht geätzt werden. Eine weitere Bearbeitung kann durchgeführt werden, um die elektrischen Verbindungen mit der Einheit fertigzustellen usw. - Nachdem bevorzugte Ausführungsformen für eine Kohlenstoffeinheit mit selbstausgerichteten Source- und Drain-Bereichen (die der Veranschaulichung dienen und nicht beschränkend sein sollen) beschrieben worden sind, wird darauf hingewiesen, dass angesichts der obigen Erläuterungen Modifizierungen und Varianten durch Fachleute vorgenommen werden können. Es versteht sich daher, dass Änderungen an bestimmten offenbarten Ausführungsformen vorgenommen werden können, die in den Umfang der Erfindung fallen, wie durch die beigefügten Ansprüche dargestellt. Nachdem auf diese Weise Aspekte der Erfindung mit den/der durch die Patentgesetze geforderten Einzelheiten und Genauigkeit beschrieben worden sind, wird in den beigefügten Ansprüchen dargelegt, was beansprucht wird und geschützt werden soll.
Claims (22)
- Verfahren zur Fertigung von Feldeffekttransistoren, das aufweist: Ausbilden einer vergrabenen Gate-Elektrode in einem dielektrischen Substrat; Strukturieren eines Stapels, der eine Schicht mit hoher Dielektrizitätskonstante, eine Schicht auf der Grundlage von Kohlenstoff und eine Schutzschicht über der vergrabenen Gate-Elektrode aufweist; Öffnen einer dielektrischen Isolationsschicht, die über dem Stapel ausgebildet wird, um Vertiefungen in Bereichen angrenzend an den Stapel zu definieren; Ätzen der Vertiefungen, um Hohlräume auszubilden und einen Abschnitt der Schicht mit hoher Dielektrizitätskonstante zu entfernen, um die Schicht auf der Grundlage von Kohlenstoff auf gegenüberliegenden Seiten der vergrabenen Gate-Elektrode freizulegen; und Abscheiden eines leitfähigen Materials in den Hohlräumen, um selbstausgerichtete Source- und Drain-Bereiche auszubilden.
- Verfahren nach Anspruch 1, wobei das Ausbilden einer vergrabenen Gate-Elektrode in einem dielektrischen Substrat beinhaltet: Ausbilden einer Vertiefung durch ein erstes dielektrisches Material des Substrats und in ein zweites dielektrisches Material des Substrats; Ausbilden eines dielektrischen Abstandselements in der Vertiefung; und Abscheiden eines Gate-Elektrodenleiters über dem Abstandselement in der Vertiefung.
- Verfahren nach Anspruch 1, wobei das Strukturieren des Stapels ein Abscheiden von einem oder mehreren von Hafniumdioxid, Zirconiumdioxid und Titandioxid beinhaltet, um die Schicht mit hoher Dielektrizitätskonstante auszubilden.
- Verfahren nach Anspruch 1, wobei das Strukturieren des Stapels ein Abscheiden einer dielektrischen Schicht beinhaltet, die eine höhere Dielektrizitätskonstante als 3,9 aufweist, um die Schicht mit hoher Dielektrizitätskonstante auszubilden.
- Verfahren nach Anspruch 1, wobei das Strukturieren des Stapels ein Einsetzen eines Lithographieprozesses, um eine Ätzmaske auszubilden, und ein Ätzen des Stapels beinhaltet, um den Stapel über der vergrabenen Gate-Elektrode bereitzustellen.
- Verfahren nach Anspruch 1, wobei das Strukturieren des Stapels ein Abscheiden der Schicht auf der Grundlage von Kohlenstoff durch einen Prozess einer chemischen Gasphasenabscheidung (CVD) oder einer plasmaunterstützten chemischen Gasphasenabscheidung (PECVD) beinhaltet.
- Verfahren nach Anspruch 1, wobei das Strukturieren des Stapels ein Ausbilden der Schicht auf der Grundlage von Kohlenstoff direkt auf der Schicht mit hoher Dielektrizitätskonstante beinhaltet.
- Verfahren nach Anspruch 1, wobei das Substrat ein erstes dielektrisches Material und ein zweites dielektrisches Material beinhaltet und der Schritt des Ätzens der Vertiefungen zum Ausbilden von Hohlräumen und zum Entfernen eines Abschnitts der Schicht mit hoher Dielektrizitätskonstante ein Ätzen der ersten dielektrischen Schicht bis hinunter zu der zweiten dielektrischen Schicht beinhaltet, um die Hohlräume auszubilden.
- Verfahren nach Anspruch 8, das des Weiteren ein Nassätzen der Hohlräume aufweist, um den Abschnitt der Schicht mit hoher Dielektrizitätskonstante zu entfernen, um die Schicht auf der Grundlage von Kohlenstoff freizulegen.
- Verfahren nach Anspruch 9, das des Weiteren ein Abscheiden einer Verkapselungsschicht, die aus einem Material mit hoher Dielektrizitätskonstante ausgebildet wird, in den Hohlräumen aufweist, um eine durch die Nassätzung ausgebildete Unterätzung wieder aufzufüllen.
- Verfahren nach Anspruch 1, wobei das Abscheiden eines leitfähigen Materials in den Hohlräumen, um selbstausgerichtete Source- und Drain-Bereiche auszubilden, ein Abscheiden des leitfähigen Materials durch Einsetzen einer Atomlagenabscheidung beinhaltet, um das leitfähige Material mit der Schicht auf der Grundlage von Kohlenstoff in Kontakt stehend auszubilden.
- Verfahren nach Anspruch 1, wobei die Schicht auf der Grundlage von Kohlenstoff von Kohlenstoff-Nanoröhren, Kohlenstoff-Nanobändern und einer Graphenschicht eines beinhaltet.
- Verfahren zur Fertigung von Feldeffekttransistoren, das aufweist: Ausbilden einer Vertiefung durch ein erstes dielektrisches Material eines Substrats und in ein zweites dielektrisches Material des Substrats; Ausbilden eines dielektrischen Abstandselements in der Vertiefung; Abscheiden eines Gate-Elektrodenleiters über dem Abstandselement in der Vertiefung; Planarisieren des Gate-Elektrodenleiters und des dielektrischen Abstandselements, um Zugangsmaterialien über der Vertiefung zu entfernen, um eine vergrabene Gate-Elektrode in dem Substrat auszubilden; Ausbilden eines Stapels, der eine Schicht mit hoher Dielektrizitätskonstante, eine Schicht auf der Grundlage von Kohlenstoff und eine Schutzschicht aufweist; Einsetzen eines Lithographieprozesses, um eine Ätzmaske auszubilden, und Ätzen des Stapels, um einen Abschnitt des Stapels über der vergrabenen Gate-Elektrode bereitzustellen; Öffnen einer dielektrischen Isolationsschicht, die über dem Stapel ausgebildet wird, um Vertiefungen in Bereichen angrenzend an den Stapel zu definieren; Ätzen der Vertiefungen, um Hohlräume auszubilden und einen Abschnitt der Schicht mit hoher Dielektrizitätskonstante zu entfernen, um die Schicht auf der Grundlage von Kohlenstoff auf gegenüberliegenden Seiten der vergrabenen Gate-Elektrode freizulegen; und Abscheiden eines leitfähigen Materials in den Hohlräumen, um selbstausgerichtete Source- und Drain-Bereiche auszubilden, durch Einsetzen einer Atomlagenabscheidung, um das leitfähige Material mit der halbleitenden Schicht auf der Grundlage von Kohlenstoff in Kontakt stehend auszubilden.
- Verfahren nach Anspruch 13, wobei das Strukturieren des Stapels ein Abscheiden einer dielektrischen Schicht beinhaltet, die eine höhere Dielektrizitätskonstante als 3,9 aufweist, um die Schicht mit hoher Dielektrizitätskonstante auszubilden.
- Verfahren nach Anspruch 13, wobei das Ausbilden des Stapels ein Abscheiden der Schicht auf der Grundlage von Kohlenstoff durch einen Prozess einer chemischen Gasphasenabscheidung (CVD) oder einer plasmaunterstützten chemischen Gasphasenabscheidung (PECVD) beinhaltet.
- Verfahren nach Anspruch 13, wobei das Ätzen der Vertiefungen, um Hohlräume auszubilden, ein Ätzen der ersten dielektrischen Schicht bis hinunter zu der zweiten dielektrischen Schicht beinhaltet, um die Hohlräume auszubilden.
- Verfahren nach Anspruch 16, das des Weiteren ein Nassätzen der Hohlräume aufweist, um den Abschnitt der Schicht mit hoher Dielektrizitätskonstante zu entfernen, um die Schicht auf der Grundlage von Kohlenstoff freizulegen.
- Verfahren nach Anspruch 17, das des Weiteren ein Abscheiden einer Verkapselungsschicht, die aus einem Material mit hoher Dielektrizitätskonstante ausgebildet wird, in den Hohlräumen aufweist, um eine durch die Nassätzung ausgebildete Unterätzung wieder aufzufüllen.
- Feldeffekttransistor, der aufweist: ein dielektrisches Substrat, das eine erste dielektrische Schicht aufweist, die auf einer zweiten dielektrischen Schicht ausgebildet ist; eine vergrabene Gate-Elektrode, die in dem dielektrischen Substrat ausgebildet ist; einen Stapel, der eine Schicht mit hoher Dielektrizitätskonstante, eine Schicht auf der Grundlage von Kohlenstoff und eine Schutzschicht aufweist, die über der vergrabenen Gate-Elektrode ausgebildet sind; eine dielektrische Isolationsschicht, die Vertiefungen in Bereichen angrenzend an den Stapel definiert, die sich durch die erste dielektrische Schicht bis hinunter zu der zweiten dielektrischen Schicht erstrecken; Hohlräume, die den Vertiefungen zugehörig sind und die auf gegenüberliegenden Seiten der vergrabenen Gate-Elektrode in der ersten dielektrischen Schicht ausgebildet sind; und selbstausgerichtete Source- und Drain-Leiter, die in den Hohlräumen und mit einem freigelegten Abschnitt der Schicht auf der Grundlage von Kohlenstoff, der den Hohlräumen gegenüber liegt, in Kontakt stehend ausgebildet sind.
- Feldeffekttransistor nach Anspruch 19, wobei die Schicht mit hoher Dielektrizitätskonstante eine höhere Dielektrizitätskonstante als 3,9 aufweist.
- Feldeffekttransistornach Anspruch 19, die des Weiteren eine Verkapselungsschicht aufweist, die aus einem Material mit hoher Dielektrizitätskonstante ausgebildet und in den Hohlräumen und auf der Schutzschicht angeordnet ist.
- Feldeffekttransistor nach Anspruch 19, wobei die Schicht auf der Grundlage von Kohlenstoff von Kohlenstoff-Nanoröhren, Kohlenstoff-Nanobändern und einer Graphenschicht eines beinhaltet.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
USUS-13/111,615 | 2011-05-19 | ||
US13/111,615 US8455365B2 (en) | 2011-05-19 | 2011-05-19 | Self-aligned carbon electronics with embedded gate electrode |
PCT/US2012/038493 WO2012158996A1 (en) | 2011-05-19 | 2012-05-18 | Self-aligned carbon electronics with embedded gate electrode |
Publications (2)
Publication Number | Publication Date |
---|---|
DE112012001732T5 DE112012001732T5 (de) | 2014-04-10 |
DE112012001732B4 true DE112012001732B4 (de) | 2016-01-07 |
Family
ID=47174268
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE112012001732.3T Expired - Fee Related DE112012001732B4 (de) | 2011-05-19 | 2012-05-18 | Selbstausgerichtete Kohlenstoffelektronik mit eingebetteter Gate-Elektrode |
Country Status (5)
Country | Link |
---|---|
US (3) | US8455365B2 (de) |
CN (1) | CN103563080B (de) |
DE (1) | DE112012001732B4 (de) |
GB (1) | GB2504434B (de) |
WO (1) | WO2012158996A1 (de) |
Families Citing this family (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8993055B2 (en) * | 2005-10-27 | 2015-03-31 | Asm International N.V. | Enhanced thin film deposition |
US8455365B2 (en) * | 2011-05-19 | 2013-06-04 | Dechao Guo | Self-aligned carbon electronics with embedded gate electrode |
US8629010B2 (en) * | 2011-10-21 | 2014-01-14 | International Business Machines Corporation | Carbon nanotube transistor employing embedded electrodes |
JP5910294B2 (ja) | 2012-05-10 | 2016-04-27 | 富士通株式会社 | 電子装置及び積層構造体の製造方法 |
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US8741756B2 (en) | 2012-08-13 | 2014-06-03 | International Business Machines Corporation | Contacts-first self-aligned carbon nanotube transistor with gate-all-around |
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US8609481B1 (en) | 2012-12-05 | 2013-12-17 | International Business Machines Corporation | Gate-all-around carbon nanotube transistor with selectively doped spacers |
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US8889475B1 (en) | 2013-05-30 | 2014-11-18 | International Business Machines Corporation | Self-aligned bottom-gated graphene devices |
KR102107537B1 (ko) | 2013-10-01 | 2020-05-07 | 삼성전자주식회사 | 반도체소자 및 그 제조방법 |
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US9812429B2 (en) | 2014-11-05 | 2017-11-07 | Massachusetts Institute Of Technology | Interconnect structures for assembly of multi-layer semiconductor devices |
US9543535B1 (en) | 2015-06-29 | 2017-01-10 | International Business Machines Corporation | Self-aligned carbon nanotube transistor including source/drain extensions and top gate |
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- 2011-05-19 US US13/111,615 patent/US8455365B2/en active Active
-
2012
- 2012-05-18 GB GB1320100.9A patent/GB2504434B/en active Active
- 2012-05-18 CN CN201280024107.9A patent/CN103563080B/zh active Active
- 2012-05-18 WO PCT/US2012/038493 patent/WO2012158996A1/en active Application Filing
- 2012-05-18 DE DE112012001732.3T patent/DE112012001732B4/de not_active Expired - Fee Related
- 2012-09-06 US US13/605,529 patent/US8680646B2/en not_active Expired - Fee Related
-
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Publication number | Publication date |
---|---|
CN103563080B (zh) | 2016-07-13 |
US20130244386A1 (en) | 2013-09-19 |
US8455365B2 (en) | 2013-06-04 |
US20120292602A1 (en) | 2012-11-22 |
CN103563080A (zh) | 2014-02-05 |
GB201320100D0 (en) | 2014-01-01 |
WO2012158996A1 (en) | 2012-11-22 |
GB2504434B (en) | 2015-07-22 |
US8680646B2 (en) | 2014-03-25 |
DE112012001732T5 (de) | 2014-04-10 |
GB2504434A (en) | 2014-01-29 |
US8912098B2 (en) | 2014-12-16 |
US20120326228A1 (en) | 2012-12-27 |
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Legal Events
Date | Code | Title | Description |
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R012 | Request for examination validly filed | ||
R079 | Amendment of ipc main class |
Free format text: PREVIOUS MAIN CLASS: H01L0027108000 Ipc: H01L0021336000 |
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R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division | ||
R084 | Declaration of willingness to licence | ||
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