DE102012111822A1 - Vorrichtung und Verfahren für Multi-Gate-Transistoren - Google Patents

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Abstract

Eine Vorrichtung weist ein Substrat auf, das eine erste Kristallorientierung und einen aktiven Bereich aufweist, wobei ein oberer Abschnitt des aktiven Bereichs eine zweite Kristallorientierung aufweist und wobei der obere Abschnitt des aktiven Bereichs an zwei Seiten von einer Gate-Struktur umwickelt ist. Die Vorrichtung weist weiterhin einen Graben auf, der von Isolationsbereichen umgeben ist, wobei der obere Abschnitt des aktiven Bereichs oberhalb von Oberseiten der Isolationsbereiche angeordnet ist.

Description

  • HINTERGRUND
  • Mit dem technischen Fortschritt haben sich Technologien die Halbleiterprozessknoten bei Schaltkreisen mit hoher Integrationsdichte weiter verkleinert. Daraus resultiert, dass der Formfaktor der integrierten Schaltkreise durch Verkleinern des Halbleiterprozessknotens (z. B. Verkleinern des Prozessknotens bis zum Sub-20-nm-Knoten) verbessert wurde. Mit der Verkleinerung der Halbleiterbauteile werden neue Techniken benötigt, um die Leistungsfähigkeit der elektronischen Komponenten von einer Generation zur nächsten beizubehalten. Beispielsweise sind Transistoren, die aus Materialien mit hoher Ladungsträgerbeweglichkeit, wie III-V-Materialien, Germanium und/oder dergleichen, ausgebildet sind, für integrierte Schaltkreise mit hoher Dichte und hoher Geschwindigkeit wünschenswert.
  • Germanium und Silizium sind Gruppe-IV-Elemente im Periodensystem. Im Vergleich zu Silizium weist Germanium eine höhere Ladungsträger- und Lochbeweglichkeit auf. Die höhere Ladungsträger- und Lochbeweglichkeit des Germaniums kann zu besseren elektrischen Eigenschaften des Bauteils führen. Beispielsweise beträgt die Gitterelektronenbeweglichkeit von Silizium 1417 cm2/V-sec. Im Gegensatz dazu beträgt die Gitterelektronenbeweglichkeit von Germanium 3900 cm2/V-sec. Die Elektronenbeweglichkeit von Germanium ist ungefähr 2,75-mal höher als von Silizium. Die höhere Elektronenbeweglichkeit von Germanium führt zu einem höheren Ansteuerstrom und zu einer geringeren Gate-Verzögerung. Es sollte festgehalten werden, dass einige Gruppe-III-V-Materialien ebenfalls dazu verwendet werden können, Silizium zu ersetzen, weil einige der Gruppe-III-V-Materialien eine viel höhere Mobilität als Germanium und Silizium aufweisen können.
  • Eine weitere vorteilhafte Eigenschaft der Germanium-basierten Transistoren ist, dass Germanium eine kleinere Bandlücke aufweist. Genauer gesagt, beträgt die Bandlücke von Germanium ungefähr 0,6 eV im Vergleich zu 1,2 eV bei Silizium. Die geringere Bandlücke hilft dabei, die Grenzspannung der Germanium-basierten Transistoren zu verringern.
  • Germanium weist verschiedene Vorteile gegenüber Silizium auf. Silizium-Wafer sind in der Halbleiterindustrie jedoch dominierend, weil die Kosten für Germanium-Wafer sehr hoch sind. Eine weithin akzeptierte Lösung für die Herstellung von Germanium-basierten Transistoren ist das Aufwachsen von aktiven Germaniumbereichen auf Siliziumsubstraten mittels epitaktischer Aufwachsprozesse.
  • Das Aufwachsen einer Germaniumschicht auf einem Siliziumsubstrat wird üblicherweise als hetero-epitaktisches Germanium-Silizium-Aufwachsen bezeichnet. Die Gitterkonstante von Germanium ist ungefähr 4,2% höher als die Gitterkonstante von Silizium. Wenn eine Germaniumschicht auf einem Siliziumsubstrat aufgewachsen wird, steht die Germaniumschicht unter Druckspannung, um sich an den Gitterabstand des Siliziumsubstrates anzupassen. Nachdem die Germaniumschicht so weit gewachsen ist, dass sie eine kritische Dicke aufweist, kann die Spannung durch das Ausbilden vielfältiger Versetzungen abgebaut werden. Derartige Versetzungen sind Defekte, welche die elektrischen Eigenschaften des Germanium-basierten Transistors herabsetzen können.
  • Zusammenfassung der Erfindung
  • Die vorliegende Erfindung betrifft eine Vorrichtung gemäß dem unabhängigen Anspruch 1.
  • Bevorzugte Ausführungsformen sind in den abhängigen Ansprüchen 2–5 angegeben.
  • Gemäß einer weiteren Ausführungsform der Vorrichtung gemäß Anspruch 1 ist der obere Abschnitt des aktiven Bereichs in einer Querschnittsansicht dreiecksförmig.
  • Bei einer weiteren Ausführungsform der Vorrichtung gemäß Anspruch 1 weist die Vorrichtung weiterhin eine dielektrische Gate-Schicht auf, die zwischen der Gate-Struktur und dem oberen Abschnitt des aktiven Bereichs ausgebildet ist.
  • Die vorliegende Erfindung betrifft ebenfalls eine Vorrichtung gemäß dem unabhängigen Anspruch 6.
  • Vorteilhafte Ausführungsformen sind in den abhängigen Ansprüchen 7 und 8 angegeben.
  • Bei einer weiteren Ausführungsform der Vorrichtung gemäß Anspruch 8 weist der Halbleiterbereich auf:
    eine erste Schicht, die aus einem dritten Halbleitermaterial ausgebildet ist; und
    eine zweite Schicht, die aus einem vierten Halbleitermaterial ausgebildet ist, wobei die zweite Schicht über dem ersten Halbleiter ausgebildet ist.
  • Vorzugsweise sind das dritte Halbleitermaterial und das vierte Halbleitermaterial aus der Gruppe bestehend aus Gruppe-IV-, Gruppe-III-V- und Gruppe-II-VI-Halbleitermaterialien ausgewählt.
  • Die vorliegende Erfindung betrifft ebenfalls ein Verfahren gemäß dem unabhängigen Anspruch 9.
  • Eine bevorzugte Ausführungsform ist in dem abhängigen Anspruch 10 angegeben.
  • Bei einer weiteren Ausführungsform des Verfahrens ist eine Gitterkonstante des Halbleiterbereichs größer als eine Gitterkonstante des Substrates.
  • Bei noch einer anderen Ausführungsform des Verfahrens ist die erste Kristallorientierung <001> und die zweite Kristallorientierung <111>.
  • Kurzbeschreibung der Zeichnungen
  • Für ein umfassenderes Verständnis der vorliegenden Offenbarung und deren Vorteile wird nunmehr auf die nachstehende Beschreibung in Verbindung mit den begleitenden Zeichnungen Bezug genommen, bei welchen:
  • 1 eine perspektivische Ansicht eines aktiven Bereichs eines Halbleiterbauteils gemäß einer Ausführungsform veranschaulicht;
  • 2 eine Querschnittsansicht eines Multi-Gate-Transistors gemäß einer Ausführungsform veranschaulicht;
  • 3 ein Halbleiterbauteil gemäß einer Ausführungsform veranschaulicht, das ein Substrat mit einer ersten Kristallorientierung aufweist;
  • 4 eine Querschnittsansicht des in 3 gezeigten Halbleiterbauteils gemäß einer Ausführungsform veranschaulicht, nachdem eine Öffnung in dem Substrat ausgebildet worden ist;
  • 5 eine Querschnittsansicht des in 4 gezeigten Halbleiterbauteils gemäß einer Ausführungsform veranschaulicht, nachdem ein Halbleiterbereich in der Öffnung über dem Substrat ausgebildet worden ist;
  • 6 das in 5 gezeigte Halbleiterbauteil gemäß einer Ausführungsform veranschaulicht, nachdem ein Ätzprozess auf die Oberflächen der Isolationsbereiche angewendet worden ist;
  • 7 eine Querschnittsansicht des in 4 gezeigten Halbleiterbauteils gemäß einer Ausführungsform veranschaulicht, nachdem eine Halbleiterschicht in der Öffnung über dem Substrat ausgebildet worden ist;
  • 8–15 Zwischenschritte bei der Herstellung des in 1 gezeigten aktiven Bereichs gemäß anderen Ausführungsformen veranschaulichen; und
  • 16–21 Zwischenschritte bei der Herstellung des in 1 gezeigten aktiven Bereichs gemäß noch einer anderen Ausführungsform veranschaulichen.
  • Übereinstimmende Bezugszeichen und Symbole in den verschiedenen Figuren beziehen sich grundsätzlich auf entsprechende Bauteile, sofern nichts Anderweitiges angegeben ist. Die Figuren sind dazu gezeichnet, um die relevanten Aspekte der verschiedenen Ausführungsformen klar zu veranschaulichen und sie sind nicht notwendigerweise maßstabsgetreu.
  • Genaue Beschreibung der veranschaulichenden Ausführungsformen
  • Die Herstellung und die Verwendung der vorliegenden Ausführungsformen sind nachstehend im Detail beschrieben. Es sollte jedoch verstanden werden, dass die vorliegende Offenbarung eine Vielzahl anwendbarer und erfindungsgemäßer Konzepte bereitstellt, die auf einem weiten Gebiet bestimmter Zusammenhänge verwendet werden können. Die bestimmten diskutierten Ausführungsformen sind lediglich veranschaulichend für besondere Wege, um die Offenbarung zu verwenden, und beschränken nicht den Umfang der Offenbarung.
  • Die vorliegende Offenbarung wird mit Bezug auf Ausführungsformen in einem besonderen Zusammenhang beschrieben, nämlich einem Germanium-basierten Multi-Gate-Transistor. Die Ausführungsformen der Offenbarung können jedoch ebenfalls auf eine Vielzahl von Transistoren, die aus Gruppe-IV-Elementen, Gruppe-III-V-Verbindungen und Gruppe-II-VI-Verbindungen hergestellt sind, angewendet werden. Im Folgenden werden verschiedene Ausführungsformen mit Bezug auf die begleitenden Zeichnungen im Detail erklärt.
  • Die 1 zeigt eine perspektivische Ansicht eines aktiven Bereichs eines Halbleiterbauteils gemäß einer Ausführungsform. Das Halbleiterbauteil 100 umfasst Isolationsbereiche 102 und einen Aktivbereich 104. Der aktive Bereich 104 kann in zwei Abschnitte unterteilt werden. Ein unterer Abschnitt des aktiven Bereichs 104 ist von einem Isolationsbereich 102 umgeben. Ein oberer Abschnitt des aktiven Bereichs 104 ist oberhalb der Oberseiten der Isolationsbereiche 102 angeordnet. Genauer weist der obere Abschnitt des aktiven Bereichs 104 eine <111>-Kristallorientierung auf. Der aktive Bereich 104 kann aus einem Halbleitermaterial ausgebildet sein, das aus der Gruppe bestehend aus Gruppe-IV-Elementen, Gruppe-III-V-Verbindungen und Gruppe-II-VI-Verbindungen ausgewählt ist.
  • Es sollte festgehalten werden, dass während 1 veranschaulicht, dass der aktive Bereich 104 aus einem einzigen Halbleitermaterial hergestellt sein kann, der aktive Bereich 104 ebenfalls aus einer Vielfalt gestapelter Halbleiterschichten ausgebildet sein kann, wobei jede der gestapelten Halbleiterschichten aus einem unterschiedlichen Halbleitermaterial, wie Gruppe-IV-Elementen, Gruppe-III-V-Verbindungen und Gruppe-II-VI-Verbindungen, ausgebildet sein kann. Der genaue Ausbildungsprozess des aktiven Bereichs 104 wird weiter unten mit Bezug auf die 3–21 beschrieben.
  • Die 2 veranschaulicht eine Querschnittsansicht eines Multi-Gate-Transistors gemäß einer Ausführungsform. Der Multi-Gate-Transistor 200 umfasst einen aktiven Bereich 206, welcher dem in 1 gezeigten ähnelt. Der aktive Bereich 206 ist ausgehend von dem Substrat 202 aufgewachsen. Der obere Abschnitt des aktiven Bereichs 206 erstreckt sich von der Oberseite der Isolationsbereiche 204 des Multi-Gate-Transistors 200 nach oben. Der obere Abschnitt des aktiven Bereichs 206 weist in einer Querschnittsansicht eine Dreiecksform auf. Darüber hinaus umwickelt die Gate-Elektrode 208 des Multi-Gate-Transistors 200 den oberen Abschnitt des aktiven Bereichs 206 entlang zweier Seiten. Da die Gate-Elektrode 208 zwei Seiten des oberen Abschnitts des aktiven Bereichs 206 umwickelt, wird der Multi-Gate-Transistor 200 auch als Double-Gate-Transistor bezeichnet.
  • Wie es in 2 gezeigt ist, kann eine dielektrische Gate-Schicht 210 zwischen der Gate-Elektrode 208 und dem oberen Abschnitt des aktiven Bereichs 202 ausgebildet sein. Der obere Abschnitt des aktiven Bereichs 206 kann als ein Kanalbereich des Multi-Gate-Transistors 200 wirken. Der Multi-Gate-Transistor 200 kann weiterhin Drain/Source-Bereiche und Abstandshalter (jeweils nicht dargestellt) aufweisen. Zur Vereinfachung sind die Drain/Source-Bereiche und die Abstandshalter in der Querschnittsansicht gemäß 2 nicht dargestellt.
  • Gemäß einer Ausführungsform kann das Substrat 202 eine kristalline Struktur aufweisen. Das Substrat 202 kann aus Silizium ausgebildet sein, obwohl es auch aus anderen Gruppe-III-, Gruppe-IV- und/oder Gruppe-V-Elementen, wie Silizium, Germanium, Gallium, Arsen und Kombinationen dieser, ausgebildet sein kann. Gemäß einer Ausführungsform ist das Substrat 202 aus einem ersten Halbleitermaterial ausgebildet, das eine erste Kristallorientierung aufweist. Gemäß einer Ausführungsform ist das erste Halbleitermaterial Silizium und die erste Kristallorientierung ist eine <001>-Kristallorientierung.
  • Der aktive Bereich 206 ist in einem Graben über dem Substrat 202 ausgebildet. Die Struktur des aktiven Bereichs 206 wurde oben mit Bezug auf 1 detailliert beschrieben und wird daher hier nicht noch einmal beschrieben. Es sollte festgehalten werden, dass der aktive Bereich 206 aus einem zweiten Halbleitermaterial ausgebildet sein kann. Gemäß einer Ausführungsform ist das zweite Halbleitermaterial Germanium. Darüber hinaus weist der obere Abschnitt des aktiven Bereichs 206 eine zweite Kristallorientierung auf. Gemäß einer Ausführungsform ist die zweite Kristallorientierung eine <111>-Kristallorientierung. Ein vorteilhaftes Merkmal der in 2 gezeigten Halbleiterstruktur ist, dass der Multi-Gate-Transistor 200 eine <111>-Kristallorientierung an den Seitenwänden der aktiven Bereiche unterhalb der Gate aufweisen kann. Eine solche <111>-Kristallorientierung hilft dabei, die elektrischen Eigenschaften des Multi-Gate-Transistors 200 zu verbessern.
  • Der Multi-Gate-Transistor 200 kann Isolationsbereiche 204 aufweisen. Wie es in 2 gezeigt ist, ist der untere Abschnitt des aktiven Bereichs 206 durch den Isolationsbereich 204 eingeschlossen. Der Isolationsbereich 204 kann mit Hilfe einer Shallow-Trench-Isolation(STI)-Struktur ausgeführt sein. Die STI-Struktur (z. B. die Isolationsbereiche 204) können unter Verwendung geeigneter Techniken, einschließlich Fotolithographie und Ätzprozesse, hergestellt sein. Insbesondere können die Fotolithographie und die Ätzprozesse das Abscheiden eines gewöhnlicherweise verwendeten Maskenmaterials, wie eines Fotolacks über dem Substrat 202, das Belichten des Maskenmaterials gemäß einem Muster und das Ätzen des Substrates 202 gemäß dem Muster, umfassen. Auf diese Weise kann eine Vielzahl Öffnungen ausgebildet werden. Die Öffnungen werden dann mit dielektrischen Materialien gefüllt, um die STI-Strukturen (z. B. die Isolationsbereiche 204) auszubilden. Gemäß einer Ausführungsform können die Isolationsbereiche mit einem dielektrischen Material, wie einem Oxidmaterial, einem High-Density-Plasma(HDP)-Oxid oder dergleichen, aufgefüllt werden. Ein chemisch-mechanischer Polierprozess (CMP) wird daraufhin angewendet, um überschüssige Anteile des dielektrischen Materials zu entfernen, so dass die verbleibenden Abschnitte die Isolationsbereiche 204 sind.
  • Wie in 2 gezeigt ist, können die Isolationsbereiche 204 Abschnitte eines zusammenhängenden Bereichs sein, welcher gemäß einer Ausführungsform einen Isolationsring ausbilden kann. Alternativ können die Isolationsbereiche 204 zwei getrennte Isolationsbereiche sein, deren Seitenwände sich gegenüberstehen.
  • Wie in 2 gezeigt ist, kann eine dielektrische Gate-Schicht 210 zwischen dem oberen Abschnitt des aktiven Bereichs 206 und der Gate-Elektrode 208 ausgebildet sein. Die dielektrische Gate-Schicht 210 kann aus Oxidmaterialien ausgebildet sein und sie kann mit Hilfe geeigneter Oxidationsprozesse ausgebildet sein, wie thermische Trocken- oder Nassoxidation, Sputtern oder mit Hilfe von CVD-Verfahren unter Verwendung von Tetraethylorthosilikat (TEOS) und Sauerstoff als Precursor. Darüber hinaus kann die dielektrische Gate-Schicht 210 ein dielektrisches Material mit hohem k-Wert sein, wie Siliziumoxid, Siliziumoxinitrid, Siliziumnitrid, ein Oxid, ein Stickstoff-enthaltendes Oxid, Aluminiumoxid, Lanthanoxid, Hafniumoxid, Zirkoniumoxid, Hafniumoxinitrid, eine Kombination dieser oder dergleichen. Das hoch dielektrische Material kann mit Hilfe geeigneter Herstellungsverfahren, wie Atomlagenabscheidung (ALD), abgeschieden werden.
  • Die Gate-Elektrode 208 kann ein leitfähiges Material, welches aus einer Gruppe aufweisend polykristallines Silizium (Poly-Si), polykristallines Silizium-Germanium (Poly-SiGe), metallische Materialien, Metallsilizidmaterialien, Metallnitrdmaterialien, Metalloxidmaterialien und dergleichen ausgewählt ist. Beispielsweise können die metallischen Materialien Tantal, Titan, Molybdän, Wolfram, Platin, Aluminium, Hafnium, Ruthenium, eine Kombination dieser und dergleichen aufweisen. Die Metallsilizidmaterialien umfassen Titansilizid, Kobaltsilizid, Nickelsilizid, Tantalsilizid, eine Kombination dieser und dergleichen. Die Metallnitridmaterialien umfassen Titannitrid, Tantalnitrid, Wolframnitrid, eine Kombination dieser und dergleichen. Die Metalloxidmaterialien umfassen Rutheniumoxid, Indium-Zinn-Oxid, eine Kombination dieser und dergleichen.
  • Es sollte verstanden werden, dass auch andere Herstellungsverfahren verwendet werden können, um die Gate-Elektrode 208 auszubilden. Die anderen Herstellungsverfahren umfassen, sind jedoch nicht begrenzt auf, CVD, physikalische Dampfabscheidung (PVD), Plasmaverstärkte CVD (PECVD), CVD mit hochdichtem Plasma (HD CVD), chemische Dampfabscheidung bei Niederdruck (LPCVD), CVD atomarer Schichten (ALCVD) und dergleichen.
  • Die 3–6 veranschaulichen Zwischenschritte bei der Herstellung des aktiven Bereichs, der in 1 gezeigt ist, gemäß einer Ausführungsform. Die 3 veranschaulicht ein Halbleiterbauteil, das gemäß einer Ausführungsform ein Substrat mit einer ersten Kristallorientierung aufweist. Das Halbleiterbauteil 200 umfasst ein Substrat 202 und Isolationsbereiche 204, die in dem Substrat 202 ausgebildet sind. Der Ausbildungsprozess der Isolationsbereiche 204 ähnelt dem Ausbildungsprozess der Isolationsbereiche, die in 2 gezeigt sind, und wird daher zur Vermeidung von Wiederholungen hier nicht weiter diskutiert. Das Substrat 202 kann aus Silizium ausgebildet sein. Gemäß einer Ausführungsform kann das Substrat 202 eine <001>-Kristallorientierung aufweisen.
  • Die 4 veranschaulicht eine Querschnittsansicht des in 3 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform eine Öffnung in dem Substrat ausgebildet worden ist. Ein für die Entfernung von Silizium geeigneter Prozess, wie ein Ätzprozess, kann angewendet werden, um den oberen Abschnitt des Substrates 202 zu entfernen. Daraus resultiert, dass eine Öffnung 402 zwischen den Isolationsbereichen 204 ausgebildet ist. Es sollte festgehalten werden, dass der Prozess für die Siliziumentfernung derart gesteuert ist, dass die Oberseite des verbleibenden Siliziumsubstrates 202 höher liegt als die Unterseite der Isolationsbereiche 204.
  • Die 5 veranschaulicht eine Querschnittsansicht des in 4 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform ein Halbleiterbereich in der Öffnung über dem Substrat aufgewachsen worden ist. Ein Halbleiterbereich 502, der ein sich von dem Substrat 202 unterscheidendes Halbleitermaterial aufweist, wird in der Öffnung aufgewachsen. Gemäß einer Ausführungsform weist der Halbleiterbereich 502 Germanium auf, welches eine Gitterkonstante aufweist, die sich von der des Substrates 202 unterscheidet, welches aus Silizium ausgebildet sein kann. Der Halbleiterbereich 502 mit Hilfe eines selektiven epitaktischen Aufwachsprozesses (SEG) ausgebildet sein.
  • Gemäß einer anderen Ausführungsform kann der Halbleiterbereich 502 Silizium-Germanium aufweisen, welches als Si1-xGex bezeichnet werden kann, wobei x der atomare Prozentsatz des Germaniums in dem Silizium-Germanium ist und größer als 0 und ≤ 1 sein kann. Wenn x = 1, kann der Halbleiterbereich 502 aus reinem Germanium ausgebildet sein. Gemäß einer anderen Ausführungsformkann kann der Halbleiterbereich 502 ein Halbleiterverbindungsmaterial aufweisen, welches Gruppe-III- und Gruppe-V-Elemente aufweist, oder welches ein Verbindungsmaterial aufweist, das Gruppe-II- und Gruppe-VI-Elemente aufweist.
  • Die Prozessbedingungen für die Ausbildung des Halbleiterbereichs 502 werden derart gesteuert, dass der obere Abschnitt des Halbleiterbereichs 502 eine <111>-Kristallorientierung aufweist. Dies kann beispielsweise dadurch erreicht werden, dass die Aufwachstemperatur erhöht und der Druck des SEG-Prozesses reduziert wird. Gemäß einer Ausführungsform beträgt die Aufwachstemperatur zwischen ungefähr 500°C und ungefähr 650°C. Der Druck des SEG-Prozesses kann so niedrig wie möglich sein, um zu ermöglichen, dass die Ausbildung des oberen Abschnitts eine <111>-Kristallorientierung aufweist. Der Druck des SEG-Prozesses kann niedriger als ungefähr 0,13 torrs betragen.
  • Die Gitterkonstante von Germanium ist größer als die Gitterkonstante von Silizium. Zwischen Germanium und Silizium kann einer Gitterversatz von 4,2% bestehen. Daraus resultiert, dass eine Vielzahl von Versetzungen während des SEG-Prozesses ausgebildet wird. Die Versetzungen können jedoch innerhalb des Grabens gefangen sein. Genauer können die Versetzungen in dem unteren Bereich 504 gefangen sein. Wenn der Halbleiterbereich 502 mit zunehmender Höhe aufgewachsen wird, werden mehr und mehr Versetzungen durch die Seitenwände der Grube abgehalten. Daraus resultiert, dass der obere Abschnitt (z. B. der dreieckige Abschnitt des Halbleiterbereichs 502) frei von Versetzungen ist. Darüber hinaus kann der obere Abschnitt eine <111>-Kristallorientierung aufweisen.
  • Die 6 veranschaulicht das in 5 gezeigte Halbleiterbauteil, nachdem gemäß einer Ausführungsform ein Ätzprozess auf die Oberseiten der Isolationsbereiche angewendet worden ist. Für die Ausbildung eines Multi-Gate-Transistors werden die oberen Abschnitte der Isolationsbereiche weggeätzt. Wie in 6 gezeigt ist, wird der Ätzprozess derart gesteuert, dass der dreiecksförmige obere Abschnitt des aktiven Bereichs freigelegt wird. Wie es weiter oben mit Bezug auf 2 beschrieben worden ist, kann der obere Abschnitt des Halbleiterbereichs 502 als ein Kanalbereich des Multi-Gate-Transistors wirken.
  • 7 veranschaulicht eine Querschnittsansicht des in 4 gezeigten Halbleiterbauteils, nachdem gemäß einer anderen Ausführungsform eine Halbleiterschicht in der Öffnung über dem Substrat aufgewachsen worden ist. Der Aufwachsprozess gemäß 7 ähnelt dem gemäß 5, mit der Ausnahme, dass der Halbleiterbereich 602 überwachsen wird. Daraus resultiert, dass der dreiecksförmige obere Abschnitt des Halbleiters 602 über den Oberseiten der Isolationsbereiche 204 ausgebildet wird. Es ist daher nicht notwendig, einen Ätzprozess auf die Oberseiten der Isolationsbereiche 204 anzuwenden. Wie die in 5 gezeigten oberen Abschnitte können auch die oberen Abschnitte des Halbleiterbereichs 602 eine <111>-Kristallorientierung aufweisen.
  • Die 8–15 veranschaulichen gemäß einer anderen Ausführungsform Zwischenschritte bei der Herstellung des in 1 gezeigten aktiven Bereichs. Die in den 8–10 gezeigten Herstellungsschritte ähneln den in den 3, 4 bzw. 6 gezeigten Schritten und sie werden daher hier nicht weiter diskutiert.
  • Die 11 veranschaulicht das in 10 gezeigte Halbleiterbauteil, nachdem ein Halbleiterentfernungsprozess auf den oberen Abschnitt des aktiven Bereichs des Halbleiterbauteils angewendet worden ist. Ein chemisch-mechanischer Polierprozess (CMP) wird durchgeführt, um den oberen Abschnitt des Halbleiterbereichs 1002 zu entfernen, so dass die Oberseite des Halbleiterbereichs 1002 mit der Oberseite der Isolationsbereiche 204 eingeebnet ist. Es sollte festgehalten werden, dass der Entfernungsprozess des Materials 1002 derart gesteuert wird, dass die Oberseite des verbleibenden Halbleiterbereichs 1002 höher als der Bereich liegt, welcher die Versetzungen aufweist (der Halbleiterbereich, welcher von dem gestrichelten Rechteck eingeschlossen ist).
  • Die 12 und 13 veranschaulichen einen zweiten Halbleiterbereich, der aus einem zweiten Halbleiterbereich ausgebildet ist, welcher auf dem ersten Halbleiterbereich 1102 aufgewachsen ist. Der Aufwachsprozess, wie Temperatur und Druck des zweiten Halbleiterbereichs, ähnelt dem des ersten Halbleiterbereichs, welcher weiter oben mit Bezug auf 5 beschrieben worden ist.
  • Die 14 veranschaulicht einen dritten Halbleiterbereich, der gemäß einer Ausführungsform auf dem zweiten Halbleiterbreich ausgebildet ist. Ein drittes Halbleitermaterial wird auf dem zweiten Halbleitermaterial aufgewachsen. Der dritte Halbleiterbereich ist eine dünne Schicht, die auf dem zweiten Halbleiterbereich ausgebildet ist. Es sollte festgehalten werden, dass der erste Halbleiterbereich, der zweite Halbleiterbereich und der dritte Halbleiterbereich aus unterschiedlichen Halbleitermaterialien ausgebildet sein können, wie Gruppe-IV-Elementen, Gruppe-III-V-Verbindungen, Gruppe-II-VI-Verbindungen und dergleichen.
  • Die 15 veranschaulicht, dass die oberen Abschnitte der Isolationsbereiche weggeätzt sind. Der Ätzprozess wird derart gesteuert, dass der dreiecksförmige obere Abschnitt des Halbleiterbereichs freigelegt wird. Genauer wird, wie es in 15 gezeigt ist, der dritte Halbleiterbereich (die dünne Schicht) freigelegt.
  • Die 16–21 veranschaulichen gemäß noch einer anderen Ausführungsform Zwischenschritte bei der Herstellung des in 1 gezeigten aktiven Bereichs. Die in den 16–21 gezeigten Herstellungsschritte ähneln den in den 8–15 gezeigten Herstellungsschritten, mit der Ausnahme, dass der zweite Halbleiterbereich überwachsen wird. Daraus resultiert, dass ein dreiecksförmiger oberer Abschnitt über den Oberseiten der Isolationsbereiche ausgebildet wird.
  • Obwohl Ausführungsformen der vorliegenden Offenbarung und deren Vorteile genau beschrieben worden sind, sollte verstanden werden, dass verschiedene Abänderungen, Ersetzungen und Abwandlungen hiervon gemacht werden können, ohne dass dadurch vom Offenbarungsumfang, wie er von den anhängenden Ansprüchen definiert ist, abgewichen wird.
  • Darüber hinaus ist der Umfang der vorliegenden Anmeldung nicht dazu vorgesehen, auf die bestimmten Ausführungsformen des Prozesses, der Maschine, der Herstellungsverfahren, der Zusammensetzung der Materie, der Mittel, der Verfahren und der in den Anmeldeunterlagen beschriebenen Schritte beschränkt zu werden. Wie der Fachmann der vorliegenden Offenbarung ohne Weiteres entnehmen wird, können Prozesse, Maschinen, Herstellungsverfahren, Zusammensetzungen der Materie, Mittel, Verfahren oder Schritte, die bereits existieren oder erst später entwickelt werden, und welche jedoch im Wesentlichen dieselbe Funktion aufweisen oder im Wesentlichen dasselbe Ergebnis wie die vorliegenden und hier beschriebenen Ausführungsformen erreichen, entsprechend der vorliegenden Offenbarung verwendet werden. Dementsprechend sind die anliegenden Ansprüche dazu gedacht, derartige Prozesse, Maschinen, Herstellungsverfahren, Zusammensetzungen der Materie, Mittel, Verfahren oder Schritte in ihrem Umfang zu umfassen.

Claims (10)

  1. Vorrichtung, die aufweist: ein Substrat, das eine erste Kristallorientierung aufweist; einen aktiven Bereich, der über dem Substrat ausgebildet ist, wobei: ein oberer Abschnitt des aktiven Bereichs eine zweite Kristallorientierung aufweist; und der obere Abschnitt des aktiven Bereichs entlang zweier Seiten von einer Gate-Struktur umwickelt ist; und ein Graben, der in dem Substrat ausgebildet und von den Isolationsbereichen umgeben ist, wobei: der obere Abschnitt des aktiven Bereichs über den Oberseiten der Isolationsbereiche angeordnet ist.
  2. Vorrichtung nach Anspruch 1, bei der: das Substrat eine <001>-Kristallorientierung aufweist; und der obere Abschnitt des aktiven Bereichs eine <111>-Kristallorientierung aufweist.
  3. Vorrichtung nach Anspruch 1 oder 2, bei der: das Substrat aus Silizium ausgebildet ist; und der aktive Bereich aus Germanium ausgebildet ist.
  4. Vorrichtung nach einem der vorangegangenen Ansprüche, bei der der aktive Bereich aufweist: einen ersten Abschnitt, der aus einem ersten Halbleitermaterial ausgebildet ist; einen zweiten Abschnitt, der aus einem zweiten Halbleitermaterial ausgebildet ist, wobei der zweite Abschnitt über dem ersten Abschnitt ausgebildet ist; und einen dritten Abschnitt, der aus einem dritten Halbleitermaterial ausgebildet ist, wobei der dritte Abschnitt über dem zweiten Abschnitt ausgebildet ist.
  5. Vorrichtung nach Anspruch 4, bei der: das erste Halbleitermaterial, das zweite Halbleitermaterial und das dritte Halbleitermaterial aus der Gruppe bestehend aus Gruppe-IV-, Gruppe-III-V- und der Gruppe-II-VI-Halbleitermaterialien ausgewählt ist.
  6. Vorrichtung, die aufweist: ein Substrat, das eine <001>-Kristallorientierung aufweist, wobei das Substrat aus einem ersten Halbleitermaterial ausgebildet ist; eine Vielzahl Isolationsbereiche, die über dem Substrat ausgebildet sind, wobei zwei benachbarte Isolationsbereiche einen Graben in dem Substrat ausbilden; einen Kanalbereich, der über dem Substrat ausgebildet ist und zwischen einem ersten Drain/Source-Bereich und einem zweiten Drain/Source-Bereich verbunden ist, wobei: der Kanalbereich aus einem zweiten Halbleitermaterial ausgebildet ist; der Kanalbereich in einer Querschnittsansicht eine Dreiecksform aufweist; und der Kanalbereich eine <111>-Kristallorientierung aufweist; und wobei eine Gate-Elektrode, den Kanalbereich entlang zweier Seiten umwickelt.
  7. Vorrichtung nach Anspruch 6, bei der: der Kanalbereich über den Oberseiten des Isolationsbereiches angeordnet ist; und/oder eine Gitterkonstante des zweiten Halbleitermaterials größer als eine Gitterkonstante des ersten Halbleitermaterials ist.
  8. Vorrichtung nach Anspruch 6 oder 7, die weiterhin aufweist: einen Halbleiterbereich, der in dem Graben ausgebildet ist, wobei der Halbleiterbereich zwischen dem Substrat und dem Kanalbereich verbunden ist.
  9. Verfahren, das aufweist: Bereitstellen eines Substrates, das eine erste Kristallorientierung aufweist, wobei das Substrat aus einem ersten Halbleitermaterial ausgebildet ist; Wegätzen eines Abschnitts des Substrates, um einen Graben zwischen zwei benachbarten Isolationsbereichen auszubilden; Aufwachsen eines Halbleiterbereichs in dem Graben über dem Substrats mittels eines epitaktischen Aufwachsprozesses, wobei ein oberer Abschnitt des Halbleiterbereichs in einer Querschnittsansicht dreiecksförmig ist und eine zweite Kristallorientierung aufweist; und Ausbilden einer Gate-Struktur auf zumindest zwei Seiten des Halbleiterbereichs.
  10. Verfahren nach Anspruch 9, das weiterhin zumindest einen der folgenden Schritte a) bis d) aufweist: a) Überwachsen des Halbleiterbereichs, so dass der obere Abschnitt des Halbleiterbereichs oberhalb der Oberseiten der Isolationsbereiche angeordnet ist; b) Wegätzen von oberen Abschnitten der Isolationsbereiche, so dass der obere Abschnitt des Halbleiterbereichs oberhalb der Oberseiten der Isolationsbereiche angeordnet ist; c) Aufwachsen einer ersten Halbleiterschicht eines zweiten Halbleitermaterials über dem Substrat; Aufwachsen einer zweiten Halbleiterschicht eines dritten Halbleitermaterials über der ersten Halbleiterschicht; und Aufwachsen einer dritten Halbleiterschicht eines vierten Halbleitermaterials über der zweiten Halbleiterschicht; und d) Abscheiden einer dielektrischen Gate-Schicht über dem Halbleiterbereich
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9953979B2 (en) 2014-11-24 2018-04-24 Qualcomm Incorporated Contact wrap around structure
CN107924944B (zh) 2015-09-11 2021-03-30 英特尔公司 磷化铝铟子鳍状物锗沟道晶体管
US9825036B2 (en) * 2016-02-23 2017-11-21 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for semiconductor device
WO2017218014A1 (en) 2016-06-17 2017-12-21 Intel Corporation Field effect transistors with gate electrode self-aligned to semiconductor fin
CN107785272A (zh) * 2016-08-31 2018-03-09 中芯国际集成电路制造(上海)有限公司 一种量子阱FinFET器件及其制备方法、电子装置
US9837497B1 (en) 2016-10-18 2017-12-05 United Microelectronics Corp. Channel structure and manufacturing method thereof
US11227799B2 (en) 2018-04-05 2022-01-18 Intel Corporation Wrap-around contact structures for semiconductor fins
EP3671856B1 (de) 2018-12-21 2023-01-25 IMEC vzw Verfahren zur herstellung eines gruppe iii-v bipolaren heteroübergangstransistors auf einem substrat der gruppe iv und entsprechende bipolare heteroübergangstransistorvorrichtung
KR20210043842A (ko) 2019-10-14 2021-04-22 삼성전자주식회사 반도체 장치

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100674914B1 (ko) * 2004-09-25 2007-01-26 삼성전자주식회사 변형된 채널층을 갖는 모스 트랜지스터 및 그 제조방법
US20070267722A1 (en) * 2006-05-17 2007-11-22 Amberwave Systems Corporation Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
JP2007005568A (ja) * 2005-06-23 2007-01-11 Toshiba Corp 半導体装置
WO2007112066A2 (en) * 2006-03-24 2007-10-04 Amberwave Systems Corporation Lattice-mismatched semiconductor structures and related methods for device fabrication
JP4960007B2 (ja) * 2006-04-26 2012-06-27 株式会社東芝 半導体装置及び半導体装置の製造方法
US7582516B2 (en) * 2006-06-06 2009-09-01 International Business Machines Corporation CMOS devices with hybrid channel orientations, and methods for fabricating the same using faceted epitaxy
WO2008039534A2 (en) * 2006-09-27 2008-04-03 Amberwave Systems Corporation Quantum tunneling devices and circuits with lattice- mismatched semiconductor structures
US8367528B2 (en) * 2009-11-17 2013-02-05 Asm America, Inc. Cyclical epitaxial deposition and etch
US9117905B2 (en) * 2009-12-22 2015-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method for incorporating impurity element in EPI silicon process
US8211772B2 (en) * 2009-12-23 2012-07-03 Intel Corporation Two-dimensional condensation for uniaxially strained semiconductor fins
US8119494B1 (en) 2010-07-29 2012-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Defect-free hetero-epitaxy of lattice mismatched semiconductors
US9761666B2 (en) * 2011-06-16 2017-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel field effect transistor
US8841701B2 (en) * 2011-08-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device having a channel defined in a diamond-like shape semiconductor structure
US8624326B2 (en) * 2011-10-20 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US8481341B2 (en) * 2011-11-05 2013-07-09 Tokyo Electron Limited Epitaxial film growth in retrograde wells for semiconductor devices
US8680576B2 (en) * 2012-05-16 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS device and method of forming the same
US8673718B2 (en) * 2012-07-09 2014-03-18 Globalfoundries Inc. Methods of forming FinFET devices with alternative channel materials

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Publication number Publication date
DE102012111822B4 (de) 2015-07-02
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TW201409710A (zh) 2014-03-01
US9954077B2 (en) 2018-04-24
US20150372116A1 (en) 2015-12-24
US20140054646A1 (en) 2014-02-27

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