DE112010004330T5 - Asymmetrische Epitaxie und Anwendung derselben - Google Patents

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Abstract

Die vorliegende Erfindung stellt ein Verfahren zum Bilden asymmetrischer Feldeffekttransistoren bereit. Das Verfahren umfasst das Bilden einer Gate-Struktur auf einem Halbleitersubstrat, wobei die Gate-Struktur einen Gate-Stapel und Abstandhalter in Nachbarschaft zu Seitenwänden des Gate-Stapels umfasst und eine erste Seite und eine zweite Seite gegenüber der ersten Seite aufweist; das Durchführen einer schrägen Ionenimplantation von der ersten Seite der Gate-Struktur in dem Substrat, wodurch eine Zone mit Ionenimplantation in Nachbarschaft zu der ersten Seite gebildet wird, wobei die Gate-Struktur verhindert, dass die schräge Ionenimplantation das Substrat in Nachbarschaft zu der zweiten Seite der Gate-Struktur erreicht; und das Durchführen eines epitaxialen Anwachsens auf dem Substrat auf der ersten und zweiten Seite der Gate-Struktur. Als Ergebnis ist das epitaxiale Anwachsen auf dem Bereich mit Ionenimplantation viel langsamer als auf einem Bereich, welcher keine Ionenimplantation erfährt. Eine Source-Zone, welche durch das epitaxiale Anwachsen auf der zweiten Seite der Gate-Struktur gebildet wird, weist eine Höhe auf, die größer ist als die einer Drain-Zone, welche durch das epitaxiale Anwachsen auf der ersten Seite der Gate-Struktur gebildet wird. Eine dadurch gebildete Halbleiterstruktur wird ebenfalls bereitgestellt.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNG
  • Die vorliegende Patentanmeldung beansprucht die Priorität der US-Patentanmeldung 12/614 699 mit der Bezeichnung „Asymmetric Epitaxy and Application Thereof”, eingereicht am 9. November 2009 beim United States Patent and Trademark Office, deren Inhalt in seiner Gesamtheit hierin einbezogen wird.
  • GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung betrifft im Allgemeinen das Gebiet der Herstellung von Halbleitereinheiten und insbesondere ein Verfahren zur Herstellung von Feldeffekttransistoren durch asymmetrisches epitaxiales Anwachsen.
  • HINTERGRUND DER ERFINDUNG
  • Mit kleiner werdenden Abmessungen verschiedener Komponenten integrierter Schaltungen haben Transistoren, wie z. B. Feldeffekttransistoren (FETs), mit der Zeit eine dramatische Verbesserung sowohl der Leistungsfähigkeit als auch des Energieverbrauchs erfahren. Diese Verbesserungen können größtenteils der Verringerung der Abmessungen der darin verwendeten Komponenten zugeschrieben werden, welche im Allgemeinen zu verringerter Kapazität, verringertem Widerstand und erhöhten Stromdurchsatz der Transistoren führen. Dennoch ist die durch diese Art der „klassischen” Maßstabsveränderung der Einheitenabmessungen erreichte Leistungsverbesserung in jüngster Zeit auf Hindernisse getroffen oder in einigen Fällen sogar verhindert worden, wenn die Maßstabsveränderung einen bestimmten Punkt überschreitet, da der Leckstrom und die Schwankungen ansteigen, was unvermeidlich mit dieser fortschreitenden Verringerung der Einheitenabmessungen verbunden ist.
  • Im Allgemeinen sind der Energieverbrauch und die Leistungsfähigkeit integrierter Schaltungen auf die Kapazität, den Widerstand und den Leckstrom von Komponenten wie elektrischen Übergängen, Verdrahtungen, Eigenschaften des dielektrischen Materials usw., welches die integrierten Schaltungen enthalten können, zurückzuführen und hängen von diesen ab. Im Fall eines Feldeffekttransistors ist entdeckt worden, dass insbesondere die Kapazität auf der Drain-Seite und der Widerstand auf der Source-Seite in hohem Maße zu der Gesamtleistungsfähigkeit des FET beitragen und Verringerungen der Kapazität auf der Drain-Seite und des Widerstands auf der Source-Seite dazu beitragen können, die Leistungsfähigkeit des FET weiter zu verbessern.
  • KURZDARSTELLUNG DER ERFINDUNG
  • Ausführungsformen der vorliegenden Erfindung stellen ein Verfahren zum Bilden eines asymmetrischen Feldeffekttransistors bereit. Das Verfahren umfasst das Bilden einer Gate-Struktur auf einem Halbleitersubstrat, wobei die Gate-Struktur einen Gate-Stapel und Abstandhalter in Nachbarschaft zu Seitenwänden des Gate-Stapels umfasst und eine erste Seite und eine zweite Seite gegenüber der ersten Seite aufweist; das Durchführen einer schrägen Ionenimplantation von der ersten Seite der Gate-Struktur in dem Substrat, wodurch eine Zone mit Ionenimplantation in Nachbarschaft zu der ersten Seite gebildet wird, wobei die Gate-Struktur verhindert, dass die schräge Ionenimplantation das Substrat in Nachbarschaft zu der zweiten Seite der Gate-Struktur erreicht; und das Durchführen eines Vorgangs des epitaxialen Anwachsens auf dem Substrat auf der ersten und zweiten Seite der Gate-Struktur.
  • In einer Ausführungsform wird durch das epitaxiale Anwachsen eine Source-Zone (oder Source-Erweiterungszone) auf der zweiten Seite der Gate-Struktur und eine Drain-Zone (oder Drain-Erweiterungszone) auf der ersten Seite der Gate-Struktur erzeugt, wobei die durch das epitaxiale Anwachsen gebildete Source-Zone eine Höhe aufweist, die größer ist als die Höhe der durch das epitaxiale Anwachsen gebildeten Drain-Zone. In einer Ausführungsform bedecken die Source-Zone und die Drain-Zone zumindest einen Abschnitt der Seiten der Abstandhalter auf der ersten und zweiten Seite der Gate-Struktur.
  • Gemäß einer Ausführungsform umfasst das Verfahren ferner das Erzeugen von Aussparungen auf der ersten und zweiten Seite der Gate-Struktur vor der Durchführung der schrägen Ionenimplantation. In einer Erscheinungsform wird die Zone mit Ionenimplantation an einer oberen Fläche der Aussparungen gebildet.
  • In einer anderen Ausführungsform umfasst das epitaxiale Anwachsen das Anwachsen einer Drain-Zone auf der ersten Seite und einer Source-Zone auf der zweiten Seite der Gate-Struktur, wobei die Drain-Zone eine geringere Höhe als die Source-Zone aufweist. In einer Ausführungsform handelt es sich bei dem Substrat um ein Silicium-auf-Isolator(Silicon-on-Insulator(SOI))-Substrat, und das Verfahren umfasst ferner das Durchführen einer Ionenimplantation in der Source-Zone und der Drain-Zone, wobei durch die Ionenimplantation ein PN-Übergang erzeugt wird, welcher sich nach unten erstreckt und eine isolierende Schicht innerhalb des SOI-Substrats berührt. In einer anderen Ausführungsform umfasst das Durchführen der schrägen Ionenimplantation das Implantieren von As- oder BF2-Ionen in das Substrat in einem Bereich in Nachbarschaft zu der ersten Seite der Gate-Struktur in beträchtlicher Nähe zu einer Fläche des Substrats.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die Erfindung ist umfassender zu verstehen anhand der folgenden detaillierten Beschreibung in Verbindung mit den begleitenden Zeichnungen, in welchen:
  • 1 eine veranschaulichende Darstellung eines Verfahrens zum Bilden eines Feldeffekttransistors mit asymmetrischer erhöhter Source/Drain-Zone gemäß einer Ausführungsform der Erfindung ist;
  • 2 eine veranschaulichende Darstellung eines Verfahrens zum Bilden eines Feldeffekttransistors mit asymmetrischer erhöhter Source/Drain-Zone gemäß einer anderen Ausführungsform der Erfindung ist;
  • 3 eine veranschaulichende Darstellung eines Verfahrens zum Bilden eines Feldeffekttransistors mit asymmetrischer erhöhter Source/Drain-Zone gemäß noch einer anderen Ausführungsform der Erfindung ist;
  • 4 eine veranschaulichende Darstellung eines Verfahrens zum Bilden eines Feldeffekttransistors mit asymmetrischer Source/Drain-Zone gemäß einer Ausführungsform der Erfindung ist;
  • 5 eine veranschaulichende Darstellung eines Verfahrens zum Bilden eines Feldeffekttransistors mit asymmetrischer Source/Drain-Zone gemäß einer anderen Ausführungsform der Erfindung ist;
  • 6 eine veranschaulichende Darstellung eines Verfahrens zum Bilden eines Feldeffekttransistors mit asymmetrischer Source/Drain-Zone gemäß noch einer anderen Ausführungsform der Erfindung ist;
  • 7 eine veranschaulichende Darstellung eines Verfahrens zum Bilden eines Feldeffekttransistors mit asymmetrischer Source/Drain-Zone gemäß noch einer anderen Ausführungsform der Erfindung ist;
  • 8 eine veranschaulichende Darstellung eines Verfahrens zum Bilden eines Feldeffekttransistors mit asymmetrischer Source/Drain-Zone gemäß noch einer anderen Ausführungsform der Erfindung ist; und
  • 9 eine beispielhafte Darstellung von Testergebnissen der epitaxialen Wachstumsgeschwindigkeit gegen die Dosis der Zonenimplantation ist, die gemäß einer Ausführungsform der Erfindung durchgeführt wurde.
  • Es versteht sich, dass zu Zwecken der Vereinfachung und Verdeutlichung der Darstellung Elemente in den Zeichnungen nicht notwendigerweise maßstabsgetreu sind. Zum Beispiel können zu Zwecken der Verdeutlichung die Abmessungen einiger der Elemente im Vergleich zu anderen Elementen vergrößert sein.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • In der folgenden detaillierten Beschreibung sind zahlreiche spezielle Einzelheiten ausgeführt, um für ein gründliches Verständnis verschiedener Ausführungsformen der Erfindung zu sorgen. Es versteht sich jedoch, dass Ausführungsformen der Erfindung ohne diese speziellen Einzelheiten ausgeführt werden können.
  • Um die Darstellung der elementaren Bestandteile und/oder Ausführungsformen der Erfindung nicht unverständlich zu machen, können in der folgenden detaillierten Beschreibung einige Verarbeitungsschritte und/oder Operationen, die auf dem Fachgebiet bekannt sind, zu Darstellungs- und/oder Veranschaulichungszwecken kombiniert worden sein und in einigen Fällen möglicherweise nicht detailliert beschrieben worden sein. In anderen Fällen sind einige Verarbeitungsschritte und/oder Operationen, die auf dem Fachgebiet bekannt sind, möglicherweise gar nicht beschrieben. Außerdem sind einige wohlbekannte Verarbeitungsschritte der Einheiten möglicherweise nicht detailliert beschrieben und können in einigen Fällen durch Verweis auf andere veröffentlichte Artikel, Patente und/oder Patentanmeldungen beschrieben sein, um die Beschreibung der elementaren Bestandteile und/oder Ausführungsformen der Erfindung nicht unverständlich zu machen. Es versteht sich, dass die folgenden Beschreibungen sich stattdessen auf unterscheidbare Merkmale und/oder Elemente verschiedener Ausführungsformen der Erfindung konzentrieren.
  • 1 ist eine veranschaulichende Darstellung eines Verfahrens zum Bilden eines Feldeffekttransistors (FET) mit asymmetrischer erhöhter Source/Drain-Zone gemäß einer Ausführungsform der Erfindung. Das Verfahren kann zum Beispiel das Bereitstellen eines Halbleitersubstrats 110 umfassen, wonach nacheinander ein oder mehrere Feldeffekttransistoren gebildet werden können, um eine asymmetrische erhöhte Source/Drain-Zone zu erhalten. Bei dem Halbleitersubstrat 110 kann es sich zum Beispiel um ein Siliciumsubstrat, ein Silicium-auf-Isolator(SOI)-Substrat oder irgendein anderes Substrat handeln, das als geeignet angesehen wird, um darauf Halbleitereinheiten zu bilden. In 1 ist das Kalbleitersubstrat 110 als ein Beispiel so dargestellt, das es eine erste Siliciumschicht 111, eine isolierende Schicht 112 auf der Siliciumschicht 111 und eine zweite Siliciumschicht 113 auf der isolierenden Schicht 112 umfasst. Die isolierende Schicht 112 kann aus Siliciumdioxid (SiO2), Siliciumnitrid oder irgendeinem anderen isolierenden Material hergestellt sein, und die zweite Siliciumschicht 113 kann als Silicium-auf-Isolator(SOI)-Schicht bezeichnet werden, weil sie auf dem Isolator 112 ausgebildet ist.
  • Als Nächstes kann das Verfahren, um einen Feldeffekttransistor 100 mit asymmetrischer erhöhter Source/Drain-Zone zu bilden, das Bilden eines Gate-Stapels 120 auf einem Substrat 110 durch Anwenden eines oder mehrerer Verfahren der Front-End-of-Line(FEOL)-Technik umfassen. Der Gate-Stapel 120 kann mindestens eine Gate-Dielektrikums-Schicht, eine Gate-Leiter-Schicht 121 und eine Hartmaskenschicht 122 umfassen. Die Hartmaskenschicht 122, z. B. eine Siliciumnitrid(SiN)-Hartmaske, kann auf einem Gate-Leiter 121 gebildet werden, um während eines folgenden Schritts des Bildens einer Source/Drain-Zone des FET 100 ein mögliches epitaxiales Anwachsen von Silicium auf dem Gate-Leiter 121 (bei welchem es sich auch um Silicium handeln kann) zu verhindern. Nach dem Bilden des Gate-Stapels 120 können an den Seitenwänden des Gate-Stapels 120 Abstandhalter 131 und 132 gebildet werden. Die Abstandhalter 131 und 132 werden so gebildet, dass sie Bereiche, zum Beispiel links und rechts des Gate-Stapels 120, definieren, wo die Source- bzw. Drain-Zone des FET 100 gebildet werden können, wie im Folgenden noch detaillierter beschrieben wird.
  • Hier sollte angemerkt werden, dass der Fachmann erkennt, dass Ausführungsformen der vorliegenden Erfindung, wie sie im Vorstehenden und detaillierter im Folgenden beschrieben sind, nicht auf die obige Erscheinungsform des Bildens asymmetrischer Source/Drain-Zonen eines FET beschränkt sind. Ausführungsformen der vorliegenden Erfindung können in ähnlicher Weise in anderen Bereichen angewendet werden, z. B. beim Bilden asymmetrischer Source/Drain-Erweiterungen zusätzlich zu Source/Drain-Zonen eines FET. Wenn zum Beispiel in dem obigen Beispiel die Abstandhalter 131 und 132 als versetzte Abstandhalter gebildet werden, welche eine sehr geringe Dicke aufweisen, kann das im Folgenden beschriebene Verfahren statt bei der Bildung asymmetrischer Source/Drain-Zonen oder zusätzlich dazu in ähnlicher Weise bei der Bildung asymmetrischer Source/Drain-Erweiterungen des FET 100 angewendet werden. Die folgende Beschreibung konzentriert sich jedoch hauptsächlich auf das Bilden asymmetrischer Source/Drain-Zonen eines Feldeffekttransistors, um die elementaren Bestandteile der vorliegenden Erfindung nicht unverständlich zu machen.
  • 2 ist eine veranschaulichende Darstellung eines Verfahrens zum Bilden eines Feldeffekttransistors mit asymmetrischer erhöhter Source/Drain-Zone gemäß einer anderen Ausführungsform der Erfindung. Zum Beispiel kann das Verfahren nach dem Bilden des Gate-Stapels 120 mit den Abstandhaltern 131 und 132 an den Seitenwänden, wie in 1 dargestellt, das Durchführen einer schrägen Ionenimplantation 170 von der Drain-Seite des FET 100 umfassen. In einer Erscheinungsform, wobei der Gate-Stapel 120 als blockierende Maske fungiert, kann es sein, dass durch die schräge Ionenimplantation 170 nur ein Bereich mit Implantation 114 auf der rechten Seite des Gate-Stapels 120 in der Drain-Zone der Siliciumschicht 113 gebildet wird. Zum Beispiel kann bei einer Höhe des Gate-Stapels von 50 nm, welche für die Anwendung von 20-nm- und/oder 30-nm-Knoten typisch ist, eine schräge Ionenimplantation 170 mit einem Winkel von mehr als ungefähr 45 Grad (gemessen von einer Normalen zum Substrat 110) ausreichend sein, um fast keine oder nur eine geringe Ionenimplantation in Bereichen auf der linken Seite des Gate-Stapels 120, also der Source-Zone der Siliciumschicht 113 zu bewirken. Während der Ionenimplantation kann die Hartmaskenschicht 122 auf dem Gate-Stapel 120 ebenso eine Implantation erhalten, und sie ist in 2 als Bereich 123 dargestellt.
  • Gemäß einer Ausführungsform kann die Implantation unter Verwendung von Zonentypen wie As- und BF2-Ionen durchgeführt werden, welche das epitaxiale Anwachsen von Silicium darauf wirksam unterdrücken können. Außerdem kann die Implantation so durchgeführt werden, dass sie um die obere Fläche der Siliciumschicht 113 herum nur flach erfolgt, indem das Energieniveau von Ionen, die bei dem Implantationsverfahren benutzt werden, in geeigneter Weise gesteuert wird, wonach in einem folgenden Schritt das epitaxiale Anwachsen durchgeführt werden kann.
  • 3 ist eine veranschaulichende Darstellung eines Verfahrens zum Bilden eines Feldeffekttransistors mit asymmetrischer erhöhter Source/Drain-Zone gemäß noch einer anderen Ausführungsform der Erfindung. Nach der schrägen Ionenimplantation, wie in 2 dargestellt, kann das Verfahren das epitaxiale Anwachsen von zum Beispiel Siliciumgermanium (SiGe), Siliciumcarbid (SiC) oder anderen geeigneten vor Ort dotierten Materialien (in Abhängigkeit von der Art des Transistors, entweder pFET oder nFET) umfassen, um Source- und Drain-Zone des FET 100 zu bilden. Speziell kann in dem Bereich auf der rechten Seite des Gate-Stapels 120, wo das darunter angeordnete Oberflächenmaterial 114 durch die schräge Ionenimplantation 170 vorbehandelt ist, die Geschwindigkeit des epitaxialen Anwachsens 180 im Vergleich zu dem Bereich auf der linken Seite des Gate-Stapels 120, wo das epitaxiale Anwachsen direkt auf der Siliciumschicht 113 erfolgt, dramatisch verringert sein. Als Ergebnis kann auf einer Fläche 114 eine Drain-Zone 141 ausgebildet sein. Die Drain-Zone 141 kann eine wesentlich niedrigere Höhe (ein wesentlich niedrigeres Höhenprofil) als eine Source-Zone 142 aufweisen, welche während desselben Vorgangs des epitaxialen Anwachsens links des Gate-Stapels 120 gebildet wird. Durch die verringerte Höhe der Drain-Zone 141 wird die „Übertragungs”- oder „Streu”-Kapazität auf der Drain-Seite verringert, während eine relativ große Höhe der Source-Zone 142 den äußeren Widerstand auf der Source-Seite verringert, was beides dazu beiträgt, die Leistungsfähigkeit des FET 100 zu verbessern, indem dessen Betriebsgeschwindigkeit erhöht wird. Wenn es sich bei den Abstandhaltern 131 und 132 um versetzte Abstandhalter handelt, können auch asymmetrische Source/Drain-Erweiterungszonen gebildet werden.
  • Andere Komponenten, welche ein Teil des FET 100 sein können, können regulär unter Anwendung wohlbekannter FEOL-Verfahren gebildet werden, entweder vor oder nach der Bildung asymmetrischer Source/Drain-Zonen. Die detaillierte Beschreibung ihrer Bildung wird hierin im Folgenden daher weggelassen, um die wirklich elementaren Bestandteile der vorliegenden Erfindung nicht unverständlich zu machen.
  • 4 ist eine veranschaulichende Darstellung eines Verfahrens zum Bilden eines Feldeffekttransistors mit asymmetrischer Source/Drain-Zone gemäß einer Ausführungsform der Erfindung. In dieser Ausführungsform kann das Verfahren zum Beispiel das anfängliche Bereitstellen eines Halbleitersubstrats umfassen, welches zum Beispiel eine „BOX”-Struktur aufweisen kann, die eine isolierende Schicht 211, zum Beispiel eine SiO2-BOX-Schicht, und eine Silicium-auf-Isolator(SOI)-Schicht 212 umfasst. Die SOI-Schicht 212 (oder Siliciumschicht 212) kann in Abhängigkeit von dem Typ des darauf zu bildenden FET 200 (entweder pFET oder nFET) leicht mit einem Dotierstoff des p-Typs oder n-Typs dotiert sein. Außerdem kann innerhalb der SOI-Schicht 212 in der Umgebung des FET 200 eine flache Grabenisolierung (Shallow Trench Isolation, STI) 213 ausgebildet sein, um den FET 200 von benachbarten aktiven und/oder passiven Einheiten zu trennen, welche auf demselben Substrat ausgebildet sein können.
  • Als Nächstes kann das Verfahren das Bilden eines Gate-Stapels 220 auf der SOI-Schicht 212 umfassen. Der Gate-Stapel 220 kann eine Gate-Dielektrikums-Schicht, eine Gate-Leiter-Schicht 221 und eine Hartmaskenschicht 222, zum Beispiel eine Siliciumnitrid(SiN)-Schicht, darauf umfassen. Die SiN-Hartmaskenschicht kann gebildet werden, um in den folgenden Schritten des epitaxialen Anwachsens von Source und/oder Drain-Zone ein epitaxiales Anwachsen von Silicium auf dem Gate-Leiter 221 zu verhindern. Als Nächstes können in Nachbarschaft zu Seitenwänden des Gate-Stapels 220 Abstandhalter 231 und 232 gebildet werden. Innerhalb der Siliciumschicht 212 können Source/Drain-Erweiterungen 214 gebildet werden, welche typischerweise dotierten Zonen 214 unterhalb der Abstandhalter 231 und 232 und in der Nähe des Gate-Stapels 220 entsprechen.
  • 5 ist eine veranschaulichende Darstellung eines Verfahrens zum Bilden eines Feldeffekttransistors mit asymmetrischer Source/Drain-Zone gemäß einer anderen Ausführungsform der Erfindung. Zum Beispiel kann eine Ausführungsform des Verfahrens das Durchführen einer Ätzbehandlung der Source- und Drain-Zonen unter Verwendung der Abstandhalter 231 und 232 als Masken umfassen, wodurch ausgesparte Bereiche 215 innerhalb der Siliciumschicht 212 erzeugt werden. Die Ätzbehandlung der Source- und Drain-Zonen kann über ein Verfahren des reaktiven Ionenätzens (Reactive Ion Etching, RIE) oder ein beliebiges anderes verfügbares Ätzverfahren erfolgen. Die ausgesparten Bereiche 215 sind typischerweise tiefer als die Source/Drain-Erweiterungen 214 und sind von den Abstandhaltern 231/232 und der STI 213 begrenzt.
  • 6 ist eine veranschaulichende Darstellung eines Verfahrens zum Bilden eines Feldeffekttransistors mit asymmetrischer Source/Drain-Zone gemäß einer anderen Ausführungsform der Erfindung. Nach dem Erzeugen der ausgesparten Source- und Drain-Zonen 215, wie in 5 dargestellt, kann eine Ausführungsform des Verfahrens die Durchführung einer schrägen Ionenimplantation 270 umfassen, um innerhalb der Siliciumschicht 212 auf der Drain-Seite des Gate-Stapels 220 Bereiche mit Ionenimplantation 216 zu erzeugen. Während des Ionenimplantationsverfahrens 270 kann der Gate-Stapel 220 als blockierende Maske verwendet werden, und wenn die Implantation in einem bestimmten oder höheren Winkel, z. B. ungefähr 45 Grad für die Anwendung von 20-nm- und/oder 30-nm-Knoten, durchgeführt wird, kann es sein, dass die Source-Zone auf der linken Seite des Gate-Stapels 220 keine oder nur eine geringe Ionenimplantation erfährt. Die Implantation kann mit Ionentypen durchgeführt werden, welche das epitaxiale Anwachsen von Silicium darauf wirksam unterdrücken können, zum Beispiel mit As- und/oder BF2-Ionen. Außerdem kann die Implantation so durchgeführt werden, dass sie um die obere Fläche der Siliciumschicht 212 herum nur flach erfolgt, wobei in dem ausgesparten Bereich 215 rechts des Gate-Stapels 220 eine obere Fläche des Bereichs mit Ionenimplantation 216 erzeugt wird. Währenddessen kann die Hartmaskenschicht 222 aufgrund der Ionenimplantation ebenfalls zu einem Bereich mit Ionenimplantation 223 werden.
  • 7 ist eine veranschaulichende Darstellung eines Verfahrens zum Bilden eines Feldeffekttransistors mit asymmetrischer Source/Drain-Zone gemäß noch einer anderen Ausführungsform der Erfindung. Nach der Ionenimplantation auf der Drain-Seite des Gate-Stapels 220, wie in 6 dargestellt, kann das Verfahren das epitaxiale Anwachsen 280 zum Beispiel eines Siliciumgermanium(SiGe)-Materials in den ausgesparten Bereichen sowohl auf der linken Seite als auch auf der rechten Seite des Gate-Stapels 220 umfassen, um Drain- und Source-Zonen 241 und 242 zu bilden. Außerdem versteht es sich, dass die Ausführungsform der vorliegenden Erfindung in der obigen Erscheinungsform nicht beschränkt ist und beim epitaxialen Anwachsen in Abhängigkeit von dem Typ des zu bildenden FET andere Materialien wie zum Beispiel Silciumcarbid verwendet werden können.
  • Gemäß einer Ausführungsform kann, da in der Drain-Zone 241 auf dem Bereich mit Ionenimplantation 216 ein epitaxiales Anwachsen erfolgt, die Wachstumsgeschwindigkeit des Siliciumgermaniums auf dem Bereich 216 deutlich unterdrückt sein, so dass das Wachstum langsamer ist als das epitaxiale Anwachsen auf der Source-Zone 242, wobei eine Siliciumgermanium-Schicht 241 erzeugt wird, welche eine geringere Höhe aufweist als die Siliciumgermanium-Schicht 242, die auf der linken Seite des Gate-Stapels 220 gebildet wird. In einer Ausführungsform wird die Siliciumgermanium-Schicht 241 so gebildet, dass sie zumindest teilweise mit der Drain-Erweiterungszone 214 unterhalb des Abstandhalters 231 überlappt.
  • 8 ist eine veranschaulichende Darstellung eines Verfahrens zum Bilden eines Feldeffekttransistors mit asymmetrischer Source/Drain-Zone gemäß noch einer anderen Ausführungsform der Erfindung. Zum Beispiel kann das Verfahren nach dem epitaxialen Anwachsen von Siliciumgermanium, wodurch Drain- und Source-Zonen 241 und 242 gebildet werden, das Durchführen einer Ionenimplantation 290 in den Bereichen 241 und 242 umfassen, um Source- und Drain-Zonen des FET 200 zu bilden. Gemäß einer Ausführungsform der vorliegenden Erfindung kann, da die Drain-Zone 241 (verglichen mit der Source-Zone 242) in der Dicke ein niedrigeres Profil aufweist, durch die Ionenimplantation 290 ein PN-Übergangsprofil 251 erzeugt werden, welches sich tiefer in die Siliciumschicht 212 hinein erstreckt und möglicherweise die isolierende Schicht 211 berührt. Durch das PN-Übergangsprofil 251 wird fast kein Durchgang für einen Leckstrom unterhalb der Drain-Zone 241 erzeugt und eine Verringerung der Übergangskapazität bewirkt, wodurch die Leistungsfähigkeit des FET 200 verbessert wird. Gemäß einer anderen Ausführungsform kann in dem Verfahren eine Source-Zone 242 erzeugt werden, welche in der Dicke (verglichen mit der Drain-Zone 241) ein im Vergleich höheres Profil aufweist, welches zu einem verringerten Widerstand führt, wodurch die Leistungsfähigkeit des FET 200 verbessert wird. Das PN-Übergangsprofil 252 in der Source-Zone 242 kann weniger tief in die Siliciumschicht 212 hinein reichen und in einigen Fällen innerhalb des Siliciumgermaniums der Source-Zone 242 ausgebildet sein.
  • 9 ist eine beispielhafte Darstellung von Testergebnissen der epitaxialen Wachstumsgeschwindigkeit gegen die Dosis der Ionenimplantation, die gemäß einer Ausführungsform der Erfindung durchgeführt wurde. Die Mehrheit der Tests wurde mit As-Dotierstoff an einem FET des n-Typs (nFET) und mit einem Energieniveau von ungefähr 6 Kiloelektronenvolt (keV) durchgeführt. Aus 9 wird deutlich, dass die epitaxialen Wachstumsgeschwindigkeiten beeinträchtigt werden und deswegen während der Ionenimplantation wirksam gesteuert werden können, indem die Dosierungshöhe gesteuert wird. Zum Beispiel kann die Wachstumsgeschwindigkeit dramatisch von ungefähr 60 nm bis auf ungefähr 20 nm verringert werden, wenn die Dosierung von ungefähr 1 × 1015/cm2 auf ungefähr 2 × 1015/cm2 verdoppelt wird, und kann weiter verringert werden, wenn die Dosierung zum Beispiel auf ungefähr 4 × 1015/cm2 erhöht wird. Die in 9 dargestellten experimentellen Testergebnisse können durch Geschwindigkeitskalibrierung bei der Steuerung der Differenz der Dicke der epitaxial angewachsenen Source- und Drain-Zonen 241 und 242 des FET 200, wie in 7 dargestellt, angewendet werden.
  • Obwohl hierin bestimmte Merkmale der Erfindung veranschaulicht und beschrieben worden sind, werden dem Fachmann viele Modifikationen, Ersetzungen, Veränderungen und Äquivalente ersichtlich sein. Es versteht sich deswegen, dass die anhängenden Patentansprüche all solche Modifikationen und Veränderungen abdecken sollen, welche unter die Idee der Erfindung fallen.

Claims (25)

  1. Verfahren, welches das Folgende umfasst: Bilden einer Gate-Struktur auf einem Halbleitersubstrat (110, 212/211), wobei die Gate-Struktur einen Gate-Stapel (120, 220) und Abstandhalter (131/132, 231/232) in Nachbarschaft zu Seitenwänden des Gate-Stapels umfasst und eine erste Seite und eine zweite Seite gegenüber der ersten Seite aufweist; Durchführen einer schrägen Ionenimplantation (170, 270) von der ersten Seite der Gate-Struktur in dem Substrat, wodurch eine Zone mit Ionenimplantation (114, 216) in Nachbarschaft zu der ersten Seite gebildet wird, wobei die Gate-Struktur verhindert, dass die schräge Ionenimplantation das Substrat in Nachbarschaft zu der zweiten Seite der Gate-Struktur erreicht; und Durchführen eines epitaxialen Anwachsens (180, 280) auf dem Substrat auf der ersten und zweiten Seite der Gate-Struktur.
  2. Verfahren nach Anspruch 1, wobei durch das Durchführen des epitaxialen Anwachsens eine Source-Zone (142, 242) auf der zweiten Seite der Gate-Struktur und eine Drain-Zone (141, 142) auf der ersten Seite der Gate-Struktur erzeugt wird, wobei die durch das epitaxiale Anwachsen gebildete Source-Zone eine Höhe aufweist, die größer ist als die durch das epitaxiale Anwachsen gebildeten Drain-Zone.
  3. Verfahren nach Anspruch 2, wobei die Source- und die Drain-Zonen mindestens einen Abschnitt der Seiten der Abstandhalter (3) bedecken, die sich auf der ersten und zweiten Seite der Gate-Struktur befinden.
  4. Verfahren nach Anspruch 1, welches vor der Durchführung der schrägen Ionenimplantation ferner ein Erzeugen von Aussparungen (215) auf der ersten und zweiten Seite der Gate-Struktur umfasst.
  5. Verfahren nach Anspruch 4, wobei die Zone mit Ionenimplantation an einer oberen Fläche der Aussparungen (216) gebildet wird.
  6. Verfahren nach Anspruch 5, wobei das Durchführen des epitaxialen Anwachsens ein Anwachsen einer Drain-Zone (241) auf der ersten Seite und einer Source-Zone (242) auf der zweiten Seite der Gate-Struktur umfasst, wobei die Drain-Zone eine geringere Höhe als die Source-Zone aufweist.
  7. Verfahren nach Anspruch 6, wobei es sich bei dem Substrat um ein Silicium-auf-Isolator(SOI)-Substrat handelt und das Verfahren ferner ein Durchführen einer Ionenimplantation (290) in der Source-Zone und der Drain-Zone umfasst, wobei durch die Ionenimplantation ein PN-Übergang (251) erzeugt wird, welcher sich nach unten erstreckt und eine isolierende Schicht (211) innerhalb des SOI-Substrats berührt.
  8. Verfahren nach Anspruch 1, wobei das Durchführen der schrägen Ionenimplantation ein Implantieren von As- oder BF2-Ionen in das Substrat in einem Bereich in Nachbarschaft zu der ersten Seite der Gate-Struktur in beträchtlicher Nähe zu einer Fläche des Substrats umfasst.
  9. Verfahren nach Anspruch 1, welches vor dem epitaxialen Anwachsen ferner ein Bilden einer Hartmaskenschicht auf dem Gate-Stapel und diesen bedeckend umfasst, wobei die Hartmaske das epitaxiale Anwachsen auf dem Gate-Stapel verhindert.
  10. Verfahren, welches das Folgende umfasst: Bilden einer Gate-Struktur auf einem Halbleitersubstrat (110, 212/211), wobei die Gate-Struktur eine erste Seite und eine zweite Seite gegenüber der ersten Seite aufweist; Durchführen einer schrägen Ionenimplantation (170, 270) von der ersten Seite der Gate-Struktur, wodurch in dem Substrat eine Zone mit Ionenimplantation (114, 216) in Nachbarschaft zu der ersten Seite gebildet wird, wobei die Gate-Struktur verhindert, dass die schräge Ionenimplantation das Substrat in Nachbarschaft zu der zweiten Seite der Gate-Struktur erreicht; und Durchführen eines epitaxialen Anwachsens (180, 280) auf dem Substrat auf der ersten und zweiten Seite der Gate-Struktur.
  11. Verfahren nach Anspruch 10, wobei die Ionenimplantation in einem Winkel von mehr als ungefähr 45 Grad durchgeführt wird, gemessen von einer Normalen zu dem Substrat, und der Winkel groß genug ist, um sicherzustellen, dass das Substrat in Nachbarschaft zu der zweiten Seite der Gate-Struktur keine oder nur eine sehr geringe Ionenimplantation erhält.
  12. Verfahren nach Anspruch 10, wobei durch das epitaxiale Anwachsen auf der ersten Seite der Gate-Struktur ein erster Bereich und auf der zweiten Seite der Gate-Struktur ein zweiter Bereich erzeugt wird, wobei der durch das epitaxiale Anwachsen erzeugte zweite Bereich (142, 242) eine größere Dicke aufweist als der durch das epitaxiale Anwachsen erzeugte erste Bereich (141, 241).
  13. Verfahren nach Anspruch 12, wobei es sich bei dem ersten Bereich um eine Drain-Zone und bei dem zweiten Bereich um eine Source-Zone eines Feldeffekttransistors handelt.
  14. Verfahren nach Anspruch 12, wobei es sich bei dem ersten Bereich um eine Drain-Erweiterungszone und bei dem zweiten Bereich um eine Source-Erweiterungszone eines Feldeffekttransistors handelt.
  15. Verfahren nach Anspruch 13, wobei die Source- und Drain-Zonen zumindest einen Abschnitt der Seiten der Abstandhalter (3) bedecken, die auf der ersten und zweiten Seite der Gate-Struktur ausgebildet sind.
  16. Verfahren nach Anspruch 10, welches ferner ein Erzeugen von Aussparungen (5) in dem Substrat auf der ersten und zweiten Seite der Gate-Struktur vor der Durchführung der schrägen Ionenimplantation umfasst, wobei die Aussparungen eine obere Fläche aufweisen, die niedriger als die Gate-Struktur ist.
  17. Verfahren nach Anspruch 16, wobei die Zone mit Ionenimplantation an der oberen Fläche (215) der Aussparungen gebildet wird.
  18. Verfahren nach Anspruch 17, wobei das Durchführen des epitaxialen Anwachsens das Anwachsen einer Drain-Zone auf der ersten Seite und einer Source-Zone auf der zweiten Seite der Gate-Struktur umfasst, wobei die Drain-Zone (141, 241) eine geringere Höhe als die der Source-Zone (142, 242) aufweist.
  19. Verfahren nach Anspruch 18, wobei es sich bei dem Substrat um ein Silicium-auf-Isolator(SOI)-Substrat handelt und das Verfahren ferner ein Durchführen einer Ionenimplantation (290) in der Source-Zone und der Drain-Zone umfasst, wobei durch die Ionenimplantation ein PN-Übergang (251) erzeugt wird, welcher sich nach unten erstreckt und eine isolierende Schicht (211) innerhalb des SOI-Substrats berührt.
  20. Verfahren nach Anspruch 10, wobei das Durchführen der schrägen Ionenimplantation ein Implantieren von As- oder BF2-Ionen in das Substrat in einem Bereich in Nachbarschaft zu der ersten Seite der Gate-Struktur in beträchtlicher Nähe zu einer Fläche des Substrats umfasst.
  21. Halbleiterstruktur, welche das Folgende umfasst: eine Gate-Struktur auf einem Halbleitersubstrat, wobei die Gate-Struktur einen Gate-Stapel (120, 220) und Abstandhalter (131/132, 231/232) auf einer ersten und zweiten Seite der Gate-Struktur aufweist; einen ersten epitaxial angewachsenen Bereich (141, 241) einer ersten Dicke auf der ersten Seite der Gate-Struktur; und einen zweiten epitaxial angewachsenen Bereich (142, 242) einer zweiten Dicke auf der zweiten Seite der Gate-Struktur, wobei die zweite Dicke größer ist als die erste Dicke und der erste epitaxial angewachsene Bereich auf einem Bereich mit Ionenimplantation (114, 216) ausgebildet ist.
  22. Halbleiterstruktur nach Anspruch 21, wobei der erste epitaxial angewachsene Bereich auf dem Bereich mit As- oder BF2-Ionenimplantation ausgebildet ist.
  23. Halbleiterstruktur nach Anspruch 21, wobei es sich bei den ersten und zweiten epitaxial angewachsenen Bereichen um eine Drain-Erweiterungszone bzw. Source-Erweiterungszone eines Feldeffekttransistors handelt und diese zumindest einen Abschnitt von Seiten der Abstandhalter auf der ersten und zweiten Seite der Gate-Struktur bedecken.
  24. Halbleiterstruktur nach Anspruch 21, wobei es sich bei den ersten und zweiten epitaxial angewachsenen Bereichen um eine Drain-Zone bzw. Source-Zone eines Feldeffekttransistors handelt und diese in Aussparungen ausgebildet sind, die links und rechts der Gate-Struktur in dem Substrat erzeugt sind.
  25. Halbleiterstruktur nach Anspruch 24, wobei es sich bei dem Substrat um ein Silicium-auf-Isolator(SOI)-Substrat handelt und wobei sich ein innerhalb der Drain-Zone ausgebildeter PN-Übergang (251) nach unten erstreckt und eine isolierende Schicht (211) innerhalb des SOI-Substrats berührt.
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