CN102893380A - 不对称外延生长及其应用 - Google Patents

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Abstract

本发明提供一种形成不对称场效晶体管的方法。该方法包括在半导体基板的顶上形成栅极结构，该栅极结构包括栅极堆叠和邻近于栅极堆叠侧壁的间隔体，且该栅极堆叠具有第一侧以及与第一侧相对的第二侧；从栅极结构的第一侧在基板中执行成角度的离子注入，从而形成邻近于第一侧的离子注入区，其中栅极结构防止成角度的离子注入到达邻近于栅极结构的第二侧的基板；以及在栅极结构的第一侧和第二侧在基板上执行外延生长。因此，离子注入区上的外延生长比未经历离子注入的区域慢得多。由外延生长在栅极结构的第二侧形成的源极区的高度高于由外延生长在栅极结构的第一侧形成的漏极区的高度。还提供一种由此形成的半导体结构。

Description

不对称外延生长及其应用
相关申请的交叉引用
本申请要求2009年11月9日提交美国专利商标局的美国专利申请（序列号为12/614,699，标题为Asymmetric Epitaxy and Application Thereof（不对称外延生长及其应用））的优先权，其全部内容通过引用结合于此。
技术领域
本发明总体涉及半导体器件制造的领域，并具体涉及通过不对称外延生长制造场效晶体管的方法。
背景技术
由于各种集成电路器件的尺寸不断缩小，诸如场效晶体管（FET）的晶体管随之经历了性能及功耗两方面的显著改善。这些改善很大程度上可归因于其中使用的器件的尺寸的减小，这些器件尺寸的减小通常转化为晶体管的增加的通过电流（through-put current），减小的电容、电阻。然而，由此类型的“典型”缩减（在器件尺寸方面）带来的性能改善进来遇到障碍，且在一些情况下当该缩减超过某一点时，由于与器件尺寸的持续减小相关联的不可避免的漏电流以及易变性的增大而受到挑战。
通常，集成电路的功耗和性能源自且取决于集成电路可包含的器件的电容、电阻及漏电流，以及介电材料的性质等等，所述器件诸如电性结、导线。在场效晶体管的情况下，具体地，已发现漏极侧的电容和源极侧的电阻很大程度上影响FET的整体性能，且漏极侧的电容减小以及该源极侧的电阻减小可有助于进一步改善FET的性能。
发明内容
本发明的实施例提供一种形成不对称场效晶体管的方法。该方法包括在半导体基板顶上形成栅极结构，该栅极结构包括栅极堆叠和邻近于栅极堆叠侧壁的间隔体，且栅极结构具有第一侧以及与该第一侧相对的第二侧；从栅极结构的第一侧在基板中执行成角度的离子注入，从而形成邻近于第一侧的离子注入区，其中栅极结构防止成角度的离子注入到达邻近于栅极结构的第二侧的基板；以及在栅极结构的第一侧和第二侧在基板上执行外延生长。
在一个实施例中，执行外延生长以在栅极结构的第二侧产生源极（或源极延伸）区并且在栅极结构的第一侧产生漏极（或漏极延伸）区，由外延生长形成的源极区的高度高于由外延生长形成的漏极区的高度。在一个实施例中，源极区和漏极区在栅极结构的第一侧和第二侧覆盖这些间隔体的至少一部分侧面。
根据一个实施例，该方法进一步包括在执行成角度的离子注入之前，在栅极结构的第一侧和第二侧形成凹陷。在一个方面中，离子注入区形成在凹陷的顶面。
在另一个实施例中，执行外延生长包括在栅极结构的第一侧生长漏极区，以及在栅极结构的第二侧生长源极区，漏极区的高度低于源极区的高度。在一个实施例中，基板为绝缘体上硅（SOI）基板，且该方法进一步包括在源极区和漏极区中执行离子注入，其中离子注入产生PN结，该PN结向下延伸且接触SOI基板内部的绝缘层。在另一个实施例中，执行成角度的离子注入包括将As或BF2的离子注入到邻近于栅极结构的第一侧的区域中的基板中实质上接近于基板的表面处。
附图说明
通过结合附图详细描述本发明，可更充分地理解和认识本发明，其中：
图1为根据本发明实施例的形成具有不对称的升高高度的源极/漏极的场效晶体管的方法的说明性图示；
图2为根据本发明另一实施例的形成具有不对称的升高高度的源极/漏极的场效晶体管的方法的说明性图示；
图3为根据本发明又一实施例的形成具有不对称的升高高度的源极/漏极的场效晶体管的方法的说明性图示；
图4为根据本发明实施例的形成具有不对称源极/漏极的场效晶体管的方法的说明性图示；
图5为根据本发明另一实施例的形成具有不对称源极/漏极的场效晶体管的方法的说明性图示；
图6为根据本发明又一实施例的形成具有不对称源极/漏极的场效晶体管的方法的说明性图示；
图7为根据本发明又一实施例的形成具有不对称源极/漏极的场效晶体管的方法的说明性图示；
图8为根据本发明又一实施例的形成具有不对称源极/漏极的场效晶体管的方法的说明性图示；以及
图9为根据本发明实施例的外延生长速率相对于执行离子注入的剂量的测试结果的示例性图示。
应理解为了简单且清楚地示例，未必对附图中的元件按比例绘制。例如，为了清楚，一些元件的尺寸可相对于另外的部件被夸大。
具体实施方式
在下文的详细描述中，阐述许多具体细节以提供对本发明的各种实施例的透彻理解。然而，应理解可以在没有这些具体细节的情况下实施本发明的实施例。
为了避免使得本发明的本质和/或实施例的描述变得模糊，在下文的详细描述中，可将本领域中已知的一些处理步骤和/或操作可结合在一起以用于陈述和/或说明的目的，而在一些示例中可能未对本领域中已知的处理步骤和/或操作进行详细描述。在其它示例中，可能完全不描述对本领域中已知的一些处理步骤和/或操作。另外，对一些熟知的器件处理技术可能不做详细描述，而在一些示例中，这些器件处理技术可参考引用的其它公开论文、专利和/或专利申请，从而避免使本发明的本质和/或实施例的描述变得模糊。应理解，下文的描述更集中于本发明的各种实施例的区别特征和/或要素。
图1为根据本发明一个实施例的形成具有不对称的升高高度的源极/漏极的场效晶体管（FET）的方法的说明性图示。例如，该方法可包括提供半导体基板110，在该半导体基板上一个或多个场效晶体管可随后形成为具有不对称的升高高度的源极/漏极。半导体基板110可为例如硅基板、绝缘体上硅（SOI）基板或可被认为适合于在其上形成半导体器件的任何其它基板。如在图1中，作为示例，半导体基板110示出为包括第一硅层111、在硅层111的顶上的绝缘层112及在绝缘层112的顶上的第二硅层113。绝缘层112可由二氧化硅（SiO2）、氮化硅或任何其它绝缘材料制成，而第二硅层113因为形成于绝缘体112的顶上，所以可称为绝缘体上硅（SOI）层。
接着，为了形成具有不对称的升高高度的源极/漏极的场效晶体管100，该方法可包括通过应用前端线（front-end-of-line;FEOL）技术的一个或多个工艺在基板110的顶上形成栅极堆叠120。栅极堆叠120可至少包括栅极介电层、栅极导体层121及硬掩模层122。诸如氮化硅（SiN）硬掩模的硬掩模层122可形成于栅极导体121的顶上，以防止在后续形成FET 100的源极/漏极的步骤期间在栅极导体121（其也可能为硅）的顶上的硅的潜在外延生长。在形成栅极堆叠120之后，间隔体131和间隔体132可形成于栅极堆叠120的侧壁。间隔体131和间隔体132形成为界定例如栅极堆叠120左侧与右侧的区域，其中FET 100的源极和漏极可以分别形成，如下文更详细地描述。
此处，值得注意的是，本领域的技术人员将了解如上文所描述且在下文更详细地描述的本发明实施例并不限于形成FET的不对称的源极/漏极的上述方面。除FET的源极/漏极之外，本发明实施例可类似地应用于其它领域，诸如应用于形成不对称的源极/漏极延伸。例如在上述示例中，当间隔体131及间隔体132形成为具有实质上薄的厚度的偏移（off-set）间隔体时，下文描述的工艺可类似地应用于形成FET 100的不对称源极/漏极延伸来替代不对称源极/漏极，或应用于除了形成不对称源极/漏极之外还形成FET 100的不对称源极/漏极延伸。然而，在下文中，为了避免使本发明的本质变得模糊，以下的描述将主要集中于形成场效晶体管的不对称源极/漏极。
图2为根据本发明另一实施例的形成具有不对称的升高高度的源极/漏极的场效晶体管的方法的说明性图示。例如，在形成如图1所示的在侧壁具有间隔体131和间隔体132的栅极堆叠120之后，该方法可包括自FET 100的漏极侧执行成角度的离子注入170。在一个方面中，以栅极堆叠120用作阻挡掩模，成角度的离子注入170可仅在硅层113的漏极区中的栅极堆叠120的右侧形成注入区114。例如，利用高度例如为50nm的栅极堆叠（其对于20nm和/或30nm的节点应用而言为典型的），以大于约45度的角度（自基板110的法线测量）的成角度的离子注入170可足以在栅极堆叠120的左侧区域（亦即，硅层113的源极区）中几乎不引起离子注入或引起极少的离子注入。在离子注入期间，栅极堆叠120的顶上的硬掩模层122也可被注入且在图2中显示为区域123。
根据一个实施例，可以使用诸如As和/或BF2的类型的离子执行注入，这些离子可有效地抑制其顶上的硅外延生长。另外，可以通过适当地控制注入工艺中使用的离子的能级而仅在硅层113的顶表面周围执行浅注入，在后续步骤中可在硅层113的顶表面上执行外延生长。
图3为根据本发明的又一实施例形成具有不对称的升高高度的源极/漏极的场效晶体管的方法的说明性图示。在如图2所示的成角度的离子注入之后，该方法可包括执行例如硅锗（SiGe）、碳化硅（SiC）或其它适合的原位掺杂的材料（取决于所形成的晶体管的类型，pFET或nFET）的外延生长，以形成FET 100的源极和漏极。更具体地，相比于栅极堆叠120的左侧区域（其中在硅层113的顶上直接执行外延生长），在栅极堆叠120的右侧区域中（其中成角度的离子注入170对下方的表面材料114进行了预处理）的外延生长180的速率可显著降低。因此，漏极区141可形成于表面114的顶上。漏极区141可具有实质上比源极区142低的高度（轮廓），源极区142在同一外延生长期间形成在栅极堆叠120的左侧。漏极区141的较低的高度降低了在漏极侧的“转移（carryover）”或“边缘”电容，而源极区142的相对较高的高度减小了在源极侧的外部电阻，两者通过增加其操作速度来帮助改善FET 100的性能。在间隔体131和间隔体132都为偏移间隔体的情况下，也可形成不对称的源极/漏极延伸区。
在形成不对称的源极/漏极区之前或之后，可以使用熟知的FEOL工艺规则地形成可成为FET 100的一部分的其它构件。因此在下文中省略对其形成的详细描述从而避免使本发明的真实本质变得模糊。
图4为根据本发明实施例的形成具有不对称源极/漏极的场效晶体管的方法的说明性图示。在该实施例中，例如，该方法可包括初始提供半导体基板，该半导体基板可具有例如“BOX”结构，该“BOX”结构包括绝缘层211（例如，SiO2埋置氧化物层（box layer））以及绝缘体上硅（SOI）层212。SOI层212（或硅层212）可根据要形成于其上的FET 200的类型（pFET或nFET）以p型掺杂剂或n型掺杂剂轻掺杂。另外，浅沟槽隔离STI 213可围绕FET 200形成于SOI层212内部，以将FET 200与可形成在同一基板上的邻近的有源和/或无源器件隔离。
接着，该方法可包括在SOI层212的顶上形成栅极堆叠220。栅极堆叠220可包括栅极介电层、栅极导体层221和其上的硬掩模层222，例如氮化硅（SiN）层。SiN硬掩模层222可形成以防止在外延生长源极和/或漏极的后续步骤中栅极导体221的顶上的硅外延生长。接着可邻近栅极堆叠220的侧壁形成间隔体231和间隔体232。源极/漏极延伸214可形成在硅层212内部，源极/漏极延伸214典型地是指在间隔体231和间隔体232下方且靠近栅极堆叠220的掺杂区214。
图5为根据本发明另一实施例的形成具有不对称源极/漏极的场效晶体管的方法的说明性图示。例如，该方法的实施例可包括使用间隔体231和间隔体232作为掩模来执行源极区及漏极区的蚀刻，从而在硅层212内部产生凹陷区215。可以通过反应性离子蚀刻（RIE）工艺或任何其它可用的蚀刻工艺来进行源极区和漏极区的蚀刻。凹陷区215的深度通常比源极/漏极延伸214深且限制在间隔体231/232与STI 213之间。
图6为根据本发明又一实施例的形成具有不对称源极/漏极的场效晶体管的方法的说明性图示。在形成如图5所示凹陷的源极区及漏极区215之后，该方法的实施例可包括执行成角度的离子注入270以在栅极堆叠220的漏极侧的硅层212内部产生离子注入区216。在离子注入工艺270期间，栅极堆叠220可用作阻挡掩模，并且对20nm和/或30nm的节点应用以某一角度或大于该某一角度（诸如约45度）执行注入，栅极堆叠220左侧的源极区可不经历离子注入或经历极少的离子注入。可使用可有效地抑制其顶上的硅外延生长的类型的离子，诸如，例如通过使用As和/或BF2的离子来执行注入。另外，可仅在硅层212的顶表面周围执行浅注入，在栅极堆叠220的右侧产生凹陷区215中的离子注入区216的顶表面。同时，由于离子注入，硬掩模层222也可成为离子注入区223。
图7为根据本发明的又一实施例的形成具有不对称源极/漏极的场效晶体管的方法的说明性图示。在如图6所示的栅极堆叠220的漏极侧的离子注入之后，该方法可包括在栅极堆叠220的左侧和右侧的凹陷区215中执行例如硅锗（SiGe）材料的外延生长280以形成源极区242和漏极区241。另外，应了解本发明实施例并不受限于上述方面，取决于所形成的FET的类型，诸如例如碳化硅的其它材料可用于外延生长中。
根据一个实施例，因为在漏极区241中在离子注入区216的顶上执行外延生长，所以区域216顶上的硅锗生长速率可被抑制为显著慢于源极区242上的外延生长，硅锗层241形成的高度小于形成于栅极堆叠220左侧的硅锗层242的高度。在一个实施例中，硅锗层241形成为与至少部分的漏极延伸区214重叠，漏极延伸区214在间隔体231下方。
图8为根据本发明又一实施例的形成具有不对称源极/漏极的场效晶体管的方法的说明性图示。例如，在形成漏极区241和源极区242的硅锗的外延生长之后，该方法可包括在区域241和区域242中执行离子注入290以形成FET 200的源极和漏极。根据本发明的一个实施例，因为漏极区241具有在厚度上较低的轮廓（与源极区242相比），所以离子注入290可建立P-N结轮廓251，P-N结轮廓251较深地延伸至硅层212中且可能接触绝缘层211。P-N结轮廓251使漏极241下方几乎不产生漏电流通道，且引起结电容减小，从而改善FET 200的性能。根据另一实施例，该方法可产生在厚度上具有相对较高的轮廓（与漏极区241相比）的源极区242，源极区242因此具有减小的电阻，从而改善FET 200的性能。在源极区242中的P-N结轮廓252可较浅地延伸至硅层212中，且在一些示例中可形成于源极区242的硅锗内部。
图9为根据本发明的一个实施例的外延生长速率相对于执行的离子注入剂量的测试结果的示例性图示。大多数测试是使用As掺杂剂在n型FET（nFET）上并且在约6千电子伏（KeV）的能级下进行。从图9可明显看出，外延生长速率受到影响，因此在离子注入期间可通过控制所使用剂量的水平来有效地控制外延生长速率。例如，当剂量从约1×1015/cm2加倍至约2×1015/cm2时，生长速率可从约60nm显著地降低至约20nm，且当剂量增加至例如约4×1015/cm2时，生长速率可进一步降低。图9中图示的实验测试结果可经由速率校准而应用于控制如图7所示的FET 200的外延生长的源极区242和漏极区241的厚度的相对差异。
虽然本文已示出且描述了本发明的某些特征，但是本领域的普通技术人员将意识到许多变型、替代、改变及等同形式。因此，应理解所附权利要求旨在涵盖落入本发明的精神内的所有的变型和改变。

Claims (25)

1.一种方法，包括：
在半导体基板（110、212/211）的顶上形成栅极结构，所述栅极结构包括栅极堆叠（120、220）和邻近于所述栅极堆叠的侧壁的多个间隔体（131/132、231/232），且所述栅极结构具有第一侧以及与所述第一侧相对的第二侧；
从所述栅极结构的所述第一侧在所述基板中执行成角度的离子注入（170、270），从而形成邻近于所述第一侧的离子注入区（114、216），其中所述栅极结构防止所述成角度的离子注入到达邻近于所述栅极结构的所述第二侧的所述基板；以及
在所述栅极结构的该第一侧和第二侧在所述基板上执行外延生长（180、280）。
2.如权利要求1所述的方法，其中所述执行外延生长在所述栅极结构的所述第二侧产生源极区（142、242）并且在所述栅极结构的所述第一侧产生漏极区（141、241），由所述外延生长形成的所述源极区的高度高于由所述外延生长形成的所述漏极区的高度。
3.如权利要求2所述的方法，其中所述源极区和所述漏极区覆盖所述栅极结构的所述第一侧和第二侧的所述间隔体（图3）的至少一部分侧面。
4.如权利要求1所述的方法，进一步包括：在执行所述成角度的离子注入之前，在所述栅极结构的所述第一侧和所述第二侧产生凹陷（215）。
5.如权利要求4所述的方法，其中所述离子注入区（216）形成于所述凹陷的顶面。
6.如权利要求5所述的方法，其中执行所述外延生长包括：在所述栅极结构的所述第一侧生长漏极区（241）以及在所述栅极结构的所述第二侧生长源极区（242），所述漏极区的高度低于所述源极区的高度。
7.如权利要求6所述的方法，其中所述基板为绝缘体上硅（SOI）基板，该方法进一步包括：在所述源极区和所述漏极区中执行离子注入（290），所述离子注入产生PN结（251），该PN结向下延伸且接触所述SOI基板内部的绝缘层（211）。
8.如权利要求1所述的方法，其中所述执行成角度的离子注入包括：将As或BF2的离子注入到邻近于所述栅极结构的所述第一侧的区域中的所述基板中，在实质上接近于所述基板的表面处。
9.如权利要求1所述的方法，进一步包括：在所述外延生长之前，在所述栅极堆叠的顶上形成硬掩模层且覆盖所述栅极堆叠，所述硬掩模防止所述栅极堆叠的顶上的所述外延生长。
10.一种方法，包括：
在半导体基板（110、212/211）的顶上形成栅极结构，所述栅极结构具有第一侧以及与所述第一侧相对的第二侧；
从所述栅极结构的所述第一侧执行成角度的离子注入（170、270），从而在邻近于所述第一侧的所述基板中形成离子注入区（114、216），其中所述栅极结构防止所述成角度的离子注入到达邻近于所述栅极结构的所述第二侧的所述基板；以及
在所述栅极结构的所述第一侧和第二侧在所述基板上执行外延生长（180、280）。
11.如权利要求10所述的方法，其中以自所述基板的法线测量大于约45度的角度执行所述离子注入，且所述角度足够大以确保邻近于所述栅极结构的所述第二侧的所述基板不接收离子注入或实质上接收极少的离子注入。
12.如权利要求10所述的方法，其中所述执行外延生长在所述栅极结构的所述第一侧产生第一区域且在所述栅极结构的所述第二侧产生第二区域，由所述外延生长形成的所述第二区域（142、242）的厚度厚于由所述外延生长形成的所述第一区域（141、241）的厚度。
13.如权利要求12所述的方法，其中所述第一区域为场效晶体管的漏极区且所述第二区域为场效晶体管的源极区。
14.如权利要求12所述的方法，其中所述第一区域为场效晶体管的漏极延伸区且所述第二区域为场效晶体管的源极延伸区。
15.如权利要求13所述的方法，其中所述源极区和所述漏极区覆盖形成在所述栅极结构的所述第一侧和第二侧的间隔体（图3）的至少一部分侧面。
16.如权利要求10所述的方法，进一步包括：在执行所述成角度的离子注入之前，在所述栅极结构的所述第一侧和第二侧在所述基板中产生凹陷（图5），所述凹陷具有低于所述栅极结构的顶表面。
17.如权利要求16所述的方法，其中所述离子注入区形成于所述凹陷（215）的所述顶表面。
18.如权利要求17所述的方法，其中执行所述外延生长包括：在所述栅极结构的所述第一侧生长漏极区以及在所述栅极结构的所述第二侧生长源极区，所述漏极区（141、241）的高度低于所述源极区（142、242）的高度。
19.如权利要求18所述的方法，其中所述基板为绝缘体上硅（SOI）基板，所述方法进一步包括：在所述源极区和所述漏极区中执行离子注入（290），所述离子注入产生PN结（251），所述PN结向下延伸且接触所述SOI基板内部的绝缘层（211）。
20.如权利要求10所述的方法，其中所述执行成角度的离子注入包括：将As或BF2的离子注入到邻近于所述栅极结构的所述第一侧的区域中的所述基板中，在实质上接近于所述基板的表面处。
21.一种半导体结构，包含：
半导体基板的顶面上的栅极结构，所述栅极结构具有栅极堆叠（120、220）和在所述栅极结构的第一侧和第二侧的间隔体（131/132、231/232）；
具有第一厚度的第一外延生长区（141、241），在所述栅极结构的所述第一侧；以及
具有第二厚度的第二外延生长区，在所述栅极结构的所述第二侧，
其中所述第二厚度厚于所述第一厚度，且所述第一外延生长区形成于离子注入区（114、216）的顶上。
22.如权利要求21所述的半导体结构，其中所述第一外延生长区形成于采用As或BF2离子注入的所述离子注入区的顶上。
23.如权利要求21所述的半导体结构，其中所述第一外延生长区和所述第二外延生长区分别为场效晶体管的漏极延伸区和源极延伸区，并且所述第一外延生长区和所述第二外延生长区覆盖所述栅极结构的所述第一侧和所述第二侧的所述间隔体的至少一部分侧面。
24.如权利要求21所述的半导体结构，其中所述第一外延生长区和所述第二外延生长区分别为场效晶体管的漏极区和源极区，并且所述第一外延生长区和所述第二外延生长区形成在凹陷中，所述凹陷产生在所述栅极结构的左侧和右侧的所述基板中。
25.如权利要求24所述的半导体结构，其中所述基板为绝缘体上硅（SOI）基板，且其中形成于所述漏极区内部的PN结（251）向下延伸且接触所述SOI基板内部的绝缘层。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106876460A (zh) * 2015-12-11 2017-06-20 中芯国际集成电路制造(上海)有限公司 具有不对称结构的晶体管的形成方法
CN110226218A (zh) * 2017-02-03 2019-09-10 索尼半导体解决方案公司 晶体管和制造方法
CN113809158A (zh) * 2020-06-11 2021-12-17 格芯(美国)集成电路科技有限公司 具有分段延伸区的晶体管

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8772874B2 (en) 2011-08-24 2014-07-08 International Business Machines Corporation MOSFET including asymmetric source and drain regions
KR20140042460A (ko) * 2012-09-28 2014-04-07 삼성전자주식회사 반도체 소자
US9620506B2 (en) * 2013-05-31 2017-04-11 Stmicroelectronics, Inc. Silicon-on-nothing transistor semiconductor structure with channel epitaxial silicon region
US9620507B2 (en) 2013-05-31 2017-04-11 Stmicroelectronics, Inc. Silicon-on-nothing transistor semiconductor structure with channel epitaxial silicon-germanium region
US9882125B2 (en) * 2015-02-11 2018-01-30 Globalfoundries Singapore Pte. Ltd. Selector device for a non-volatile memory cell
US9391204B1 (en) 2015-03-12 2016-07-12 International Business Machines Corporation Asymmetric FET
KR102310076B1 (ko) 2015-04-23 2021-10-08 삼성전자주식회사 비대칭 소스/드레인 포함하는 반도체 소자
US10026830B2 (en) 2015-04-29 2018-07-17 Stmicroelectronics, Inc. Tunneling field effect transistor (TFET) having a semiconductor fin structure
US10049942B2 (en) 2015-09-14 2018-08-14 Globalfoundries Inc. Asymmetric semiconductor device and method of forming same
CN108987399A (zh) * 2017-06-05 2018-12-11 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
CN109638010B (zh) 2017-10-09 2021-09-14 联华电子股份有限公司 射频切换装置以及其制作方法
US10832975B2 (en) 2018-06-12 2020-11-10 International Business Machines Corporation Reduced static random access memory (SRAM) device foot print through controlled bottom source/drain placement
TWI788487B (zh) * 2018-12-21 2023-01-01 聯華電子股份有限公司 半導體元件
US11355342B2 (en) * 2019-06-13 2022-06-07 Nanya Technology Corporation Semiconductor device with reduced critical dimensions and method of manufacturing the same
US11075268B2 (en) 2019-08-15 2021-07-27 Globalfoundries U.S. Inc. Transistors with separately-formed source and drain
US11362178B2 (en) 2019-11-07 2022-06-14 Globalfoundries U.S. Inc. Asymmetric source drain structures
US11239366B2 (en) 2020-01-30 2022-02-01 Globalfoundries U.S. Inc. Transistors with an asymmetrical source and drain
US11177385B2 (en) * 2020-02-04 2021-11-16 Globalfoundries U.S. Inc. Transistors with a hybrid source or drain

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5124276A (en) * 1989-08-29 1992-06-23 Kabushiki Kaisha Toshiba Filling contact hole with selectively deposited EPI and poly silicon
US6087237A (en) * 1994-07-30 2000-07-11 L.G. Semicon Co., Ltd Method of manufacturing a MOSFET by forming a single oxide layer doping with either an oxide accelerator or an oxide inhibitor producing asymmetric thickness
US6368926B1 (en) * 2000-03-13 2002-04-09 Advanced Micro Devices, Inc. Method of forming a semiconductor device with source/drain regions having a deep vertical junction
US20020093018A1 (en) * 1996-06-29 2002-07-18 Hyundai Electronics Industries Co., Ltd. Semiconductor device and mehod for fabricating the same
KR100552825B1 (ko) * 2004-12-23 2006-02-21 동부아남반도체 주식회사 에피택셜 공정을 이용한 반도체 소자의 소스/드레인 형성방법
KR20060072411A (ko) * 2004-12-23 2006-06-28 동부일렉트로닉스 주식회사 에피택셜 공정을 이용한 반도체 소자의 제조 방법
US20080318385A1 (en) * 2005-05-13 2008-12-25 Kavalieros Jack T Tunneling field effect transistor using angled implants for forming asymmetric source/drain regions
US20090020806A1 (en) * 2007-07-16 2009-01-22 Anderson Brent A Asymmetric field effect transistor structure and method

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5115296A (en) 1991-01-14 1992-05-19 United Microelectronics Corporation Preferential oxidization self-aligned contact technology
US6306712B1 (en) * 1997-12-05 2001-10-23 Texas Instruments Incorporated Sidewall process and method of implantation for improved CMOS with benefit of low CGD, improved doping profiles, and insensitivity to chemical processing
US7064399B2 (en) 2000-09-15 2006-06-20 Texas Instruments Incorporated Advanced CMOS using super steep retrograde wells
KR100438788B1 (ko) 2002-06-12 2004-07-05 삼성전자주식회사 반도체 장치 및 그의 제조방법
DE102004042156B4 (de) 2004-08-31 2010-10-28 Advanced Micro Devices, Inc., Sunnyvale Transistor mit asymmetrischem Source/Drain- und Halo- Implantationsgebiet und Verfahren zum Herstellen desselben
JP5172083B2 (ja) 2004-10-18 2013-03-27 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法、並びにメモリ回路
DE102005009023B4 (de) 2005-02-28 2011-01-27 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Herstellen einer Gateelektrodenstruktur mit asymmetrischen Abstandselementen und Gateestruktur
US7329596B2 (en) 2005-10-26 2008-02-12 International Business Machines Corporation Method for tuning epitaxial growth by interfacial doping and structure including same
JP4658977B2 (ja) 2007-01-31 2011-03-23 エルピーダメモリ株式会社 半導体装置の製造方法
US7598128B2 (en) 2007-05-22 2009-10-06 Sharp Laboratories Of America, Inc. Thin silicon-on-insulator double-diffused metal oxide semiconductor transistor
US7843016B2 (en) * 2007-07-16 2010-11-30 International Business Machines Corporation Asymmetric field effect transistor structure and method

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5124276A (en) * 1989-08-29 1992-06-23 Kabushiki Kaisha Toshiba Filling contact hole with selectively deposited EPI and poly silicon
US6087237A (en) * 1994-07-30 2000-07-11 L.G. Semicon Co., Ltd Method of manufacturing a MOSFET by forming a single oxide layer doping with either an oxide accelerator or an oxide inhibitor producing asymmetric thickness
US20020093018A1 (en) * 1996-06-29 2002-07-18 Hyundai Electronics Industries Co., Ltd. Semiconductor device and mehod for fabricating the same
US6368926B1 (en) * 2000-03-13 2002-04-09 Advanced Micro Devices, Inc. Method of forming a semiconductor device with source/drain regions having a deep vertical junction
KR100552825B1 (ko) * 2004-12-23 2006-02-21 동부아남반도체 주식회사 에피택셜 공정을 이용한 반도체 소자의 소스/드레인 형성방법
KR20060072411A (ko) * 2004-12-23 2006-06-28 동부일렉트로닉스 주식회사 에피택셜 공정을 이용한 반도체 소자의 제조 방법
US20080318385A1 (en) * 2005-05-13 2008-12-25 Kavalieros Jack T Tunneling field effect transistor using angled implants for forming asymmetric source/drain regions
US20090020806A1 (en) * 2007-07-16 2009-01-22 Anderson Brent A Asymmetric field effect transistor structure and method

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106876460A (zh) * 2015-12-11 2017-06-20 中芯国际集成电路制造(上海)有限公司 具有不对称结构的晶体管的形成方法
CN106876460B (zh) * 2015-12-11 2019-11-01 中芯国际集成电路制造(上海)有限公司 具有不对称结构的晶体管的形成方法
CN110226218A (zh) * 2017-02-03 2019-09-10 索尼半导体解决方案公司 晶体管和制造方法
CN113809158A (zh) * 2020-06-11 2021-12-17 格芯(美国)集成电路科技有限公司 具有分段延伸区的晶体管

Also Published As

Publication number Publication date
US8198673B2 (en) 2012-06-12
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