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HINTERGRUND
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QUERVERWEIS AUF VERWANDTE
ANMELDUNGEN
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Die
vorliegende Patentanmeldung kann einen Gegenstand enthalten, der
mit den folgenden Patentanmeldungen, die allesamt hiermit durch
Bezugnahme aufgenommen sind, verwandt ist: (1) US-Patentanmeldung
mit dem Titel „PHOTONIC
INTERCONNECTS FOR COMPUTER SYSTEM DEVICES” der Erfinder Raymond G. Beausoleil,
Marco Fiorentino, Norman Paul Jouppi, Qianfan Xu, Robert Samuel
Schreiber und Nathan Lorenzo Binkert, Anwaltsaktenzeichen Nr. 200704210-1;
und (2) US-Patentanmeldung mit dem Titel „THREE-DIMENSIONAL MEMORY
MODULE ARCHITECTURES” der Erfinder
Moray McLaren, Jung Ho Ahn, Alan Lynn Davis, Nathan Lorenzo Binkert
und Norman Paul Jouppi, Anwaltsaktenzeichen Nr. 200703074-1.
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TECHNISCHES GEBIET
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Die
vorliegende Anmeldung bezieht sich allgemein auf Prozessoren und
Speicher für
Computersysteme.
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BESCHREIBUNG DES STANDES DER
TECHNIK
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Das
Wachstum von zukünftigen
auf Silizium basierenden Computersystemen wird im Wesentlichen durch
die miteinander zusammenhängenden Probleme
der Signalintegrität,
des drahtbasierten globalen Signalisierens und thermischer Eigenschaften
beschränkt.
Da die Integrierte-Schaltung-Prozesstechnologie die Transistorgrößen progressiv schrumpfen
lässt,
werden die Drähte,
die die Transistoren miteinander verbinden, zunehmend zu einem einschränkenden
Problem.
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Chipinterne
Drähte
können
auf der Basis ihrer Länge
kategorisiert werden: (i) lokale Drähte, die kurz sind und die
Transistoren innerhalb einer einzelnen Ausführungseinheit, z. B. eines
Addierers, miteinander verbinden; (ii) Drähte mittlerer Länge, die angrenzende
Teilsysteme wie z. B. Registerdateien und eine Ausführungseinheit
miteinander verbinden; und (iii) globale Drähte, die entfernte Teilsysteme
wie z. B. eine Cachesteuerung und eine Registerdatei miteinander
verbinden.
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Lokale
Drähte
skalieren mit Transistoren und stellen folglich kein so großes Problem
dar. Mittlere Drähte
profitieren von einer ordnungsgemäßen Repeater-Einfügung und
Low-k-Dielektrika.
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Jedoch
stellen globale Drähte
bei Hochleistungssystemen ein Problem dar, da sie neben anderen
Faktoren von großen
Transistoren getrieben werden müssen.
Dies verschlingt große
Mengen an Leistung, was wiederum beträchtliche Wärme erzeugt. Angesichts der
Dichte von Transistoren und den exponentiell eskalierenden Leckströmen bei
hochentwickelten Prozessoren, die mit der Temperatur zunehmen, wird
dies problematisch.
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Die
Probleme bei globalen Drähten
werden durch die Tatsache, dass die Qualität des injizierten Signals mit
der Drahtlänge
abnimmt, noch verstärkt. Diese
Qualitätsverschlechterung
ist auf Probleme bezüglich
eines kapazitiv gekoppelten Rauschens zurückzuführen. Im Grunde wird ein Draht
eine umso bessere Antenne, je länger
er wird. Die Probleme bezüglich
eines kapazitiv gekoppelten Rauschens können durch eine Abschirmung
behoben werden, die Abschirmung wiederum beeinflusst jedoch stark
die Leistungsfähigkeit
auf Grund einer Verringerung der Querschnittsbandbreite, da die
Abschirmdrähte
Fläche
auf der Vorrichtung einnehmen, die für Signale verwendet werden
könnte,
was die Bandbreite erhöhen
würde.
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Chipexterne
Drähte
sind in Bezug auf Leistung, Signalintegrität, Energie pro Bit an Ausgangsbandbreite
und in Bezug auf die Chipfläche,
die für Anschlussflächen reserviert
werden muss, ebenfalls problematisch.
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Lösungen zum
Ermöglichen,
dass Computersysteme diese Einschränkungen von Signalintegrität, drahtbasiertem
globalem Signalisieren und thermischen Eigenschaften überwinden.
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ZUSAMMENFASSUNG
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Computersysteme,
die in einen dreidimensionalen (3D-)Stapel von Chips eingehäust sind,
werden gemäß verschiedenen
Ausführungsbeispielen der
vorliegenden Erfindung beschrieben. Bei einem Ausführungsbeispiel
umfasst das Computersystemgehäuse
einen elektrischen Chip und einen optischen Chip, der mit dem elektrischen
Chip gekoppelt und in dem Stapel angeordnet ist. Der elektrische Chip
umfasst eine Schaltungsanordnung, um elektrische Signale zu verarbeiten
und zu kommunizieren, und der optische Chip umfasst Strukturen,
um optische Signale zu transportieren. Der elektrische Chip weist
eine geringere Fläche
auf als der optische Chip, so dass der optische Chip eine freiliegende
Halbebene umfasst, die mit optischen Eingangs-/Ausgangstoren konfiguriert
ist. Außerdem
kann das Gehäuse dahin
gehend konfiguriert sein, einen strukturellen Halt gegen Einfügungskräfte für externe
optische Verbindungen zu liefern.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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1 ist
eine Querschnittsansicht einer Computersystemvorrichtung, die in
einem 3D-Chipstapel, der einen optischen Chip umfasst, eingehäust ist,
gemäß einem
Ausführungsbeispiel
der Erfindung.
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2 ist
ein schematisches Diagramm eines Multicluster-Computersystems gemäß einem
Ausführungsbeispiel
der Erfindung.
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3 zeigt
eine auseinander gezogene isometrische Ansicht von vier Chipschichten
der Computersystemvorrichtung, in 1 gezeigt,
gemäß einem
Ausführungsbeispiel
der Erfindung.
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4A liefert
ein beispielhaftes Layout eines Prozessorchip, das eine Schaltungsanordnung zeigt,
die einem einzelnen Cluster zugeordnet ist, gemäß einem Ausführungsbeispiel
der Erfindung.
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4B zeigt
ein Feld eines Speichersteuerungschip gemäß einem Ausführungsbeispiel
der Erfindung.
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5 ist
ein schematisches Diagramm einer Schaltungsanordnung für ein einzelnes
Rechencluster gemäß einem
Ausführungsbeispiel
der Erfindung.
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6 zeigt
eine vergrößerte, auseinander gezogene
isometrische Ansicht der vier Halbleiterschichten der Rechenvorrichtung,
in 1 gezeigt, gemäß einem
Ausführungsbeispiel
der Erfindung.
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7 ist
eine Draufsicht auf einen optischen Chip, die eine doppelseitige
optische Halbebene gemäß einem
Ausführungsbeispiel
der Erfindung zeigt.
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8 ist
eine Querschnittsansicht einer Computersystemvorrichtung, die in
einem 3D-Chipstapel, der einen optischen Chip umfasst, eingehäust ist,
gemäß einem
weiteren Ausführungsbeispiel
der vorliegenden Erfindung.
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AUSFÜHRLICHE BESCHREIBUNG
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Die
vorliegende Anmeldung offenbart Ausführungsbeispiele einer dreidimensionalen
Chipstapelarchitektur und von Einhäusungstechniken. Die hierin
offenbarten Ausführungsbeispiele
können dazu
verwendet werden, eine drahtbasierte elektronische Signalisierung
für die
Globalverbindung auf vorteilhafte Weise durch eine optische Verbindung
zu ersetzen.
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Vorteilhafterweise
weist das optische Signalisieren die oben erörterten Probleme des elektrischen
Signalisierens nicht auf. Der Grund dafür besteht darin, dass die Energie,
die zum Senden eines Informationsbits mit Optik benötigt wird,
nicht von der Länge
des photonischen Wellenleiters für
die interessierenden Strecken abhängig ist. Ferner skaliert die Energie
pro Bit einer Verwendung einer optischen Verbindung mit VLSI-Technologie
und ist um Größenordnungen
geringer als die einer Verwendung einer elektrischen Verbindung.
Somit mildert dies das thermische Problem beträchtlich ab. Außerdem weist eine
optische Signalisierung nicht das Problem eines längenabhängigen gekoppelten
Rauschens auf, und somit ist das Problem der Signalintegrität bei optischen
Signalen kein Thema.
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Ein
weiteres Problem, das von manchen Ausführungsbeispielen der vorliegenden
Erfindung überwunden
wird, besteht darin, dass siliziumbasierte Laser eine extrem schlechte
Qualität
aufweisen. Manche hierin offenbarten Ausführungsbeispiele ermöglichen
eine Vielzahl von extern bereitgestellten Laser (oder befestigten
Lasern), die in der Lage sind, ausreichende optische Leistung zu
liefern, um eine Signalisierungsleistung zu liefern, die für Erfordernisse
innerhalb und außerhalb
von Chipstapeln ausreichend ist.
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Ein
weiteres Problem, das von manchen Ausführungsbeispielen der vorliegenden
Erfindung überwunden
wird, bezieht sich auf die mechanische Integrität von durch Chips hindurch
verlaufenden Durchgangslöcher.
Durch Chips hindurch verlaufende Durchgangslöcher erfordern üblicherweise,
dass die Wafer dünner
werden, so dass Faserbefestigungseinfügungskräfte die physische Integrität der Chipstruktur
nicht zuverlässig
aufrechterhalten. Ein oder mehrere hierin offenbarte Ausführungsbeispiele ermöglichen,
dass optische Fasern mit mechanischer Integrität an dem Chipstapel befestigt
werden, um eine chipexterne Kommunikation zu unterstützen.
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Ein
Ausführungsbeispiel
der vorliegenden Erfindung bezieht sich auf ein Einhäusungsverfahren,
das einen photonischen Chip in einen dreidimensionalen (3D-)Chipstapel
mit einer freiliegenden Halbebene integriert. Die freiliegende Halbebene
ermöglicht
eine Leistungseinkopplung entweder eines befestigten oder eines
externen Lasers und legt auch optische Eingangs-/Ausgangstore (I/O-Tore)
zur externen Kommunikation mit anderen Vorrichtungen in dem System
frei. Der Chipstapel verwendet durch Chips hindurch verlaufende
Durchgangslöcher.
Eine Weitverkehrskommunikation zwischen Chips und eine Kommunikation
innerhalb eines Chips kann auf optischen Wellenleitern erfolgen,
die in einem optischen Chip platziert werden, der in dem 3D-Chipstapel
konfiguriert ist.
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Jeder
befestigte oder externe Laser kann dahin gehend konfiguriert sein,
Licht mit einer unterschiedlichen Frequenz in den optischen Chip
einzukoppeln. Ein Bereitstellen von Laserlicht mit mehreren Frequenzen
ermöglicht
eine Wellenlängenmultiplexkommunikation
innerhalb eines einzelnen Wellenleiters. Dies erhöht die effektive
Bandbreite pro Querschnittsfläche.
Die optischen I/O-Verbindungen können
dazu verwendet werden, benachbarte Gehäuse durch optische Fasern hindurch
oder mit angrenzenden Gehäusen über Fasern
oder Wellenleiter im freien Raum zu verbinden.
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Ein
Aspekt der hierin offenbarten vorliegenden Erfindung ist das Freilegen
einer optischen Halbebene für
den optischen Chip. Optische Fasern können dahin gehend konfiguriert
sein, sich mit externen optischen Anschlussflecken zu verbinden,
die auf der optischen Halbebene angeordnet sind. Die befestigten
oder externen Laser können
dahin gehend konfiguriert sein, Laserleistung über eine separate Schnittstelle,
die auf der optischen Halbebene angeordnet ist, in den photonischen
Chip einzukoppeln. Optische Fasern können dahin gehend konfiguriert sein,
zur Seite des Gehäuses
hin zu verlaufen oder direkt zu benachbarten Gehäusen zu verlaufen.
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1 ist
eine Querschnittsansicht einer Computersystemvorrichtung, die in
einem 3D-Chipstapel
eingehäust
ist, der eine photonische Verbindung auf einem optischen Chip in dem
Stapel verwendet, gemäß einem
Ausführungsbeispiel
der Erfindung. Die Computersystemvorrichtung 100 umfasst einen
Prozessorchip 102, einen Speichersteuerung/Verzeichnis/L2-Chip
(„Speichersteuerungschip”) 104,
einen optionalen Chips mit analoger Elektronik 106, einen
optischen Chip 108 und vier exemplarische in einem Stapel
angeordnete Speicherchips 110–113, die in einem
Gehäuse 120 stapelmäßig angeordnet
sind. Die stapelmäßig angeordneten Speicherchips 110–113 können flüchtiger
Speicher sein, z. B. dynamischer Direktzugriffsspeicher („DRAM” – dynamic
random access memory), nicht-flüchtiger
Speicher oder eine beliebige Kombination aus flüchtigem und nichtflüchtigem
Speicher. Insbesondere können
die stapelmäßig angeordneten Speicherchips 110–113 ein
8-Gigabyte(„GB”)-DRAM sein.
Die Computersystemvorrichtung 100 umfasst auch eine Wärmesenke 118,
die auf dem Gehäuse 120 in
der Nähe
des Prozessorchip 102 positioniert ist, und eine Anzahl
von Durchgangslöchern,
die durch vier Durchkontaktierungen 115, die sich von dem
Speichersteuerungschip 104 durch den Chips mit analoger
Elektronik 106 und den optischen Chip 108 hindurch
zu den vier Speicherchips 110–113 erstrecken.
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Die
Chips 102, 104, 106, 108 und 110–113 können Dicken
von etwa 25 bis etwa 50 Mikrometern aufweisen. Die Wärmesenke 118 leitet
Wärme,
die durch den Rechenbetrieb des Prozessorchip 102 erzeugt
wird, ab, und die Durchkontaktierungen 115 können metallisierte
oder mit Silizium gefüllte
Durchgangslöcher
sein, die Speichersteuerungen in dem Speicherchip elektrisch mit
jedem der vier Speicherchips 110–113 verbinden. Die
in dem Speichersteuerungschip 104 angeordneten Speichersteuerungen verwalten
den Fluss von Daten zu und von den Speicherchips 110–113 und
dem Fluss von Daten zu und von externen Vorrichtungen (nicht gezeigt).
Der optische Chip 108 ist größer als die anderen Chips,
was zu einer freiliegenden Halbebene 128 führt, die
externe photonische Eingangs-/Ausgangsverbindungen 124, 126 umfassen
kann, die dazu verwendet werden können, durch einen Wellenleiter
wie z. B. eine optische Faser 124 Licht von einer externen
Lichtquelle wie z. B. einem Laser 106 in die Computersystemvorrichtung 100 einzukoppeln
oder datencodierte optische Signale an die und von der Computersystemvorrichtung 100 zu übertragen.
Eine Diamantschicht 130 kann ebenfalls zwischen der unteren
Oberfläche des
optischen Chip 108 und der oberen Oberfläche des
Speicherchip 110–113 enthalten
sein. Die Diamantschicht 130 kann etwa 1–10 μm dick sein
und kann dazu verwendet werden, Wärme, die durch den Prozessorchip 102 und
den Speichersteuerungschip 104 erzeugt wird, zu verbreiten
und abzuleiten.
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Die
in 1 gezeigte dreidimensionale Chipstapelung ermöglicht ein
enges Koppeln des optischen Chip 108 mit den elektronischen
Chips, liefert eine Zugänglichkeit
der Speicherchips 110–113 bei niedriger
Latenz, und dadurch, dass Clusterlogik und Speicher über stapelmäßig angeordnete
angrenzende Chips 102 und 104 ausgebreitet werden,
ist die elektrische Verdrahtung innerhalb eines Clusters gegenüber herkömmlichen
Vorrichtungen verkürzt.
Insbesondere liefert ein Stapeln der Speicherchips in unmittelbarer
Nähe zu
den Speichersteuerungen und eine Verwendung von Durchgangslöchern, die
durch die Speicherschichten verlaufen, Verbindungen einer kürzeren Länge und
eines geringeren Widerstands als die beträchtlich längeren, einen höheren Widerstand
aufweisenden Verbindungen, die zum Verbinden von herkömmlichem
Speicher mit Speichersteuerungen verwendet werden. Folglich ist
die Leistung, oder Last, die zum Übertragen elektrischer Signale zwischen
Chips der Computersystemvorrichtung 100 benötigt wird,
beträchtlich
geringer als die Leistung, die für
herkömmliche
Speicher-Zu-Speicher-Steuerungen benötigt wird.
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Auf
Grund der Wärmebelange
und um eine Kühlung
zu erleichtern, kann der heißeste
Chip (der Chip, der während
des Betriebs die meiste Wärme erzeugt)
so stapelmäßig angeordnet
werden, dass er der Chip ist, der am nächsten bei einer Wärmesenke 118 oder
einer anderen Kühlvorrichtung
gelegen ist. Der heißeste
Chip in einem Stapel ist üblicherweise der
Prozessorchip (Prozessor/L1-Chip) 102. Obwohl Konfigurationen
veranschaulicht sind, bei denen ein Prozessorchip 102 sehr
nahe an einer oder angrenzend an eine Wärmesenke 118 angebracht
ist, sind auch andere Konfigurationen möglich. Statt der oder zusätzlich zu
der Wärmesenke 118 können andere Kühlvorrichtungen
verwendet werden. Beispielsweise kann ein Gebläse vorgesehen sein, um aktiv
Luft über
die Wärmesenke
zu blasen, oder es kann eine thermoelektrische Kühlvorrichtung eingesetzt werden.
Bei anderen Anwendungen kann ein Nicht-Prozessorchip dahin gehend
konfiguriert sein, sich neben der Kühlvorrichtung zu befinden,
oder es können mehr
als eine Kühlvorrichtung
vorgesehen sein.
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Bei
dem Ausführungsbeispiel
ist ein Speichersteuerungschip (Speichersteuerung/Verzeichnis/L2-Chip) 104 mittels
einer Vorderseite-Zu-Vorderseite-Bondverbindung 105 unterhalb
des Prozessorchip 102 konfiguriert. Außerdem veranschaulicht dieses
Beispiel einen optionalen Chips mit analoger Elektronik 106,
der mittels einer Rückseite-Zu-Rückseite-Bondverbindung unterhalb
des Speichersteuerungschip 104 konfiguriert ist.
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Bei
diesem Ausführungsbeispiel
ist der optische Chip 108 mittels einer Vorderseite-Zu-Vorderseite-Bondverbindung 105 unterhalb
der Chips mit analoger Elektronik 106 konfiguriert. Beispielsweise kann
auf dem optischen Chip 108 eine Silizium-Germanium-Wellenleiterstruktur
hergestellt werden. Hier ist der optische Chip 108 absichtlich
so hergestellt, dass er entweder in der horizontalen und/oder in
der Tiefenabmessung in dieser Figur größer ist als der Chips mit analoger
Elektronik 106. Dieser Größenunterschied legt (einen)
Optische-Halbebene-Bereich(e) 128 frei (eine beispielhafte
Draufsicht findet sich in 7).
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Die
Optische-Halbebene-Bereiche sind freiliegende planare Bereiche 128,
die Verbindungspunkte für
befestigte oder externe Lichtquellen wie z. B. Nicht-Siliziumlaser
und für
die optischen I/O-Anschlussflächen
(Eingangs-/Ausgangsanschlussflächen)
enthalten können.
Bei dem veranschaulichten Ausführungsbeispiel
sind Laser 126 direkt an dem Halbebene-Bereich 128 des
optischen (photonischen) Chip 108 befestigt. Bei einem
alternativen Ausführungsbeispiel
kann bzw. können
statt der gezeigten befestigten Laser ein oder mehr optische Wellenleiter 124,
die mit einem oder mehreren außerhalb
des Chipstapels liegenden Laser verbunden sind, an Eingangslasertoren 125 auf
dem (den) Optische-Halbebene-Bereich(en)
befestigt sein. Beispielsweise ist bzw. sind eine oder mehrere optische Fasern 124 zur
Eingabe/Ausgabe an den optischen I/O-Anschlussflächen 125 auf dem (den)
Halbebene-Bereich(en) befestigt.
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Die
Laser können
beispielsweise aus einem Material mit direktem Bandabstand, beispielsweise Indiumphosphid
(InP), hergestellt werden. Bei einer Implementierung kann das Laserlicht
unter Verwendung eines Leistungsteilers in mehrere (beispielsweise
zehn) Wellenlängen
aufgeteilt werden. Die Wellenlängen
können
beispielsweise im Bereich von 1400 bis 1500 Nanometern (nm) liegen,
und die Modulation kann bei etwa 10 Gigahertz liegen. Bei einer Implementierung
kann eine Wellenlänge
verwendet und bei 100 Gigahertz moduliert werden. Andere spezifische
Implementierungen können
andere Wellenlängen
und Modulationsfrequenzen verwenden.
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Die
externen optischen Wellenleiter 124 und/oder befestigten
Laser 126 sind vorzugsweise mechanisch befestigt, um eine
ordnungsgemäße Ausrichtung
aufrechtzuerhalten. Mechanische Zugentlastungsmerkmale können für die befestigten
optischen Fasern vorgesehen sein. Die mechanischen Zugentlastungsmerkmale
können
beispielsweise als Bestandteil des Gehäuses 120 und/oder
in der Nähe des
Verbindungspunktes mit dem optischen Chip 108 konfiguriert
sein. Gemäß einem
Ausführungsbeispiel können holographische
Linsen, die oben auf dem optischen Chip 108 hergestellt
werden, eine Schnittstelle zwischen Faser und optischem Chip bereitstellen.
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Gemäß einem
Ausführungsbeispiel
der Erfindung ist ein robustes strukturelles Fundament vorgesehen,
um den Einfügungskräften einer
mechanischen Befestigung standzuhalten, ohne die dünnen und
somit zerbrechlichen Chips in dem Stapel (besonders der zerbrechliche
optische Chip 108, aber auch die anderen stapelmäßig angeordneten
Chips) zu zerbrechen. Dies kann beispielsweise dadurch bewerkstelligt
werden, dass der optische Chip 108 mit einem gleichen (wie
in 1 gezeigt ist) oder größeren Basischip oder mit gleichen
oder größeren Basischips
getragen wird. Beispielsweise zeigt das veranschaulichte Ausführungsbeispiel
Speicherchips 110–113 als
Basischips, die mittels einer Vorderseite-Zu-Vorderseite-Bondverbindung 111 unterhalb des
optischen Chip 108 konfiguriert sind. Je nach der Implementierung
können
derartige Speicherchips 110–113 optional sein.
Bei einem anderen Ausführungsbeispiel
kann bzw. können
ein oder mehrere zusätzliche
optische Chips (nicht veranschaulicht) als Basischip(s) unterhalb
des optischen Chip 108 stapelmäßig angeordnet sein. Der Basischip
wird bzw. die Basischips werden wiederum durch ein viel stärkeres mechanisches
Gehäuse 120 getragen.
Auf diese Weise liegt ein solides Fundament vor, das durch ein starres
und robustes Gehäuse 120 gestützt wird, das
den mechanischen Einfügungskräften, die
erforderlich sind, um optische Verbinder wie z. B. optische Fasern
(124) zu befestigen, standhalten kann. Beispielsweise kann
das Gehäuse 120 ein
Kugelrasterarray 132-Gehäuse umfassen.
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2 ist
ein schematisches Diagramm eines Multicluster-Computersystems gemäß einem
Ausführungsbeispiel
der Erfindung. Es sind mehrere Rechencluster 202 gezeigt,
die mit einer photonischen Verbindung 204 verbunden sind.
Jedes Cluster 202 kann auch mit einem optisch verbundenen
Speicher 206 verbunden sein.
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Die
Funktionalitäten
für die
Systemkomponenten, die innerhalb der gestrichelten Linie in 2
gezeigt
sind (d. h. die Cluster 202 und die photonische Verbindung 204),
können
durch den in 1 gezeigten Chipstapel bereitgestellt
werden. Beispielsweise können
die Funktionalitäten
für die
Cluster 202 durch den Prozessor/L1-Chip 104 und
den Speichersteuerung/Verzeichnis/L2-Chip 106 bereitgestellt
werden. Unterdessen können
die Funktionalitäten
für die
photonische Verbindung 204 durch den optischen Chip 110 bereitgestellt
werden. Die optisch verbundenen Speicher (OCMs – optically-connected memories) 206 können externe
Speichervorrichtungen sein, die anhand der in 1 gezeigten
Faser-I/Os 124 optisch mit dem Stapel verbunden sind.
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Jedes
Cluster des Prozessorchip 102 weist eine auf dem Speichersteuerungschip 104 angeordnete
entsprechende Speichersteuerung auf, wobei jede Speichersteuerung
eine Schnittstelle mit den stapelmäßig angeordneten Speicherchips 110–113 bildet
oder eine photonische Verbindung mit einem chipexternen Speicher
treibt, um eine Bandbreite zu liefern, die mit der Leistungsfähigkeit
des Prozessorchips 102 skaliert. Die Cluster sind auch
mit dem optischen Chip 108 photonisch gekoppelt, was eine hohe
Bandbreite, eine geringe Latenz und einen sehr niedrigen Leistungsverbrauch
bietet. Somit kann ein Programmierer, der die stapelmäßig angeordnete Rechenvorrichtung 100 zur
Verfügung
hat, eine Parallelität
auf hoher Ebene ausdrücken
und ist nicht mit Lokalitätsproblemen
belastet, was die Schwierigkeit einer paralleler Entwicklung von
Programmen stark verringert. Ferner kann die Architektur der Rechenvorrichtung 100 einem
DRAM eine Bandbreite von einem Byte pro Flop liefern.
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Wenn
für jeden
der Speicherchips 110–113 ein
8 GB-DRAM ausgewählt
wird, liefert der stapelinterne Speicher 32 Gbytes eines DRAM, der
durch die mehreren Durchgangslöcher,
die durch den DRAM verlaufen, z. B. die Durchgangslöcher 120–123,
direkt mit den Speichersteuerungen verbunden ist. Der DRAM wird
durch 4 Speicherstapelschichten bereitgestellt, die zu etwa 25 bis
50 Mikrometern dünner gemacht
sind, um eine Belastung der Durchgangslöcher bzw. die Leistungsmenge,
die zum Verwenden der Durchgangslöcher benötigt wird, zu minimieren. Jede
Schicht des DRAM-Stapels umfasst 64 nahezu identische Regionen,
die bei dem obigen Prozessorchip 102 auf die Cluster abbilden.
Jede DRAM-Region kann ferner in mehrere Banken unterteilt werden, die
die Zeilenzugriffszeit verringern, und sie ermöglicht mehrere gleichzeitige
Zugriffe. Beispielsweise kann jede Region bei einer Verwendung einer
20 nm-DRAM-Technologie 1 Gbit einer mittels eines Fehlerkorrekturcodes
geschützten
Speicherung liefern, so dass jede Speichersteuerung in dem Speichersteuerungschip 104 elektronisch
mit 0,5 Gbytes an Speicher verbunden ist. Mehrere logische Kanäle liefern
eine erhöhte
Bandbreite in den Speicher hinein. Durch Bereitstellen einer erhöhten Bandbreite werden
Bankkonflikte in dem DRAM reduziert. Jeder Speicherkanal besteht
aus 72 Datenbits und etwa 30 Adress- und Steuerbits. Bei einer Verwendung
von Durchkontaktierungen eines Abstands von 25 Mikrometern kann
der Bereich über
den Durchkontaktierungen weniger als 3% der Speicherschicht ausmachen,
wobei 4 Kanäle
pro Speichersteuerung angenommen werden. Durchkontaktierungen mit
geringem Abstand ermöglichen,
dass der DRAM so strukturiert wird, eine ganze Cachezeile aus einem
einzigen Zeilenzugriff zu liefern. Außerdem können die Durchkontaktierungen
Durchkontaktierungen auf ein oder mehrere Elemente in einer Schicht
des Stapels abgestimmt sein. Manche Beispiele derartiger Elemente
können
Bitzeilen, Erfassungsverstärker
und Eingangs-/Ausgangspuffer in einer Speicherschicht sein. Wenn
512 GB-DRAM ausgewählt
wird und zu 64 separaten, optisch verbundenen Speichermodulen („OCM”) angeordnet
wird. Die OCMs nutzen dieselbe grundlegende Technologie wie der
oben beschriebene 8 GB-DRAM.
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Der
optische Chip 108 erfüllt
zwei Funktionen. Erstens liefert der optische Chip 108 eine Schnittstelle
mit den optischen Faserverbindungen, beispielsweise den externen
photonischen Verbindungen 124 und 126. Zweitens
liefert der optische Chip 108 eine leistungsarme Globalverbindung
für den
DRAM-Stapel. Die OCMs und der Prozessor sind durch optische Fasern 124 verbunden,
was ganze 48 logische Kanäle
liefert, die für
Befehle oder andere anwendungsspezifische Datenaustauschoperationen
verwendet werden können.
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3 zeigt
eine auseinander gezogene isometrische Ansicht des Prozessorchips 102,
des Speichersteuerungschips 104, des Chip mit analoger Elektronik 106 und
des optischen Chip 108 gemäß Ausführungsbeispielen der vorliegenden
Erfindung. Wie in 3 gezeigt ist, sind der Prozessorchip 102 und
der Speichersteuerungschip 104 in 64 Felder unterteilt.
Bei diesem Beispiel stellt jedes Feld in dem Prozessorchip 102 vier
als „Cluster” bezeichnete Kerne
dar, und jedes Feld in dem Speichersteuerungschip 104 stellt
einen L2-Cache,
einen Verteiler, eine Speichersteuerung und andere Vorrichtungen
dar, die in elektronischer Kommunikation mit einem entsprechenden
Cluster stehen, das bei dem Prozessorchip 102 ungefähr direkt
oberhalb angeordnet ist. Beispielsweise stellt ein Feld 302 des
Speichersteuerungschips 104 einen L2-Cache, einen Verteiler, eine
Speichersteuerung und andere Vorrichtungen dar, die unterhalb eines
zugeordneten Clusters 304 angeordnet sind und in elektronischer
Kommunikation mit demselben stehen. Die Cluster und Felder können ungefähr 3 mm
mal 3 mm betragen, können jedoch
auch größer oder
kleiner ausfallen, je nach Implementierung. Ausführungsbeispiele der vorliegenden
Erfindung sind nicht auf Cluster beschränkt, die vier Kerne aufweisen.
Bei anderen Ausführungsbeispielen
kann ein Cluster aus zwei, drei und vier oder mehr Kernen gebildet
sein. Ein Beispiel eines Clusters und eines Feldes wird nachfolgend
mit Bezugnahme auf die 4A–4B beschrieben.
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Der
optische Chip 108 umfasst 16 ungefähr regelmäßig beabstandete optoelektronische
Wandler, z. B. einen optoelektronischen Wandler 306, ungefähr parallele
(sich nicht kreuzende) Wellenleiter, die eine durch einen Streifen 308 dargestellte
schlangenförmige
Konfiguration aufweisen und die sich durch jeden der 16 regelmäßig beabstandeten
optoelektronischen Wandler schlängeln,
und 16 Bündel von
8 ungefähr
parallelen Wellenleitern, wobei jedes Bündel von einem entsprechenden
optoelektronischen Wandler ausgeht, beispielsweise das Bündel 310,
das von dem optoelektronischen Wandler 306 ausgeht. Die
schlangenförmigen
Wellenleiter werden als „chipinterne
Wellenleiter” bezeichnet,
die eine photonische Kommunikation zwischen optoelektronischen Wandlern
liefern, und die Wellenleiter, die die 16 Bündel von Wellenleitern umfassen,
werden als „chipexterne
Wellenleiter” bezeichnet,
die eine photonische Kommunikation über externe photonische Verbindungen
wie z. B. die optische Faser 124 mit Vorrichtungen liefern,
die außerhalb
der Rechenvorrichtung 100 angeordnet sind. Die 16 optoelektronischen
Wandler sind jeweils aus vier optoelektronischen Wandlerblöcken gebildet
(siehe 6). Jeder der optoelektronischen Wandlerblöcke („Wandlerblöcke”) steht
in elektronischer Kommunikation mit einem der vier zugeordneten
Felder in dem Speichersteuerungschip 104. 3 offenbart
ferner zwei im Wesentlichen identische Kanalquellen 702 und 704, die
an gegenüberliegenden
Enden der schlangenförmigen
chipinternen Wellenleiter 308 positioniert sind. Die Quellen 702 und 704 sind
jeweils dahin gehend konfiguriert, denselben Satz von verschiedenen
Kanälen
auf jeden der chipinternen Wellenleiter in entgegengesetzten Richtungen auszugeben.
Ein Richtungspfeil stellt die Richtung dar, in der Kanäle, die aus
der Quelle 702 ausgegeben werden, übertragen werden, und ein Richtungspfeil
stellt die Richtung dar, in der Kanäle, die aus der Quelle 704 ausgegeben
werden, übertragen
werden. Die schlangenförmigen
chipinternen Wellenleiter 308 weisen eine Breite von ungefähr 1900
Mikrometern auf. Diese Lichtquellen können chipintern sein oder können externe
Lichtquellen 126 sein. Externe Lichtquellen können aus
anderen Materialien als Silizium hergestellt sein, beispielsweise
aus III–V-Materialien,
die für
Laser besser geeignet sind.
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Man
beachte, dass die Kommunikation von optischen Signalen in den Vorrichtungen
bei dem Chipstapel als innerhalb einer Vorrichtung erfolgende Kommunikationen
betrachtet werden kann und dass die Kommunikation optischer Signale
mit Vorrichtungen, die außerhalb
des Chipstapels liegen, als zwischen Vorrichtungen vorliegende Kommunikationen betrachtet
werden kann. Somit liefert die Wellenleiterstruktur der 3 sowohl
eine zwischen Vorrichtungen als auch eine innerhalb einer Vorrichtung
vorliegende optische Verbindung.
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Der
Chips mit analoger Elektronik 106 umfasst 16 Kontaktflächen, wobei
jede Kontaktfläche zwischen
vier Feldern in dem Speichersteuerungschip 104 und einem
optoelektronischen Wandler in dem optischen Chip 108 angeordnet
ist. Jede Kontaktfläche
umfasst eine Anzahl von metallisierten oder mit Silizium gefüllten Durchkontaktierungen,
die eine analoge elektronische Kommunikation zwischen den vier Feldern
in dem Speichersteuerungschip 104 und den entsprechenden
optoelektronischen Wandlern vorsehen. Daten werden durch die Kontaktflächen in
Form von elektronischen analogen Signalen („elektrische Signale”) übertragen,
da ein Erzeugen analoger Signale üblicherweise beträchtlich
weniger Leistung verbraucht als ein Erzeugen digitaler elektrischer
Signale. Eine derartige analoge Schicht kann dazu verwendet werden,
digitale Signale von der Speichersteuerung in analoge Signale umzuwandeln,
die benötigt
werden, um Modulatoren oder andere Vorrichtungen auf der optischen
Schicht zu steuern, oder dazu, analoge Ausgaben von Photodetektoren
in digitale Signale umzuwandeln, die in die Speichersteuerung eingegeben
werden sollen, oder zu anderen Zwecken.
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Die
folgende Beschreibung ist eine Übersicht darüber, wie
ein Beispiel einer photonischen Verbindung auf einem optischen Chip 108 externe
photonische Verbindungen, die durch die Halbebene 128 getragen
werden, dazu nutzen kann, Daten zwischen Cluster und externen Vorrichtungen
zu übertragen. Daten,
die anhand eines Clusters des Prozessorchips 102, z. B.
des Clusters 304, erzeugt werden, oder die aus einem Feld
des Speichersteuerungschips 104, z. B. aus dem Feld 302,
extrahiert werden, werden als datencodierte elektrische Signale
durch Durchgangslöcher
in einer Kontaktfläche 312 an
einen entsprechenden (nicht gezeigten) Wandlerblock des optoelektronischen
Wandlers 306 übertragen. Der
Wandlerblock codiert die elektrischen Signale zu einer oder mehreren
Wellenlängen
einer als „Kanäle” bezeichneten
elektromagnetischen Strahlung, die sich in einem oder mehreren der
chipinternen Wellenleiter 308 ausbreitet. Ein Codieren
von Daten zu unmodulierten Kanälen
kann durch ein Modulieren der Intensität der Kanäle bewerkstelligt werden. Kanäle, die
Daten führen,
werden als „codierte
Kanäle” bezeichnet.
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Die
codierten Kanäle
können
für (1)
ein benachbartes Cluster 314, das ebenfalls in elektronische
Kommunikation mit demselben optoelektronischen Wandler 306 steht,
(2) ein Cluster, das sich andernorts in dem Prozessorchip 102 befindet,
z. B. das Cluster 315, oder (3) eine externe Vorrichtung
(nicht gezeigt) bestimmt sein. Wenn die codierten Kanäle für das benachbarte
Cluster 314 bestimmt sind, empfängt sein entsprechender Wandlerblock,
der sich in dem optoelektronischen Wandler 306 befindet,
die codierten Kanäle
und wandelt sie wieder in codierte elektrische Signale um, die durch
die Kontaktfläche 312 zurück an das
Cluster 314 übertragen
werden. Wenn die datencodierten Kanäle für das Cluster 315 bestimmt
sind, werden die codierten Kanäle
entlang geeigneter chipinterner Wellenleiter an einen Wandlerblock übertragen,
der dem Cluster 315 entspricht, das mit einem optoelektronischen
Wandler 316 angeordnet ist. Die codierten Kanäle werden
zurück
in codierte elektrische Signale umgewandelt, die durch eine Kontaktfläche 318 an
das Cluster 315 übertragen
werden.
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Wenn
die codierten Kanäle
für eine
externe Vorrichtung bestimmt sind, platziert der Wandlerblock des
optoelektronischen Wandlers 306 die codierten Kanäle auf chipexterne
Wellenleiter des Bündels 310,
wo die codierten Kanäle
den optischen Chip 108 durch einen externen photonischen
Verbinder wie z. B. die optische Faser 124 verlassen. Wenn
eine externe Vorrichtung codierte Kanäle erzeugt, die für eines
der vier Cluster 314 bestimmt sind, können die codierten Kanäle über die
optische Faser 124 empfangen werden und entlang der chipexternen
Wellenleiter in dem Bündel 310 an
den optoelektronischen Wandler 306 übertragen werden, wo die codierten Kanäle in codierte
elektrische Signale umgewandelt werden, die zur Verarbeitung durch
die Kontaktfläche 312 an
die vier Cluster 314 übertragen
werden.
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Cluster und Speichersteuerungen
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4A zeigt
ein Cluster 402 des Prozessorchips 102 gemäß Ausführungsbeispielen
der vorliegenden Erfindung. Das Cluster 402 umfasst vier
Kerne. Jeder Kern steht in elektrischer Kommunikation mit einem
L1-Befehlscache und einem L1-Datencache. Ein L1-Befehlscache und ein L1-Datencache sind
Hochgeschwindigkeits-Direktzugriffsspeicher, die Befehle und Daten,
auf die häufig
zugegriffen wird oder auf die in der letzten Zeit zugegriffen wurde,
vorübergehend
speichern.
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4B zeigt
ein Feld 404 des Speichersteuerungschips 104 gemäß Ausführungsbeispielen
der vorliegenden Erfindung. Das Feld 404 umfasst einen L2-Cache
und eine Komponentenregion 406, die einen Verteiler, eine
Speichersteuerung, ein Verzeichnis, eine Netzwerkschnittstelle,
eine Meine-Kreuzschiene-Verbindung und eine Partner-Kreuzschiene-Verbindung umfasst.
Diese Kreuzschienenverbindungen können dahin gehend konfiguriert
sein, mit entsprechenden Abschnitten der optoelektronischen Wandler
eine Schnittstelle zu bilden. Der L2-Cache wird durch die vier Kerne
des Clusters 402 gemeinsam genutzt. Eine L1–L2-Schnittstelle 408 ist
ungefähr
in der Mitte des Clusters 402 und des Feldes 404 positioniert
und liefert eine elektronische Kommunikation zwischen dem Cluster 402 und
dem Feld 404.
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5 ist
ein schematisches Diagramm einer Schaltungsanordnung für ein einzelnes
Rechencluster gemäß einem
Ausführungsbeispiel
der vorliegenden Erfindung. Bei diesem Ausführungsbeispiel sind mehrere
Prozessorkerne 1–4
gezeigt, von denen jeder einen zugeordneten Ebene-1-Cache (L1-Cache) umfasst.
Diese Prozessorkerne (und zugeordneten L1-Caches) können auf
dem Prozessor-/L1-Chip 102 vorgesehen sein.
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Ein
gemeinsam genutzter Ebene-2-Cache (L2-Cache) 504 ist mit
jedem der Kerne 1–4
verbunden. Der L2-Cache 504 bildet eine Schnittstelle mit einer
Verteilerverbindung 506. Die Verteilerverbindung 506 bildet
ferner eine Schnittstelle mit verschiedenen Komponenten, z. B. einem
Verzeichnismodul 508, einer Speichersteuerung 510,
einer Netzwerkschnittstelle 514 und der photonischen Verbindung 204.
Das Verzeichnismodul 508 kann dahin gehend konfiguriert
sein, eine Cachekohärenz
zu liefern, indem es beispielsweise einen globalen Zustand eines Speichers
auf einer Pro-Cachezeile-Basis nachverfolgt. Die Speichersteuerung 510 kann
Daten an einen und von einem Hauptspeicher (z. B. DRAM) transferieren.
Der DRAM kann ein in 1 gezeigter stapelinterner DRAM 110–113 sein
oder kann ein stapelexterner DRAM sein, z. B. optisch verbundene Speicher
(OCMs), die anhand des Fasereingangs/der Faserausgänge 124 miteinander
verbunden sind. Die Netzwerkschnittstelle 514 kann eine Dateneingabe/-ausgabe
an Komponenten außerhalb des
Stapels liefern, beispielsweise anhand des Fasereingangs/-ausgangs
an Komponenten außerhalb des
Stapels, beispielsweise anhand der Fasereingangs/der Faserausgänge 124.
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6 zeigt
eine vergrößerte, auseinander gezogene
isometrische Ansicht von vier Clustern 602 des Prozessorchips 102,
vier entsprechende Felder 604 des Speichersteuerungschips 104,
eine Kontaktfläche 606 des
Chip mit analoger Elektronik 106 und einen optoelektronischen
Wandler 608 des optischen Chip 108, die gemäß Ausführungsbeispielen
der vorliegenden Erfindung angeordnet sind. Wie in 6 gezeigt
ist, umfasst der optoelektronische Wandler 608 vier einzelne
optoelektronische Wandlerblöcke 610–613.
Jeder Wandlerblock befindet sich über die Kontaktfläche 606 in
elektronischer Kommunikation mit einem der vier Felder 604.
Insbesondere steht das Feld 615 in elektronischer Kommunikation
mit dem Wandlerblock 610, das Feld 616 steht in
elektronischer Kommunikation mit dem Wandlerblock 611, das
Feld 617 steht in elektronischer Kommunikation mit dem
Wandlerblock 612, und das Feld 618 steht in elektronischer
Kommunikation mit dem Wandlerblock 613. Die Wandlerblöcke 610–613 wandeln
codierte elektrische Signale, die jeweils aus den Feldern 615–618 ausgegeben
wurden, in codierte Kanäle um,
die zur Verarbeitung durch andere Cluster auf einem Abschnitt der
chipinternen Wellenleiter 308 übertragen werden können, oder
die auf einem Bündel
von Wellenleitern 620 zur Verarbeitung an externe Vorrichtungen übertragen
werden können.
Die Wandlerblöcke 610–613 wandeln
auch codierte Kanäle,
die in dem Bündel 620 und
den chipinternen Wellenleitern 308 übertragen werden, in codierte elektrische
Signale um, die durch die vier Cluster 602 separat verarbeitet
werden können.
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7 ist
eine Draufsicht auf einen optischen Chip, die eine doppelseitige
optische Halbebene zeigt, gemäß einem
Ausführungsbeispiel
der Erfindung. Wie in der Figur gezeigt ist, ist ein Mittenabschnitt 710 einer
Vorderseite des optischen Chip 108 mit dem Chips mit analoger
Elektronik 106 von Vorderseite zu Vorderseite verbunden.
Die freiliegenden Halbebene-Regionen oder -Bereiche 128 können auf beiden
Seiten des Mittenabschnitts 710 liegen, wie in 1.
Bei einem anderen Ausführungsbeispiel
können
die freiliegenden Halbebene-Regionen oder -Bereiche auf allen vier
Seiten des Mittenabschnitts liegen.
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Wie
in 7 gezeigt ist, können außerhalb des optischen Chip 108 liegende
Laser 126 an einem oder beiden Halbebene-Bereichen 128 befestigt sein.
Bei anderen Ausführungsbeispielen
können statt
der befestigten Laser optische Fasern, die mit außerhalb
des Chipstapels liegenden Lasern verbunden sind, an Eingangslasertoren
auf der optischen Halbebene 128 befestigt sein. Optische
Fasern 124 zur Eingabe/Ausgabe können mit den externen optischen
I/O-Bondverbindungen 708 auf dem optischen Chip 108 gekoppelt
sein.
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8 ist
eine Querschnittsansicht einer Computersystemvorrichtung, die in
einem 3D-Chipstapel 800 eingehäust ist,
das einen optischen Chip umfasst, gemäß einem anderen Ausführungsbeispiel der
vorliegenden Erfindung. Dieses Ausführungsbeispiel des 3D-Chipstapels verbindet
den optischen Chip 108 bei einer Anordnung, bei der die
optische Halbebene 128 auf der unteren Seite des optischen Chip
freiliegend ist, mit dem Prozessorchip. Der optische Chip 108 nutzt
bei diesem Beispiel ungefähr dieselbe
Fläche
wie der Prozessorchip 102 und steht über einen Speicherchip-L3-Cache-Chip 804 und den
Speichersteuerungschip 104 vor. Durchkontaktierungen 115 erstrecken
sich von dem Speichersteuerungschip 104 durch den L3-Cache-Chip 804.
Die externe Eingangsausgangsbondverbindung 802 und die
optische Faser 124 werden durch eine Seitenwand 810 getragen,
die eine Öffnung
aufweist, durch die die Faser 124 gelangen kann. Eine zusätzliche mechanische
Zugentlastung 806 kann ebenfalls enthalten sein, um die
Seitenwand darin zu unterstützen,
den optischen Chip 108 und darüber liegende Schichten von
unten zu tragen. Der externe Laser 126 wird durch eine
Seitenwand 808 getragen.
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Durch
die oben offenbarte Architektur werden verschiedene Probleme und
Schwierigkeiten überwunden.
Erstens unterscheidet sich das Chipmaterial, das für eine Speicher-
und Prozessor/Logik-Herstellung optimal ist, sehr stark von den
Materialeigenschaften, die zum Erzeugen eines optischen Lasers optimal
sind. Heutzutage werden für
Speicher- und Logikstrukturen siliziumbasierte Strukturen verwendet,
während
integrierte Laser allgemein am besten unter Verwendung von III–V-Materialien,
z. B. Indiumphosphid oder Galliumarsenid, hergestellt werden. Diese
III–V-Materialien
können
dazu verwendet werden, Speicher- und Logikstrukturen herzustellen,
die sehr schnell sind. Jedoch schließen die thermischen Eigenschaften
dieser III–V-Materialien üblicherweise
ihre Verwendung bei komplexen Hochleistungscomputersystemen von
vorneherein aus.
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Zweitens:
Obwohl ein Stapeln von Chips ermöglicht,
dass jeder Chip aus dem Material hergestellt wird, das gut darauf
abgestimmt ist, die beabsichtigte Funktion des Chip zu erfüllen, bleibt
das thermische Problem bestehen. Dadurch, dass eine Halbebene freigelegt
wird und dass eine extern bereitgestellte Laserleistung gemäß Ausführungsbeispielen
der Erfindung verwendet wird, wird es möglich, die Vorteile einer optischen
Kommunikation aufzuweisen, ohne die thermische Dichte in dem Chipstapel
zu erhöhen.
Falls die thermische Dichte kein Problem ist, so kann das Ausführungsbeispiel
des befestigten Lasers bevorzugt sein. Die freiliegende Halbebene,
die mechanisch robust ist, bietet auch angrenzenden und/oder benachbarten
Gehäusen
die Vorteile einer optischen Kommunikation.
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Drittens
besteht ein beträchtliches
Problem bei der Entwicklung von Hochleistungscomputerchips, besonders
für Strukturgrößen von
weniger als 250 Nanometern, darin, dass die langen Drahtverbindungen
im Vergleich mit den Transistoren nicht gut skalieren. Im Einzelnen
stellen die langen Drähte
ein Hindernis bezüglich
der Signalintegrität
dar. Dies ist darauf zurückzuführen, dass
ihre Kapazität
zu viel Strom erfordert, um sich rasch aufzuladen, und somit zu
Wärme führt, die
nicht wirtschaftlich beseitigt werden kann. Lange Drähte sind
auch für
einen Hochgeschwindigkeitsbetrieb ein Hindernis. Im Grunde ist die Kapazität eines
Drahtes eine Funktion der Fläche,
und der Widerstandswert ist eine Funktion des Breite-Zu-Länge-Seitenverhältnisses
des Drahtes. Folglich nehmen die Pro-Bit-Transportenergie und die Ausbreitungsverzögerung des
Drahtes mit der Drahtlänge
zu. Optische Kommunikation ist für
die interessierenden Größenordnungen
relativ unabhängig
von der Pfadlänge.
Deshalb verringert eine Verwendung einer optischen Verbindung die
benötigte Leistung
und die erzeugte Wärme,
und sie verbessert die Leistungsfähigkeit von Computersystemen
im Vergleich zu Systemen, die eine Weitverkehrskommunikation elektrisch
unterstützen.
Die Signalintegrität
nimmt bei elektrischen Verbindungen ebenfalls mit der Länge ab.
Photonische Verbindungen weisen dieses auf die Länge bezogene Problem nicht
auf.
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Bei
der obigen Beschreibung sind zahlreiche spezifische Einzelheiten
angegeben, um ein gründliches
Verständnis
von Ausführungsbeispielen
der Erfindung zu vermitteln. Jedoch soll die obige Beschreibung
von veranschaulichten Ausführungsbeispielen der
Erfindung nicht erschöpfend
sein oder die Erfindung auf die genauen offenbarten Formen beschränken. Fachleuten
wird einleuchten, dass die Erfindung ohne eine oder mehrere der
spezifischen Einzelheiten oder auch mit anderen Verfahren, Komponente usw.
praktiziert werden kann. In anderen Fällen sind hinreichend bekannte
Strukturen oder Vorgänge nicht
ausführlich
gezeigt oder beschrieben, um ein Verschleiern von Aspekten der Erfindung
zu vermeiden. Obwohl spezifische Ausführungsbeispiele und Beispiele
der Erfindung hierin zu Veranschaulichungszwecken beschrieben sind,
sind im Rahmen des Schutzumfangs der Erfindung verschiedene äquivalente
Modifikationen möglich,
wie Fachleuten einleuchten wird.
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Diese
Modifikationen können
angesichts der obigen ausführlichen
Beschreibung an der Erfindung vorgenommen werden. Die in den folgenden
Patentansprüchen
verwendeten Begriffe sollten nicht dahin gehend ausgelegt werden,
die Erfindung auf die in der Spezifikation und den Patentansprüchen offenbarten
spezifischen Ausführungsbeispiele
zu beschränken.
Vielmehr soll der Schutzumfang der Erfindung durch die folgenden
Patentansprüche
bestimmt werden, die gemäß etablierten
Grundsätzen
der Anspruchsinterpretation ausgelegt werden sollen.
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ZUSAMMENFASSUNG
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Es
werden Beispiele eines Computersystems (100) beschrieben,
das in einem dreidimensionalen Stapel von Chips eingehäust ist.
Das Gehäuse umfasst
einen elektrischen Chip (102, 104, 106)
und einen optischen Chip (108), der mit dem elektrischen Chip
gekoppelt und in dem Stapel angeordnet ist. Der elektrische Chip
umfasst eine Schaltungsanordnung, um elektrische Signale zu verarbeiten
und zu kommunizieren, und der optische Chip umfasst Strukturen,
um optische Signale zu transportieren. Der elektrische Chip weist
eine geringere Fläche
auf als der optische Chip, so dass der optische Chip eine freiliegende
Halbebene (128) umfasst, die mit optischen Eingangs-/Ausgangstoren
(125, 708, 802) konfiguriert ist. Außerdem kann
das Gehäuse
(120) dahin gehend konfiguriert sein, einen strukturellen
Halt gegen Einfügungskräfte für externe
optische Verbindungen (124) zu liefern.
