CN114063229A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN114063229A
CN114063229A CN202111162695.XA CN202111162695A CN114063229A CN 114063229 A CN114063229 A CN 114063229A CN 202111162695 A CN202111162695 A CN 202111162695A CN 114063229 A CN114063229 A CN 114063229A
Authority
CN
China
Prior art keywords
chip
eic
pic
semiconductor device
electrical signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202111162695.XA
Other languages
English (en)
Other versions
CN114063229B (zh
Inventor
吴建华
卢正观
孟怀宇
沈亦晨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Xizhi Technology Co ltd
Original Assignee
Shanghai Xizhi Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Xizhi Technology Co ltd filed Critical Shanghai Xizhi Technology Co ltd
Priority to CN202111162695.XA priority Critical patent/CN114063229B/zh
Publication of CN114063229A publication Critical patent/CN114063229A/zh
Priority to US17/955,778 priority patent/US20230099534A1/en
Priority to TW111137114A priority patent/TW202316608A/zh
Application granted granted Critical
Publication of CN114063229B publication Critical patent/CN114063229B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/24—Coupling light guides
    • G02B6/42—Coupling light guides with opto-electronic elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/24—Coupling light guides
    • G02B6/42—Coupling light guides with opto-electronic elements
    • G02B6/4201—Packages, e.g. shape, construction, internal or external details
    • G02B6/4204—Packages, e.g. shape, construction, internal or external details the coupling comprising intermediate optical elements, e.g. lenses, holograms
    • G02B6/4214—Packages, e.g. shape, construction, internal or external details the coupling comprising intermediate optical elements, e.g. lenses, holograms the intermediate optical element having redirecting reflective means, e.g. mirrors, prisms for deflecting the radiation from horizontal to down- or upward direction toward a device
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/24—Coupling light guides
    • G02B6/42—Coupling light guides with opto-electronic elements
    • G02B6/4201—Packages, e.g. shape, construction, internal or external details
    • G02B6/4274—Electrical aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Geometry (AREA)
  • Optics & Photonics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明涉及光子集成电路领域，其提供了一种半导体装置。在一些实施方式中，所述半导体装置包括：PIC芯片，其包括孔中导电结构；第一电子集成电路芯片即第一EIC芯片，所述第一EIC芯片设置在所述PIC芯片的第一表面；第二电子集成电路芯片即第二EIC芯片，所述第二EIC芯片设置在所述PIC芯片的第二表面；其中，所述第一EIC芯片通过所述PIC芯片的所述孔中导电结构电连接至所述第二EIC芯片本发明的半导体装置优化了PIC芯片的布线并能够抑制因布线过长导致的电压压降，优化了封装结构。

Description

半导体装置
技术领域
本发明涉及光子集成电路领域，更为具体而言，涉及一种半导体装置。
背景技术
近年来，人工智能技术快速发展，其中涉及的某些神经网络算法需要进行大量矩阵运算。目前，已有提出用光子计算进行上述运算，光子计算以光作为信息的载体，通过光学器件/芯片实现光的传输、处理、计算等。
现有的一种实现光子计算系统的方案中，需要对电子集成电路(EIC)芯片、光子集成电路(PIC)芯片进行电连接，由于芯片较大，其中起到连接作用的线路较长。由于电阻的存在，电流流经长连接线路后产生电压压降不可忽略并导致额外功耗，压降过多还可能导致系统无法正常工作。此外，在诸如光子计算芯片等应用场景中，为了实现大量数据、信号的传输及电连接，EIC芯片、PIC芯片均具有多个连接点，大量连接点对应了大量的布线线路，这也进一步导致不必要的电压压降。另外，PIC芯片有时需要与外界具有光耦合，这对半导体装置整体的集成具有很大限制。对光子集成电路芯片进行合适封装，是本领域近年来一直期望解决的技术问题。
发明内容
本发明提供了一种半导体装置，其能够有效抑制电压压降，优化PIC、EIC芯片之间的电连接，优化封装尺寸。
根据本发明的一方面，本发明的实施方式涉及一种半导体装置，包括：
PIC芯片，其包括孔中导电结构；
第一EIC芯片，所述第一EIC芯片设置在所述PIC芯片的第一表面；
第二EIC芯片，所述第二EIC芯片设置在所述PIC芯片的第二表面；
其中，所述第一EIC芯片通过所述PIC芯片的所述孔中导电结构电连接至所述第二EIC芯片。
在一些实施方式中，所述第一EIC芯片包括电信号转换单元；所述PIC芯片包括光矩阵计算单元以及第一布线结构。所述第二EIC芯片与所述PIC芯片的所述光矩阵计算单元之间形成电信号传输通道，沿着所述电信号传输通道在所述第二EIC芯片至所述PIC芯片的所述光矩阵计算单元的方向上，先后经过所述PIC芯片中的所述孔中导电结构、所述第一EIC芯片的所述电信号转换单元、所述PIC芯片的所述第一布线结构。所述电信号传输通道用于所述PIC芯片的所述光矩阵计算单元与所述第二EIC芯片之间的数据传输。
在一些实施方式中，所述半导体装置包括第一键合结构，该第一键合结构被配置为将所述第一EIC芯片电连接至所述PIC芯片，并且，被配置为沿着所述电信号传输通道在所述第二EIC芯片至所述光矩阵计算单元的方向上，满足先后经过所述PIC芯片中的所述孔中导电结构、所述第一键合结构、所述第一EIC芯片的所述电信号转换单元。
在一些实施方式中，所述半导体装置包括第二键合结构，该第二键合结构被配置为将所述第二EIC芯片电连接至所述PIC芯片。
在一些实施方式中，所述半导体装置包括第三键合结构，该第三键合结构被配置为将所述第一EIC芯片电连接至所述PIC芯片，并且，沿着所述电信号传输通道在所述第二EIC芯片至所述光矩阵计算单元的方向上，满足先后经过所述第二EIC芯片的所述电信号转换单元、所述第三键合结构、所述PIC芯片的所述第一布线结构。
在一些实施方式中，在所述半导体装置中，所述孔中导电结构穿过PIC芯片的一部分，但未贯穿PIC芯片。可选地，所述PIC芯片包括硅通孔(TSV)，所述孔中导电结构的至少一部分位于所述硅通孔中。
根据本发明的另一方面，本发明的实施方式涉及半导体装置，包括：
基板；
PIC芯片，其包括孔中导电结构，所述PIC芯片安装在所述基板上，所述PIC芯片具有第一表面和第二表面，所述第二表面面向所述基板；
中介层，其包括第四布线结构，所述中介层安装在所述基板上，所述中介层具有面向基板的第三表面和与所述第三表面相对的第四表面；
第一EIC芯片，所述第一EIC芯片的一部分安装在所述PIC芯片的第一表面上，一部分安装在所述中介层的第四表面上；以及
第二EIC芯片，其安装在所述中介层的第四表面上。
在一些实施方式中，所述PIC芯片中的孔中导电结构被配置为将所述基板与所述第一EIC芯片电连接。所述第四布线结构被配置为将所述第一EIC芯片与所述第二EIC芯片电连接。
在一些实施方式中，所述第一EIC芯片包括电信号转换单元；所述PIC芯片包括光矩阵计算单元以及第一布线结构。所述第二EIC芯片与所述PIC芯片的所述光矩阵计算单元之间形成电信号传输通道，沿着所述电信号传输通道在所述第二EIC芯片至所述PIC芯片的所述光矩阵计算单元的方向上，先后经过所述中介层的所述第四布线结构、所述第一EIC芯片的所述电信号转换单元；所述电信号传输通道用于所述PIC芯片的所述光矩阵计算单元与所述第二EIC芯片之间的数据传输。
在一些实施方式中，所述PIC芯片包括光栅耦合器。
根据本发明的实施方式，通过将PIC芯片设置在第一EIC芯片与第二EIC芯片之间，并且所述第一EIC芯片通过形成在PIC芯片中的布线结构例如孔中导电结构与第二EIC芯片电连接。缩短了第一EIC芯片到第二EIC芯片的线路距离，从而减少了电压压降。并且，采用上述配置也缩短了第二EIC芯片到PIC芯片的电信号传输距离，抑制了信号下降同时也提高了信息传输和处理速率。另外，可使用中介层及其孔中导电结构来缩短中介层上的芯片到基板的连接距离，亦能减少电压压降，改善了半导体装置的性能。通过PIC的光栅耦合器进行光耦合，提高了半导体装置的集成度。
本发明实施方式的各个方面、特征、优点等将在下文结合附图进行具体描述。根据以下结合附图的具体描述，本发明的上述方面、特征、优点等将会变得更加清楚。
附图说明
图1是示例性示出根据本发明的一种实施方式的半导体装置的结构的截面图；
图2是示例性示出根据本发明的另一种实施方式的半导体装置的结构的截面图；
图3是示例性示出根据本发明的又一种实施方式的半导体装置的结构的截面图；
图4是示例性示出根据本发明实施方式的孔中导电结构一例的示意图；
图5是示例性示出根据本发明实施方式的孔中导电结构另一例的示意图。
具体实施方式
为了便于理解本发明技术方案的各个方面、特征以及优点，下面结合附图对本发明进行具体描述。应当理解，下述的各种实施方式只用于举例说明，而非用于限制本发明的保护范围。
【实施方式一】
图1示例性示出根据本发明的一种实施方式的半导体装置的结构。在本发明的一种实施方式中，所述半导体装置包括基板101、PIC芯片102、第一EIC芯片103、以及第二EIC芯片104。所述PIC芯片102安装在基板101上，可选的，PIC芯片102通过键合结构105安装在基板101上。在可选实施方式中，所述键合结构102包括由焊料形成的微凸块(Microbump)。在本发明实施方式中，所述PIC芯片102具有第一表面，以及与该第一表面相对的第二表面，在所述第一表面上安装有第一EIC芯片103，在所述第二表面上安装有第二EIC芯片104，其中，第二表面朝向基板。在本发明实施方式中，所述第一EIC芯片103和第二EIC芯片104分别位于PIC芯片102的上、下表面，即夹着PIC芯片102设置。在一些实施方式中，第一EIC芯片103、第二EIC芯片104中的至少一个通过倒装方式安装于PIC芯片上。所述第一EIC芯片103通过键合结构106安装在PIC芯片102上，类似的，第二EIC芯片104也可通过另外的键合结构安装在PIC芯片上。在可选实施方式中，所述键合结构106包括由焊料形成的微凸块，所述另外的键合结构可以是例如焊接材料层。在其他可选实施方式中，前述的任一键合结构还可以是诸如焊料球之类的其他键合结构。在本发明实施方式中，所述基板101具有容纳所述第二EIC芯片104的开口。可选地，在所述开口中，可以围绕所述第二EIC芯片104设置封装材料，例如，模塑材料(molding compound)。
在本发明实施方式中，所述第一EIC芯片103通过设置于PIC芯片102中的布线结构与对象电路连接，所述对象电路包括第二EIC芯片104、基板101中的布线结构。其中，PIC芯片102包括孔中导电结构107。在本发明的一种实施方式中，所述第一EIC芯片103包括与键合结构106连接的第一EIC布线层(例如，图1中的粗实线所示)，所述PIC芯片102的布线结构还包括与键合结构106连接的PIC布线层(例如，图1中的粗实线所示)；所述第一EIC芯片103到所述第二EIC芯片104的电连接路径包括先后经过所述第一EIC布线层、键合结构106、所述PIC布线层、孔中导电结构107、以及第二EIC芯片104的电连接路径；所述第一EIC芯片103到所述基板101的电连接路径包括先后经过所述第一EIC布线层、键合结构106、所述PIC布线层、孔中导电结构107、以及基板101的电连接路径。本实施方式的布线简单，线路较短，减少了电压压降。
在一些实施方式中，PIC芯片可包括第一布线结构(图1未示)，第一布线结构被配置为将第一EIC芯片电连接至PIC芯片中的孔中导电结构，PIC芯片还可包括第二布线结构，第二布线结构被配置为将第二EIC芯片电连接至PIC芯片中的孔中导电结构，PIC芯片还可包括第三布线结构，第三布线结构被配置为将第一EIC芯片电连接至PIC芯片中的器件层。所述第二EIC芯片与所述PIC芯片的所述器件层进行电连接时，第二EIC芯片依次经过第二布线结构、孔中导电结构、第一布线结构、第一EIC芯片、第三布线结构与所述器件层进行电连接，形成第二EIC芯片与所述PIC芯片的所述器件层的导电通道，通过该导电通道，电信号能在PIC的器件层与第二EIC芯片之间传输。示例性的，器件层中的某些器件能进行电耦合(电连接)，例如光调制器、光电二极管(PD)。
示例性的，所述第一EIC芯片包括电信号转换单元；所述PIC芯片包括光矩阵计算单元以及第一布线结构；所述第二电芯片与所述PIC芯片的所述光矩阵计算单元之间形成电信号传输通道，沿着所述电信号传输通道在所述第二EIC芯片至所述光矩阵计算单元的方向上，先后经过所述PIC芯片中的所述孔中导电结构、所述第一EIC芯片的所述电信号转换单元、所述PIC芯片的所述第一布线结构，所述电连接通道用于所述PIC芯片的所述光矩阵计算单元与所述第二EIC芯片之间的数据传输。通过孔中导电结构形成，优化了布线及电信号/数据的传输，另外，数据从第二EIC传输至第一EIC进行信号转换等处理，然后再传输至PIC芯片，各个芯片能够独立设计并制造，能完成各自功能，多芯片集成则可以实现整体的功能。示例性的，第一EIC芯片与PIC芯片之间的空间不设置(堆叠)其它芯片，从而可减小它们之间的连接距离。类似的，第二EIC芯片与PIC芯片之间的空间不设置(堆叠)其它芯片。
在一些实施方式中，半导体装置包括第一键合结构，第一键合结构被配置为将第一EIC芯片103与PIC芯片102电连接，半导体装置可以包括第二键合结构，第二键合结构被配置于将第二EIC芯片104与PIC芯片102进行电连接。示例性的，第二EIC芯片依次经过第二布线结构、第二键合结构、孔中导电结构、第一布线结构、第一键合结构、第一EIC芯片、第三布线结构与所述器件层进行电连接。沿着所述电信号传输通道在所述第二EIC芯片至所述光矩阵计算单元的方向上。
示例性的，PIC芯片被配置为接收第一EIC芯片的电信号，并基于第一EIC芯片的电信号，产生第一光信号，以第一光信号进行计算即光计算，其中PIC芯片中可包括电光转换单元，电光转换单元可以是光调制器，光调制器可以将原始光信号，基于电信号调制为上述第一光信号。示例性的，光处理器能够以光为信号执行矩阵计算，所述第一光信号可以表示向量、矩阵等形式的数据，并基于此进行计算。示例性的，第一EIC芯片包括电信号转换单元，所述信号转换单元能够实现电信号的转换，例如第一电信号和第二电信号之间的转换，示例性的，第一电信号、第二电信号可以选自电流信号、电压信号、数字信号、模拟信号等。示例性的，第一电信号来自PIC芯片、第二电信号输出给第二EIC芯片。示例性的，第一电信号来自第二EIC芯片，第二电信号输出给PIC芯片，PIC芯片基于第二电信号，产生第一光信号。
在一些实施例中，在基板上设置开孔结构，用于容纳第二EIC芯片，减小了封装尺寸/封装面积。
在一种实施方式中，所述PIC芯片102包括光栅耦合器108，其可以通过诸如棱镜之类的转光镜109耦合来自激光器芯片的光。在可选实施方式中，所述光栅耦合器108可以耦合至光纤阵列，以耦合来自封装外部的光源的光。
在本发明实施方式中，所述基板101具有将所述半导体装置安装至其他装置(例如印刷电路板)的焊料球110。
在一些实施方式中，所述第一EIC芯片103可以包括数字集成电路芯片和/或模拟集成电路芯片。在一些实施方式中，所述第二EIC芯片104可以包括存储器芯片，例如，1个或多个HBM芯片。
【实施方式二】
图2示例性示出根据本发明的另一种实施方式的半导体装置的结构。所述半导体装置包括基板201、PIC芯片202和EIC芯片203。其中，PIC芯片201通过作为键合结构一例的焊料球205安装在基板201上，所述PIC芯片201包括面向基板201的第一表面和与该第一表面相对的第二表面。在所述第二表面上，EIC芯片203通过键合结构204安装在PIC芯片202上。所述EIC芯片203通过设置于PIC芯片202中的布线结构与对象电路电连接，所述对象电路包括布置于所述基板201中的布线结构。在一些实施方式中，所述设置于PIC芯片202中的布线结构包括孔中导电结构206。虽未图示，但本领域技术人员应当理解，EIC芯片203具有EIC布线层，PIC芯片的布线结构包括PIC布线层，基板201具有基板布线层。在EIC芯片203到基板201的电连接路径中，包括先后经过EIC布线层、键合结构204、PIC芯片的第一布线结构、PIC芯片的孔中导电结构206、焊料球205、以及基板布线层的电连接路径。本实施方式的布线简单，线路较短，减少了电压压降。
在一些实施方式中，所述PIC芯片202包括光栅耦合器207，通过光栅耦合器207耦合光纤阵列208，以耦合来自封装外部的光源的光。在可选实施方式中，光栅耦合器207可以连接转光镜，以便通过转光镜直接接收封装内的激光芯片发出的光。
在一些实施方式中，EIC芯片203可以包括数字集成电路芯片、模拟集成电路芯片。
【实施方式三】
图3示例性示出根据本发明的又一种实施方式的半导体装置的结构。所述半导体装置包括基板301、PIC芯片302、中介层303、第一EIC芯片304和第二EIC芯片305。在基板301上，并排安装有PIC芯片302和中介层303，其中，PIC芯片302具有面向基板301的第一表面和与该第一表面相对的第二表面，中介层303具有面向基板301的第三表面和与该第三表面相对的第四表面。所述第一EIC芯片304跨接在PIC芯片302的第二表面和中介层303的第四表面上，即，第一EIC芯片304的一部分安装在PIC芯片302的第二表面上，另一部分安装在中介层303的第四表面上。所述第二EIC芯片305安装在中介层303的第四表面上。这些EIC芯片均是通过键合结构例如微凸块安装在相应的PIC芯片302、中介层303上，所述PIC芯片302和中介层303通过键合结构例如焊料球安装在基板301上。
第一EIC芯片304到基板301的电连接路径包括作为PIC芯片302的布线结构的一部分的孔中导电结构306和作为中介层303的布线结构的一部分的孔中导电结构307。所述第一EIC芯片304的布线结构包括EIC芯片布线层，PIC芯片的布线结构还包括PIC芯片布线层，所述中介层303的布线结构还包括中介层布线层。第一EIC芯片304到基板301的电连接路径包括先后经过第一EIC芯片304的EIC芯片布线层、PIC芯片布线层、孔中导电结构306、以及基板301的布线层的电连接路径和先后经过第一EIC芯片304的EIC芯片布线层、中介层布线层、孔中导电结构307、以及基板301的布线层的电连接路径。在可选实施方式中，第一EIC芯片304到基板301的电连接路径包括孔中导电结构306和孔中导电结构307的任意一者。
第二EIC芯片305到基板301的电连接路径包括作为中介层303的布线结构的一部分的孔中导电结构307。所述第二EIC芯片305的布线结构包括EIC芯片布线层，所述中介层303的布线结构还包括中介层布线层。第二EIC芯片305到基板301的电连接路径包括先后经过第二EIC芯片305的布线层、中介层布线层、孔中导电结构307、以及基板301的布线层的电连接路径。
所述第一EIC芯片304的布线结构包括EIC芯片布线层，PIC芯片的布线结构还包括PIC芯片布线层，所述中介层303的布线结构还包括中介层布线层，所述第二EIC芯片305的布线结构包括EIC芯片布线层。PIC芯片302到第二EIC芯片305的电连接路径可以包括先后经过PIC芯片布线层、第一EIC芯片304的EIC芯片布线层、中介层布线层、第二EIC芯片305的EIC芯片布线层的电连接路径。
本领域技术人应当理解，上述电连接路径还包括相邻部件之间的键合结构。
在一些实施方式中，所述PIC芯片302包括光栅耦合器308，通过光栅耦合器308耦合光纤阵列309，以耦合来自封装外部的光源的光。在可选实施方式中，光栅耦合器308耦合至转光镜，以便通过转光镜直接接收封装内的激光芯片发出的光。
在一些实施方式中，第一EIC芯片304包括模拟集成电路芯片，第二EIC芯片305包括数字集成电路芯片。在可选的实施方式中，第一EIC芯片304包括数字集成电路芯片，第二EIC芯片305包括模拟集成电路芯片。在其他实施方式中，第一EIC芯片304和第二EIC芯片305可以是相同类型的电子集成电路芯片，例如，同为模拟集成电路芯片或同为数字集成电路芯片。
【光子集成电路芯片】
图4示例性示出了本发明实施方式的PIC芯片及其中的孔中导电结构的一例。所述PIC芯片包括由下到上层叠的硅衬底401、二氧化硅层402、第一材料层403和第二材料层404。其中，在二氧化硅层402上形成器件405，该层亦称为器件层。在所述PIC芯片中，自上而下形成有孔中导电结构406，孔中导电结构406的上端设置有用于连接键合结构的第一电连接结构407，下端设置有用于连接另一键合结构的第二电连接结构408。所述孔中导电结构406贯穿PIC芯片的所有层。其中，第一电连接结构407、第二电连接结构408可作为PIC芯片的布线结构的一部分。
图5示例性示出了本发明实施方式的PIC芯片及其中的孔中导电结构的另一例。所述PIC芯片包括由下到上层叠的硅衬底501、二氧化硅层502、第一材料层503和第二材料层504。其中，在二氧化硅层502上形成器件505，该层亦称为器件层。在所述PIC芯片中，在硅衬底501、二氧化硅层502、第一材料层503中自上而下形成有孔中导电结构506。所述孔中导电结构506自硅衬底底部向上延伸并止于第二材料层504的底部，即，所述孔中导电结构506贯穿了硅衬底501、二氧化硅层502和第一材料层503三层，所述孔中导电结构506穿过PIC芯片的一部分，但未贯穿整个PIC芯片，在一些实施例中，孔中导电结构穿过衬底501。在第一材料层503上，第二材料层504中可设置布线结构，所述布线结构用于连接。示例性地，PIC芯片的第一布线结构可包括第一电连接结构507、第一布线连接层509以及第二布线连接层510，PIC芯片的第二布线结构可包括第二电连接结构508。硅衬底501的上表面、下表面分别形成第一电连接结构507、第二电连接结构508。可以用于连接键合结构。第二材料层504中的布线结构包括与第一电连接结构507连接的第一布线连接层509、与孔中导电结构506的上端连接的第二布线连接层510。
图4-5仅示例性的画出了器件层的位置。在其它材料层上也可形成器件层，例如，在第二材料层上也形成器件层。在一些实施方式中，还可包括设置在第二材料层上的第三材料层、第四材料层，第三材料层与第四材料层之中设置有器件层。在一些实施方式中，PIC芯片的表面设置有器件层。器件层可以包括光调制器、光波导、光电二极管、光栅耦合器、定向耦合器和发光器件等器件，光矩阵计算单元可包括上述器件的一种或者多种。其中，光调制器可以是例如互连马赫曾德尔干涉仪(MZI)。在一些实施例中，PIC芯片不包括光源，光的输入可以通过外部光纤输入，也可以通过发光光源例如激光器输入。在一些实施例中，PIC芯片包括光源，光源可以是半导体发光器件、激光器件。
在各个实施方式中，形成孔中导电结构时，可包括在PIC芯片制造工序中形成开孔的工序，形成开孔可通过TSV技术。在一些实施方式中，可以基于SOI结构形成PIC芯片，PIC芯片中的孔中导电结构在形成时，首先形成开孔(via)，然后在开孔中设置导电材料，开孔可以穿过衬底(衬底层)以及其它材料层，以形成孔中导电结构，从而在开孔的两端形成导电路径，导电材料在设置时形状不需要刚好跟开孔一致，可以是例如上部小下部大的形态，只需满足在开孔的两端形成导电路径即可。在形成开孔的一个或多个工序中，可包括利用TSV工艺的工序。
在图4-5中，PIC芯片具有上表面和下表面，将其应用于实施方式一至三时，下表面为第一表面、上表面为第二表面。
以上对本发明各个实施方式中使用的形成于PIC芯片中的孔中导电结构进行了举例说明。在一些实施方式中，形成于中介层的孔中导电结构也可以采用图4和图5举例说明的结构，因此，在此不对中介层的孔中导电结构进行重复说明。
本领技术人员应当理解，以上所公开的仅为本发明的实施方式而已，当然不能以此来限定本发明之权利范围，依本发明实施方式所作的等同变化，仍属本发明权利要求所涵盖的范围。

Claims (12)

1.一种半导体装置，其特征在于，包括：
光子集成电路PIC芯片，其包括孔中导电结构；
第一电子集成电路芯片即第一EIC芯片，所述第一EIC芯片设置在所述PIC芯片的第一表面；
第二电子集成电路芯片即第二EIC芯片，所述第二EIC芯片设置在所述PIC芯片的第二表面；
其中，所述第一EIC芯片通过所述PIC芯片的所述孔中导电结构电连接至所述第二EIC芯片。
2.如权利要求1所述的半导体装置，其特征在于，
所述第一EIC芯片包括电信号转换单元；
所述PIC芯片包括光矩阵计算单元以及第一布线结构；
所述第二EIC芯片与所述PIC芯片的所述光矩阵计算单元之间形成电信号传输通道，沿着所述电信号传输通道在所述第二EIC芯片至所述PIC芯片的所述光矩阵计算单元的方向上，先后经过所述PIC芯片中的所述孔中导电结构、所述第一EIC芯片的所述电信号转换单元、所述PIC芯片的所述第一布线结构；所述电信号传输通道用于所述PIC芯片的所述光矩阵计算单元与所述第二EIC芯片之间的数据传输。
3.如权利要求2所述的半导体装置，其特征在于，包括：
第一键合结构，其被配置为将所述第一EIC芯片电连接至所述PIC芯片，并且，被配置为沿着所述电信号传输通道在所述第二EIC芯片至所述光矩阵计算单元的方向上，满足先后经过所述PIC芯片中的所述孔中导电结构、所述第一键合结构、所述第一EIC芯片的所述电信号转换单元。
4.如权利要求1所述的半导体装置，其特征在于，包括：
第二键合结构，该第二键合结构被配置为将所述第二EIC芯片电连接至所述PIC芯片。
5.如权利要求2所述的半导体装置，其特征在于，包括：
第三键合结构，其被配置为将所述第一EIC芯片电连接至所述PIC芯片，并且，沿着所述电信号传输通道在所述第二EIC芯片至所述光矩阵计算单元的方向上，满足先后经过所述第二EIC芯片的所述电信号转换单元、所述第三键合结构、所述PIC芯片的所述第一布线结构。
6.如权利要求1-5中任意一项所述的半导体装置，其特征在于，所述孔中导电结构穿过PIC芯片的一部分，但未贯穿PIC芯片。
7.如权利要求6所述的半导体装置，其特征在于，所述PIC芯片包括硅通孔，所述孔中导电结构的至少一部分位于所述硅通孔中。
8.一种半导体装置，其特征在于，包括：
基板；
光子集成电路PIC芯片，其包括孔中导电结构，所述PIC芯片安装在所述基板上，所述PIC芯片具有第一表面和第二表面，所述第二表面面向所述基板；
中介层，其包括第四布线结构，所述中介层安装在所述基板上，所述中介层具有面向基板的第三表面和与所述第三表面相对的第四表面；
第一电子集成电路EIC芯片，所述第一EIC芯片的一部分安装在所述PIC芯片的第一表面上，一部分安装在所述中介层的第四表面上；以及
第二EIC芯片，其安装在所述中介层的第四表面上。
9.如权利要求8所述的半导体装置，其特征在于，所述PIC芯片中的孔中导电结构被配置为将所述基板与所述第一EIC芯片电连接。
10.如权利要求8所述的半导体装置，其特征在于，所述第四布线结构被配置为将所述第一EIC芯片与所述第二EIC芯片电连接。
11.如权利要求10所述的半导体装置，其特征在于，
所述第一EIC芯片包括电信号转换单元；
所述PIC芯片包括光矩阵计算单元以及第一布线结构；
所述第二EIC芯片与所述PIC芯片的所述光矩阵计算单元之间形成电信号传输通道，沿着所述电信号传输通道在所述第二EIC芯片至所述PIC芯片的所述光矩阵计算单元的方向上，先后经过所述中介层的所述第四布线结构、所述第一EIC芯片的所述电信号转换单元；
所述电信号传输通道用于所述PIC芯片的所述光矩阵计算单元与所述第二EIC芯片之间的数据传输。
12.如权利要求8所述的半导体装置，其特征在于，所述PIC芯片包括光栅耦合器。
CN202111162695.XA 2021-09-30 2021-09-30 半导体装置 Active CN114063229B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202111162695.XA CN114063229B (zh) 2021-09-30 2021-09-30 半导体装置
US17/955,778 US20230099534A1 (en) 2021-09-30 2022-09-29 Semiconductor device
TW111137114A TW202316608A (zh) 2021-09-30 2022-09-29 半導體裝置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111162695.XA CN114063229B (zh) 2021-09-30 2021-09-30 半导体装置

Publications (2)

Publication Number Publication Date
CN114063229A true CN114063229A (zh) 2022-02-18
CN114063229B CN114063229B (zh) 2023-06-16

Family

ID=80234031

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111162695.XA Active CN114063229B (zh) 2021-09-30 2021-09-30 半导体装置

Country Status (3)

Country Link
US (1) US20230099534A1 (zh)
CN (1) CN114063229B (zh)
TW (1) TW202316608A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024007945A1 (zh) * 2022-07-06 2024-01-11 南京光智元科技有限公司 光电封装结构和光子计算系统

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020041027A1 (en) * 2000-10-10 2002-04-11 Kabushiki Kaisha Toshiba Semiconductor device
US20080258259A1 (en) * 2007-04-23 2008-10-23 Hideki Osaka Semiconductor chip and semiconductor device
US20190326266A1 (en) * 2018-04-24 2019-10-24 Cisco Technology, Inc. Integrated circuit bridge for photonics and electrical chip integration
CN112086444A (zh) * 2019-06-14 2020-12-15 台湾积体电路制造股份有限公司 半导体装置
US20210064958A1 (en) * 2020-11-17 2021-03-04 Intel Corporation Heterogeneously integrated optical neural network accelerator
US20210096310A1 (en) * 2019-09-26 2021-04-01 Taiwan Semiconductor Manufacturing Co., Ltd. Package assembly and manufacturing method thereof
CN113035858A (zh) * 2021-05-31 2021-06-25 杭州光智元科技有限公司 半导体装置及其制造方法
CN113053835A (zh) * 2019-12-26 2021-06-29 台湾积体电路制造股份有限公司 半导体封装及其形成方法
US20210202562A1 (en) * 2019-12-26 2021-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method of forming the same
CN113192937A (zh) * 2021-04-30 2021-07-30 杭州光智元科技有限公司 半导体装置及其制造方法
US20210257396A1 (en) * 2020-02-19 2021-08-19 Pointcloud Inc. Backside illumination architectures for integrated photonic lidar

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020041027A1 (en) * 2000-10-10 2002-04-11 Kabushiki Kaisha Toshiba Semiconductor device
US20080258259A1 (en) * 2007-04-23 2008-10-23 Hideki Osaka Semiconductor chip and semiconductor device
US20190326266A1 (en) * 2018-04-24 2019-10-24 Cisco Technology, Inc. Integrated circuit bridge for photonics and electrical chip integration
CN112005370A (zh) * 2018-04-24 2020-11-27 思科技术公司 用于光子芯片和电气芯片集成的集成电路桥
CN112086444A (zh) * 2019-06-14 2020-12-15 台湾积体电路制造股份有限公司 半导体装置
US20210096310A1 (en) * 2019-09-26 2021-04-01 Taiwan Semiconductor Manufacturing Co., Ltd. Package assembly and manufacturing method thereof
CN113053835A (zh) * 2019-12-26 2021-06-29 台湾积体电路制造股份有限公司 半导体封装及其形成方法
US20210202562A1 (en) * 2019-12-26 2021-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method of forming the same
US20210257396A1 (en) * 2020-02-19 2021-08-19 Pointcloud Inc. Backside illumination architectures for integrated photonic lidar
US20210064958A1 (en) * 2020-11-17 2021-03-04 Intel Corporation Heterogeneously integrated optical neural network accelerator
CN113192937A (zh) * 2021-04-30 2021-07-30 杭州光智元科技有限公司 半导体装置及其制造方法
CN113035858A (zh) * 2021-05-31 2021-06-25 杭州光智元科技有限公司 半导体装置及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024007945A1 (zh) * 2022-07-06 2024-01-11 南京光智元科技有限公司 光电封装结构和光子计算系统

Also Published As

Publication number Publication date
TW202316608A (zh) 2023-04-16
CN114063229B (zh) 2023-06-16
US20230099534A1 (en) 2023-03-30

Similar Documents

Publication Publication Date Title
US10962728B2 (en) Co-packaged optics and transceiver
US10879648B2 (en) Method and system for large silicon photonic interposers by stitching
US9391708B2 (en) Multi-substrate electro-optical interconnection system
CN107040318B (zh) 用于通信的方法和系统
US11041999B2 (en) Chip-to-chip optical interconnect
US11367711B2 (en) Optically interfaced stacked memories and related methods and systems
Schow et al. Get on the optical bus
CN112368621A (zh) 电光封装及制造方法
US20140270629A1 (en) Optical waveguide network of an interconnecting ic module
US11728894B2 (en) Optically-enhanced multichip packaging
US9939596B2 (en) Optical integrated circuit package
US20220158736A1 (en) Optical Module and Method of Fabrication
US11886023B2 (en) Photonic optoelectronic module packaging
CN114063229B (zh) 半导体装置
US11177219B1 (en) Photonic integrated circuit with integrated optical transceiver front-end circuitry for photonic devices and methods of fabricating the same
CN113841075B (zh) 连接器插头及利用其的有源光缆组装体
CN113192937A (zh) 半导体装置及其制造方法
WO2023193780A1 (zh) 转接板、光芯片封装、计算加速器及其制造方法
US20060024067A1 (en) Optical I/O chip for use with distinct electronic chip
CN117501643A (zh) 利用微型led用于光学通道的逐位反向多路复用
CN220627808U (zh) 电子器件
US20240192439A1 (en) Heterogeneous package structures with photonic devices
US11906802B2 (en) Photonics integration in semiconductor packages
US20230244045A1 (en) OPTO-Electronic Integrated Module
CN116184566A (zh) 半导体封装结构、信息传输方法、制造方法及光互联设备

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant