DE112004002521T5

DE112004002521T5 - Programmierbare direkte interpolierende Verzögerungsschleife

Info

Publication number: DE112004002521T5
Application number: DE112004002521T
Authority: DE
Inventors: Mamun Ur Folsom Rashid
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2003-12-24
Filing date: 2004-12-22
Publication date: 2006-11-09
Also published as: CN1898871A; GB0608722D0; TWI266483B; US20050140416A1; WO2005064797A1; GB2423204B; TW200535592A; US6958634B2; GB2423204A; DE112004003143A5; KR20060100948A; CN102195644A

Abstract

Vorrichtung, umfassend:
einen Referenztakt;
eine Referenzrückkopplungsschaltung, die auf den Referenztakt schaltet und eine grobe Einheitsverzögerung erstellt;
eine Verzögerungsschaltung, die die Einheitsverzögerung dupliziert und eine Mehrzahl grob verzögerter Flanken auf der Basis der Einheitsverzögerung erzeugt; und
einen Phaseninterpolator, der zwischen den groben Verzögerungsflanken interpoliert, um eine feine Verzögerung zu erzeugen.

Description

HINTERGRUND
In einem Speichersubsystem, das nach der Source-Synchronous-Methode arbeitet, überträgt die Vorrichtung, die ein Datensignal auf einer leitenden Datenleitung überträgt, auch ein Strobe-Signal auf einer separaten leitenden Leitung. Ein Impuls in dem Strobe-Signal hat ein vordefiniertes Phasenverhältnis zu jedem zugehörigen Impuls in einer Anzahl von Datensignalen. Der Impuls im Strobe-Signal wird zum Erfassen von Bitwerten in den Datensignalen an der Empfangsvorrichtung verwendet. Insbesondere laufen die Daten- und Strobe-Signale durch eine Empfangsschaltung, der die logischen Pegel erfaßt, die angegeben werden, und diese in Spannungswerte umwandelt, die zur Verarbeitung durch die Steuerschaltung in einem integrierten Schaltungs-(IC) Chip geeignet sind. Die Ausgänge der Empfangsschaltung werden dann einer Reihe von Zwischenspeichern zugeleitet, von welchen jeder einen Bitwert in einem entsprechenden Datensignal abhängig von einem Impuls im Strobe-Signal erfaßt.
Zum Beispiel verwenden Double Data Rate (DDR) Speichervorrichtungen Source-Synchronous-Übertragungen, wenn Daten aus den Speichervorrichtungen gelesen werden. Das Daten-Strobe-Signal (DQS) wird gemeinsam mit zu taktenden Daten (DQ) gesendet. Die Taktflanken des DQS-Signals stimmen mit der Datenübertragungszeit überein. Zum Erfassen der Daten in einem Register unter Verwendung des DQS-Signals muß das DQS-Signal verzögert werden, um die Datenvorbereitungszeitanforderung des Registers zu erfüllen.
Herkömmliche Speicherschnittstellen verwenden eine Verzögerungsschleife ("delay locked loop" – DLL) zur Taktrückgewinnung. Eine Konfiguration beruht auf Selbstvorspannungstechniken, wobei alle Vorspannungen und Ströme auf andere erzeugte Vorspannungen und Ströme bezogen werden. Eine andere Konfiguration beruht auf einer Doppelschleifen-DLL-Architektur für einen kontinuierlichen Taktlauf. Eine Schleife erzeugt acht gleich beabstandete Referenztakte, und die andere Schleife multiplext zwischen ausgewählten aufeinanderfolgenden Referenztakten, um einen gewünschten rückgewonnenen Takt zu erzeugen. Es ist jedoch eine höhere Präzision erwünscht, um das Strobe-Signal in die Mitte des Datenauges zu plazieren, um den System-Timing-Margin zu maximieren.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 ist ein Diagramm, das ein System zeigt, in dem eine Ausführungsform der Erfindung ausgeführt werden kann.
2 ist ein Diagramm einer Ausführungsform einer DLL-Architektur gemäß der Erfindung.
3(a) ist ein Diagramm einer Ausführungsform eines DDR DRAM und einer Speichersteuerung.
3(b) zeigt ein Zeitsteuerungsdiagramm von Signalen, die in einer beispielhaften Ausführung des Speichersubsystems zu finden sind.
4(a) ist ein Diagramm höchster Ebene einer Ausführungsform einer DLL, die eine Mastermit einer Slave-Verzögerungsleitung wie zuvor beschrieben enthält.
4(b) ist ein ausführliches Diagramm der in 3(a) dargestellten Ausführungsform.
5 ist ein Diagramm einer Ausführungsform einer DLL-Implementierung.
6 ist ein Flußdiagramm einer Ausführungsform zum Implantieren der Erfindung.
7 ist eine Graphik einer Ausführungsform einer generalisierten Verzögerungskurve.
8 ist eine Graphik einer Ausführungsform einer Verzögerungskurve über verschiedene Frequenzen.
AUSFÜHRLICHE BESCHREIBUNG
Ausführungsformen der Erfindung stellen eine DLL-Architektur bereit, die eine Grob-Fein-Anordnung enthält, die eine Schleife für ein nicht kontinuierliches Strobe-Signal verwendet, die auch bei kontinuierlichen Takten angewendet werden kann. Insbesondere erstellt eine Referenz schleife eine präzise grobe Einheitsverzögerung. Eine Slave-Verzögerungsleitung dupliziert die Einheitsverzögerung. Ein Phaseninterpolator (PI) interpoliert zwischen der Einheitsverzögerung zur Erzeugung einer feinen Verzögerung.
Ein Speicher überträgt Daten (DQ) sowohl an den steigenden als auch fallenden Flanken eines bidirektionalen Daten-Strobe- (DQS-) Signals. Eine programmierbare Verzögerungsschleife (DLL) wird in einer Speichersteuerung zur Erzeugung einer präzisen internen Strobe-Signal-Verzögerung verwendet, so daß das eintreffende Strobe-Signal in der Mitte des Datenauges plaziert werden kann, um das System-Timing zu maximieren. Die DLL stellt einen Verzögerungsbereich mit sehr feinen Schrittgrößen bereit. Insbesondere nimmt ein Phaseninterpolator zwei aufeinanderfolgende, grobe Strobe-Signal-Flankenwinkel und interpoliert zwischen diesen um feinere Strobe-Signal-Flanken zu erzeugen. Während des Urladens geht die Speichersteuerung durch den Verzögerungsbereich und wählt die optimale Verzögerungseinstellung innerhalb des vorbeilaufenden Fensters.
In der ausführlichen Beschreibung sind zahlreiche spezifische Details dargelegt, um ein umfassendes Verständnis der vorliegenden Erfindung zu bieten. Für den Fachmann ist jedoch offensichtlich, daß die vorliegende Erfindung ohne diese spezifischen Details ausgeführt werden kann. In anderen Fällen wurden für eine deutlichere Darstellung der vorliegenden Erfindung allgemein bekannte Methoden, Prozeduren, Komponenten und Schaltungen ausführlich beschrieben.
Einige Teile der folgenden ausführlichen Beschreibung werden als Algorithmen und symbolische Darstellungen von Operationen an Datenbits oder binären Signalen in einem Computer präsentiert. Diese algorithmischen Beschreibungen und Darstellungen sind Mittel, die von Fachleuten in der Technik der Datenverarbeitung verwendet werden, um den Inhalt ihrer Arbeit anderen Fachleuten zu vermitteln. Ein Algorithmus wird hier und allgemein als eine folgerichtige Abfolge von Schritten betrachtet, die zu einem gewünschten Ergebnis führt. Die Schritte enthalten physikalische Manipulationen physikalischer Größen. Für gewöhnlich, wenn auch nicht unbedingt, nehmen diese Größen die Form elektrischer oder magnetischer Signale an, die gespeichert, übertragen, kombiniert, verglichen oder auf andere Weise manipuliert werden können. Vorwiegend aus Gründen des allgemeinen Gebrauchs, hat es sich gelegentlich als praktisch erwiesen, diese Signale als Bits, Werte, Elemente, Symbole, Zeichen, Terme, Zahlen oder dergleichen zu bezeichnen. Es versteht sich jedoch, daß alle diese und ähnliche Terme den geeigneten physikalischen Größen zuzuordnen sind und nur praktische Etiketten darstellen, die diesen Größen verliehen werden. Wenn nicht ausdrücklich anders angeführt, wie aus den folgenden Besprechungen hervorgeht, ist offensichtlich, daß sich in der gesamten Beschreibung Besprechungen, die Begriffe wie "Verarbeitung" oder "Berechnung" oder "Kalkulation" oder "Bestimmung" oder dergleichen verwenden, auf die Wirkung und die Prozesse eines Computers oder Rechnersystems oder einer ähnlichen elektronischen Rechnervorrichtung beziehen, die Daten, die als physikalische (elektronische) Größen in den Registern und/oder Speichern innerhalb des Rechnersystems dargestellt sind, manipulieren und zu anderen Daten umformen, die ebenso als physikalische Größen in Speichern, Registern oder anderen derartigen Informationsspeicher-, Übertragungs- oder Anzeigevorrichtungen innerhalb des Rechnersystems dargestellt sind.
Ausführungsformen der vorliegenden Erfindung können in Hardware oder Software oder in einer Kombination beider implementiert werden. Ausführungsformen der Erfindung können jedoch als Computerprogramme implementiert werden, die auf programmierbaren Systemen ausgeführt werden, die mindestens einen Prozessor, ein Datenspeichersystem (einschließlich flüchtiger und nicht flüchtiger Speicher- und/oder Archivierungselemente), mindestens eine Eingabevorrichtung und mindestens eine Ausgabevorrichtung umfassen. Ein Programmcode kann an Eingangsdaten angewendet werden, um die hierin beschriebenen Funktionen auszuführen und Ausgangsinformationen zu erzeugen. Die Ausgangsinformationen können auf bekannte Weise bei einer oder mehreren Ausgangsvorrichtungen angewendet werden. Für den Zweck dieser Anmeldung enthält ein Verarbeitungssystem ein System, das über einen Prozessor, wie zum Beispiel einen digitalen Signalprozessor (DSP), eine Mikrosteuerung, eine anwendungsspezifische integrierte Schaltung (ASIC) oder einen Mikroprozessor verfügt.
Die Programme können in einer höheren prozedur- oder objektorientierten Programmiersprache implementiert sein, um mit einem Verarbeitungssystem zu kommunizieren. Die Programme können nach Wunsch auch in einer Assembler- oder Maschinensprache implementiert sein. Tatsächlich ist die Erfindung in ihrem Umfang nicht auf eine bestimmte Programmiersprache beschränkt. In jedem Fall kann die Sprache eine kompilierte oder interpretierte Sprache sein.
Die Programme können auf einem Speichermedium oder einer Speichervorrichtung (z.B. Festplattenlaufwerk, Diskettenlaufwerk, Nur-Lese-Speicher (ROM), CD-ROM-Vorrichtung, Flash-Speichervorrichtung, Digital Versatile Disk (DVD) oder einer anderen Speichervorrichtung) gespeichert werden, die von einem programmierbaren Universal- oder Spezialverarbeitungssystem gelesen werden kann, um das Verarbeitungssystem zu konfigurieren und zu betreiben, wenn das Speichermedium oder die Speichervorrichtung von dem Verarbeitungssystem gelesen wird, um die hierin beschriebenen Prozeduren auszuführen. Ausführungsformen der Erfindung können als Implementierung als machinenlesbares Speichermedium betrachtet werden, das zur Verwendung mit einem Verarbeitungssystem konfiguriert ist, wobei das derart konfigurierte Speichermedium das Verarbeitungssystem veranlaßt, in einer spezifischen und vordefinierten Weise zu arbeiten, um die hierin beschriebenen Funktionen auszuführen.
Zur Veranschaulichung werden Ausführungsformen der vorliegenden Erfindung unter Verwendung eines Busses, einer Speichersteuerung und eines Speichers beschrieben. Ausführungsformen der vorliegenden Erfindung sind jedoch nicht auf eine derartige Konfiguration beschränkt.
1 ist ein Diagramm, das ein System zeigt, in dem eine Ausführungsform 100 der Erfindung ausgeführt werden kann. Ein Prozessor 102 stellt eine Verarbeitungseinheit einer Art von Architektur dar, wie eine Mikrosteuerung, einen Digitalsignalprozessor, eine Zustandsmaschine oder eine zentrale Verarbeitungseinheit (CPU). Die CPU kann mit einer Reihe von Architekturtypen implementiert werden, wie als Computer mit uneingeschränktem Befehlsvorrat (CISC), Computer mit eingeschränktem Befehlsvorrat (RISC), VLIW- ("very long instruction word") Prozessor oder hybride Architektur. Der Prozessor 102 hat eine Schnittstelle zu einer Speichersteuerung 104.
Die Speichersteuerung 104 stellt Speichersteuerfunktionen bereit. Der Speicher 106 stellt einen oder mehrere Mechanismen zum Speichern von Informationen dar. Der Speicher 106 kann zum Beispiel nicht flüchtige oder flüchtige Speicher enthalten. Zu Beispielen für diese Speicher zählen ein Flash-Speicher, Nur-Lese-Speicher (ROM) oder Direktzugriffsspeicher (RAM). Der Speicher 106 kann ein Programm und andere Programme und Daten enthalten. Natürlich enthält der Speicher 106 vorzugsweise zusätzliche Software (nicht dargestellt), die für das Verständnis der Erfindung nicht notwendig ist.
In einer Ausführungsform der vorliegenden Erfindung enthält der Speicher 106 dynamische Doppeldatenraten-Direktzugriffsspeicher (DDR DRAM). Der DDR DRAM verwendet eine Doppeldatenratenarchitektur, um einen Hochgeschwindigkeitsbetrieb zu erreichen. Die Doppeldatenratenarchitektur ist im Wesentlichen eine 2n-Vorabbefehlsarchitektur mit einer Schnittstelle, die dazu bestimmt ist, zwei Datenworte pro Taktzyklus an den UO-Kontaktstiften zu übertragen. In einem typischen DDR DRAM wird ein bidirektionales Daten-Strobe-Signal (DQS) extern gemeinsam mit dem Daten- (DQ-) Signal zur Verwendung in der Datenerfassung beim Empfänger verwendet.
2 ist ein Diagramm, das eine Ausführungsform 200 einer DLL-Architektur gemäß der Erfindung zeigt. Die Architektur enthält eine Master- oder Referenz-Rückkopplungsschleife 202, die sich auf einen Referenztakt (CLK_REF) 204 schaltet, der von einer Speichersteuerung kommen kann, und eine Slave-Verzögerungsleitung 206 (die mit einer Master-Vorspannung gekoppelt ist), Phasenwählmultiplexer 208 und 210 und einen Phaseninterpolator 212. Eine Master-Slave-Anordnung wird verwendet, da das Strobe-Signal ein asynchrones Signal ist.
Master-Schleife
Die Master-Schleife 202 enthält Verzögerungszellen oder -elemente 214, Phasendetektoren, eine Ladepumpe und Vorspannungsgeneratoren (die gemeinsam mit 216 dargestellt sind). Für die acht Verzögerungselemente, die in der Master-Schleife 202 verwendet werden, deckt jede Verzögerungszelle 214 T_REF/(N=8) Verzögerung oder 45 Grad des Referenztaktes ab. In dieser Ausführungsform 200 hält die Master-Schleife 202 die Zellverzögerung über PVT aufrecht und erzeugt einen Satz analoger Vorspannungen, die dem Arbeitspunkt entsprechen.
Die Master-Schleife 202 schaltet auf einen Referenztakt CLK_REF (mit einer Periode T_REF) 204. Mit N (zum Beispiel N = 8) Verzögerungselementen ist die einzelne Zellverzögerung T_REF/N. Die Rückkopplungsschleife 218 hält diese Zellverzögerung über Prozeß, Spannung und Temperatur aufrecht. Die Master-Schleife 202 erzeugt einen Satz von Vorspannungen, die dem Arbeitspunkt entsprechen.
Slave-Verzögerungsleitung
Die Slave-Verzögerungsleitung 206 verwendet dieselben Verzögerungszellen 214 und Vorspannungen 216 wie die Referenzschleife 202. Dadurch erzeugen die Slave-Verzögerungselemente 214 dieselbe Verzögerung mit T_REF/8 Verzögerung oder 45 Grad des Master-Referenztaktes 204. Mit acht Verzögerungselementen 214 in der Slave-Leitung 206 erzeugt das eintreffende Strobe-Signal acht gleich beabstandete (45 Grad) verzögerte Flanken, während es durch die Verzögerungsleitung 206 fließt. Je zwei aufeinanderfolgende Flanken können durch die geraden und ungeraden Phasenwählmultiplexer 208 und 210 gewählt werden. Die gewählten Kanten werden einem Phaseninterpolator (PI) 212 eingegeben, der acht Einheitsverzögerungen zwischen den zwei gewählten Kanten erzeugt. Für das dargestellte Beispiel wäre die Schrittauflösung etwa 45 Grad/7 = 6,4 Grad pro Schritt.
Ausführungsformen der Erfindung können als Architektur zur Erzeugung einer Grob-Fein-Verzögerung angesehen werden. Die Master-Schleife 202 erzeugt die grobe Verzögerung für jede Verzögerungszelle (45 Grad/Zelle) und hält diese aufrecht. Wenn die asynchrone Strobe-Signal-Flanke durch die Slave-Verzögerungsleitung fließt, erzeugt sie einen Satz grob verzögerter Flanken, die 45 Grad getrennt sind (vom Master eingestellt). Der Slave-PI interpoliert zwischen den groben Verzögerungsflanken, um einen feineren Phasenschritt von 6,4 Grad zu erzeugen. Diese Architektur implementiert ein grobes und feines Verzögerungserzeugungsschema unter Verwendung nur einer Rückkopplungsschleife, im Vergleich zu einer Doppelschleifenimplementierung, die bei kontinuierlich laufenden Takten verwendet wird.
Die Verbesserung in der Auflösung kommt von der Verwendung des Phaseninterpolators, der Verzögerungen erzeugt, die viel geringer sind als die einzelnen Zellverzögerungen in der vorhergehenden Erzeugung. Die Verbesserung hinsichtlich der Energie kommt von dem geringeren Zellstromverbrauch, da die Zellen bei groben Verzögerungen und nicht bei feinen Verzögerungen arbeiten. Die Flächenverringerung wird erreicht, da eine geringe Anzahl von Zellen erforderlich ist, um den spezifizierten Verzögerungsbereich abzudecken.
Unter Bezugnahme auf 2 geht ein asynchrones Strobe-Signal STRB (DQS) durch die Slave-Verzögerungsleitung 206. Master-Verzögerungselemente 214 werden in der Slave-Verzögerungsleitung 206 gemeinsam mit Vorspannungen 216 repliziert. Wenn das Strobe-Signal STRB durch die Slave-Verzögerungselemente 214 geht, erzeugt die Slave-Verzögerungsleitung 206 eine Satz von (M) gleich beabstandeten verzögerten Flanken. Die einzelne Zellverzögerung wird durch die Master-Schleife 302 gesteuert. Folgende Flanken (auch als Segmente bezeichnet) werden durch Multiplexer (ungerade und gerade Multiplexer) 208 und 210 gewählt, und an den Phasen/Verzögerungsinterpolator (PI) 212 angelegt.
Für das gewählte Segment kann der Phasenverzögerungs/Interpolator einen Satz präziser verzögerter Flanken erzeugen, die durch Konfigurationsbits wählbar sind. Die Slave-Verzögerungsleitung 206 enthält Abgriffe, einschließlich jener an beiden Enden, die Signale bereitstellen, die gleich beabstandete Phasen haben. Zum Beispiel stellen neun Abgriffe 9 Signale bereit, die gleich beabstandet sind und 45 Grad getrennt sind.
Die Slave-Verzögerungsleitung 206 erzeugt M gleich beabstandete verzögerte Strobe-Signal-Flanken. Jedes der Verzögerungselemente 214 hat eine einstellbare Verzögerung, um M gleich beabstandete Strobe-Signal-Flanken bereitzustellen. Verschiedene gleich beabstandete Phasen werden von der Slave-Verzögerungsleitung 206 abgegriffen. Zum Beispiel hat die Verzögerungsleitung neun Abgriffe, einschließlich jener an beiden Enden, die neun Signale bereitstellen, die gleich beabstandete Phasen haben. Das heißt, jedes der Signale ist 45 Grad phasengetrennt.
Zwei erzeugte benachbarte Strobe-Signal-Flanken werden gewählt und an den Phaseninterpolator 212 angelegt, um feinere Verzögerungen innerhalb dieses Segments zu erzeugen. Ungerade und gerade Multiplexer 208 und 210 werden verwendet, um jedes zweite Verzögerungselement 214 zu verbinden. Zum Beispiel werden ungerade Verzögerungselemente mit dem Multiplexer 208 verbunden und gerade Verzögerungselemente werden mit dem Multiplexer 210 verbunden. Ein Steuersignal wird an jeden Multiplexer 208 und 210 angelegt, um benachbarte Flanken zu wählen, die dann an den Phasen/Verzögerungsinterpolator 212 angelegt werden.
Zum Beispiel können benachbarte Flanken 222 und 224 in Segment 1 (Seg-1) 220, die 45 und 90 Grad entsprechen, gewählt und an den Phasen/Verzögerungsinterpolator 212 zur Weiterverarbeitung angelegt werden. Für das gewählte Segment kann der Phasen/Verzögerungsinterpolator 212 einen Satz präziser verzögerter Flanken erzeugen, die durch Konfigurationsbits wählbar sind.
DRAM UND SPEICHERSTEUERUNG
3(a) ist ein Diagramm einer Ausführungsform 300 eines Speichers 302, wie eines DDR DRAM, und der Speichersteuerung 304. Flankenausgerichtete Speicherdaten 308 werden mit einem Strobe-Signal 210 übertragen. Insbesondere ist das DQS-Signal ein Strobe-Signal 310, das vom DDR DRAM während eines Lesezyklus und von der Speichersteuerung, z.B. der Speichersteuerung 304, während eines Schreibzyklus übertragen wird. Das DQS-Signal ist mit dem DQ-Signal 308 für Lesezyklen flankenausgerichtet. Der Speicher überträgt Daten (DQ) 308 sowohl an der ansteigenden wie auch fallenden Flanke eines bidirektionalen Daten-Strobe(DQS-)Signals 310. Ausführungsformen der vorliegenden Erfindung betreffen den Lesezyklus, wo die Taktgebung zum Takten der Lesedaten durch das DQS-Signal kritisch ist.
Die Speichersteuerung 304 enthält eine DLL-Schaltung 306, die das Strobe-Signal oder den Takt in die Mitte des Datenauges setzt, wodurch der System-Timing-Margin maximiert wird. Wie in der Folge ausführlich besprochen wird, wird die DLL-Schaltung 306 mit einer Verzögerungsleitung implementiert und verschiedene gleich beabstandete Phasen werden von der Verzögerungsleitung abgegriffen.
DLL-STROBE-SIGNAL ANORDNUNG
3(b) ist ein Diagramm einer Ausführungsform 312 von Taktgebungssignalen für die DLL-Schaltung 306, die in 2(a) dargestellt ist. Die DLL-Schaltung 306 wird in der Speichersteuerung 304 zum Erzeugen einer internen Strobe-Signal-Verzögerung verwendet, so daß das eintreffende Strobe-Signal 310 in der Mitte des Datenauges (zum Beispiel 316) plaziert werden kann, wodurch das System-Timing maximiert wird. Das Protokoll für das DQS-Signal 314 und DQ-Signal 318 ermöglicht, daß ein Bitwert gleichzeitig mit jeder steigenden oder fallenden Flanke (zum Beispiel 318 und 320) des DQS-Signals 314 angegeben wird. Somit sind die Datenwerte D0, D1, D2 und so weiter verfügbar, beginnend bei abwechselnd steigenden und fallenden Flanken des DQS-Signals 314. Es sollte festgehalten werden, daß die Erfindung auch mit einem Protokoll verwendet werden kann, in dem nur die steigende oder fallende Flanke, und nicht beide, des DQS-Signals 314 zur Markierung der zugehörigen Bitwerte verwendet werden.
Das DQS-Signal 310 und das DQ-Signal 308 werden bei der Speichersteuerung 304 nach einem DQS/DQ-Flugzeitintervall empfangen. Das empfangene DQS-Signal 314 wird bei der Steuerung 306 weiter verzögert, so daß seine ansteigende oder fallende Kante für eine zuverlässigere Datenerfassung näher bei der Mitte des zugehörigen Datenimpulses 308 positioniert ist. Die DLL-Schaltung 306 stellt diese Verzögerung bereit, wie in der Folge ausführlich besprochen wird. Die DLL-Schaltung 306 stellt einen Bereich von Verzögerungen mit sehr feinen Schrittgrößen bereit. Während des Urladens geht die Steuerung durch den Verzögerungsbereich (zum Beispiel 1/4Tbit bis 3/4Tbit) und wählt die beste Verzögerungseinstellung innerhalb des vorbeilaufenden Fensters.
4(a) ist ein Diagramm einer Ausführungsform 400 einer DLL mit einem Master 402, gemeinsam mit einer Slave-Verzögerungsleitung 404, wie zuvor beschrieben. 4(b) ist ein ausführliches Diagramm der Ausführungsform 408, die in 2(a) dargestellt ist, die eine Master-Schleife 402, Master-Verzögerungselemente 404, eine Slave-Verzögerungsleitung 406, Slave-Verzögerungselemente 408, Multiplexer 410, 412, einen Phaseninterpolator 414 und einen Wandler 416 enthält. Ausführungsformen der vorliegenden Erfindung können in einer ACIO-Prüfschleife, einem Silicon Debug, einer Anstiegsgeschwindigkeitssteuerung, einem System Margining usw. implementiert werden.
In einer typischen Implementierung wird für DDR-533, ein 1/4 Tbit bis 3/4-Tbit Verzögerungsbereich (Tbit/2-Bereich) mit einer Auflösung von < 25 pS verwendet. Für einen Master-Referenztakt wird ein 4X-Takt verwendet (zum Beispiel für DDR-533, 1066 MHz), der TREF = Tbit/2 bereitstellt. Die Master-Referenztaktfrequenz skaliert mit DDR MTs, wie auch der individuellen Zellverzögerung, Schrittgröße und dem Bereich.
Gemäß einer Ausführungsform der Erfindung wird ein programmierbares Master-Schleifenelement bereitgestellt. Die Anzahl von zu verwendenden Elementen ist wählbar. Dies ermöglicht eine Änderung des Bereichs und der Auflösung der DLL. Unter Bezugnahme auf 2 werden acht Verzögerungselemente verwendet, um einen Verzögerungsbereich von Tref(360 Grad) abzudecken. Gemäß den Ausführungsformen der Erfindung können mehr Verzögerungselemente verwendet werden, um einen größeren Bereich abzudecken.
Zum Beispiel ist 5 ein Diagramm einer Ausführungsform 500 einer DLL-Implementierung. Elf Verzögerungselemente 504 in der Master-Schleife 502 werden zur Erzeugung von Flanken verwendet, die um 32,7 Grad phasenverzögert sind. Der engere Phasenabstand führt zu einer geringeren Rauschempfindlichkeit. Eine Verzögerungsleitung 506, die 15 Verzögerungselemente 508 enthält, kann in dem Slave verwendet werden, um Tmin (=1/4UI) und Tmax (=3/4UI) über Prozeß-, Spannungs- und Temperaturecken zu erfüllen. Ein Drei-Bit-Thermometer codierter Phaseninterpolator 510 erzeugt 4,7 Grad feine Phasenschritte, um eine monotone Verzögerung zu garantieren. Zur Verringerung des durch die Verzögerungsleitung ausgelösten Jitters kann eine Differentialimplementierung gegenüber einer eintaktigen gewählt werden.
Für einen Fachmann ist offensichtlich, daß die vorliegende Erfindung nicht auf die Anzahl von Master- oder Slave-Verzögerungsleitungen beschränkt ist. Zum Beispiel kann in einer anderen Ausführungsform die DLL einen Master mit zwei Slave-Verzögerungsleitungen zur Unterstützung der Strobe-Signale von zwei verschiedenen DDR-Kanälen enthalten.
6 ist ein Flußdiagramm einer Ausführungsform 600 zum Implantieren der Erfindung.
In Schritt 602 wird eine grobe Einheitsverzögerung unter Verwendung einer Referenz-Rückkopplungsschaltung erzeugt.
In Schritt 604 wird die Einheitsverzögerung dupliziert und eine Mehrzahl grob verzögerter Flanken auf der Basis der Einheitsverzögerung in einer Verzögerungsschaltung erzeugt. In der Verzögerungsschaltung werden dieselben Verzögerungszellen und Vorspannungen wie in der Referenz-Rückkopplungsschaltung verwendet. In der Verzögerungsschaltung werden gleich beabstandete Flanken erzeugt.
In Schritt 606 werden benachbarte Flanken gewählt.
In Schritt 608 werden grobe Verzögerungsflanken interpoliert, um eine feine Verzögerung zu erzeugen.
7 ist eine Grafik einer Ausführungsform 700 einer verallgemeinerten Verzögerungskurve. Es ist eine Verzögerung gegenüber einer Codeeinstellung für DDR für geringere und höhere Frequenzen dargestellt. Ausführungsformen der Erfindung stellen einen Verzögerungscode bereit, der wählbar oder Software-programmierbar ist, und die Möglichkeit eines System-Marginings bietet. Während des Urladens geht das System durch einen Kalibrierungsprozeß, läuft durch alle Codeeinstellungen und findet die beste Einstellung für dieses bestimmte System. Durch das System-Margining wird der optimale Arbeitspunkt während des Urladens bestimmt.
Insbesondere stellt die DLL einen Verzögerungsbereich mit einer bestimmten Schrittauflösung bereit. Eine höhere Referenztaktfrequenz 702 stellt einen "kleineren Bereich" mit "höherer Schrittauflösung" bereit. Eine geringere Referenztaktfrequenz 704 stellt einen "höheren Bereich" mit "geringerer Schrittauflösung" bereit. Dies stimmt mit einer typischen Gebrauchsbedingung der DLL überein. Für höhere Frequenzen ist eine höhere Auflösung erwünscht. Dementsprechend ist ein kleinerer Bereich erforderlich. Für geringere Frequenzen ist ein längerer Verzögerungsbereich abgedeckt. In den meisten Fällen ist eine geringere Auflösung fein, da bei geringeren Frequenzen eine größere Spanne vorhanden ist. Ausführungsformen der Erfindung bieten die Möglichkeit des System-Marginings. Während des Urladens kann das System durch die Codes gehen und eine optimale zu verwendende Betriebsverzögerung ermitteln.
8 ist eine Grafik einer Ausführungsform 800 einer Verzögerungskurve gegenüber verschiedenen Frequenzen. Insbesondere sind die Verzögerungskurven (d.h., eine typische Eckenverzögerung gegenüber Codeeinstellungen) für DDR 266, 333 und 400, und DDR2 533 und 667 MTs dargestellt. Der Verzögerungsbereich und die Schrittgrößen skalieren mit DDR MTs.
Die vorangehende Beschreibung von dargestellten Ausführungsformen der Erfindung ist nicht als umfassend oder Einschränkung der Erfindung auf genau die offenbarten Formen zu sehen. Obwohl spezifische Ausführungsformen und Beispiele der Erfindung hier zur Veranschaulichung beschrieben wurden, sind verschiedene äquivalente Modifizierungen im Umfang der Erfindung möglich, wie für den Fachmann in der verwandten. Technik erkennbar ist. Diese Modifizierungen können bei der Erfindung angesichts der vorangehenden ausführlichen Beschreibung vorgenommen werden. Die Begriffe, die in den folgenden Ansprüchen verwendet werden, sollen nicht als Einschränkung der Erfindung auf die spezifischen Ausführungsformen verstanden werden, die in der Beschreibung und den Ansprüchen offenbart sind. Vielmehr wird der Umfang der Erfindung vollständig durch die folgenden Ansprüche bestimmt, die entsprechend etablierter Grundsätze der Anspruchsinterpretation zu deuten sind.
Zusammenfassung:
Ausführungsformen der Erfindung stellen eine DLL-Architektur mit einer Anordnung vom Grob-Fein-Typ bereit unter Verwendung einer Schleife für ein nicht kontinuierliches Strobe-Signal, die ebenso auch an kontinuierliche Takte angepaßt werden kann. Insbesondere erzeugt eine Referenzschleife eine präzise grobe Einheitsverzögerung. Eine Slave-Verzögerungsleitung dupliziert die Einheitsverzögerung. Ein Phaseninterpolator interpoliert zwischen der Einheitsverzögerung, um eine feine Verzögerung zu erzeugen.

Claims

Vorrichtung, umfassend: einen Referenztakt; eine Referenzrückkopplungsschaltung, die auf den Referenztakt schaltet und eine grobe Einheitsverzögerung erstellt; eine Verzögerungsschaltung, die die Einheitsverzögerung dupliziert und eine Mehrzahl grob verzögerter Flanken auf der Basis der Einheitsverzögerung erzeugt; und einen Phaseninterpolator, der zwischen den groben Verzögerungsflanken interpoliert, um eine feine Verzögerung zu erzeugen.
Vorrichtung nach Anspruch 1, wobei die Referenzrückkopplungsschaltung Verzögerungszellen enthält, wobei jede Verzögerungszelle eine Verzögerung des Referenztakes abdeckt.
Vorrichtung nach Anspruch 2, wobei die Referenzrückkopplungsschaltung die Zellverzögerung über Energie, Spannung und Temperatur aufrechterhält.
Vorrichtung nach Anspruch 2, wobei die Referenzrückkopplungsschaltung Vorspannungen entsprechend einem Arbeitspunkt erzeugt.
Vorrichtung nach Anspruch 4, wobei die Verzögerungsschaltung dieselben Verzögerungszellen und Vorspannungen wie die Referenzrückkopplungsschaltung verwendet.
Vorrichtung nach Anspruch 1, wobei die Verzögerungsschaltung gleich beabstandete verzögerte Flanken erzeugt.
Vorrichtung nach Anspruch 6, des Weiteren umfassend: eine Mehrzahl von Multiplexern, die aufeinanderfolgende Kanten wählen.
Vorrichtung nach Anspruch 7, wobei die Mehrzahl von Multiplexern gerade und ungerade Phasenwählmultiplexer enthält.
Vorrichtung nach Anspruch 7, wobei die gewählten aufeinanderfolgenden Flanken zum Erzeugen von Einheitsverzögerungen zwischen den gewählten aufeinanderfolgenden Flanken an den Phaseninterpolator angelegt werden.
Vorrichtung nach Anspruch 2, wobei die Referenzrückkopplungsschaltung eine grobe Verzögerung für jede Verzögerungszelle erzeugt und aufrechterhält.
Vorrichtung, umfassend: eine Verzögerungsschaltung zum Erzeugen einer Mehrzahl von Verzögerungs-Strobe-Flankensignalen mit verschiedenen Phasen aus einem Daten-Strobe-Signal; und eine Phaseninterpolator, der aus der Mehrzahl der Verzögerungs-Strobe-Flankensignale ein neues Verzögerungs-Strobe-Flankensignal mit einer Zwischenphase erzeugt.
Vorrichtung nach Anspruch 11, des Weiteren umfassend: eine Wählschaltung zum Wählen benachbarter Verzögerungs-Strobe-Flankensignale aus der Mehrzahl von Verzögerungs-Strobe-Flankensignalen.
Vorrichtung nach Anspruch 12, wobei eine Wählschaltung zum Wählen benachbarter Verzögerungs-Strobe-Flankensignale aus der Mehrzahl von Verzögerungs-Strobe-Flankensignalen des Weiteren umfaßt: eine Mehrzahl von Multiplexern, die an ausgewählte Verzögerungs-Strobe-Flankensignale gekoppelt sind, wobei jeder Multiplexer ein Verzögerungs-Strobe-Flankensignal wählt, so daß benachbarte Signale an den Phasengenerator angelegt werden.
Vorrichtung nach Anspruch 11, wobei eine Verzögerungsschaltung zum Erzeugen einer Mehrzahl von Verzögerungs-Strobe-Flankensignalen mit verschiedenen Phasen aus einem Daten-Strobe-Signal des Weiteren umfaßt: eine einzige Master-Schleifenschaltung, die n Master-Verzögerungselemente enthält, auf einen Referenztakt schaltet und einen Satz von Vorspannungen entsprechend einem Arbeitspunkt erzeugt; eine Slave-Schaltung, enthaltend n Slave-Verzögerungselemente, die von den Master- Verzögerungselementen repliziert werden, so daß die einzelne Verzögerung durch die Master-Schleife gesteuert wird, wobei ein Daten-Strobe-Signal durch Slave-Verzögerungselemente geht und gleich beabstandete, verzögerte Flanken erzeugt werden; Multiplexer zum Wählen benachbarter verzögerter Flanken aus den Slave-Verzögerungselementen; und einen Phaseninterpolator zum Empfangen der gewählten benachbarten verzögerten Flanken und Interpolieren zwischen den gewählten benachbarten verzögerten Flanken, um eine Mehrzahl von präzisionsverzögerten Flanken zu erhalten.
Vorrichtung nach Anspruch 14, wobei die präzisionsverzögerten Flanken durch Konfigurationsbits wählbar sind.
Vorrichtung nach Anspruch 14, wobei die Master-Schleifenschaltung des Weiteren eine Rückkopplungsschleife umfaßt, um eine Zellverzögerung über Prozeß, Spannung und Temperatur aufrechtzuerhalten.
Vorrichtung nach Anspruch 11, wobei das Daten-Strobe-Signal in einem Lesemodus einer Speichervorrichtung bereitgestellt ist.
Vorrichtung nach Anspruch 17, wobei die Speichervorrichtung ein Doppeldatenraten(DDR-) Direktzugriffsspeicher (RAM) ist.
Verfahren, umfassend: Erzeugen einer groben Einheitsverzögerung unter Verwendung einer Referenzrückkopplungsschaltung; Duplizieren der Einheitsverzögerung und Erzeugen einer Mehrzahl grob verzögerter Flanken auf der Basis der Einheitsverzögerung in einer Verzögerungsschaltung; Auswählen benachbarter grob verzögerter Flanken; und Interpolieren zwischen den ausgewählten benachbarten grob verzögerten Flanken zur Erzeugung einer feinen Verzögerung.
Verfahren nach Anspruch 19, des Weiteren umfassend: Erzeugen von Vorspannungen, die einem Arbeitspunkt entsprechen.
Verfahren nach Anspruch 19, wobei das Duplizieren der Einheitsverzögerung und Erzeugen einer Mehrzahl grob verzögerter Flanken auf der Basis der Einheitsverzögerung in einer Verzögerungsschaltung des Weiteren umfaßt: Verwenden derselben Verzögerungszellen und Vorspannungen in der Verzögerungsschaltung wie in der Referenzrückkopplungsschaltung.
Verfahren nach Anspruch 19, des Weiteren umfassend: Erzeugen gleich beabstandeter verzögerter Flanken in der Verzögerungsschaltung.
Verfahren nach Anspruch 19, des Weiteren umfassend: Auswählen eines Verzögerungscodes, der die Möglichkeit eines System-Marginings bietet.
Verfahren nach Anspruch 23, wobei das Auswählen eines Verzögerungscodes, der die Möglichkeit eines System-Marginings bietet, des Weiteren umfaßt: Durchlaufen eines Kalibrierungsprozesses, Durchgehen durch Codeeinstellungen und das Bestimmen einer besten Einstellung während des Urladens.
Maschinenlesbares Medium, in dem eine Mehrzahl von maschinenlesbaren Anweisungen gespeichert ist, die von einem Prozessor ausführbar sind, um eine Verzögerung zu erzeugen, umfassend: Anweisungen zum Erzeugen einer groben Einheitsverzögerung unter Verwendung einer Referenzrückkopplungsschaltung; Anweisungen zum Duplizieren der Einheitsverzögerung und Erzeugen einer Mehrzahl grob verzögerter Flanken auf der Basis der Einheitsverzögerung in einer Verzögerungsschaltung; und Anweisungen zum Auswählen benachbarter grob verzögerter Flanken; und Anweisungen zum Interpolieren zwischen den ausgewählten, benachbarten, grob verzögerten Flanken, um eine feine Verzögerung zu erzeugen.
Maschinenlesbares Medium nach Anspruch 25, des Weiteren umfassend: Anweisungen zum Erzeugen von Vorspannungen, die einem Arbeitspunkt entsprechen.
Maschinenlesbares Medium nach Anspruch 25, wobei das Duplizieren der Einheitsverzögerung und Erzeugen einer Mehrzahl grob verzögerter Flanken auf der Basis der Einheitsverzögerung in einer Verzögerungsschaltung des Weiteren umfaßt: Anweisungen zum Verwenden derselben Verzögerungszellen und Vorspannungen in der Verzögerungsschaltung wie in der Referenzrückkopplungsschaltung.
Maschinenlesbares Medium nach Anspruch 25, des Weiteren umfassend: Anweisungen zum Erzeugen gleich beabstandeter verzögerter Flanken in der Verzögerungsschaltung.
Maschinenlesbares Medium nach Anspruch 25, des Weiteren umfassend: Anweisungen zum Wählen eines Verzögerungscodes, der die Möglichkeit eines System-Marginings bietet.
Maschinenlesbares Medium nach Anspruch 29, wobei Anweisungen zum Wählen eines Verzögerungscodes, der die Möglichkeit eines System-Marginings bietet, des Weiteren umfassen: Anweisungen zum Durchlaufen eines Kalibrierungsprozesses, Durchgehen durch Codeeinstellungen und Bestimmen einer besten Einstellung während des Urladens.