DE10393700B4 - Verfahren zur Herstellung einer Halbleiteranordnung durch Ausbildung geschwächter Bereiche oder einer geschwächten Schicht und zugehöriges Halbleiterbauelement - Google Patents

Verfahren zur Herstellung einer Halbleiteranordnung durch Ausbildung geschwächter Bereiche oder einer geschwächten Schicht und zugehöriges Halbleiterbauelement Download PDF

Info

Publication number
DE10393700B4
DE10393700B4 DE10393700.5T DE10393700T DE10393700B4 DE 10393700 B4 DE10393700 B4 DE 10393700B4 DE 10393700 T DE10393700 T DE 10393700T DE 10393700 B4 DE10393700 B4 DE 10393700B4
Authority
DE
Germany
Prior art keywords
dielectric
semiconductor
region
layer
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE10393700.5T
Other languages
English (en)
Other versions
DE10393700T5 (de
Inventor
Bruno Ghyselen
Olivier Rayssac
Cécile Aulnette
Carlos Mazure
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of DE10393700T5 publication Critical patent/DE10393700T5/de
Application granted granted Critical
Publication of DE10393700B4 publication Critical patent/DE10393700B4/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76243—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76259—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along a porous layer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/959—Mechanical polishing of wafer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/977—Thinning or removal of substrate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/981—Utilizing varying dielectric thickness

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Element Separation (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Verfahren zur Herstellung einer Halbleiteranordnung, wobei das Verfahren umfasst:
- Ausbildung in einem ersten Halbleitermaterialsubstrat (230, 330, 430) eines ersten dielektrischen Bereiches (232a-b, 344a-b, 434a-b,), der eine erste Dicke aufweist, und eines zweiten dielektrischen Bereiches (232a-b, 344a-b, 444a-b) der eine zweite Dicke aufweist, bei welchem der erste dielektrische Bereich (232a-b, 344a-b, 434a-b), und der zweite dielektrische Bereich (232a-b, 344a-b, 444a-b) durch einen Halbleiterbereich (245, 436) getrennt sind,
- Zusammenbau des ersten Halbleitermaterialsubstrats (230, 330, 430) mit einem zweiten Halbleitermaterialsubstrat (240, 340,440), bei welchem die beiden Halbleitermaterialsubstrate (230, 240, 330, 340, 430, 440) mittels molekularer Adhäsion zusammengebaut werden, und
- Ausdünnen eines Halbleitermaterialsubstrates oder Ausdünnen beider der Halbleitermaterialsubstrate (230, 240, 330, 340, 430, 440), bei welchem ein Halbleitermaterialsubstrat durch Ausbildung eines geschwächten Bereichs oder einer geschwächten Schicht (242, 342, 442) ausgedünnt wird oder bei welchem beide Halbleitermaterialsubstrate (230, 240, 330, 340, 430, 440) durch Ausbildung eines geschwächten Bereichs oder einer geschwächten Schicht (242, 342, 442) ausgedünnt werden.

Description

  • Technisches Gebiet und Stand der Technik
  • Das Gebiet der Erfindung ist jenes der Herstellung von Halbleiterbauelementen oder -Elementen, insbesondere von Bauelementen oder Elementen mit Silizium auf einem Isolator (SOI) .
  • Eine SOI-Anordnung weist typischerweise eine Siliziumschicht auf, welche die Bauelemente als solche enthält, wobei unterhalb der Siliziumschicht eine vergrabene Siliziumoxidschicht vorgesehen ist, die für eine Isolierung gegen Streuströme und Ladungen sorgt, die von ionisierten Teilchen stammen. Hierdurch wird auch eine gute Isolierung benachbarter Bauelemente zur Verfügung gestellt, die in derselben Siliziumschicht vorhanden sind, und insbesondere eine signifikante Verringerung der Streukapazität zwischen benachbarten Bauelementen. Sie liegt auf einem Siliziumsubstrat, welches für eine mechanische Halterung sorgt.
  • Die Oberflächensiliziumschicht weist typischerweise eine Dicke von beispielsweise etwa 10 Nanometer (nm) bis 1000 nm auf, und die Oxidschicht hat typischerweise eine Dicke in der Größenordnung von einigen wenigen Hundert nm (beispielsweise 400 nm) oder mehr.
  • Die Dicke kann variieren, insbesondere die Dicke der Siliziumschicht. Siliziumschichten mit unterschiedlichen Dicken zeichnen völlig verarmte (FD) SOI-Bauelemente aus, die eine Oberflächensiliziumschicht mit einer Dicke von annähernd 20 nm bis annähernd 40 nm aufweisen, sowie teilweise verarmte (PD) SOI-Bauelemente, bei welchen die Dicke der Oberflächensiliziumschicht größer als annähernd 70 nm ist.
  • Siliziumoxidschichten mit unterschiedlichen Dicken sorgen für unterschiedliche Ausmaße der Isolierung, unterschiedliche Kriechströme, unterschiedliche Nennspannungen, und unterschiedliche äquivalente Kapazitäten, wobei die Werte sämtlicher dieser Parameter vom Entwickler ausgewählt werden können.
  • Unterschiedliche Dicken können an unterschiedliche Anwendungen angepasst sein, insbesondere an Anwendungen bei Logikschaltungen und anderen Digitalschaltungen, und bei Leistungsanwendungen.
  • Die PD-SOI-Technologie wird für einige Anwendungen oder Funktionen vorgezogen, und die FD-SOI-Technologie oder die Halbleitermassentechnologie (Siliziumsubstrattechnologie) wird für andere Anwendungen vorgezogen.
  • Weiterhin besteht momentan ein Bedürfnis nach Bauelementen und Anordnungen, welche diese unterschiedlichen Techniken vereinigen, also nach Bauelementen oder Anordnungen, welche auf demselben Substrat Halbleitermassenbereiche (Siliziumsubstratbereiche), SOI-Bereiche und/oder FD-SOI- und PD-SOI-Bereiche vereinigen, mit unterschiedlichen Dicken der Oberflächensiliziumschichten und/oder unterschiedlichen Dicken der vergrabenen Oxidschichten. Dies betrifft insbesondere das Gebiet von Mikrosystemen, welche beispielsweise Sensoren oder Beschleunigungsmessgeräte vereinigen, und das Gebiet der „Einchipysteme“, welche mehrere Funktionen in demselben Chip vereinigen.
  • Der überwiegende Anteil der SOI-Bauelemente ist momentan vom homogenen Typ.
  • Vorgehensweisen zur Herstellung von SOI-Bauelementen mit abwechselnden Halbleitermassen- und SOI-Bereichen sind dennoch im Stand der Technik bekannt, wie in EP 0 701 286 A1 , EP 1 193 754 A2 , EP 1 246 248 A2 , US 6 333 532 B1 , US 5 548 149 A , US 5 369 050 A , JP H11-145 481 A , WO 02/084 721 A2 , US 6 150 220 A , WO 01/ 54 174 A1 , US 5 091 330 A , US 6 503 811 B1 , WO 01/61 743 A1 gezeigt.
  • Die 1A und 1B zeigen schematisch eine erste Vorgehensweise zur Herstellung von SOI-Bauelementen oder -elementen. Diese umfasst einen ersten Schritt des Einsatzes einer Vorgehensweise, die auf dem Gebiet bekannt ist, um ein SOI-Bauelement 2 zu erzeugen, auf welchem eine Ätzmaske 4 abgelagert wird (siehe 1A).
  • Ein Ätzschritt erzeugt dann abwechselnde Halbleitermassenbereiche 6, 8 und SOI-Bereiche 10, 12, 14 (siehe 1B).
  • Diese Vorgehensweise kann momentan nicht dazu eingesetzt werden, auf demselben Substrat SOI-Bereiche zu erzeugen, welche Siliziumschichten mit unterschiedlicher Dicke und/oder Oxidschichten mit unterschiedlicher Dicke aufweisen.
  • Ebenso kann sie momentan nicht dazu eingesetzt werden, Bauelemente zu erzeugen, welche FD-SOI-Bereiche und PD-SOI-Bereiche auf demselben Substrat vereinigen, oder einen elektrischen Durchgang zwischen Halbleitermassenbereichen und der Oberflächensiliziumschicht in den SOI-Bereichen zur Verfügung stellen.
  • Schließlich ist die erhaltene Anordnung nicht eben.
  • 2 zeigt schematisch eine andere Vorgehensweise, die im Stand der Technik bekannt ist, um SOI-Bauelemente herzustellen.
  • Diese verwendet die Vorgehensweise der Trennung durch implantierten Sauerstoff (SIMOX): Bereiche 16, 18 aus Siliziumdioxid werden dadurch erhalten, dass Ionen (O++) über eine Maske 20 implantiert werden. Hierdurch wird eine Anordnung erzeugt, die einen dünnen Oberflächenfilm aus monokristallinem Silizium enthält, der gegenüber der Masse des Substrats isoliert ist. Die Oxidschicht, die auf diese Weise hergestellt wird, ist jedoch erneut eine gleichmäßige Schicht; momentan kann diese Vorgehensweise nicht dazu eingesetzt werden, Schichten mit unterschiedlichen Dicken in demselben Substrat herzustellen.
  • Weiterhin treten bei der zweiten Vorgehensweise weitere Probleme auf.
  • Erstens treten nicht-homogene mechanische Spannungen sowie Spannungen in dem Substrat auf, wie dies durch die Veröffentlichung von S. Bagchi et al bestätigt wird, veröffentlicht in den Verhandlungen der IEEE International SOI Conference, Oktober 1999, Seiten 121-122, „Defect Analysis of Patterned SOI-Material“.
  • Geringfügige Wölbungen oder Unterschiede in Bezug auf die Ebenheit werden auf der Oberfläche oberhalb der implantierten Bereiche 16, 18 beobachtet.
  • Das Waferbondingverfahren ist ebenfalls auf diesem Gebiet bekannt, kann jedoch momentan nicht dazu eingesetzt werden, SOI-Bereiche mit unterschiedlichen Dicken herzustellen.
  • Daher ist das Problem vorhanden, eine Vorgehensweise aufzufinden, um auf demselben Substrat ein Halbleiterbauelement, ein Element oder eine Anordnung herzustellen, das bzw. die zwei oder mehr Bereiche mit Halbleiter auf einem Isolator aufweist, welche unterschiedliche Dicken der Oberflächenhalbleitermaterialschicht und/oder unterschiedliche Dicken der Schicht aus einem dielektrischen Material aufweist, oder um auf demselben Substrat ein Halbleiterbauelement oder ein Element oder eine Halbleiteranordnung herzustellen, welche Halbleitermassenbereiche (Halbleitermaterialsubstratbereiche) und Bereiche mit einem Halbleiter auf einem Isolator und/oder Halbleitermaterialoberflächenschichten aufweist, deren Dicken von einem Bereich zu einem anderen verschieden sind, und/oder die Dicken dielektrischer Schichten von einem Bereich zu einem anderen verschieden sind.
  • Weiterhin ist das Problem vorhanden, eine Vorgehensweise aufzufinden, um auf demselben Substrat ein SOI-Bauelement, ein Element oder eine Anordnung zu erzeugen, welches bzw. welche zwei oder mehr SOI-Bereiche aufweist, die eine unterschiedliche Dicke der Oberflächensiliziumschicht und/oder eine unterschiedliche Dicke der Oxidschicht aufweisen, oder um auf demselben Substrat ein Halbleiterbauelement oder ein Element oder eine SOI-Halbleiteranordnung zu erzeugen, welche Halbleitermassenbereiche (Siliziumsubstratbereiche), SOI-Bereiche und/oder FD-SOI- und PD-SOI-Bereiche vereinigt, wobei die Dicke der Oberflächensiliziumschicht von einem Bereich zu einem anderen variiert, und/oder die Dicke des Dielektrikums von einem Bereich zum anderen verschieden ist.
  • Ein Bauelement, ein Element oder eine Anordnung, das bzw. die durch das voranstehende Verfahren erhalten wird, sollte vorzugsweise eben sein, und einen elektrischen Durchgang zwischen unterschiedlichen Bereichen unterschiedlicher Arten oder unterschiedlicher Dicken zur Verfügung stellen, und insbesondere zwischen den unterschiedlichen Bereichen oder Schichten aus Oberflächenhalbleitermaterial oder Silizium.
  • Ein weiteres Problem, das bei den voranstehenden Arten eines Systems auftritt, besteht darin, die mechanische Spannungen und Versetzungen zu vermeiden oder zu verringern, die dann auftreten, wenn die SIMOX-Vorgehensweise eingesetzt wird.
  • Ein weiteres Problem besteht darin, dazu fähig zu sein, Halbleiterbauelemente zu erzeugen, welche vergrabene dielektrische Elemente aufweisen, die einzeln durch vergrabene, leitfähige Elemente verbunden sind, wobei die dielektrischen Elemente die Form vergrabener Schichten annehmen, möglicherweise mit unterschiedlicher Dicke, und unter Oberflächenhalbleiterschichten angeordnet sind, deren Dicke ebenfalls unterschiedlich sein kann.
  • Ein weiteres Problem besteht darin, neue Vorgehensweisen zur Erzeugung von Halbleitersubstraten aufzufinden, welche vergrabene dielektrische Schichten oder Bereiche aufweisen.
  • Zusammenfassung der Erfindung
  • Die Erfindung stellt erstens ein Verfahren zur Herstellung einer Halbleiteranordnung zur Verfügung, wobei das Verfahren aufweist:
    • - Ausbildung, in einem ersten Halbleitermaterialsubstrat, eines ersten dielektrischen Bereiches, der eine erste Dicke aufweist, und eines zweiten dielektrischen Bereiches, der eine zweite Dicke aufweist, die anders als die erste Dicke sein kann, bei welchem der erste dielektrische Bereich und der zweite dielektrische Bereich durch einen Halbleiterbereich getrennt sind,
    • - Zusammenbauen des ersten Substrats mit einem zweiten Halbleitermaterialsubstrat, bei welchem die beiden Halbleitermaterialsubstrate mittels molekularer Adhäsion zusammengebaut werden, und
    • - Ausdünnen eines oder beider der Substrate, bei welchem ein Halbleitermaterialsubstrat durch Ausbildung eines geschwächten Bereichs oder einer geschwächten Schicht ausgedünnt wird oder bei welchem beide Halbleitermaterialsubstrate durch Ausbildung eines geschwächten Bereichs oder einer geschwächten Schicht ausgedünnt werden.
  • Der Zusammenbau der beiden Substrate bildet ein einzelnes oder ein monolithisches Bauelement oder Substrat aus, das eine Oberflächenhalbleitermaterialschicht aufweist, welches für elektrischen Durchgang sorgt.
  • Der Einsatz eines Schrittes des Zusammenbaus von Substraten vermeidet die Versetzungen und mechanischen Spannungen, die bei Vorgehensweisen beobachtet werden, die im Stand der Technik bekannt sind, beispielsweise bei der SIMOX-Technik, sowie die Wölbung und Unterschiede in Bezug auf die Ebenheit, die auf der Oberfläche oberhalb implantierter Bereiche beobachtet werden.
  • Das einzelne Bauelement kann dielektrische Bereiche aufweisen, die sich mit Halbleitermassen- oder Halbleitersubstratbereichen abwechseln.
  • Die Ausbildung von zwei dielektrischen Bereichen mit unterschiedlicher Dicke in demselben Bauelement, wobei jede dieser Dicken gleichförmig sein kann, kann verschiedenen Anforderungen genügen.
  • Die ersten und zweiten, dielektrischen Bereiche können aus unterschiedlichen dielektrischen Materialien bestehen.
  • Ein dritter dielektrischer Bereich kann in dem ersten Substrat ausgebildet sein, und eine dritte Dicke aufweisen, die sich von der ersten Dicke und/oder der zweiten Dicke unterscheiden kann.
  • Eine Ausführungsform des Verfahrens kann umfassen, in dem zweiten Substrat einen ersten dielektrischen Bereich des zweiten Substrats auszubilden, der eine gleichförmige Dicke aufweisen kann.
  • Weiterhin kann vorgesehen werden, in dem zweiten Substrat einen zweiten dielektrischen Bereich des zweiten Substrats auszubilden, der eine Dicke ungleich Null aufweisen kann, welche gleichförmig sein kann, und sich von der Dicke des ersten dielektrischen Bereichs des zweiten Substrats unterscheiden kann.
  • Wenn das Halbleitermaterial Silizium ist, wird eine SOI-Anordnung erhalten.
  • Es kann auch ein Steg aus Metall oder ein leitfähiger Steg oder Abschnitt oder ein dotierter Bereich erzeugt werden, wodurch eine Verbindung zwischen zwei oder mehr dielektrischen Bereichen hergestellt wird.
  • Die Erfindung stellt weiterhin ein Verfahren zur Herstellung einer Halbleiteranordnung zur Verfügung, wobei das Verfahren aufweist:
    • - Ausbildung, in einem ersten Halbleitermaterialsubstrat, eines Bereiches aus einem dielektrischen Material,
    • - Zusammenbau des Substrats mit einem zweiten Halbleitermaterialsubstrat, bei welchem die beiden Halbleitermaterialsubstrate mittels molekularer Adhäsion zusammengebaut werden, und
    • - Ausdünnen entweder eines oder beider der Substrate, wobei eine Oberflächenschicht aus Halbleitermaterial auf der Schicht aus dielektrischem Material verbleibt, wobei ein erster Bereich der Oberflächenschicht eine erste Dicke aufweist, und ein zweiter Bereich der Oberflächenschicht eine zweite Dicke aufweist, die sich von der ersten Dicke unterscheidet, bei welchem eines der Halbleitermaterialsubstrate durch Ausbildung eines geschwächten Bereichs oder einer geschwächten Schicht ausgedünnt wird oder bei welchem beide Halbleitermaterialsubstrate durch Ausbildung eines geschwächten Bereichs oder einer geschwächten Schicht ausgedünnt werden.
  • Hierdurch wird eine Anordnung erzeugt, die eine sich ändernde Dicke der Oberflächenhalbleiterschicht aufweist.
  • Ein Substrat kann dadurch ausgedünnt werden, dass eine geschwächte Ebene oder Schicht ausgebildet wird, beispielsweise:
    • - durch Implantieren von Atomen oder Ionen in dem ersten oder zweiten Substrat; wobei die implantierten Ionen Wasserstoffionen sein können, jedoch andere Substanzen eingesetzt werden können, einschließlich des gleichzeitigen Implantierens von Wasserstoff- und Heliumatomen (H/He-Atomen), oder
    • - durch Ausbildung einer Schicht aus porösem Silizium im Falle von Silizium.
  • Das Ausdünnen kann auch durch Polieren oder Ätzen erzielt werden.
  • An das Ausdünnen des Substrats kann sich auch ein Endbearbeitungsschritt anschließen, beispielsweise ein lokaler oder gesamter Schritt der Ausdünnung durch Polieren, Ätzen, oder Opferoxidation, zum Beispiel, oder ein Schritt der lokalen oder gesamten Ausdünnung des Siliziumfilms, beispielsweise durch Epitaxiewachstum.
  • Bei einer Ausführungsform nicht gemäß der Erfindung wird ein Verfahren zur Herstellung einer Halbleiteranordnung zur Verfügung gestellt, wobei das Verfahren umfasst:
    • - einen ersten Schritt der Ausbildung in einem Halbleitersubstrat, beispielsweise mittels Ionenimplantierung oder durch eine Ablagerungs- und/oder Oxidationsvorgehensweise, eines ersten dielektrischen Bereiches aus einem ersten dielektrischen Material, der eine erste Dicke aufweist, und
    • - einen zweiten Schritt der Ausbildung, in demselben Substrat, mittels Ionenimplantierung eines zweiten dielektrischen Bereiches eines zweiten dielektrischen Materials, das eine zweite Dicke aufweist, welche sich von der ersten Dicke unterscheiden kann.
  • Hierdurch werden erneut dielektrische Bereiche in demselben Substrat erzeugt, welche unterschiedliche Dicken aufweisen können, wobei jedoch kein Schritt des Zerbrechens eines Substrats vorgesehen ist, und auch kein Schritt des Zusammenbaus von zwei Substraten, wenn beide Schritte eine Ionenimplantierung einsetzen.
  • Bei sämtlichen Ausführungsformen können die ersten und zweiten, dielektrischen Bereiche aus unterschiedlichen dielektrischen Materialien bestehen.
  • Die unterschiedlichen dielektrischen Bereiche können daher aus einem oder mehreren der folgenden dielektrischen Materialien hergestellt werden, zum Beispiel aus Siliziumdioxid (SiO2), Siliziumnitrid (Si3N4), Diamant, Saphir, Hafniumoxid (HfO2), Zirkonoxid (ZrO2), Aluminiumoxid (Al2O3), Lanthanoxid (La2O3), oder Yttriumoxid (Y2O3).
  • Die Erfindung stellt weiterhin ein Halbleiterbauelement gemäß Anspruch 23 zur Verfügung. Vorteilhafte Ausführungsformen ergeben sich aus den abhängigen Ansprüchen.
  • Figurenliste
    • - 1a bis 2 zeigen Verfahren nach dem Stand der Technik zur Herstellung von SOI-Bauelementen,
    • - 3A - 7B zeigen unterschiedliche Ausführungsformen der Erfindung,
    • - 8A - 9D zeigen unterschiedliche Verfahren, die im Zusammenhang der Erfindung eingesetzt werden können,
    • - 10A und 10B zeigen eine andere Ausführungsform der Erfindung ohne eine Verbindung von Substraten,
    • - 11A und 11B zeigen eine andere Ausführungsform der Erfindung mit einer Oberflächensiliziumschicht mit variierender Dicke,
    • - 12A und 12B zeigen eine andere Ausführungsform der Erfindung,
    • - 13A und 13B zeigen einen anderen Aspekt der Erfindung, wobei ein leitfähiger Steg in den dielektrischen Schichten vorgesehen ist, und
    • - 14 zeigt die Herstellung von zwei Transistoren in unterschiedlichen Bereichen eines SOI-Substrats gemäß der Erfindung.
  • Detaillierte Beschreibung von Ausführungsformen der Erfindung
  • Die 3A und 3B zeigen schematisch eine erste Ausführungsform eines Verfahrens gemäß der Erfindung.
  • Bei einem ersten Halbleitersubstrat (beispielsweise aus Silizium) 30 werden die elektrischen Bereiche oder Schichten (beispielsweise aus Siliziumoxid SiO2) 32a, 32b, 32c, 34a, 34b ausgebildet, welche unterschiedliche Dicken aufweisen, typischerweise in der Größenordnung von einigen wenigen 100 nm, beispielsweise zwischen 100 nm bis 500 nm. Die Dicke kann so groß sein wie einige wenige 10000 nm, beispielsweise im Bereich von 100 nm bis 5000 nm liegen. Unterschiedliche Vorgehensweisen können dazu verwendet werden, diese dielektrischen Bereiche zu erzeugen. Diese werden nachstehend geschildert, unter Bezugnahme auf 8A und die folgenden Figuren.
  • In einem zweiten Halbleitersubstrat 40 wird eine dünne Schicht 42, im wesentlichen parallel zu einer Oberfläche 41 des Substrats 40, durch Implantieren von Atomen oder Ionen ausgebildet. Hierdurch wird eine geschwächte Schicht oder Bruchschicht oder Ebene ausgebildet, welche in dem Volumen des Substrats 40 einen unteren Bereich 45, der einen Dünnfilm bilden soll, und einen oberen Bereich 43 trennt, welcher die Masse des Substrats 40 bildet. Normalerweise wird Wasserstoff implantiert, jedoch können andere Substanzen eingesetzt werden, oder können gleichzeitig Atome von Wasserstoff und Helium (H/He) implantiert werden.
  • Die beiden Substrate 30 und 40, die auf die voranstehend geschilderte Weise erzeugt wurden, werden dann durch ein Waferbondierungsverfahren oder durch Berührungskontakt zusammengebaut, beispielsweise durch molekulare Anhaftung oder Bondieren. In Bezug auf diese Vorgehensweisen, vergleiche Q.-Y. Tong und U. Gösele „SemiConductor Wafer Bonding: Science and Technology", Wiley Interscience Publications, Dezember 1998, Seiten 1-13 und 48-89.
  • Ein Abschnitt des Substrats 40 wird dann durch eine Behandlung entfernt, die einen Bruch entlang der geschwächten Ebene 42 hervorruft. Ein Beispiel für diese Vorgehensweise ist beschrieben in der Veröffentlichung von A.J. Auberton-Hervé et al. „Why can Smart-Cut change the future of microelectronics?", im International Journal of High Speed Electronics and Systems, Vol. 10, No. 1 (2000), Seiten 131-146.
  • Ein Halbleiterbauelement, ein Element oder eine Anordnung wird auf diese Art und Weise hergestellt, das bzw. welche aufweist (vgl. 3B):
    • - einen dünnen, ersten dielektrischen Bereich mit einer Dicke ungleich Null, der eine gleichmäßige Breite oder Ausdehnung (in einer Ausdehnungsrichtung x) aufweisen kann, und einen zweiten, dielektrischen Bereich, der dicker ist als der erste, dessen Dicke gleichmäßig sein kann, und eine Breite ungleich Null oder Ausdehnung (in der Richtung x) aufweist, oder
    • - eine abwechselnde Anordnung (oder jede andere Form einer nebeneinander liegenden Anordnung) aus dünnen, eine Dicke ungleich Null aufweisenden, dielektrischen Bereichen 32a, 32b, 32c, die jeweils eine Breite oder Ausdehnung ungleich Null 1a, 1b, 1c (in der Richtung x) aufweisen, und aus mehreren, dielektrischen Bereichen 34a, 34b, die dicker sind als die Bereiche 32a, 32b, 32c, und jeweils eine Breite oder Ausdehnung 1'a, 1'b ungleich Null aufweisen (in der Richtung x) .
  • Einer oder mehrerer der Halbleitersubstratbereiche (Halbleitermassenbereiche) kann ebenfalls auf die voranstehend geschilderte, abwechselnde Art und Weise ausgebildet sein.
  • Dies erzeugt ein ebenes Hybridsubstrat. Verschiedene Elektronikbauelemente können dann in der Halbleiteroberflächenschicht 45 ausgebildet werden.
  • Bei einer anderen Ausführungsform, die in den 4A und 4B gezeigt ist, ist ein erstes Substrat ein Halbleitermaterialsubstrat 130, und wird das zweite Halbleitersubstrat 140 dadurch erhalten, dass eine nebeneinander liegende Anordnung (oder eine abwechselnde Anordnung, oder irgendeine andere Verteilung) dielektrischer Bereiche 144a, 144b, 144c (beispielsweise aus SiO2) ausgebildet wird, die eine erste Dicke aufweisen, und von Siliziumoxidbereichen 146a, 146b, die eine zweite Dicke aufweisen, die größer ist als die erste Dicke.
  • Die dielektrischen Bereiche weisen eine Dicke von 10 nm bis 100 nm auf, von 100 nm bis 500 nm, oder von 100 nm bis 5000 nm, zum Beispiel.
  • Ionenimplantierung erzeugt eine geschwächte Ebene oder Schicht 142 ähnlich der Ebene oder Schicht 42, die voranstehend beschrieben wurde. Die Ebene oder Schicht 142 grenzt einen Oberflächenhalbleiterfilm 145 ab.
  • Da die H+-Ionen eine unterschiedliche Dicke aus einem Dielektrikum oder aus Siliziumoxid auf ihrer Trajektorie erfahren, ist die Schicht 142 nicht notwendigerweise in einer gleichmäßigen Dicke in Bezug auf die Oberfläche 147 des Substrats 140 angeordnet, wie in 4A gezeigt. In einigen Fällen ignoriert der Ionenstrahl die Änderungen der Dicke des Dielektrikums oder des Siliziumoxids.
  • Die beiden Substrate 130 und 140, die auf diese Weise hergestellt wurden, werden dann zusammengebaut, unter Verwendung einer der Vorgehensweisen, die bereits voranstehend geschildert wurden (Waferbondierung, Bondierung, oder Haftkontakt, beispielsweise durch Moleküladhäsion).
  • Ein Abschnitt des Substrats 140 wird dann dadurch ausgeschaltet oder abgetrennt, dass eine Behandlung vorgenommen wird, die einen Bruch entlang dem geschwächten Bereich oder der geschwächten Ebene 142 hervorruft, wie dies bereits unter Bezugnahme auf 3B beschrieben wurde, so dass die Schicht oder Film 145 auf der vergrabenen Dielektrikums- oder Oxidschicht übrig bleibt.
  • An den Bruch des Substrats, in welchem die geschwächte Schicht vorgesehen ist (der Abschnitt, der an der entgegengesetzten Seite zu der Zusammenbaugrenzfläche der beiden Substrate vorgesehen ist) kann sich ein Endbearbeitungsschritt anschließen, beispielsweise ein Verdünnungsschritt, zum Einebenen von Unregelmäßigkeiten, die durch die möglicherweise variierende Tiefe der Schicht 142 hervorgerufen werden, beispielsweise mittels Polieren, insbesondere mechanisch/chemisches Polieren, Ätzen, oder eine Opferoxidation. Ebenso ist ein lokalisierter oder gesamter Schritt der Verdickung des Siliziumfilms möglich, beispielsweise mittels Epitaxiewachstum.
  • Ein Halbleiterbauelement oder Element oder ein Substrat wird so hergestellt, bei welchem vorgesehen sind (vgl. 4B):
    • - eine dünne, eine Dicke ungleich Null aufweisende, dielektrische Schicht (beim vorliegenden Beispiel eine Schicht aus Oxid, SiO2), deren Dicke ungleichförmig sein kann, mit einer Breite oder Ausdehnung ungleich Null (in einer Ausdehnungsrichtung x), und einen dickeren, dielektrischen Bereich (beim vorliegenden Beispiel ein Bereich aus Oxid, SiO2), dessen Dicke gleichmäßig sein kann, und der eine Breite oder Ausdehnung ungleich Null (in Richtung x) aufweist, oder
    • - eine abwechselnde Anordnung (oder jede andere Form einer nebeneinander liegenden Anordnung) aus dünnen, eine Dicke ungleich Null aufweisenden, dielektrischen Schichten (beispielsweise SiO2-Schichten) 144a, 144b, 144c, deren Dicke gleichmäßig sein kann, und welche jeweils eine Breite oder Ausdehnung ungleich Null aufweisen (in Richtung x), und aus dickeren, dielektrischen Schichten (beim vorliegenden Beispiel SiO2-Schichten) 146a, 146b, deren Dicke gleichmäßig sein kann, und die jeweils eine Breite oder Ausdehnung ungleich Null aufweisen (in Richtung x).
  • Weiterhin können ein oder mehrere Silizium- oder Halbleitersubstratbereiche (Halbleitermassenbereiche) innerhalb der voranstehend geschilderten Art der abwechselnden Anordnung vorgesehen sein.
  • Auf diese Weise wird erneut ein ebenes Hybridsubstrat erhalten. Das Substrat kann ebenfalls dünne Halbleiter- oder Siliziumoberflächenbereiche und dickere Halbleiter- oder Siliziumoberflächenbereiche aufweisen. Verschiedene Elektronikbauelemente können daher auf demselben Substrat in der Silizium- oder Halbleiteroberflächenschicht 145 erzeugt werden, und insbesondere Bauelemente, welche unterschiedliche Technologien einsetzen, beispielsweise FP-SOI-Bauelemente und PD-SOI-Bauelemente.
  • Bei einer weiteren Ausführungsform, die in den 5A und 5B gezeigt ist, ist ein erstes Substrat ein unbehandeltes Halbleitersubstrat 230 (beispielsweise aus Silizium), bei welchem die elektrischen Bereiche 232a, 232b (beispielsweise aus SiO2) neben unbearbeiteten Siliziumbereichen hergestellt werden. Diese dielektrischen Bereiche weisen beispielsweise Dicken von 10 nm bis 100 nm auf, von 100 nm bis 500 nm, oder von 100 nm bis 5000 nm.
  • Ein zweites Substrat 240 wird dadurch erhalten, dass Atome oder Ionen implantiert werden, beispielsweise Wasserstoffionen, wodurch eine Schicht 242 ähnlich den voranstehend geschilderten Schichten 42 und 142 ausgebildet wird.
  • Die beiden Substrate 230 und 240, die auf diese Weise hergestellt wurden, werden dann zusammengebaut, unter Verwendung einer der Vorgehensweisen, die bereits erwähnt wurden (Waferbondieren, Bondieren, oder Haftkontakt, beispielsweise durch molekulare Adhäsion).
  • Der Abschnitt des Substrats 240 an der Seite entgegengesetzt zur Oberfläche 241, an welcher die Substrate zusammengebaut werden, wird dann ausgeschaltet oder abgetrennt, wie dies bereits voranstehend im Zusammenhang mit 3B beschrieben wurde.
  • Hierdurch wird eine Hybrid-Ebene-Halbleiteranordnung oder ein entsprechendes Halbleiterbauelement oder Element ausgebildet (siehe 5B), bei der bzw. dem abwechselnd (oder irgendeine andere Form einer nebeneinander liegenden Anordnung oder Verteilung) dielektrischer Bereiche 232a, 232b vorgesehen ist (beim vorliegenden Beispiel, Oxidbereiche aus SiO2), die unterschiedliche Dicken aufweisen können, sowie unbearbeitete Silizium- oder Halbleiterbereiche.
  • Verschiedene elektrische Bauelemente können dann in der Halbleiter- oder Siliziumoberflächenschicht 245 hergestellt werden, insbesondere in jenem Abschnitt der Schicht oben auf den dielektrischen oder Siliziumoxidbereichen.
  • Bei einer weiteren Ausführungsform ist, wie in den 6A und 6B gezeigt, ein erstes Substrat ein unbearbeitetes Silizium- oder Halbleitersubstrat 330, und wird das zweite Substrat 340 dadurch erhalten, dass eine nebeneinander liegende Anordnung aus dielektrischen oder Siliziumoxidbereichen 344a, 344b und unbearbeiteten Silizium- oder Halbleiterbereichen ausgebildet wird, und dann Ionen implantiert werden, beispielsweise Wasserstoffionen, zur Ausbildung einer Schicht 342 ähnlich der voranstehend geschilderten Schicht 42. Wie bereits voranstehend im Zusammenhang mit 4a erläutert, weist infolge der Tatsache, dass die Ionen auf unterschiedliche Dicken eines Dielektrikums oder von Siliziumoxid auf ihrer Trajektorie auftreffen, die Schicht 342 nicht notwendigerweise eine gleichmäßige Dicke relativ zur Oberfläche 341 des Substrats 340 auf.
  • Die beiden Substrate 340 und 330, die auf diese Weise hergestellt wurde, werden dann zusammengebaut, unter Verwendung einer der bereits geschilderten Vorgehensweisen (Waferbondieren, Bondieren oder Haftkontakt, beispielsweise durch molekulare Adhäsion).
  • Ein Abschnitt des Substrats 340 wird dann entfernt, wie dies bereits voranstehend im Zusammenhang mit 3B beschrieben wurde. Ein Endbearbeitungs-Verdünnungs- oder Verdickungsschritt, wie bereits voranstehend im Zusammenhang mit 3B beschrieben, ebnet Unregelmäßigkeiten aus, die durch die sich ändernde Tiefe der Schicht 342 hervorgerufen werden.
  • Hierdurch wird eine ebene Hybrid-Halbleiteranordnung oder ein entsprechendes Halbleiterelement, Substrat oder Bauelement (6B) ausgebildet, welche bzw. welches eine abwechselnde Anordnung (oder irgendeine andere Form einer nebeneinander liegenden Anordnung oder Verteilung) dielektrischer Bereiche 344a, 344b aufweist (beim vorliegenden Beispiel Oxidbereiche aus SiO2), welche unterschiedliche Dicken aufweisen können, sowie unbearbeitete Silizium- oder Halbleiterbereiche.
  • Verschiedene elektronische Bauelemente können dann in der Silizium- oder Halbleiteroberflächenschicht erzeugt werden, insbesondere in jenem Abschnitt der Schicht oben auf den dielektrischen oder Siliziumoxidbereichen 344a, 344b.
  • Es lässt sich jede Kombination der voranstehend geschilderten Vorgehensweisen überlegen. Insbesondere kann jede nebeneinander liegende Anordnung dielektrischer oder Siliziumoxidbereiche mit unterschiedlichen Dicken und/oder Silizium- oder Halbleiteroberflächenbereiche mit unterschiedlichen Dicken und/oder dielektrischer oder Siliziumoxidbereiche und Silizium- oder Halbleitersubstratbereiche in demselben Substrat oder Bauelement erzeugen.
  • Auf diese Weise wird ermöglicht, eine durchgehende dielektrische oder Siliziumoxidschicht zu erzeugen, die eine abwechselnde Anordnung oder Abfolge dünnerer Bereiche, möglicherweise mit gleichmäßiger Dicke, und dickerer Bereiche aufweist, ebenfalls möglicherweise mit gleichmäßiger Dicke.
  • Daher ist bei dem in den 7A und 7B gezeigten Beispiel ein erstes Substrat 430 ein unbearbeitetes Silizium- oder Halbleitersubstrat, in welchem eine nebeneinander liegende Anordnung (oder abwechselnde Anordnung, oder jede andere Art der Verteilung) dielektrischer oder Siliziumoxidbereiche 432a, 432b vorgesehen ist, welche eine bestimmte, erste Dicke aufweisen, dünnerer, dielektrischer oder Siliziumoxidbereiche 434a, 434b, und Silizium- oder Halbleitersubstratbereiche 436. 7B zeigt nur einen derartigen Siliziumbereich 436, jedoch kann dasselbe Substrat mehrere derartige Bereiche aufweisen. Die Oxidbereiche können beispielsweise eine Dicke von 10 nm bis 100 nm aufweisen, von 100 nm bis 500 nm, oder von 10 nm bis oder 100 nm bis 5000 nm.
  • Das zweite Substrat 440 wird dadurch erhalten, dass eine nebeneinander liegende Anordnung dielektrischer oder Siliziumoxidbereiche 444a, 444b ausgebildet wird, die eine bestimmte, erste Dicke aufweisen, dünnerer dielektrischer oder Siliziumoxidbereiche 448a, 448b, und Silizium- oder Halbleitersubstratbereiche 446. Die Dicken der Oxidbereiche oder Schichten können in den voranstehend soeben angegebenen Bereichen liegen.
  • Das Implantieren von Wasserstoffionen (oder anderer) Ionen erzeugt dann eine Schicht 442 ähnlich der voranstehend geschilderten Schicht 42. Da die positiven H+-Ionen auf unterschiedliche Dicken eines Dielektrikums oder von Siliziumoxid auf ihrer Trajektorie treffen, ist die Schicht 442 nicht notwendigerweise in einer gleichmäßigen Dicke relativ zur Oberfläche 441 des Substrats 440 angeordnet, wie dies bereits voranstehend im Zusammenhang mit 4A geschildert wurde.
  • Die beiden Substrate 430 und 440, die auf diese Weise hergestellt wurden, werden dann durch eine der bereits voranstehend geschilderten Vorgehensweisen zusammengebaut (Waferbondieren, Bondieren, oder Haftkontakt, beispielsweise durch molekulare Adhäsion).
  • Ein Abschnitt des Substrats 440 wird dann entfernt oder abgetrennt, wie dies bereits voranstehend unter Bezugnahme auf 3B geschildert wurde. An das Brechen des Substrats, in welchem die geschwächte Schicht vorgesehen ist (der Abschnitt auf der entgegengesetzten Seite zur Zusammenbaugrenzfläche der beiden Substrate) kann sich ein Endbearbeitungsschritt anschließen, wie dies beispielsweise bereits voranstehend im Zusammenhang mit 4B geschildert wurde.
  • Hierdurch wird ein ebenes Hybrid-Halbleiterelement oder entsprechendes Substrat ausgebildet, welches aufweist (siehe 7B):
    • - zwei oder mehr dielektrische oder Oxidbereiche 452a, b, welche zwei unterschiedliche Dicken aufweisen, von denen jede gleichförmig sein kann, und möglicherweise ein Silizium- oder Halbleitersubstratbereich 456, wobei diese zwei oder drei Bereiche jeweils eine Breite oder Ausdehnung ungleich Null (in Verlaufsrichtung x) aufweisen, oder
    • - eine abwechselnde Anordnung (oder jede andere Art einer nebeneinander liegenden Anordnung) dielektrischer oder Oxidbereiche 452a, b, 454a, b, c, d, 458a, b, und möglicherweise von Silizium- oder Halbleitersubstratbereichen 456, wobei die dielektrischen oder Oxidbereiche 452a, b eine erste Dicke aufweisen, die sich von einer zweiten Dicke der dielektrischen oder Oxidbereiche 454a, b, c, d unterscheidet, wobei zwei Dicken gleich sein können, und beide von einer dritten Dicke der Bereiche 458a, b verschieden sein können, wobei jeder dieser Bereiche eine Breite oder Erstreckung ungleich Null aufweist (in der Richtung x).
  • Weiterhin wird in demselben Substrat eine abwechselnde oder nebeneinander liegende Anordnung mit unterschiedlichen Dicken der Silizium- oder Halbleiteroberflächenschicht erhalten.
  • Statt dessen ist es ebenfalls möglich, eine dielektrische oder Oxidschicht mit einer einzigen oder gleichmäßigen Dicke in einem der Substrate zu erzeugen, beispielsweise in dem Substrat 430, wobei das Substrat 440 wie voranstehend geschildert hergestellt wird (mit einer oder mehreren dielektrischen oder Oxidschichten mit unterschiedlichen Dicken), und die beiden Substrate zusammengebaut werden, wobei eine Anordnung (nicht dargestellt) ebenfalls mit unterschiedlichen Dicken des Dielektrikums oder des Oxids hergestellt wird, oder eine durchgehende dielektrische oder Oxidschicht mit unterschiedlichen Dicken, welche gleichförmig sein können.
  • Verschiedene elektronische Bauelemente können dann in der Silizium- oder Halbleiteroberflächenschicht 445 erzeugt werden, insbesondere in jenem Abschnitt der Schicht oben auf den dielektrischen oder Siliziumoxidbereichen. Verschiedene Bauelemente können ebenfalls in den Bereichen mit unterschiedlicher Dicke der Oberflächenschicht 445 erzeugt werden, wodurch FD-SOI- und PD-SOI-Bauelemente auf demselben Substrat ausgebildet werden.
  • Ein Substrat, das im Zusammenhang der vorliegenden Erfindung verwendet wird, und welches unterschiedliche Dicken von Siliziumdioxid aufweisen kann, kann mit einem Verfahren wie jenem hergestellt werden, das in den 8A-8E dargestellt ist.
  • In 8A werden Siliziumdioxidbereiche 532a, 532b, welche wenige 100 nm dick sind, beispielsweise 400 nm dick, auf einem Substrat mittels Wachstum durch LOCOS (lokal oxidiertes Silizium) über eine Maske 531 hergestellt, beispielsweise eine Si3N4-Maske. Diese Bereiche können die Form von einzelnen Stücken, Streifen, oder kompliziertere Formen annehmen.
  • Die Maske wird dann entfernt (8B), wobei die Siliziumoxidbereiche 532a, 532b übrig bleiben. Es wird darauf hingewiesen, dass in dieser Stufe das Substrat nicht mehr flach ist.
  • Es ist dann möglich, einen Ausgleichungsschritt durchzuführen, beispielsweise durch mechanisch/chemisches Polieren (8C), wodurch ein Substrat mit Siliziumdioxidbereichen 534a, b erhalten wird, das nebeneinander liegend zum Silizium des Substrats selbst angeordnet ist. Das Substrat ist jenes, das beispielsweise in den 5A oder 6A gezeigt ist.
  • Bei einer Variante (vgl. 8D), wird eine Schicht 533 einer Oberflächenoxidation des Substrats aus der Anordnung von 8B erzeugt, und wird dann die sich ergebende Anordnung (vgl. 8E) eingeebnet, beispielsweise durch mechanisch/chemisches Polieren, so dass eine Oberflächenoxidationsschicht 535 übrig bleibt.
  • Eine Schicht mit einer Dicke von einigen wenigen Hundert nm (beispielsweise 300 nm) kann auf diese Weise entfernt werden, wobei eine nebeneinander liegende Anordnung von Siliziumdioxidbereichen mit unterschiedlichen Dicken übrig bleibt. Diese Art eines Substrats ist in den 3A, 4A dargestellt. Es ist ebenfalls möglich, zuerst eine Einebnung durchzuführen (vgl. 8C), an welche sich eine Oberflächenoxidation anschließt (vgl. 8E).
  • Die 9A-9D zeigen ein anderes Verfahren, das im Zusammenhang der vorliegenden Erfindung eingesetzt werden kann. In 9A werden Gräben 632a, 632b beispielsweise mittels Trockenätzung durch eine Maske 634 in ein Siliziumsubstrat 630 bis auf eine Tiefe von einigen wenigen 10 nm geätzt, beispielsweise 100 nm.
  • Die Maske wird dann entfernt (vgl. 9B), wonach die Oberfläche des Substrats thermisch oxidiert wird, oder eine Siliziumdioxidschicht abgelagert wird, so dass eine Siliziumdioxidschicht 636 mit einer Dicke von einigen wenigen 100 nm entsteht, beispielsweise 400 nm.
  • Es ist dann möglich, einen Einebnungsschritt durchzuführen, beispielsweise durch mechanisch/chemisches Polieren (siehe 9C), was zu einem Substrat führt, welches Siliziumoxidbereiche 634a, b aufweist, die neben dem Silizium des Substrats selbst angeordnet sind. Das Substrat ist jenes, das beispielsweise in 5A oder 6A dargestellt ist.
  • Bei einer Variante (siehe 9D) wird die in 9B dargestellte Anordnung eingeebnet, jedoch weniger als in 9C, so dass eine Siliziumdioxidschicht 638 mit einer Dicke von einigen wenigen 100 nm übrig bleibt, beispielsweise annähernd 100 nm. Hierdurch wird eine nebeneinander liegende Anordnung von Siliziumdioxidbereichen mit unterschiedlichen Dicken auf der Oberfläche des Siliziumsubstrats 630 erzeugt.
  • Diese Art eines Substrats ist in den 3A, 4A dargestellt.
  • Es wird auf die folgenden Unterschiede zwischen den beiden Varianten hingewiesen, die in den 9C und 9D gezeigt sind. Im zweiten Fall (9D) hört das Polieren in der Oxidschicht (SiO2) auf. Im ersten Fall bleibt das Silizium frei, und kann als Stoppschicht dienen. Dann können selektive Polierverfahren eingesetzt werden.
  • Es können andere Verfahren eingesetzt werden als jene, die voranstehend unter Bezugnahme auf die 8A bis 9C beschrieben wurden, und insbesondere jedes Verfahren, das eine Kombination von Vorgehensweisen zum Ablagern eines Oxids oder zur Oberflächenoxidation einsetzt, zum Einebnen oder zum Ätzen, wodurch eine Anordnung erhalten wird wie jene, die in den 8C, 8E, 9C oder 9D dargestellt ist, unabhängig von der Reihenfolge, in welcher diese Vorgänge durchgeführt werden. Diese Vorgänge erzeugen Siliziumdioxidbereiche mit gleichmäßiger Dicke, beispielsweise die Bereiche 534a, 534b, 634a, 634b, oder durchgehende Schichten aus Oxid mit unterschiedlicher Dicke; die Dicke ist lokal gleichmäßig, mit Ausnahme an Punkten oder in Bereichen einer Diskontinuität zwischen zwei Oxidabschnitten mit unterschiedlicher Dicke.
  • Es wird darauf hingewiesen, dass die Bereiche 532a, 532b, 534a, 534b, 634a, 634b jede Form aufweisen können, beispielsweise in Form kreisförmiger Abschnitte, oder sich geradlinig in einer Richtung senkrecht zur Ebene der 8B, 8C und 9C erstrecken können. Dasselbe gilt für die Siliziumoxidschichten, beispielsweise die Schichten 533, 535, 636, 638. Allgemein gesprochen, können die Anordnungen gemäß den 3A-7B auch so angesehen werden, dass sie sich in einer Richtung senkrecht zu ihrer Ebene erstrecken.
  • Alle voranstehend beschriebenen Ausführungsformen verhindern oder begrenzen die Versetzungen und mechanischen Spannungen, die bei der Vorgehensweise nach dem Stand der Technik auftreten, die unter Bezugnahme auf 2 beschrieben wurde.
  • Die 10A und 10B zeigen eine andere Ausführungsform eines Bauelements oder einer Anordnung gemäß der Erfindung. Diese Ausführungsform verwendet die SIMOX-Vorgehensweise auf Grundlage des Implantierens von Sauerstoffionen. Sie erzeugt ebenfalls eine ebene Hybridanordnung oder ein ebenes Hybrid-Bauelement, obwohl hierdurch nicht die Probleme der mechanischen Spannungen und der Versetzungen vermieden werden, die unter Verwendung der Vorgehensweise von 2 auftreten.
  • In einem ersten Schritt (siehe 10A) wird eine Maske 200 dazu verwendet, einen dielektrischen Bereich in einem Halbleitersubstrat 205 (beispielsweise aus Silizium) auszubilden, beispielsweise einen Siliziumdioxidbereich 160, der eine erste Dicke aufweist (typischerweise mit einigen wenigen Hundert Nanometern, beispielsweise 100 nm oder 200 nm).
  • Dies wird dadurch erzielt, dass Sauerstoffionen O++ mit einer ersten Energie und mit einer ersten Dosierung implantiert werden.
  • In einem zweiten Schritt (siehe 10B) wird eine zweite Maske 210 dazu verwendet, einen anderen Bereich des Substrats auszuwählen, und in diesem Sauerstoffionen O++ mit einer zweiten Energie und mit einer zweiten Dosierung zu implantieren, die sich von der ersten Energie und/oder der ersten Dosierung unterscheiden, die in dem ersten Schritt eingesetzt werden. Hierdurch wird in dem Substrat 205 ein Siliziumdioxidbereich 180 erzeugt, der eine zweite Dicke aufweist, die sich von der ersten Dicke unterscheidet (ebenfalls einige wenige Hundert Nanometer, beispielsweise 400 nm oder 500 nm).
  • Das Verfahren gemäß den 10A und 10B setzt nicht ein Bondieren oder einen Zusammenbau von Substraten ein, erzeugt jedoch dennoch eine ebene Hybridanordnung oder ein ebenes Hybrid-Bauelement.
  • Wie bereits voranstehend erwähnt, führt die Verwendung der SIMOX-Verfahrensweise zum Auftreten nicht-homogener mechanischer Spannungen und Spannungen in dem Substrat.
  • Weiterhin beobachtet man ein Aufquellen oder unterschiedliche Ebenheiten an der Oberfläche oberhalb der implantierten Bereiche.
  • Das vergrabene Oxid, oder die Dielektrikumsschichten, die mit dem SIMOX-Verfahren erhalten werden, weisen eine schlechtere Qualität auf, und sind weniger dicht, als jene, die unter Verwendung von Ablagerungs- und Oxidationsvorgehensweisen erhalten werden.
  • Diese vergrabenen Bereiche weisen weiterhin Durchbruchsspannungen auf, die sich in gewisser Weise von Bereichen unterscheiden, die durch die anderen Vorgehensweisen hergestellt werden.
  • Insgesamt lassen sich Bauelemente, die mit der SIMOX-Vorgehensweise erhalten werden, relativ leicht von jenen unterscheiden, die mit den anderen Vorgehensweisen erhalten werden.
  • Die Erfindung kann weiterhin Anordnungen erzeugen, welche unterschiedliche Oberflächenschichtdicken aufweisen, beispielsweise mittels Durchführung eines Schritts der lokalen Ausdünnung des Substrats oder der Silizium- oder Halbleiteroberflächenschicht 45 (siehe 3), 145 (siehe 4B), oder 245 (siehe 5B), oder der Schicht oder des Substrats gemäß 6b, die doppelt gestrichelt als Außenkontur in diesen Figuren dargestellt ist, oder aber in 7B.
  • Genauer gesagt, erzeugt ein lokaler Verdünnungsschritt (beispielsweise durch Ätzen oder durch Opferoxidation) eine Silizium- oder Halbleiteroberflächenschicht mit unterschiedlicher Dicke, mit Bereichen 46, 47, 139, 141, 143, 243, 247, 343, 443, 447, 449, welche eine Dicke der Siliziumoberflächen aufweisen, die kleiner ist als die Dicke einer anderen Siliziumoberfläche oder von Halbleiterbereichen, oder mit abwechselnden Bereichen der Oberfläche aus Silizium oder der Halbleiterschicht, die eine erste Dicke aufweisen, die sich mit einer zweiten abwechseln, die von der ersten Dicke verschieden ist.
  • Nach lokaler Ausdünnung stellt die Siliziumoberflächenschicht einen elektrischen Durchgang zwischen den verschiedenen Bereichen zur Verfügung.
  • Bei einer Variante ist die Dicke der Dielektrikums- oder Oxidschicht gleichmäßig, und ändert sich die Dicke der Silizium- oder Halbleiteroberflächenschicht.
  • Daher wird in 11A eine Dielektrikums- oder Siliziumdioxidschicht 272 mit gleichmäßiger Dicke in einem Substrat 270 erzeugt, und wird das Substrat 280 wie beispielsweise das Substrat 40 aus 3A hergestellt, wobei die geschwächte Schicht oder Ebene 274 ähnlich der Schicht 42 in 3A ist.
  • Die beiden Substrate 270, 280, die auf diese Weise hergestellt werden, werden dann zusammengebaut, erneut unter Verwendung einer Waferbondierungs-, Bondierungs- oder Haftkontaktvorgehensweise.
  • Ein Abschnitt des Substrats 280 wird dann durch eine Behandlung entfernt, die einen Bruch entlang der geschwächten Ebene 274 hervorgeht.
  • Eine lokale Ausdünnung unter Verwendung eines Ätz- oder Opferoxidationsverfahrens beispielsweise, oder eine lokale Einebnung erzeugt eine Silizium- oder Halbleiteroberflächenschicht mit variierender Dicke, mit einer ersten Dicke und einer zweiten Dicke in dem Bereich 276.
  • Die Silizium- oder Halbleiteroberflächenschicht stellt wiederum einen elektrischen Durchgang zwischen den unterschiedlichen Bereichen nach der lokalen Ausdünnung zur Verfügung.
  • Auf diese Weise können unterschiedliche Dicken bei der Halbleiter- oder Siliziumschicht erhalten werden, beispielsweise von 10 nm bis 50 nm oder 70 nm in einem Bereich, und von 50 nm, 70 nm oder 80 nm bis 250 nm in einem anderen Bereich.
  • Die 12A und 12B zeigen eine andere Ausführungsform eines Bauelements gemäß der Erfindung. Diese Ausführungsform verwendet die Oberflächenoxidations- oder Ablagerungsvorgehensweise, die voranstehend unter Bezugnahme auf die 8A bis 9C beschrieben wurde, und die SIMOX-Vorgehensweise, die voranstehend unter Bezugnahme auf die 10A und 10B beschrieben wurde.
  • Beispielsweise wird, wie in 12A gezeigt, ein erster dielektrischer Bereich 832, der Unterbereiche mit unterschiedlichen Dicken aufweisen kann, in einem Halbleitersubstrat 830 erzeugt, beispielsweise jenem, wie es unter Bezugnahme auf die 7A und 7B beschrieben wurde.
  • Wie in 12B gezeigt, wird dann eine Maske 810 dazu verwendet, mittels Ionenimplantierung, insbesondere durch Implantieren von Sauerstoffionen im Falle von Siliziumdioxid, einen dielektrischen Bereich 880 zu erzeugen, welcher dieselbe Dicke aufweisen kann wie einer der Unterbereiche des Bereichs 832, oder eine unterschiedliche Dicke.
  • Die Erfindung stellt weiterhin ein Verfahren und ein Bauelement zur Verfügung, wie sie in den 13A und 13B dargestellt sind.
  • Das Verfahren ähnelt jenen, die bereits voranstehend beschrieben wurden, beispielsweise unter Bezugnahme auf die 7A und 7B, mit abwechselnden oder nebeneinander liegenden Siliziumoxidbereichen 732, 736 mit unterschiedlichen Dicken.
  • Weiterhin ist die Ausbildung durch Ätzen und Ablagerung leitfähiger oder Metallstege 753, 754 eingeschlossen, welche, nachdem eine Verbindung zwischen den beiden Substraten 730, 740 eingerichtet wurde, ein leitfähiges oder Metallteil oder einen entsprechenden Steg 760 erzeugen, wodurch eine leitfähige Verbindung in den dielektrischen Bereichen und über diese erzeugt wird.
  • Das verwendete, leitfähige Material kann beispielsweise WSi2 sein.
  • Bei einer Variante können leitfähige Stege mittels Dotieren dielektrischer oder Halbleiterbereiche der Substrate 730, 740 erzeugt werden.
  • Metallische oder leitfähige Stege können durch irgendeines der voranstehend geschilderten Verfahren hergestellt werden, insbesondere solche, die in Verbindung mit den 3A bis 9C beschrieben wurden.
  • Unabhängig davon, welches Herstellungsverfahren eingesetzt wird, wird eine ebene Hybridanordnung, beispielsweise eine SOI-Anordnung, ein entsprechendes Bauelement oder ein entsprechendes Substrat erhalten, wobei auf demselben Substrat vergrabene dielektrische oder Siliziumdioxidbereiche vorgesehen sind, welche unterschiedliche Dicken aufweisen, und/oder Silizium- oder Halbleiteroberflächenbereiche mit unterschiedlichen Dicken. Die Halbleiteroberflächenschicht ist durchgehend zwischen den verschiedenen Bereichen vorhanden, wodurch ein elektrischer Durchgang zwischen den unterschiedlichen Bereichen zur Verfügung gestellt wird.
  • Auf diese Weise können FD-SOI-Bereiche und PD-SOI-Bereiche und Substratbereiche (Halbleitermassenbereiche) oder Bereiche vorhanden sein, die eine Halbleiter- oder Siliziumoberflächenschicht von 10 nm bis 50 nm oder 70 nm in der Dicke aufweisen, zum Beispiel, sowie Bereiche, die beispielsweise eine Halbleiter- oder Siliziumoberflächenschicht mit einer Dicke von 50 nm, 70 nm oder 80 nm bis 250 nm aufweisen.
  • Die Bauelemente, insbesondere die elektronischen Bauelemente, beispielsweise Transistoren, die in dem Substrat hergestellt werden, können dann unterschiedliche Technologien einsetzen.
  • Daher zeigt 14 einen Abschnitt eines Substrats wie beispielsweise jenes, das unter Bezugnahme auf die 4B oder 7B beschrieben wurde, wobei zwei MOS-Transistoren 910, 920 hergestellt werden, die jeweils ein Gate 912, 922, einen Drain 916, 926, und eine Source 914, 924 aufweisen. Die dickeren oder dünneren Siliziumbereiche unter diesen Transistoren erzeugen ein vollständig verarmtes (FD) SOI-Bauelement 910 und ein teilweise verarmtes (PD) SOI-Bauelement 920.
  • Es ist ebenfalls möglich, einen FD-Bereich unter einem Abschnitt eines Transistors vorzusehen, beispielsweise unter dessen Gate und dessen Drain, und einen PD-Bereich unter einem anderen Abschnitt desselben Transistors, beispielsweise unter dessen Source.
  • Die unterschiedlichen Bereiche, die erhalten werden, beispielsweise FD- oder PD-Bereiche, können eine Abmessung von 1 Quadratmillimeter (mm2) oder mehr aufweisen, was keine Submikrometertechnologie zur Ausbildung der vergrabenen Oxidschichten erfordert.
  • Submikrometertechnologien können dazu verwendet werden, kleinere Bereiche zu erzeugen, kleiner als 1 mm2 zum Beispiel, in der Größenordnung einiger weniger Quadratmikrometer (µm2) oder einiger weniger zehn µm2. Es ist beispielsweise möglich, spezielle Bereiche unter den Drain/und/oder Source und/oder Gatebereichen eines Transistors zu erzeugen, beispielsweise einen bestimmten Bereich unter dem Gate 912 des MOS-Transistors 910 in 12, wobei die Bereiche, die unter dem Drain und der Source desselben Transistors liegen, von unterschiedlicher Art sind, infolge einer unterschiedlichen Oxiddicke und/oder einer unterschiedlichen Siliziumschichtdicke.
  • Die Erfindung wurde anhand des Materials SiO2 als der Isolator in einer SOI-Anordnung beschrieben. Dennoch betrifft sie auch andere dielektrische Materialien, beispielsweise Si3N4, Diamant oder Saphir. Sie betrifft weiterhin jedes Material mit einem hohen Koeffizienten K, beispielsweise wie beschrieben im MRS Bulletin, März 2002, Vol. 27, Nr. 3, „Alternative Gate Dielectrics for Microelectronics“; wobei derartige Materialien beispielsweise umfassen Hafniumoxid (HfO2), Zirkonoxid (ZrO2), Aluminiumoxid (Al2O3) sowie Yttriumoxid (Y2O3), und diese Materialien vorzugsweise dazu verwendet werden, dünne Schichten zu erzeugen, also Schichten mit einer Dicke von einigen zehn nm, beispielsweise zwischen 10 nm bis 50 nm.
  • Es ist ebenfalls möglich, einen oder mehrere Bereiche eines ersten dielektrischen Materials und einen oder mehrere dielektrische Bereiche aus einem zweiten dielektrischen Material zu erzeugen, das sich von dem ersten Material unterscheidet.
  • Daher können die Bereiche 534a und 534b in 8C voneinander verschieden sein, und entsprechend die Bereiche 634a und 634b in 9C, oder die Bereiche 160 und 180 in 10C. Von diesem Ausgangspunkt sind sämtliche Kombinationen möglich, unter Verwendung eines der voranstehend geschilderten Verfahren.
  • Sämtliche voranstehend geschilderten Verfahren, mit Ausnahme jenes Verfahrens, das unter Bezugnahme auf die 8A bis 8E geschildert wurde, können dann für Dielektrika eingesetzt werden, welche keine Oxide sind (beispielsweise Diamant). Dann werden Ablagerungsverfahren verwendet.
  • Eine geschwächte Ebene kann durch andere Verfahren als Ionenimplantierung erzeugt werden. Auf diese Weise wird ebenfalls ermöglicht, eine Schicht aus porösem Silizium zu erzeugen, wie beschrieben in der Veröffentlichung von K. Sataguchi et al. „ELTRAN®“ by Splitting Porous Si Layers“, Proceedings of the 9th International Symposium on Silicon-on-Insulator Tech. and Device, 99-3, The Electrochemical Society, Seattle, Seiten 117-121 (1999).
  • Polier- oder Ätzverfahren können dazu verwendet werden, die Substrate 40, 140, 240, 340, 440, 280, 740 auszudünnen, ohne eine Ionenimplantierung zu verwenden, und ohne eine geschwächte Ebene auszubilden.
  • Schließlich betrifft die voranstehende Beschreibung die Verwendung von Silizium als grundlegendes Halbleitermaterial. Andere Halbleitermaterialien (beispielsweise SiGe, SiC, AsGa, InP, GaN) können anstelle von Silizium eingesetzt werden, wobei die Erfindung ebenfalls zur Ausbildung eines Halbleiters auf Isolatoranordnungen eingesetzt werden kann (möglicherweise bei leitfähigen Stegen, wie in 13B).

Claims (33)

  1. NEUE PATENTANSPRÜCHE
  2. Verfahren zur Herstellung einer Halbleiteranordnung, wobei das Verfahren umfasst: - Ausbildung in einem ersten Halbleitermaterialsubstrat (230, 330, 430) eines ersten dielektrischen Bereiches (232a-b, 344a-b, 434a-b,), der eine erste Dicke aufweist, und eines zweiten dielektrischen Bereiches (232a-b, 344a-b, 444a-b) der eine zweite Dicke aufweist, bei welchem der erste dielektrische Bereich (232a-b, 344a-b, 434a-b), und der zweite dielektrische Bereich (232a-b, 344a-b, 444a-b) durch einen Halbleiterbereich (245, 436) getrennt sind, - Zusammenbau des ersten Halbleitermaterialsubstrats (230, 330, 430) mit einem zweiten Halbleitermaterialsubstrat (240, 340,440), bei welchem die beiden Halbleitermaterialsubstrate (230, 240, 330, 340, 430, 440) mittels molekularer Adhäsion zusammengebaut werden, und - Ausdünnen eines Halbleitermaterialsubstrates oder Ausdünnen beider der Halbleitermaterialsubstrate (230, 240, 330, 340, 430, 440), bei welchem ein Halbleitermaterialsubstrat durch Ausbildung eines geschwächten Bereichs oder einer geschwächten Schicht (242, 342, 442) ausgedünnt wird oder bei welchem beide Halbleitermaterialsubstrate (230, 240, 330, 340, 430, 440) durch Ausbildung eines geschwächten Bereichs oder einer geschwächten Schicht (242, 342, 442) ausgedünnt werden.
  3. Verfahren nach Anspruch 1, bei welchem die erste Dicke des ersten dielektrischen Bereiches (232a-b, 344a-b, 434a-b) und die zweite Dicke des zweiten dielektrischen Bereiches (232a-b, 344a-b, 444a-b) verschieden sind.
  4. Verfahren nach Anspruch 1, bei welchem die erste Dicke des ersten dielektrischen Bereiches (232a-b, 344a-b, 434a-b) und die zweite Dicke des zweiten dielektrischen Bereiches (232a-b, 344a-b, 444a-b) gleich sind.
  5. Verfahren nach einem der Ansprüche 1 bis 3, bei welchem der erste dielektrische Bereich (232a-b, 344a-b, 434a-b) und der zweite dielektrische Bereich (232a-b, 344a-b, 444a-b) aus zwei unterschiedlichen, dielektrischen Materialien bestehen.
  6. Verfahren nach einem der Ansprüche 1 bis 4, welches umfasst, in dem ersten Halbleitermaterialsubstrat (430) einen dritten dielektrischen Bereich (432a-b) zu erzeugen, der eine dritte Dicke aufweist.
  7. Verfahren nach Anspruch 5, bei welchem die dritte Dicke des dritten dielektrischen Bereiches (434a-b) sich von der ersten Dicke des ersten dielektrischen Bereiches (434a-b) und von der zweiten Dicke des zweiten dielektrischen Bereiches (444a-b) unterscheidet.
  8. Verfahren nach Anspruch 5 oder Anspruch 6, bei welchem der dritte dielektrische Bereich (432a-b) aus einem Material besteht, das sich von dem Material des ersten dielektrischen Bereichs (434a-b) und/oder vom Material des zweiten dielektrischen Bereichs (444a-b) unterscheidet.
  9. Verfahren nach einem der voranstehenden Ansprüche, mit Ausbildung eines ersten dielektrischen Bereichs (448a-b) des zweiten Halbleitermaterialsubstrats in dem zweiten Halbleitermaterialsubstrat (440).
  10. Verfahren nach Anspruch 8, mit Ausbildung, in dem zweiten Halbleitermaterialsubstrat (440), eines zweiten dielektrischen Bereiches (444a-b), des zweiten Halbleitermaterialsubstrats.
  11. Verfahren nach Anspruch 9, bei welchem der zweite dielektrische Bereich des zweiten Halbleitermaterialsubstrats (440) eine Dicke aufweist, die sich von jener des ersten dielektrischen Bereichs (444a-b) des zweiten Halbleitermaterialsubstrats (440) unterscheidet.
  12. Verfahren nach Anspruch 9 oder Anspruch 10, bei welchem der erste dielektrische Bereich (448a-b) und der zweite dielektrische Bereich (444a-b) des zweiten Halbleitermaterialsubstrats (440) aus zwei unterschiedlichen Materialien bestehen.
  13. Verfahren zur Herstellung einer Halbleiteranordnung, wobei das Verfahren umfasst: - Ausbildung in einem ersten Halbleitermaterialsubstrat (270) eines dielektrischen Bereichs (272) aus einem dielektrischen Material, - Zusammenbau des ersten Halbleitermaterialsubstrats (270) mit einem zweiten Halbleitermaterialsubstrat (280), bei welchem die beiden Halbleitermaterialsubstrate (270, 280) mittels molekularer Adhäsion zusammengebaut werden, und - Ausdünnen eines Halbleitermaterialsubstrates oder Ausdünnen beider der Halbleitermaterialsubstrate (270, 280), wobei eine Oberflächenschicht (275) aus Halbleitermaterial auf dem dielektrischen Bereich verbleibt, wobei ein erster Bereich der Oberflächenschicht eine erste Dicke aufweist, und ein zweiter Bereich (276) der Oberflächenschicht eine zweite Dicke aufweist, die sich von der ersten Dicke unterscheidet, bei welchem eines der Halbleitermaterialsubstrate durch Ausbildung eines geschwächten Bereichs (274) oder einer geschwächten Schicht (274) ausgedünnt wird oder bei welchem beide Halbleitermaterialsubstrate (270, 280) durch Ausbildung eines geschwächten Bereichs (274) oder einer geschwächten Schicht (274) ausgedünnt werden.
  14. Verfahren nach Anspruch 12, bei welchem der geschwächte Bereich (274) oder die geschwächte Schicht (274) durch Ausbildung einer Schicht aus porösem Silizium hergestellt werden.
  15. Verfahren nach Anspruch 12, bei welchem ein geschwächter Bereich (274) oder eine geschwächte Schicht (274) mittels Implantierung von Ionen in dem ersten Halbleitermaterialsubstrat (270) oder dem zweiten Halbleitermaterialsubstrat (280) ausgebildet wird.
  16. Verfahren nach Anspruch 14, bei welchem die implantierten Ionen Wasserstoffionen oder eine Mischung aus Wasserstoffionen und Heliumionen sind.
  17. Verfahren nach einem der Ansprüche 1 bis 15, bei welchem die dielektrischen Bereiche mittels Ablagerung hergestellt werden.
  18. Verfahren nach einem der Ansprüche 1 bis 15, bei welchem die dielektrischen Bereiche durch Oberflächenoxidation ausgebildet werden.
  19. Verfahren nach einem der Ansprüche 1 bis 16, bei welchem die dielektrischen Materialien ausgesucht werden unter Siliziumnitrid, Diamant, und Saphir.
  20. Verfahren nach einem der Ansprüche 1 bis 17, bei welchem die dielektrischen Materialien ausgesucht werden unter Siliziumdioxid, Hafniumoxid, Zirkonoxid, Aluminiumoxid, Lanthanoxid, und Yttriumoxid.
  21. Verfahren nach einem der Ansprüche 1 bis 19, bei welchem sich an das Ausdünnen entweder des einen Halbleitermaterialsubstrats oder beider Halbleitermaterialsubstrate ein Endbearbeitungsschritt anschließt.
  22. Verfahren nach Anspruch 20, bei welchem der Endbearbeitungsschritt eine lokale Ausdünnung oder eine lokale Verdickung des Halbleitermaterialsubstrats umfasst.
  23. Verfahren nach einem der Ansprüche 1 bis 21, mit einem Schritt der Ausbildung eines leitfähigen oder metallischen Abschnitts (752, 754, 760) oder eines dotierten Bereichs, wodurch eine leitfähige Verbindung zwischen zwei oder mehr dielektrischen Bereichen zur Verfügung gestellt wird.
  24. Halbleiterbauelement mit einer Halbleiteranordnung, welche in einem Halbleitersubstrat eine Oberflächenschicht aus Halbleitermaterial und unter der Oberflächenschicht aufweist: - eine erste, vergrabene, dielektrische Schicht (458a-b), die als die erste dielektrische Schicht eines ersten dielektrischen Materials bezeichnet wird, und - eine zweite, vergrabene, dielektrische Schicht (454a-c), welche als die zweite dielektrische Schicht (454a-c) bezeichnet wird, wobei sich die Dicke der ersten (458a-b) und der zweiten (454a-c) dielektrischen Schicht voneinander unterscheiden, bei welchem ein erster Abschnitt eines Transistors in der Halbleiterschicht oben auf der ersten dielektrischen Schicht (458a-b) erzeugt wird, und ein zweiter Abschnitt desselben Transistors oben auf der zweiten dielektrischen Schicht (454a-c) erzeugt wird, bei welchem die erste (458a-b) und/oder die zweite (454a-c) dielektrische Schicht durch lonenimplantierung erhalten wird.
  25. Halbleiterbauelement nach Anspruch 23, bei welchem die Dicken der jeweiligen Oberflächenhalbleiterschichten oben auf der ersten (458a-b) und zweiten (454a-c) dielektrischen Schicht verschieden sind.
  26. Halbleiterbauelement nach Anspruch 23 oder Anspruch 24, mit einer dritten, vergrabenen, dielektrischen Schicht (452a-b), welche als die dritte, dielektrische Schicht bezeichnet wird.
  27. Halbleiterbauelement nach Anspruch 25, bei welchem die Dicke der Halbleiterschicht oben auf der dritten, dielektrischen Schicht (452a-b) ungleich Null ist, und sich von den Dicken der jeweiligen Halbleiterschichten oben auf der ersten (458a-b) und zweiten (454a-c) dielektrischen Schicht unterscheidet, und/oder die Dicke der dritten dielektrischen Schicht (452a-b) ungleich Null ist, und sich von den Dicken der ersten (458a-b) und zweiten (454a-c), dielektrischen Schicht unterscheidet.
  28. Halbleiterbauelement nach einem der Ansprüche 23 bis 26, bei welchem die erste (458a-b) und/oder zweite (454a-c) dielektrische Schicht mittels Ablagerung und/oder Oberflächenoxidation erhalten wird.
  29. Halbleiterbauelement nach einem der Ansprüche 23 bis 27, bei welchem eine oder mehrere der dielektrischen Bereiche einen Bereich von zumindest einem Quadratmikrometer aufweist.
  30. Halbleiterbauelement nach einem der Ansprüche 23 bis 28, bei welchem der eine dielektrische Bereich oder die mehreren dielektrischen Bereiche einen Bereich von höchstens einem Quadratmikrometer aufweist bzw. aufweisen.
  31. Halbleiterbauelement nach einem der Ansprüche 23 bis 29, bei welchem der Halbleiterbereichsabschnitt oben auf dem ersten dielektrischen Bereich oder dem zweiten dielektrischen Bereich, und, soweit anwendbar, dem dritten dielektrischen Bereich, vom FD-SOI-Typ ist, und der Halbleiterbereichsabschnitt oben auf einem anderen der Bereiche vom PD-SOI-Typ ist.
  32. Halbleiterbauelement nach einem der Ansprüche 23 bis 30, bei welchem der Halbleiterbereichsabschnitt oben auf dem ersten dielektrischen Bereich oder dem zweiten dielektrischen Bereich, sowie, soweit anwendbar, oben auf dem dritten dielektrischen Bereich, eine Dicke von 10 nm bis 70 nm aufweist, und ein leitfähiger Bereichsabschnitt oben auf einem anderen derselben dielektrischen Bereiche eine Dicke von 50 nm bis 250 nm aufweist.
  33. Halbleiterbauelement nach einem der Ansprüche 23 bis 31, bei welchem der Transistor ein MOS-Transistor ist.
DE10393700.5T 2002-11-12 2003-11-06 Verfahren zur Herstellung einer Halbleiteranordnung durch Ausbildung geschwächter Bereiche oder einer geschwächten Schicht und zugehöriges Halbleiterbauelement Expired - Lifetime DE10393700B4 (de)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
FR0214123A FR2847077B1 (fr) 2002-11-12 2002-11-12 Composants semi-conducteurs, et notamment de type soi mixtes, et procede de realisation
FR0214123 2002-11-12
US47243603P 2003-05-22 2003-05-22
US60/472,436 2003-05-22
PCT/EP2003/013697 WO2004044975A1 (en) 2002-11-12 2003-11-06 Semiconductor structure, and methods for fabricating same

Publications (2)

Publication Number Publication Date
DE10393700T5 DE10393700T5 (de) 2005-09-15
DE10393700B4 true DE10393700B4 (de) 2019-06-06

Family

ID=32116550

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10393700.5T Expired - Lifetime DE10393700B4 (de) 2002-11-12 2003-11-06 Verfahren zur Herstellung einer Halbleiteranordnung durch Ausbildung geschwächter Bereiche oder einer geschwächten Schicht und zugehöriges Halbleiterbauelement

Country Status (6)

Country Link
US (1) US6955971B2 (de)
KR (1) KR100877252B1 (de)
AU (1) AU2003294783A1 (de)
DE (1) DE10393700B4 (de)
FR (1) FR2847077B1 (de)
WO (1) WO2004044975A1 (de)

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006041422A (ja) 2004-07-30 2006-02-09 Seiko Epson Corp 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法
EP1790004B1 (de) * 2004-09-02 2013-01-30 Imec Verfahren zur herstellung eines halbleiterbauelements und ein solches halbleiterbauelement
FR2875947B1 (fr) * 2004-09-30 2007-09-07 Tracit Technologies Nouvelle structure pour microelectronique et microsysteme et procede de realisation
FR2876220B1 (fr) * 2004-10-06 2007-09-28 Commissariat Energie Atomique Procede d'elaboration de structures empilees mixtes, a zones isolantes diverses et/ou zones de conduction electrique verticale localisees.
FR2876219B1 (fr) * 2004-10-06 2006-11-24 Commissariat Energie Atomique Procede d'elaboration de structures empilees mixtes, a zones isolantes diverses et/ou zones de conduction electrique verticale localisees.
US20060094257A1 (en) * 2004-11-04 2006-05-04 Tower Semiconductor Ltd. Low thermal budget dielectric stack for SONOS nonvolatile memories
FR2897982B1 (fr) 2006-02-27 2008-07-11 Tracit Technologies Sa Procede de fabrication des structures de type partiellement soi, comportant des zones reliant une couche superficielle et un substrat
FR2910702B1 (fr) * 2006-12-26 2009-04-03 Soitec Silicon On Insulator Procede de fabrication d'un substrat mixte
CN101636832B (zh) * 2007-03-19 2012-01-11 S.O.I.Tec绝缘体上硅技术公司 形成图案的薄soi
TWI357108B (en) * 2007-08-21 2012-01-21 Nat Univ Tsing Hua Semiconductor device structure
US8673163B2 (en) * 2008-06-27 2014-03-18 Apple Inc. Method for fabricating thin sheets of glass
FR2933233B1 (fr) * 2008-06-30 2010-11-26 Soitec Silicon On Insulator Substrat de haute resistivite bon marche et procede de fabrication associe
US7810355B2 (en) 2008-06-30 2010-10-12 Apple Inc. Full perimeter chemical strengthening of substrates
FR2933234B1 (fr) * 2008-06-30 2016-09-23 S O I Tec Silicon On Insulator Tech Substrat bon marche a structure double et procede de fabrication associe
FR2933235B1 (fr) * 2008-06-30 2010-11-26 Soitec Silicon On Insulator Substrat bon marche et procede de fabrication associe
FR2936357B1 (fr) * 2008-09-24 2010-12-10 Commissariat Energie Atomique Procede de report de puces sur un substrat.
TWI430338B (zh) * 2008-10-30 2014-03-11 Corning Inc 使用定向剝離作用製造絕緣體上半導體結構之方法及裝置
US8003491B2 (en) * 2008-10-30 2011-08-23 Corning Incorporated Methods and apparatus for producing semiconductor on insulator structures using directed exfoliation
US9063605B2 (en) 2009-01-09 2015-06-23 Apple Inc. Thin glass processing using a carrier
US7918019B2 (en) * 2009-01-09 2011-04-05 Apple Inc. Method for fabricating thin touch sensor panels
US7927975B2 (en) 2009-02-04 2011-04-19 Micron Technology, Inc. Semiconductor material manufacture
CN102388003B (zh) 2009-03-02 2014-11-19 苹果公司 用于强化用于便携式电子设备的玻璃盖的技术
US9778685B2 (en) 2011-05-04 2017-10-03 Apple Inc. Housing for portable electronic device with reduced border region
US9213451B2 (en) 2010-06-04 2015-12-15 Apple Inc. Thin glass for touch panel sensors and methods therefor
US10189743B2 (en) 2010-08-18 2019-01-29 Apple Inc. Enhanced strengthening of glass
US8824140B2 (en) 2010-09-17 2014-09-02 Apple Inc. Glass enclosure
US8950215B2 (en) 2010-10-06 2015-02-10 Apple Inc. Non-contact polishing techniques for reducing roughness on glass surfaces
WO2012051121A2 (en) * 2010-10-15 2012-04-19 Applied Materials, Inc. Building a library of spectra for optical monitoring
JP5454485B2 (ja) * 2011-02-09 2014-03-26 信越半導体株式会社 貼り合わせ基板の製造方法
FR2972564B1 (fr) 2011-03-08 2016-11-04 S O I Tec Silicon On Insulator Tech Procédé de traitement d'une structure de type semi-conducteur sur isolant
US10781135B2 (en) 2011-03-16 2020-09-22 Apple Inc. Strengthening variable thickness glass
US9725359B2 (en) 2011-03-16 2017-08-08 Apple Inc. Electronic device having selectively strengthened glass
US9128666B2 (en) 2011-05-04 2015-09-08 Apple Inc. Housing for portable electronic device with reduced border region
KR20130017914A (ko) * 2011-08-12 2013-02-20 삼성전자주식회사 광전 집적회로 기판 및 그 제조방법
US9944554B2 (en) 2011-09-15 2018-04-17 Apple Inc. Perforated mother sheet for partial edge chemical strengthening and method therefor
US9516149B2 (en) 2011-09-29 2016-12-06 Apple Inc. Multi-layer transparent structures for electronic device housings
US10144669B2 (en) 2011-11-21 2018-12-04 Apple Inc. Self-optimizing chemical strengthening bath for glass
US10133156B2 (en) 2012-01-10 2018-11-20 Apple Inc. Fused opaque and clear glass for camera or display window
US8773848B2 (en) 2012-01-25 2014-07-08 Apple Inc. Fused glass device housings
US9946302B2 (en) 2012-09-19 2018-04-17 Apple Inc. Exposed glass article with inner recessed area for portable electronic device housing
KR102007258B1 (ko) * 2012-11-21 2019-08-05 삼성전자주식회사 광전 집적회로 기판의 제조방법
US9459661B2 (en) 2013-06-19 2016-10-04 Apple Inc. Camouflaged openings in electronic device housings
CN104752311B (zh) * 2013-12-27 2018-02-06 中芯国际集成电路制造(上海)有限公司 一种绝缘体上硅衬底及其制造方法
US9886062B2 (en) 2014-02-28 2018-02-06 Apple Inc. Exposed glass article with enhanced stiffness for portable electronic device housing
CN106252219A (zh) * 2016-07-29 2016-12-21 浙江大学 一种制备高平整度绝缘层上半导体结构的方法

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5091330A (en) 1990-12-28 1992-02-25 Motorola, Inc. Method of fabricating a dielectric isolated area
US5369050A (en) 1991-05-31 1994-11-29 Fujitsu Limited Method of fabricating semiconductor device
EP0701286A1 (de) 1994-06-16 1996-03-13 Nec Corporation Silizium-auf-Isolator-Substrat und dessen Herstellungsverfahren
US5548149A (en) 1993-06-24 1996-08-20 Texas Instruments Incorporated Varying the thickness of the surface silicon layer in a silicon-on-insulator substrate
JPH11145481A (ja) 1997-11-06 1999-05-28 Denso Corp 半導体基板およびその製造方法
US6150220A (en) 1998-02-27 2000-11-21 Hyundai Electronics Industries Co., Ltd. Insulation layer structure and method for making the same
WO2001054174A1 (en) 2000-01-19 2001-07-26 Advanced Micro Devices, Inc. Silicon on insulator circuit structure with buried semiconductor interconnect structure and method for forming same
WO2001061743A1 (en) 2000-02-16 2001-08-23 Ziptronix, Inc. Method for low temperature bonding and bonded structure
US6333532B1 (en) 1999-07-16 2001-12-25 International Business Machines Corporation Patterned SOI regions in semiconductor chips
EP1193754A2 (de) 2000-09-29 2002-04-03 Kabushiki Kaisha Toshiba Halbleiter-Bauelement und zugehöriges Herstellungsverfahren
EP1246248A2 (de) 2001-03-30 2002-10-02 Kabushiki Kaisha Toshiba Silizium-auf-Isolator-Halbleiterscheibe und darin gebildetes Halbleiterbauelement
WO2002084721A2 (fr) 2001-04-13 2002-10-24 Commissariat A L'energie Atomique Substrat ou structure demontable et procede de realisation
US6503811B1 (en) 1999-06-08 2003-01-07 Sony Corporation Substrate having a semiconductor layer, and method for fabricating the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5238865A (en) * 1990-09-21 1993-08-24 Nippon Steel Corporation Process for producing laminated semiconductor substrate
JPH05190657A (ja) * 1992-01-16 1993-07-30 Fujitsu Ltd 半導体基板およびその製造方法
US5436173A (en) * 1993-01-04 1995-07-25 Texas Instruments Incorporated Method for forming a semiconductor on insulator device
JP3427114B2 (ja) 1994-06-03 2003-07-14 コマツ電子金属株式会社 半導体デバイス製造方法
US6043166A (en) 1996-12-03 2000-03-28 International Business Machines Corporation Silicon-on-insulator substrates using low dose implantation
JPH1174531A (ja) * 1997-08-28 1999-03-16 Mitsubishi Electric Corp 半導体集積回路装置
JP3194370B2 (ja) * 1998-05-11 2001-07-30 日本電気株式会社 半導体装置とその製造方法
AU2993600A (en) 1999-02-12 2000-08-29 Ibis Technology Corporation Patterned silicon-on-insulator devices
US5950094A (en) 1999-02-18 1999-09-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating fully dielectric isolated silicon (FDIS)
US6583011B1 (en) * 2000-01-11 2003-06-24 Chartered Semiconductor Manufacturing Ltd. Method for forming damascene dual gate for improved oxide uniformity and control
JP4437352B2 (ja) * 2000-02-29 2010-03-24 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
JP2001274368A (ja) * 2000-03-27 2001-10-05 Shin Etsu Handotai Co Ltd 貼り合わせウエーハの製造方法およびこの方法で製造された貼り合わせウエーハ
JP2001351987A (ja) * 2000-06-09 2001-12-21 Nec Corp 半導体装置の製造方法
JP2002124652A (ja) * 2000-10-16 2002-04-26 Seiko Epson Corp 半導体基板の製造方法、半導体基板、電気光学装置並びに電子機器

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5091330A (en) 1990-12-28 1992-02-25 Motorola, Inc. Method of fabricating a dielectric isolated area
US5369050A (en) 1991-05-31 1994-11-29 Fujitsu Limited Method of fabricating semiconductor device
US5548149A (en) 1993-06-24 1996-08-20 Texas Instruments Incorporated Varying the thickness of the surface silicon layer in a silicon-on-insulator substrate
EP0701286A1 (de) 1994-06-16 1996-03-13 Nec Corporation Silizium-auf-Isolator-Substrat und dessen Herstellungsverfahren
JPH11145481A (ja) 1997-11-06 1999-05-28 Denso Corp 半導体基板およびその製造方法
US6150220A (en) 1998-02-27 2000-11-21 Hyundai Electronics Industries Co., Ltd. Insulation layer structure and method for making the same
US6503811B1 (en) 1999-06-08 2003-01-07 Sony Corporation Substrate having a semiconductor layer, and method for fabricating the same
US6333532B1 (en) 1999-07-16 2001-12-25 International Business Machines Corporation Patterned SOI regions in semiconductor chips
WO2001054174A1 (en) 2000-01-19 2001-07-26 Advanced Micro Devices, Inc. Silicon on insulator circuit structure with buried semiconductor interconnect structure and method for forming same
WO2001061743A1 (en) 2000-02-16 2001-08-23 Ziptronix, Inc. Method for low temperature bonding and bonded structure
EP1193754A2 (de) 2000-09-29 2002-04-03 Kabushiki Kaisha Toshiba Halbleiter-Bauelement und zugehöriges Herstellungsverfahren
EP1246248A2 (de) 2001-03-30 2002-10-02 Kabushiki Kaisha Toshiba Silizium-auf-Isolator-Halbleiterscheibe und darin gebildetes Halbleiterbauelement
WO2002084721A2 (fr) 2001-04-13 2002-10-24 Commissariat A L'energie Atomique Substrat ou structure demontable et procede de realisation

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
A.J. Auberton-Hervé et al. „Why can Smart-Cut change the future of microelectronics?", im International Journal of High Speed Electronics and Systems, Vol. 10, No. 1 (2000), Seiten 131-146
BAGCHI, S. [et al.]: Defect Analysis of Patterned SOI Material. In: 1999 IEEE Interrnational SOI Conference, Oct. 1999, S. 121. *
GÖSELE, U., TONG, Q.-Y.: "Semiconductor Wafer Bonding: Science and Technology", Wiley Interscience Publications (1998), S. 1-13 und 48-89. *
Q.-Y. Tong und U. Gösele „SemiConductor Wafer Bonding: Science and Technology", Wiley Interscience Publications, Dezember 1998, Seiten 1-13 und 48-89

Also Published As

Publication number Publication date
WO2004044975A1 (en) 2004-05-27
DE10393700T5 (de) 2005-09-15
KR100877252B1 (ko) 2009-01-07
KR20050070116A (ko) 2005-07-05
US20040150067A1 (en) 2004-08-05
AU2003294783A1 (en) 2004-06-03
FR2847077A1 (fr) 2004-05-14
FR2847077B1 (fr) 2006-02-17
US6955971B2 (en) 2005-10-18

Similar Documents

Publication Publication Date Title
DE10393700B4 (de) Verfahren zur Herstellung einer Halbleiteranordnung durch Ausbildung geschwächter Bereiche oder einer geschwächten Schicht und zugehöriges Halbleiterbauelement
DE112005003123B4 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements mit mehreren gestapelten Schichten mit Hybridorientierung
DE10200399B4 (de) Verfahren zur Erzeugung einer dreidimensional integrierten Halbleitervorrichtung und dreidimensional integrierte Halbleitervorrichtung
DE19840421C2 (de) Verfahren zur Fertigung von dünnen Substratschichten und eine dafür geeignete Substratanordnung
DE60223910T2 (de) Herstellungsverfahren für soi-halbleiterbauelemente
DE68927353T2 (de) Verfahren zur Herstellung einer Planarisolierung
DE112013002186B4 (de) Verfahren zum Bilden einer Halbleitereinheit mit flacher Grabenisolierung
DE10234601B4 (de) Halbleiterbauelement mit SOI-Substrat und Herstellungsverfahren hierfür
DE10143256A1 (de) Integrierter SOI-Halbleiterschaltkreis und Herstellungsverfahren hierfür
DE69302960T2 (de) Verfahren zur Herstellung von dünnen Siliziummesas mit gleicher Dicke
DE102006062829B4 (de) Verfahren zur Herstellung einer Halbleiteranordnung
EP1258920B1 (de) Verfahren zur Herstellung vergrabener Bereiche
DE19808333A1 (de) Bipolartransistor auf einem Substrat mit Halbleiter auf Isolator
DE102013113776A1 (de) Systeme und Verfahren für eine Halbleiterstruktur, die mehrere Halbleitervorrichtungsschichten aufweist
WO2006066658A2 (de) Halbleitersubstrat mit pn-übergang und verfahren zur herstellung
DE19758339C2 (de) Integrationsfähiger vertikaler Bipolartransistor und Verfahren zu seiner Herstellung
WO2000072377A1 (de) Verfahren zur erzeugung eines vergrabenen kontakts einer speicherzellenanordnung
DE4423067C2 (de) Verfahren zum Herstellen eines isolierten Halbleitersubstrats
EP1454354B1 (de) Siliziumsubstrat mit einer isolierschicht mit teilgebieten und entsprechende anordnung
EP0996982B1 (de) Verfahren zur herstellung eines vertikalen mos-transistors
DE10145699A1 (de) Schicht-Anordnung und Verfahren zum Herstellen einer Schicht-Anordnung
EP1688989B1 (de) Verfahren zur Herstellung integrierter Schaltkreise mit mindestens einem Silizium-Germanium-Heterobipolartransistor
DE4341506C2 (de) MOSFET und Verfahren zu dessen Herstellung
EP3435421A1 (de) Verfahren zum herstellen einer vertikalen feldeffekttransistorstruktur und entsprechende vertikale feldeffekttransistorstruktur
WO2004066385A2 (de) Halbleiterstruktur mit einer reduzierten anschlusskapazität sowie ein verfahren zum herstellen der halbleiterstruktur

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
R016 Response to examination communication
R082 Change of representative

Representative=s name: GRUENECKER, KINKELDEY, STOCKMAIR & SCHWANHAEUS, DE

R081 Change of applicant/patentee

Owner name: SOITEC, FR

Free format text: FORMER OWNER: S.O.I. TEC SILICON ON INSULATOR TECHNOLOGIES, BERNIN, FR

Effective date: 20120905

R082 Change of representative

Representative=s name: GRUENECKER PATENT- UND RECHTSANWAELTE PARTG MB, DE

Effective date: 20120905

Representative=s name: GRUENECKER, KINKELDEY, STOCKMAIR & SCHWANHAEUS, DE

Effective date: 20120905

R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R071 Expiry of right