WO2006066658A2 - Halbleitersubstrat mit pn-übergang und verfahren zur herstellung - Google Patents

Halbleitersubstrat mit pn-übergang und verfahren zur herstellung Download PDF

Info

Publication number
WO2006066658A2
WO2006066658A2 PCT/EP2005/011992 EP2005011992W WO2006066658A2 WO 2006066658 A2 WO2006066658 A2 WO 2006066658A2 EP 2005011992 W EP2005011992 W EP 2005011992W WO 2006066658 A2 WO2006066658 A2 WO 2006066658A2
Authority
WO
WIPO (PCT)
Prior art keywords
layer
semiconductor
doped
sub
semiconductor substrate
Prior art date
Application number
PCT/EP2005/011992
Other languages
English (en)
French (fr)
Other versions
WO2006066658A3 (de
Inventor
Franz Schrank
Rainer Stowasser
Original Assignee
Austriamicrosystems Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Austriamicrosystems Ag filed Critical Austriamicrosystems Ag
Priority to US11/793,184 priority Critical patent/US20080197443A1/en
Publication of WO2006066658A2 publication Critical patent/WO2006066658A2/de
Publication of WO2006066658A3 publication Critical patent/WO2006066658A3/de

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes

Definitions

  • Substrates with SOI semiconductor layers are known in which a monocrystalline semiconductor layer is arranged over a dielectric layer.
  • the dielectric layer is usually the cover layer of a carrier substrate.
  • Known substrates with SOI layers are, for example, semiconductor wafers which have a relatively thin monocrystalline oxide layer over an oxide layer. Have layer.
  • Such substrates with SOI layers are, for example, with layer thicknesses of approx. 100 ⁇ to 1 ⁇ m thick for semiconductor devices and with thicknesses up to 500 ⁇ m for MEMS devices (Micro Electro Mechanical System). They offer the opportunity to lead structuring up to the dielectric layer and produce such as deep-reaching STI isolations ⁇ (shallow trench isolation) with which adjacent components and can be isolated completely safe to today.
  • US Pat. No. 5,899,712 A discloses a process for the production of substrates with SOI layers in which the wafer bonding process is carried out a plurality of times, resulting in a multi-layer structure whose height corresponds to the number of superimposed wafers times their layer thickness. Subsequent substrates with only one SOI layer are then cut out of this multilayer structure by appropriate sawing methods.
  • the object of the present invention is to specify a substrate with an SOI layer, which enables the production of further semiconductor components.
  • the invention specifies a semiconductor substrate which has a multilayer structure comprising a carrier substrate, a dielectric layer and a semiconductor layer, wherein a continuous pn junction is formed in the semiconductor layer.
  • the pn junction comprises at least one doped first partial layer and at least one oppositely doped second partial layer.
  • the pn junction is integrated with the production of the sub-layers produced in the substrate and is not achieved by subsequent doping of a uniform substrate.
  • a semiconductor component and in particular a semiconductor circuit can be realized, which can be realized with respect to surface-structured and therefore superficially doped substrates in a higher layer thickness of a respective sub-layer.
  • a component with a large space charge zone can be realized with the semiconductor substrate, in particular a diode.
  • the semiconductor substrate according to the invention has at least one monocrystalline SOI layer. It therefore combines the advantages of an SOI substrate with that of a doped conventional wafer.
  • the dielectric layer allows a simple structuring up to the dielectric layer, which can serve as a natural ⁇ tzstop für or as another barrier during structuring.
  • a partial layer of the semiconductor layer is lightly doped in the region of the pn junction.
  • the other sub-layer is then preferably highly doped. This makes it possible to further increase the space charge zone and into the region of the weakly doped partial area. shift shift.
  • the thickness of this part layer is then set to be higher than that of the highly doped 'sublayer advantageous.
  • the semiconductor layer can then consist only of these two partial layers.
  • the semiconductor layer comprises a first, relatively thin sub-layer with a high doping and of a first conductivity type, about a relatively thicker second sub-layer with a weak doping of the first conductivity type and about a third sub-layer with a weak doping of the second Conductivity type.
  • the pn junction is formed between two partial layers with in each case weak doping and thereby generates a space charge zone which extends over relatively large layer thickness regions of the first and second doped layers.
  • the first, heavily doped, thin sub-layer can serve to connect a device realized in the semiconductor substrate and can be connected in a simple manner by a trench led from the surface of the semiconductor substrate, which is subsequently filled with conductive material.
  • the carrier substrate and the dielectric layer are realized in the form of a silicon wafer provided with an oxide layer.
  • the oxide layer can be easily formed by zeroing the silicon in high dielectric quality and layer uniformity.
  • a second dielectric layer and above a second monocrystalline semiconductor layer is disposed over the semiconductor layer.
  • a substrate is obtained which has two semiconductor layer planes separated by a dielectric layer, in which different components can be realized. It is also possible to realize in this way a vertical integration of identical or cooperating different components. As a result, miniaturized semiconductor substrate material-saving devices having short wiring paths, therefore, short circuit times and low ESR values are obtained.
  • the first partial layer with the high doping of the first conductivity type is a silicon layer doped with antimony (Sb).
  • Antimony ions have a low diffusion rate in the silicon and are therefore particularly suitable for later processing and processing steps to survive at a higher temperature, without causing an inadmissibly strong diffusion takes place.
  • FIG. 1 shows a first exemplary embodiment of a semiconductor substrate with pn junction
  • FIG. 2 shows a semiconductor substrate with three semiconductor partial layers
  • FIG. 3 shows a first exemplary embodiment for producing a semiconductor substrate with pn junction
  • FIG. 4 shows a variant of a production method
  • FIG. 5 shows a second variant of the production method
  • FIG. 6 shows a semiconductor substrate with two semiconductor layer planes
  • FIG. 7 shows a semiconductor component realized in the semiconductor substrate.
  • FIG. 1 shows a first semiconductor substrate according to the invention in a schematic cross section.
  • a first dielectric layer DS1 for example an oxide layer on a silicon wafer, is arranged above a carrier substrate TS.
  • a semiconductor layer HS which is divided into a first partial layer TLS1 and a second partial layer TLS2 arranged above it.
  • the first sub-layer has a doping of the first conductivity type
  • the second sub-layer TLS2 a doping of the second conductivity type.
  • a semiconductor junction HU is formed between the two partial layers.
  • FIG. 2 shows a second exemplary embodiment of a semiconductor substrate according to the invention, in which the semiconductor layer is formed from three partial layers TLS1 to TLS3.
  • a third sub-layer TLS3 is arranged with relatively weak doping of the second conductivity type.
  • a semiconductor junction HU is formed between the second and third sub-layers.
  • the thickness of the first sub-layer, which serves only the electrical connection rule, can be small compared to the thickness of the second and third sub-layer, through which the space charge zone is determined.
  • FIG. 3 shows the production of a semiconductor substrate according to a first method variant on the basis of various process stages in the schematic cross-section.
  • a carrier substrate TS with a dielectric layer DS1 applied thereon, for example an oxidized silicon wafer
  • an SOI substrate silicon-on-insulator
  • the firm connection between the two substrates is made by means of a wafer bonding method, in which the SOI arrangement shown in Figure 3b is obtained.
  • the surface of the semiconductor substrate HLS1 may also have an oxide layer, wherein then optionally the oxide layer on the surface of the carrier substrate may be dispensed with.
  • the thickness of the semiconductor substrate HLS1 for the desired purpose is too high, so that it is then thinned in a further step to a desired arbitrary layer thickness, for example by grinding.
  • Suitable layer thicknesses may be between 100 ⁇ and 500 ⁇ m, depending on the type of component to be realized therein.
  • FIG. 3c shows the doping of the first partial layer TLS1 obtained after grinding. This can be through implantation a dopant of the first conductivity type after grinding take place. Is possible but always' also been correspondingly endowed use wafers produced, requiring no additional doping. Subsequently, a second partial layer is produced by bonding a second semiconductor substrate HS2 to the surface of the first partial layer TLS1.
  • the second semiconductor substrate has in its surface a doping of the second conductivity type, which is either generated during the wafer production or formed by depositing a doped epitaxial layer on the surface of the second semiconductor substrate HLS2.
  • the arrangement shown in FIG. 3e is obtained. Between the first partial layer TLS1 of the first conductivity type and the second partial layer TLS2 of the second conductivity type, a semiconductor junction is formed.
  • the thickness of the partial layers it is possible to independently vary the thickness of the partial layers and to optimize them in dependence on a desired semiconductor component to be realized therein. For example, it is possible to provide a first partial layer relatively thin, while the second partial layer is relatively thick. Depending on the type of semiconductor device desired, overall layer thicknesses of the semiconductor layer HS of 50 to 200 ⁇ m are particularly preferred.
  • FIG. 4 shows a further process variant for producing a semiconductor substrate according to the invention.
  • This variant starts from an SOI substrate, formed from a carrier substrate. strat TS, a dielectric layer DSl and a first sublayer TLSl.
  • This SOI substrate can be obtained according to the first embodiment, as shown for example in FIG. 3c.
  • a second sub-layer TLS2 is applied in an epitaxial process.
  • the first sub-layer is heavily doped, while the second sub-layer is lightly doped, but both are using dopants of the first conductivity type.
  • a third sub-layer TLS3 is also applied in an epitaxial process, namely as semiconductor layer doped weakly with dopant of the second conductivity type.
  • dopants in the sublayers TLS1 to TLS3 in the order of antimony, arsenic and boron.
  • FIG. 5 shows a further exemplary embodiment of how a semiconductor substrate according to the invention can be produced. It is again assumed that an SOI substrate, as shown in Figure 3c or Figure 4a 4a.
  • FIG. 5a shows this substrate during a doping step, with which a strong doping of the first conductivity type is produced.
  • all dopants in wafers, semiconductor layers or sublayers can of course also be introduced during crystal growth and therefore do not require any subsequent doping.
  • a second partial layer TLS2 with a doping of the first conductivity type but a lower dopant concentration is applied in an epitaxial process.
  • Figure 5b shows the arrangement at this stage.
  • a second semiconductor substrate HLS2 is subsequently bonded by means of a wafer bonding method, which has a doping of the second conductivity type at least in one surface area, for example in the form of an epitaxial layer. Subsequently, the semiconductor layer of the second semiconductor substrate HLS2 can be thinned to the desired thickness of the second partial layer DLS2, for example by grinding.
  • FIG. 6 shows a third exemplary embodiment of a semiconductor substrate according to the invention, in which a second dielectric layer DS2 and above a second semiconductor layer HS2 are arranged above the semiconductor layer formed from three sub-layers TLS1, TLS2 and TLS3.
  • This can be obtained by forming a second dielectric layer DS2 by oxidizing the third sublayer TLS3 of the first embodiment and then wafer bonding a semiconductor substrate and then thinning it.
  • the second sub-layer is optional and can be omitted.
  • FIG. 7 shows a semiconductor substrate according to the invention in schematic cross section, in which a semiconductor component is realized.
  • a semiconductor substrate designed, for example, according to FIG. 2 is used. This comprises the three sub-layers TLS1, TLS2 and TLS3, wherein between TLS2 and TLS3, a semiconductor junction HU is formed, which makes the semiconductor layer with the three sub-layers to the diode.
  • For contacting the diode is an electrical contact to first sublayer TLSl required.
  • a trench is etched into the semiconductor layer, for example by means of reactive ion etching, wherein a resist mask or a hard mask can be used.
  • the dielectric layer DS1 can serve as etch stop layer.
  • the trench is filled with an electrically conductive material, for example with doped polysilicon.
  • an electrically conductive contact is produced from the surface to the first partial layer TLS1, which has a high conductivity in the surface due to its strong doping of the first conductivity type. It is possible to provide a plurality of such trenches G for the semiconductor component or even to surround the semiconductor component in the shape of a frame with a single such trench.
  • the second contact K2 of the diode is arranged, which contacts the third sub-layer TLS3.
  • a first contact Kl serves to connect the conductive material in the trench G and thus for the counter electrode of the diode.
  • the contact K1 can also be used to connect and thus to connect the semiconductor component IC to the diode.
  • the semiconductor layers are preferably silicon, but other semiconductor materials may be used.
  • the thin layers are preferably oxide layers, but other dielectric materials may be used.
  • the carrier substrate is preferably also a silicon semiconductor wafer, but may also be any other mechanically stable and preferably crystalline material.
  • the thicknesses of the Layers can be chosen independently of each other. It is also possible to realize a semiconductor layer having more than three partial layers, provided that between two of the partial layers a semiconductor junction is formed.
  • the semiconductor component given only by way of example in FIG. 7 can be varied as desired, with FIG. 7 indicating only very general structures for such a component.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Element Separation (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

Es wird ein SOI-Substrat mit einem Trägersubstrat, einer dielektrischen Schicht und einer Halbleiterschicht vorgeschlagen, wobei in der Halbleiterschicht ein durchgehender pn-Übergang realisiert ist, der durch Aufbringen unterschiedlich dotierter Teilschichten auf dem SOI-Substrat hergestellt werden kann. Auf diese Weise ist es möglich, ein SOI-Substrat zum Herstellen von Halbleiterbauelementen und insbesondere von Rückseiten-Dioden zu verwenden.

Description

Halbleitersubstrat mit pn-Übergang und Verfahren zur Herstellung
Es sind Substrate mit SOI Halbleiter-Schichten (Silicon on isolator) bekannt , bei denen eine monokristalline Halbleiter- Schicht über einer dielektrischen Schicht angeordnet ist . Die dielektrische Schicht ist üblicherweise die Deckschicht eines Trägersubstrats . Bekannte Substrate mit SOI-Schichten sind zum Beispiel Halbleiterwafer, die über einer Oxidschicht eine relativ dünne monokristalline. Schicht aufweisen. Solche Substrate mit SOI-Schichten sind beispielsweise mit Schichtdicken von ca . 100Ä bis lμm Dicke für Halbleiter-Bauelemente und mit Dicken bis zu 500μm für MEMS Bauelemente (Micro e- lectro mechanical System) bekannt . Sie bieten die Möglichkeit , Strukturierungen bis zur dielektrischen Schicht zu führen und so beispielsweise tief reichende STI- Isolationen ■ (shallow trench isolation) zu erzeugen, mit denen benachbarte Bauelemente sicher und vollständig gegeneinander isoliert werden können .
Allgemein ist es mit Substraten mit SOI -Schichten möglich, Dünnschichtbauelemente auf mechanisch stabilen Trägersubstraten zu realisieren . Auf diese Weise können Bauelemente erzeugt werden, die hohe Arbeitsgeschwindigkeiten bei niedrigem Stromverbrauch aufweisen. Allgemein können auf Substraten mit SOI-Schichten parasitäre Nebeneffekte wesentlich besser vermieden werden, da sämtliche Bulk-Effekte durch die vergrabene dielektrische Schicht minimiert bzw . ausgeschaltet werden können . Auch MEMS Bauelemente sind bereits auf SOI Substraten realisiert worden, insbesondere Trägheitssensoren mit hoher seismischer Masse . Es ist bekannt , Halbleiter Bauelemente in SOI Schichten durch Strukturierung der Oberfläche und insbesondere durch Herstellung dotierter Gebiete in der Oberfläche zu realisieren .
Zur Herstellung von Substraten mit SOI -Schichten ist beispielsweise bekannt , zwei Wafer, von denen zumindest einer auf seiner Oberfläche eine Oxidschicht aufweist , mittels Standardwaferbondverfahren miteinander zu verbinden . Möglich ist es auch, die dielektrische Schicht durch Implantation von Sauerstoff in eine gewünschte Tiefe von maximal ca . 1 μm zu erzeugen. Bei wafergebondeten Substraten ist es in der Regel erforderlich, die Halbϊeiterschicht , die zur SOI-Schicht werden soll , nach dem Waferbonden auf die gewünschte Schichtdicke zu dünnen . Dies kann durch Schleifen erfolgen oder durch Absprengen entlang einer vergrabenen Schicht , die vor dem Bonden durch Implantation von Wasserstoff in den oberen Wafer bis zu einer gegebenen Tiefe von bis ca . 1 , 5 μm erzeugt werden kann.
Aus der US 5899712 A ist ein Verfahren zur Herstellung von Substraten mit SOI-Schichten bekannt , bei dem der Wafer- bondprozess mehrfach durchgeführt wird, wobei ein Mehrschichtaufbau erhalten wird, dessen Höhe der Anzahl der übereinander gebondeten Wafer mal deren Schichtdicke entspricht . Aus diesem MehrSchichtaufbau werden anschließend Substrate mit j eweils nur einer SOI-Schicht durch entsprechende Säge- ' verfahren herausgeschnitten.
Aufgabe der vorliegenden Erfindung ist es , ein Substrat mit einer SOI -Schicht anzugeben, das die Herstellung weiterer Halbleiter-Bauelemente ermöglicht .
Diese Aufgabe wird durch ein Halbleitersubstrat mit Mehrschichtaufbau gemäß Anspruch 1 gelöst . Vorteilhafte Ausgestaltungen der Erfindung sowie ein Verfahren zur Herstellung des Halbleitersubstrats gehen aus weiteren Ansprüchen hervor . Die Erfindung gibt ein Halbleitersubstrat an, das einen Mehrschichtaufbau aus einem Trägersubstrat , einer dielektrischen Schicht und einer Halbleiterschicht aufweist , wobei in der Halbleiterschicht ein durchgehender pn-Übergang ausgebildet ist . Der pn-Übergang umfasst zumindest eine dotierte erste Teilschicht und zumindest eine entgegengesetzt dotierte zweite Teilschicht . Der pn-Übergang ist bei der Substratherstellung in die Herstellung der Teilschichten integriert mit erzeugt und wird nicht durch nachträgliche Dotierung eines einheitlichen Substrat erreicht .
Im erfindungsgemäßen Halbleitersubstrat kann ein Halbleiterbauelement und insbesondere eine Halbleiterschaltung realisiert werden, welches gegenüber oberflächlich strukturierten und daher oberflächlich dotierten Substraten in höherer Schichtdicke einer j eweiligen Teilschicht realisiert werden kann . Insbesondere lässt sich mit dem Halbleitersubstrat ein Bauelement mit großer Raumladungszone realisieren, insbesondere eine Diode .
Das erfindungsgemäße Halbleitersubstrat weist zumindest eine monokristalline SOI-Schicht auf . Es verbindet daher die Vorteile eines SOI -Substrates mit der eines dotierten herkömmlichen Wafers . Die dielektrische Schicht ermöglicht ein einfaches Strukturieren bis zur dielektrischen Schicht , die dabei als natürliche Ätzstopschicht oder als sonstige Barriere beim Strukturieren dienen kann.
In einer vorteilhaften Ausgestaltung der Erfindung ist eine Teilschicht der Halbleiterschicht im Bereich des pn-Übergangs schwach dotiert . Die andere Teilschicht ist dann vorzugsweise hoch dotiert . Damit ist es möglich die Raumladungszone weiter zu vergrößern und in den Bereich der schwach dotierten Teil- schicht zu verschieben. Vorteilhaft ist dann die Dicke dieser Teilschicht höher eingestellt als die der hoch dotierten ' Teilschicht . Die Halbleiterschicht kann dann nur aus diesen beiden Teilschichten bestehen.
In einer weiteren Ausgestaltung der Erfindung umfasst die Halbleiterschicht eine erste, relativ dünne Teilschicht mit einer hohen Dotierung und von einem ersten Leitfähigkeitstyp , darüber eine relativ dazu dickere zweite Teilschicht mit einer schwachen Dotierung vom ersten Leitfähigkeitstyp und darüber eine dritte Teilschicht mit einer schwachen Dotierung vom zweiten Leitfähigkeitstyp . Der pn-Übergang bildet sich zwischen zwei Teilschichten mit j eweils schwacher Dotierung aus und erzeugt dabei eine Raumladungszone , die über relativ große Schichtdickenbereiche der ersten und zweiten dotierten Schicht reicht . Die erste , hochdotierte, dünne Teilschicht dagegen kann zum Anschluss eines in dem Halbleitersubstrat verwirklichten Bauelementes dienen und kann in einfacher Weise durch einen von der Oberfläche des Halbleitersubstrats geführten Graben, der anschließend mit leitfähigem Material gefüllt wird, angeschlossen werden .
Möglich ist es auch, in der Halbleiterschicht eine pin Struktur zu realisieren, also zwischen zwei dotierten Teilschichten eine intrinsische bzw. nicht dotierte Teilschicht vorzusehen.
Vorzugsweise sind Trägersubstrat und dielektrische Schicht in Form eines mit einer Oxidschicht versehenen Siliziumwafers realisiert . Die Oxidschicht kann in einfacher Weise durch 0- xidation des Siliziums in hoher dielektrischer Qualität und Schichtgleichmäßigkeit gebildet werden . In weiterer Ausgestaltung der Erfindung wird über der Halbleiterschicht eine zweite dielektrische Schicht und darüber eine zweite monokristalline Halbleiterschicht angeordnet . Damit wird ein Substrat erhalten, welches zwei durch eine dielektrische Schicht getrennte Halbleiterschichtebenen aufweist , in denen unterschiedliche Bauelemente realisiert werden können. Möglich ist es auch, auf diese Weise eine vertikale Integration gleicher oder zusammenwirkender unterschiedlicher Bauelemente zu realisieren . Im Ergebnis werden miniaturisierte , Halbleitersubstratmaterial sparende Bauelemente mit kurzen Verdrahtungswegen, daher kurzen Schaltungszeiten und geringen ESR-Werten erhalten.
In einer Ausgestaltung der Erfindung ist die erste Teil- sσhicht mit der hohen Dotierung vom ersten Leitfähigkeitstyp eine mit Antimon (Sb) dotierte Siliziumschicht . Antimonionen weisen eine geringe Diffusionsgeschwindigkeit im Silizium auf und sind daher besonders geeignet, spätere Be- und Verarbeitungsschritte bei höherer Temperatur zu überstehen, ohne dass dabei eine unzulässig starke Diffusion statt findet .
Im Folgenden wird die Erfindung sowie das Verfahren zur Herstellung des Halbleitersubstrats anhand von Ausführungsbeispielen und den dazugehörigen Figuren näher erläutert . Die Figuren dienen alleine zur Veranschaulichung der Erfindung und sind daher nur schematisch und nicht maßstabsgetreu aus geführt . Gleiche und gleichwirkende Teile sind mit gleichen Bezugszeichen bezeichnet .
Figur 1 zeigt ein erstes Ausführungsbeispiel eines Halbleitersubstrats mit pn-Übergang, Figur 2 zeigt ein Halbleitersubstrat mit drei Halbleiterteil - schichten,
Figur 3 zeigt ein erstes Ausführungsbeispiel zur Herstellung eines Halbleitersubstrats mit pn-Übergang,
Figur 4 zeigt eine Variante eines Herstellungsverfahrens ,
Figur 5 zeigt eine zweite Variante des Herstellungsverfahren,
Figur 6 zeigt ein Halbleitersubstrat mit zwei Halbleiter- schichtebenen,
Figur 7 zeigt ein im Halbleitersubstrat realisiertes Halbleiterbauelement .
Figur 1 zeigt ein erstes erfindungsgemäßes Halbleitersubstrat im schematischen Querschnitt . Über einem TrägerSubstrat TS ist eine erste dielektrische Schicht DSl angeordnet , beispielsweise eine Oxidschicht auf einem Siliziumwafer . Darüber befindet sich eine Halbleiterschicht HS , die in eine erste Teilschicht TLSl und eine darüber angeordnete zweite Teilschicht TLS2 aufgeteilt ist . Die erste Teilschicht weist eine Dotierung vom ersten Leitfähigkeitstyp, die zweite Teilschicht TLS2 eine Dotierung vom zweiten Leitfähigkeitstyp auf . Dadurch bildet sich zwischen den beiden Teilschichten ein Halbleiterübergang HU.
Figur 2 zeigt ein zweites Ausführungsbeispiel eines erfindungsgemäßen Halbleitersubstrats , bei dem die Halbleiterschicht aus drei Teilschichten TLSl bis TLS3 ausgebildet ist . Über einer ersten Teilschicht TLSl mit relativ starker Dotierung des ersten Typs und einer zweiten Teilschicht TLS2 mit relativ schwacher Dotierung des ersten Leitfähigkeitstyps ist eine dritte Teilschicht TLS3 mit relativ schwacher Dotierung des zweiten Leitfähigkeitstyps angeordnet . Zwischen zweiter und dritter Teilschicht bildet sich ein Halbleiterübergang HU aus . Die Dicke der ersten Teilschicht , die nur dem elektri schen Anschluss dient , kann dabei klein sein gegen die Dicke der zweiten und dritten Teilschicht , durch die die Raumladungszone bestimm ist .
Figur 3 zeigt anhand verschiedener Verfahrensstufen im sche- tnatischen Querschnitt die Herstellung eines Halbleitersubstrats gemäß einer ersten Verfahrensvariante . Ausgehend von einem Trägersubstrat TS mit darauf aufgebrachter dielektrischer Schicht DSl , beispielsweise einem oxidiertem Silizium- wafer, wird ein SOI-Substrat (Silicon-On-Isolator) erzeugt , indem ein erstes Halbleitersubstrat HLSl auf die dielektrische Schicht DSl gebondet wird. Die feste Verbindung zwischen den beiden Substraten wird mit Hilfe eines Waferbondverfah- rens hergestellt , bei dem die in Figur 3b dargestellte SOI Anordnung erhalten wird . In einer Variante kann auch die O- berfläche des Halbleitersubstrat HLSl eine Oxidschicht aufweisen, wobei dann wahlweise auch auf die Oxidschicht auf der Oberfläche des Trägersubstrats verzichtet werden kann .
Üblicherweise ist die Dicke des Halbleitersubstrats HLSl für den gewünschten Zweck zu hoch, sodass diese dann in einem weiteren Schritt auf eine gewünschte frei wählbare Schichtdicke gedünnt wird, beispielsweise durch Schleifen . Geeignete Schichtdicken können zwischen 100Ä und 500 μm liegen, j e nach Art des darin zu realisierenden Bauelements .
Figur 3c zeigt die Dotierung der nach dem Schleifen erhaltenen ersten Teilschicht TLSl . Diese kann durch Implantation eines Dotierstoffes vom ersten Leitfähigkeitstyp nach dem Schleifen erfolgen . Möglich ist aber stets ' auch, bereits entsprechend dotiert erzeugte Wafer einzusetzen, die keiner zusätzlichen Dotierung bedürfen. Anschließend wird eine zweite Teilschicht erzeugt , indem ein zweites Halbleitersubstrat HS2 auf die Oberfläche der ersten Teilschicht TLSl gebondet wird . Das zweite Halbleitersubstrat weist in seiner Oberfläche eine Dotierung vom zweiten Leitfähigkeitstyp auf , die entweder bei der Waferherstellung mit erzeugt oder durch Abscheiden einer dotierten epitaktischen Schicht auf der Oberfläche des zweiten Halbleitersubstrats HLS2 gebildet ist .
Nach dem Durchführen eines Waferbondverfahrens und gegebenenfalls Dünnen des zweiten Halbleitersubstrats HS2 auf die für die zweiten Teilschicht TLS2 gewünschte Schichtdicke wird die in Figur 3e dargestellte Anordnung erhalten . Zwischen der ersten Teilschicht TLSl vom ersten Leitfähigkeitstyp und der zweiten Teilschicht TLS2 vom zweiten Leitfähigkeitstyp bildet sich ein Halbleiterübergang aus .
In dem in Figur 3 beschriebenen Verfahren ist es möglich, die Dicke der Teilschichten unabhängig voneinander zu variieren und in Abhängigkeit von einem gewünschten darin zu realisierenden Halbleiterbauelement zu optimieren. So ist es beispielsweise möglich, eine erste Teilschicht relativ dünn, die zweite Teilschicht dagegen relativ dick vorzusehen. Je nach Art des gewünschten Halbleiterbauelements sind dabei Gesamtschichtdicken der Halbleiterschicht HS von 50 bis 200 μm besonders bevorzugt .
Figur 4 zeigt eine weitere Verfahrensvariante zur Herstellung eines erfindungsgemäßen Halbleitersubstrats . Diese Variante startet von einem SOI-Substrat , gebildet aus einem Trägersub- strat TS , einer dielektrischen Schicht DSl und einer ersten Teilschicht TLSl . Dieses SOI -Substrat kann entsprechend dem ersten Ausführungsbeispiel erhalten werden, wie zum Beispiel in Figur 3c dargestellt ist . Möglich ist es auch, den ersten Schritt des in Figur 3a dargestellten Verfahrens mit einem entsprechend dotierten oder mit einem eine dotierte epitaktische Schicht aufweisenden ersten Halbleitersubstrat HLSl durchzuführen, so dass ein SOI -Substrat mit dotierter erster Teilschicht TLSl erhalten wird . Im nächsten Schritt wird eine zweite Teilschicht TLS2 in einem epitaktischen Verfahren aufgebracht . Vorzugsweise wird die erste Teilschicht stark dotiert , die zweite Teilschicht dagegen schwach dotiert , beide aber unter Verwendung von Dotierstoffen des ersten Leitfähigkeitstyps .
Im nächsten Schritt wird eine dritte Teilschicht TLS3 ebenfalls in einem epitaktischen Verfahren aufgebracht , und zwar als schwach mit Dotierstoff vom zweiten Leitfähigkeitstyp dotierte Halbleiterschicht . Möglich ist es beispielsweise, in den Teilschichten TLSl bis TLS3 die Dotierungen in der Reihenfolge Antimon, Arsen und Bor vorzusehen .
Figur 5 zeigt eine weiteres Ausführungsbeispiel , wie ein erfindungsgemäßes Halbleitersubstrat hergestellt werden kann. Es wird wieder von einem SOI-Substrat , wie es in Figur 3c o- der Figur 4a dargestellt ist ausgegangen. Figur 5a zeigt dieses Substrat während eines Dotierungsschrittes , mit dem eine starke Dotierung vom ersten Leitfähigkeitstyp erzeugt wird. Selbstverständlich können alle Dotierungen in Wafern, Halbleiterschichten oder in Teilschichten natürlich auch während des Kristallwachstums eingebracht sein und bedürfen daher keiner nachträglichen Dotierung . Darüber wird in einem epitaktischen Prozess eine zweite Teil- schicht TLS2 mit einer Dotierung vom ersten Leitfähigkeitstyp , aber einer niedrigeren Dotierstoffkonzentration aufgebracht . Figur 5b zeigt die Anordnung auf dieser Stufe . Darüber wird anschließend mit einem Waferbondverfahren ein zweites Halbleitersubstrat HLS2 aufgebondet , welches zumindest in einem Oberflächenbereich zum Beispiel in Form einer epitaktischen Schicht eine Dotierung vom zweiten Leitfähigkeitstyp aufweist . Anschließend kann die Halbleiterschicht des zweiten Halbleitersubstrats HLS2 auf die gewünschte Dicke der zweiten Teilschicht DLS2 gedünnt werden, beispielsweise durch Schleifen .
Figur 6 zeigt ein drittes Ausführungsbeispiel eines erfindungsgemäßen Halbleitersubstrats , bei dem über der aus drei Teilschichten TLSl , TLS2 und TLS3 gebildeten Halbleiterschicht eine zweite dielektrische Schicht DS2 und darüber eine zweite Halbleiterschicht HS2 angeordnet ist . Dieses kann durch Erzeugen einer zweiten dielektrischen Schicht DS2 mittels Oxidieren der dritten Teilschicht TLS3 des ersten Ausführungsbeispiels und anschließendes Waferbonden eines Halbleitersubstrats und anschließendes Dünnen desselben erhalten werden. Auch in dieser Ausführung ist die zweite Teilschicht optional und kann auch entfallen .
Figur 7 zeigt ein erfindungsgemäßes Halbleitersubstrat im schematischen Querschnitt , in dem ein Halbleiterbauelement realisiert ist . Es wird ein beispielsweise gemäß Figur 2 ausgebildetes Halbleitersubstrat eingesetzt . Dieses umfasst die drei Teilschichten TLSl , TLS2 und TLS3 , wobei zwischen TLS2 und TLS3 ein Halbleiterübergang HU ausgebildet ist , der die Halbleiterschicht mit den drei Teilschichten zur Diode macht . Zur Kontaktierung der Diode ist ein elektrischer Kontakt zur ersten Teilschicht TLSl erforderlich. Dazu wird in die Halbleiterschicht ein Graben geätzt, beispielsweise mittels reaktiven Ionenätzens , wobei eine Resistmaske oder eine Hartmaske verwendet werden kann. Die dielektrische Schicht DSl kann dabei als Ätzstoppschicht dienen .
Anschließend wird der Graben mit einem elektrisch leitfähigen Material gefüllt , beispielsweise mit dotiertem Polysilizium. Dadurch wird ein elektrisch leitfähiger Kontakt von der Oberfläche zur ersten Teilschicht TLSl hergestellt , die aufgrund ihrer starken Dotierung vom ersten Leitfähigkeitstyp eine hohe Leitfähigkeit in der Fläche aufweist . Möglich ist es, für das Halbleiterbauelement mehrere solche Gräben G vorzusehen oder das Halbleiterbauelement gar rahmenförmig mit einem einzigen solchen Graben zu umgeben . Auf der Oberfläche der dritten Teilschicht TLS3 ist der zweite Kontakt K2 der Diode angeordnet , der die dritte Teilschicht TLS3 kontaktiert . Ein erster Kontakt Kl dient zum Anschluss des leitfähigen Materials im Graben G und damit für die Gegenelektrode der Diode . Der Kontakt Kl kann aber auch zur Verbindung und damit zur Verschaltung des Halbleiterbauelements IC mit der Diode eingesetzt werden.
Die Erfindung ist nicht auf die Ausführungsbeispiele oder die Figuren beschränkt . Vielmehr ist es möglich, in allen Details von den angegebenen Beispielen abzuweichen . Die Halbleiterschichten sind vorzugsweise Silizium, doch können auch andere Halbleitermaterialien eingesetzt werden . Die Dünnschichten sind vorzugsweise Oxidschichten, doch können auch andere dielektrische Materialien hergenommen werden. Das Trägersubstrat ist vorzugsweise ebenfalls eine Siliziumhalbleiterwafer, kann aber auch ein beliebig anderes mechanisch stabiles und vorzugsweise kristallines Material sein. Die Dicken der Teil- schichten können unabhängig voneinander gewählt werden. Möglich ist es auch, eine Halbleiterschicht mit mehr als drei Teilschichten zu realisieren, sofern zwischen zwei der Teil- schichten ein Halbleiterübergang ausgebildet ist .
Das nur beispielhaft in Figur 7 angegebene Halbleiterbauelement kann beliebig variiert werden, wobei Figur 7 nur sehr allgemeine Strukturen für ein solches Bauelement angibt .

Claims

Patentansprüche
1. Halbleitersubstrat mit Mehrschichtaufbau, aufweisend
- ein Trägersubstrat (TS) ,
- eine dielektrische Schicht (DSl) und
- eine Halbleiterschicht (HS) , in der durchgehend ein pn Ü- bergang (HU) ausgebildet ist .
2. Halbleitersubstrat nach Anspruch- 1 , bei dem die Halbleiterschicht (HS) eine monokristalline SOI Schicht umfasst .
3. Halbleitersubstrat nach Anspruch 1 oder 2 , bei dem die Halbleiterschicht (HS) im Bereich des pn-
Übergangs (HU) schwach dotiert ist .
4. Halbleitersubstrat nach Anspruch 3 , bei dem die Halbleiterschicht (HS) eine erste relativ dünne TeilSchicht (TLSl) mit einer hohen Dotierung von einem ersten Leitfähigkeitstyp, eine relativ dazu dickere zweite Teilschicht (TLS2 ) mit einer schwachen Dotierung vom ersten Leitfähigkeitstyp und eine dritte Teilschicht (TLS3 ) mit einer schwachen Dotierung vom zweiten Leitfähigkeitstyp aufweist .
5. Halbleitersubstrat nach einem der Ansprüche 1 bis 4 , bei dem das Trägersubstrat (TS) und die dielektrische Schicht
(DSl ) von einem Siliziumwafer mit einer Oxidschicht gebildet werden .
6. Halbleitersubstrat nach einem der Ansprüche 1 bis 5 , bei dem über der Halbleiterschicht (HS) , in der der pn- Übergang vorgesehen ist , eine zweite dielektrische Schicht (DS2) und darüber eine zweite monokristalline Halbleiterschicht (HS2 ) angeordnet ist .
7. Halbleitersubstrat nach einem der Ansprüche 4 bis 6, bei dem die erste Teilschicht (TLSl) mit der hohen Dotierung vom ersten Leitfähigkeitstyp eine mit Antimon dotierte Siliziumschicht ist .
8. Verfahren zur Herstellung eines Halbleitersubstrat mit Mehrschichtaufbau
- bei dem auf einem Trägersubstrat (TS) in Waferform eine Oxidschicht (DSl) und darüber eine erste dotierte Teil- schicht (TLSl) einer Halbleiterschicht (HS) angeordnet werden
- bei dem über der ersten dotierten Teilschicht (TLSl) zumindest eine weitere dotierte Teilschicht (TLS3 ) der Halbleiterschicht erzeugt wird, deren Dotierung von einem der ersten Teilschicht entgegengesetzten Leitfähigkeitstyp ist , so dass sich ein Halbleiterübergang (HU) ausbildet .
9. Verfahren nach Anspruch 8 , bei dem auf der Oberfläche zumindest eines aus Trägersubstrat (TS) und einem Halbleiterwafer (HLS) eine Oxidschicht (DSl) erzeugt wird
- bei dem Trägersubstrat (TS) und Halbleiterwafer unter Einbettung der Oxidschicht mit einem Waferbondverfahren verbunden werden,
- bei dem die Schichtdicke des Halbleiterwafers reduziert wird, wobei eine erste Teilschicht (TLSl) erhalten wird,
- bei dem in der Teilschicht eine Dotierung vom ersten Leitfähigkeitstyp vorgesehen wird .
10. Verfahren nach Anspruch 8 oder 9 , bei dem die weitere Teilschicht (TLS2 , TLS3 ) dotiert durch E- pitaxie abgeschieden wird .
11. Verfahren nach Anspruch 8 oder 9 , bei dem die weitere Teilschicht (TLS2 , TlS3 ) durch Waferbonden mit einem dotierten zweiten Halbleiterwafer (HLS2) und anschließendes Dünnen auf die Dicke der weiteren Teilschicht erzeugt wird.
12. Verfahren nach einem der Ansprüche 8 bis 11 , bei dem zwischen der ersten dotierten Teilschicht (TLSl) und der weiteren dotierten Teilschicht (TLS2 ) eine zweite schwach dotierte oder intrinsische Teilschicht (TLS2 ) der Halbleiterschicht erzeugt wird .
PCT/EP2005/011992 2004-12-15 2005-11-09 Halbleitersubstrat mit pn-übergang und verfahren zur herstellung WO2006066658A2 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US11/793,184 US20080197443A1 (en) 2004-12-15 2005-11-09 Semiconductor Substrate Comprising a Pn-Junction and Method For Producing Said Substrate

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102004060363A DE102004060363B4 (de) 2004-12-15 2004-12-15 Halbleitersubstrat mit pn-Übergang und Verfahren zur Herstellung
DE102004060363.4 2004-12-15

Publications (2)

Publication Number Publication Date
WO2006066658A2 true WO2006066658A2 (de) 2006-06-29
WO2006066658A3 WO2006066658A3 (de) 2006-10-05

Family

ID=36513497

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2005/011992 WO2006066658A2 (de) 2004-12-15 2005-11-09 Halbleitersubstrat mit pn-übergang und verfahren zur herstellung

Country Status (3)

Country Link
US (1) US20080197443A1 (de)
DE (1) DE102004060363B4 (de)
WO (1) WO2006066658A2 (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5839538B2 (ja) * 2011-03-17 2016-01-06 リンテック株式会社 薄型半導体装置の製造方法
CN107154379B (zh) * 2016-03-03 2020-01-24 上海新昇半导体科技有限公司 绝缘层上顶层硅衬底及其制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0757377A2 (de) * 1995-08-02 1997-02-05 Canon Kabushiki Kaisha Halbleitersubstrat und Herstellungsverfahren
US5811348A (en) * 1995-02-02 1998-09-22 Sony Corporation Method for separating a device-forming layer from a base body
EP0867920A2 (de) * 1997-03-26 1998-09-30 Canon Kabushiki Kaisha Verfahren und Herstellung einer dünnen Schicht
US20010002329A1 (en) * 1993-10-29 2001-05-31 Advanced Materials Engineering Research, Inc. Structure and fabrication process of silicon on insulator wafer
EP1148544A1 (de) * 2000-04-19 2001-10-24 Infineon Technologies AG Verfahren zum Dünnen eines Substrats
US6326280B1 (en) * 1995-02-02 2001-12-04 Sony Corporation Thin film semiconductor and method for making thin film semiconductor

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5514885A (en) * 1986-10-09 1996-05-07 Myrick; James J. SOI methods and apparatus
JPH01106466A (ja) * 1987-10-19 1989-04-24 Fujitsu Ltd 半導体装置の製造方法
TW323388B (de) * 1995-08-21 1997-12-21 Hyundai Electronics Ind
SG63832A1 (en) * 1997-03-26 1999-03-30 Canon Kk Substrate and production method thereof
US6180869B1 (en) * 1997-05-06 2001-01-30 Ebara Solar, Inc. Method and apparatus for self-doping negative and positive electrodes for silicon solar cells and other devices
JP2002184960A (ja) * 2000-12-18 2002-06-28 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010002329A1 (en) * 1993-10-29 2001-05-31 Advanced Materials Engineering Research, Inc. Structure and fabrication process of silicon on insulator wafer
US5811348A (en) * 1995-02-02 1998-09-22 Sony Corporation Method for separating a device-forming layer from a base body
US6326280B1 (en) * 1995-02-02 2001-12-04 Sony Corporation Thin film semiconductor and method for making thin film semiconductor
EP0757377A2 (de) * 1995-08-02 1997-02-05 Canon Kabushiki Kaisha Halbleitersubstrat und Herstellungsverfahren
EP0867920A2 (de) * 1997-03-26 1998-09-30 Canon Kabushiki Kaisha Verfahren und Herstellung einer dünnen Schicht
EP1148544A1 (de) * 2000-04-19 2001-10-24 Infineon Technologies AG Verfahren zum Dünnen eines Substrats

Also Published As

Publication number Publication date
WO2006066658A3 (de) 2006-10-05
US20080197443A1 (en) 2008-08-21
DE102004060363A1 (de) 2006-06-29
DE102004060363B4 (de) 2010-12-16

Similar Documents

Publication Publication Date Title
DE10219107B4 (de) SOI-Transistorelement mit einem verbesserten Rückseitenkontakt und ein Verfahren zur Herstellung desselben und Verfahren zur Herstellung eines Ohmschen Kontaktes auf einem Substrat
DE112005003123B4 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements mit mehreren gestapelten Schichten mit Hybridorientierung
DE10393700B4 (de) Verfahren zur Herstellung einer Halbleiteranordnung durch Ausbildung geschwächter Bereiche oder einer geschwächten Schicht und zugehöriges Halbleiterbauelement
DE69931890T2 (de) Integrierter Leistungsschaltkreis mit vertikalem Stromfluss und dessen Herstellungsverfahren
DE102011088581B4 (de) Verfahren zur Herstellung von Gehäuseverbindungen und damit hergestelltes Bauelement
EP1891673B1 (de) Photodiode mit integrierter halbleiterschaltung und verfahren zur herstellung
DE102012205742B4 (de) Vertikale Halbleiteranordnung und Verfahren zur Herstellung
DE102020008064B4 (de) Tiefe grabenisolationsstruktur und verfahren zu deren herstellung
WO2009016134A9 (de) Herstellung von isolationsgraeben mit unterschiedlichen seitenwanddotierungen
DE102016124207B4 (de) Verfahren zur bildung vergrabener isolierungsgebiete
DE19654280B4 (de) Verfahren zur Herstellung einer Halbleitereinrichtung auf einem SOI-Wafer
DE102008010110A1 (de) Feldeffekttransistor-Anordnung und Verfahren zum Herstellen einer Feldeffekttransistor-Anordnung
WO2006066690A1 (de) Bauelement mit halbleiterübergang und verfahren zur herstellung
EP1258920B1 (de) Verfahren zur Herstellung vergrabener Bereiche
DE60035994T2 (de) Verfahren zur Herstellung eines dünnen selbsttragenden Halbleitervorrichtungsfilms und einer dreidimensionalen Halbleitervorrichtung
DE102011001529A1 (de) Plasmazerteilung und dadurch gebildete Halbleiterbauelemente
DE102020104161A1 (de) Bipolartransistor mit gate über anschlüssen
DE102004057764B4 (de) Verfahren zur Herstellung eines Substrats mit kristallinen Halbleitergebieten mit unterschiedlichen Eigenschaften, die über einem kristallinen Vollsubstrat angeordnet sind und damit hergestelltes Halbleiterbauelement
WO2006066658A2 (de) Halbleitersubstrat mit pn-übergang und verfahren zur herstellung
DE19918671B4 (de) Vertikal integrierbare Schaltung und Verfahren zu ihrer Herstellung
DE10205122A1 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE102021100990A1 (de) Halbleitervorrichtung und verfahren
DE10219361B4 (de) Ein Halbleiterelement mit einer verbesserten lokalen Verbindungsstruktur und ein Verfahren zur Herstellung eines derartigen Elements
DE102012201025B4 (de) Verfahren zur Herstellung von Halbleiterbauelementen mit lokalen Kontakten
DE4309898B4 (de) Verfahren zur Herstellung eines Bipolartransistors mit einer Polysiliziumschicht zwischen einem Halbleiterbereich und einem Oberflächenelektrodenmetall

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A2

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS JP KE KG KM KN KP KR KZ LC LK LR LS LT LU LV LY MA MD MG MK MN MW MX MZ NA NG NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SM SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A2

Designated state(s): GM KE LS MW MZ NA SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IS IT LT LU LV MC NL PL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
DPE1 Request for preliminary examination filed after expiration of 19th month from priority date (pct application filed from 20040101)
NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 05802409

Country of ref document: EP

Kind code of ref document: A2

WWE Wipo information: entry into national phase

Ref document number: 11793184

Country of ref document: US