CN101636832B - 形成图案的薄soi - Google Patents

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Abstract

本发明涉及一种用于电子器件或光电器件的结构的处理方法，该结构依次包括：体衬底，氧化物层，和半导体层。该方法包括设置掩模部件在半导体层上限定希望的图案，并进行热处理，在氧化物层与所述希望的图案对应的区域内除去受控厚度的氧化物。

Description

形成图案的薄SOI
本发明的目的
本发明涉及一种用于制造绝缘体结构上的半导体(SeOI)的方法，其具有形成图案的掩埋的氧化物层。该方法涉及一种半导体层，其转移到接收支撑体(receiving support)上，随后实行掩模步骤和特定的热处理，实现选择分解SeOI结构内的绝缘区。
技术现状
复合结构即包含交替的体区域(bulk regions)和隔离区域的结构，对该结构的兴趣日渐提高。实际上，在同样的结构内，体区域和隔离区域的交替使得在相同的晶片上制造不同的元件，例如：
-在体区域上的元件，具有介于晶片背面和正面之间的电导率，例如纵向元件(vertical components)。
-彼此完全隔离并与衬底隔离的在SOI(绝缘体上的硅)区域上的元件；例如MOS元件，MEMS、MOEMS系统。
图1显示这样的复合结构的一个例子，B指体区域，SOI指SOI区域。
制造该复合结构有几种技术。例如借助于在硅片表面之下植入氧气实现SIMOX方法。使用高温下的热处理将植入区域转变为二氧化硅。为了制造复合结构，文献US 6,846,727公开了采用掩模将离子局部植入衬底并产生相应的隔离层。
然而，由于氧化硅的体积膨胀，最终的结构表面均匀性差。
用于制造复合结构的其它方法，将已经在其上使硅局部氧化的第一衬底与第二衬底分子结合。文献FR 2 847 077公开了这样的方法。然而，分子结合要求没有任何缺陷的完善表面。因此，在结合之前需要采用例如化学机械抛光(CMP)、热处理、等离子处理和/或机械抛光等对表面进行特定的清洁。
因为在第一衬底的表面上存在复合范围，即硅和氧化物的范围，抛光是一个关键步骤。
实际上，无法以同样的速率用同样的速度抛光硅和二氧化硅，难以在同一表面上获得两种材料的良好的平整度。
特别是如图2所示在抛光后观察到凹陷。取决于氧化物区域和体区域的尺寸，该凹陷能够达到约10纳米，并导致质量差的界面和分子结合的低产率。
文献US 5,691,231公开了一种使复合界面达到较好的平面化的方法，于是改善了该结合。该方法在衬底中形成具有氧化物的区域后在表面上沉淀多晶硅层。实际上，为了获得非常平滑的表面可以非常细致地抛光该多晶硅层。然后可以将所制备的衬底与第二衬底结合，因为界面的质量高，获得良好的结合。然后蚀刻并抛光第二衬底的另一面，获得SOI所需的厚度。
然而，通过该方法改善复合界面的平面化，需要在该方法中沉积所述多晶硅层的额外步骤。
在WO 2004/059711中公开的另一种技术，在于通过分子附着结合两个衬底，衬底中的一个具有部分隔离区域。该方法公开了形成杂质捕集器以获得高质量的界面。这样的捕集器可以是隔离区域自身，并通过分布使两个依次的隔离区域之间的间距最大。这些隔离区域捕集和吸收在热处理期间出现的杂质，从而用来强化结合面。在该方法中，采用杂质捕集器获得高质量的界面。
然而，所有的现有方法基于在已经产生复合界面的衬底上通过分子结合进行层转移，并且它们导致不能令人满意的结合。
发明简述
本发明的一个目的是产生具有良好的均匀结构表面的复合结构。本发明的另一个目的是提供一种用于制造复合结构而无需结合复合界面的方法，以便确保高质量的结合。
为了达到这些目的并克服现有技术的缺陷，本发明提出，根据第一方面，用于电子器件或光电器件的结构的处理方法，该结构从其底部到其表面依次包括体衬底、氧化物层和半导体层(10)，特征在于，它包括设置掩模部件以在半导体层上限定希望的图案，并进行热处理，以在与所述希望的图案对应的氧化物层的区域内除去受控厚度的氧化物。
处理结构的该方法的一些其它特征是：
-对于与希望的图案相对应的至少部分所述区域或者全部所述区域，所述受控厚度是氧化物层的整个厚度；
-半导体层的与所述希望的图案对应的区域具有受控厚度；
-优选地，半导体层的与希望的图案相对应的区域的所述受控厚度包括在250和5000埃之间的，优选在250和1000埃之间；
-掩模部件是按照与所述希望的图案互补的图案来覆盖半导体层的掩模；
-通过热氧化该半导体层，或者通过在该半导体层上沉积氮化物或氧化物形成所述掩模；
-由比半导体层与所述希望的图案相对应的区域更厚的该半导体层的掩模区域形成掩模部件；
-优选地所述掩模区域比半导体层与所述希望的图案对应的区域厚至少1.5倍；
-在惰性或还原性气氛中，以受控的温度和受控的持续时间进行热处理，其中，选择所述半导体层的区域的受控厚度、所述受控的温度和持续时间，在氧化物层与所述希望的图案对应的区域内分解受控厚度的氧化物；
-优选受控的温度在1100和1300℃之间，受控的持续时间在5分钟和5小时之间；
-选择半导体层的所述区域的所述受控厚度和所述受控的温度，以使氧化物层的平均减小速率为至少0.5埃每分钟；
-热处理之前，氧化物层的厚度包括在100和1000埃之间。
在第二方面，本发明提出一种用于电子器件或光电器件的结构的制造方法，该结构从其底部到其表面依次包括体层(bulk layer)、氧化物层和半导体层，特征在于该方法包括下列步骤：
(a)设置半导体层；
(b)使半导体层与体衬底结合，以在结合面上形成氧化物层，以形成依次包括所述衬底、氧化物层和半导体层的结构；
(c)设置掩模部件，以在半导体层上限定希望的图案；
(d)进行热处理，以在氧化物层与所述希望的图案相对应的区域内除去受控厚度的氧化物。
该结构的制造方法的一些其它特征是：
-对于与希望的图案相对应的至少部分所述区域或者全部所述区域，所述受控厚度是氧化物层的整个厚度；
-半导体层与所述希望的图案相对应的区域具有受控厚度；
-优选地半导体层与希望的图案对应的区域的所述受控厚度包括在250和5000埃之间，优选在250和1000埃之间；
-步骤(c)包括按照与所述希望的图案互补的图案在半导体层上形成掩模；
-步骤(c)包括根据所述希望的图案蚀刻该半导体层，用于形成比与所述希望的图案相对应的区域更厚的掩模区域；
-优选所述掩模区域比半导体层与所述希望的图案相对应的区域厚至少1.5倍；
-在惰性或还原性气氛中，以受控的温度和受控的持续时间进行所述热处理，其中，选择半导体层与所述希望的图案对应的区域的所述受控厚度、所述受控的温度和持续时间，在氧化物层与所述希望的图案相对应的区域内分解受控厚度的氧化物；
-所述受控的温度在1100和1300℃之间，所述受控的持续时间在5分钟和5小时之间；
-在热处理之前，氧化物层包括在100和1000埃之间。
在第三方面，本发明提出一种用于电子器件或光电器件的结构，依次包括体衬底、氧化物层和半导体层，特征在于该氧化物层包括有选择地控制厚度的区域。
该结构的一些其它特征是：
-氧化物层包括具有第一厚度的区域和具有较小的第二厚度的区域；
-氧化物层包括没有氧化物的区域。
-优选地半导体层的厚度包括在250和5000埃之间，优选在250和1000埃之间；
-该氧化物层的厚度包括在100和1000埃之间。
附图说明
在阅读了下面的描述后，本发明的其它特征、目的和优点将变得更清楚，由下列图图解该描述：
图1显示包括体区域和SOI区域的复合结构。
图2显示抛光具有复合区域的衬底时发生的凹陷现象。
图3显示根据本发明进行处理的SOI结构的示意性截面图。
图4A到4C显示所述SOI结构的制造方法的不同步骤。
图5和6是说明扩散现象的SOI结构的示意性截面图。
图7是显示在部分分解氧化物层后所述SOI结构内氧分布的曲线。
图8A到8D显示根据第一实施方式的结构的处理方法的不同步骤。
图9A到9D显示根据第二实施方式的结构的处理方法的不同步骤。
图10A到10C显示根据第三实施方式的结构的处理方法的不同步骤。
图11显示通过该处理方法能够获得的结构的另一个实施方式。
发明详述
本发明公开了一种处理标准SOI结构的方法，以便制造复合结构。该方法是在半导体层的表面上设置掩模部件以限定希望的图案，并进行热处理，有选择地除去希望的氧化物层的区域。
在本文中“限定希望的图案”意指在半导体层的表面上设置掩模部件，仅设置在该表面的限定范围上，从而保留一些范围，其表面描绘所述希望的图案。换句话说，掩模部件仅在代表与希望的图案互补的图案的表面范围内覆盖该半导体层的表面。
在本文中词语“范围(area)”意指半导体层的表面的一部分(即二维表面)，而词语“区域(region)”指的是层的一部分。
在本文中“区域(regions)”意指穿过氧化物层(各半导体层)表面的区域。换句话说，参照图3，在与该结构相关联的(x，y，z)坐标系中，如果将该氧化物层(各半导体层)看作3D立体结构，具有与“水平”面(其中存在氧化物(各半导体)层)相关的x和y以及与“垂直”方向(该层的厚度方向)相关的z，该区域由x和y坐标限定。
希望的区域是氧化物层与该希望的图案相对应的区域在本文中，“对应”意指将氧化物层的希望区域以及由半导体层上的图案限定的区域面对面设置在平行平面内。换句话说，将希望的区域设置在该平面(x，y)中相同的位置上，即它们具有与半导体层上由希望的图案限定的区域相同的x和y坐标；并且与由希望的图案限定的区域的表面具有相同的表面。因而能够将氧化物层的希望的区域描述为希望的图案沿垂直于该结构表面的方向在该氧化物层上的投影。
当提及半导体层时，半导体层与所述希望的图案相对应的区域是该半导体层无掩模部件的区域。
用通过Smart CutTM技术实现的SOI初始结构，来说明该方法，还可以使用其它结构，如SIMOX、BESOI、
Figure G2007800521859D00061
结构。
参照图3显示SOI初始结构50，在其上将进行根据本发明的处理。
结构50包括体衬底20、氧化物层30和半导体层10。体衬底20使整个结构50变直。为此，它具有足够的厚度，典型地数百微米。由单种体材料象Si、Ge、SiC、GeC、GaN、蓝宝石、玻璃、石英或其它材料形成体衬底20。或者，由一种层叠在另一种上的至少两种材料形成该体衬底。
半导体层10具有至少一种半导体材料。半导体层10可以具有Si或SiGe。或者半导体层10可以具有这些材料中的至少两种的组合或叠加、和/或几个亚层的叠加。
半导体材料是单晶、多晶或无定形的。它可以是掺杂或非掺杂的，多孔或无孔的。
优选地使该半导体层10适于支撑电子或光电元件。
优选地半导体层10是薄的。其厚度优选地小于约5000埃，并且特别是小于2500埃。例如，半导体层10可以具有在250埃左右和2500埃之间或者在250埃左右和1000埃之间的厚度。
所述氧化物层30被掩埋在结构50中，位于体衬底20和半导体层10之间。
如图4A、4B和4C所示，可以通过晶片结合技术制造该结构50。
特别是，可以首先通过提供具有半导体层10的晶片70进行制造，位于晶片70的表面上的该半导体层10形成晶片70的背面部分60上的正面层。
该晶片70可以是单种的体材料，该半导体层10在该体材料中，或者在其上生长。或者，晶片70可以是包括支撑衬底和多层结构(未显示)的复合晶片。特别是，晶片70可以包括在支撑衬底和半导体层10之间设置缓冲结构，以改变这两种元件之间的晶格参数和/或用于限制缺陷。例如，晶片70包括Si支撑衬底、具有从支撑衬底沿厚度方向Ge浓度连续增加的SiGe缓冲层以及在它上面是SiGe或Ge和/或应变的Si半导体层10。
优选地，已经外延生长该半导体层10。采用LPD、CVD以及MBE(分别为低功率沉积、化学气相沉积以及分子束外延)的已知技术获得外延层的晶体生长。
下一步包括将晶片70结合到体衬底20，使半导体层10与结合面邻接。
优选地，首先通过众所周知的结合技术进行结合(更详细地参见例如″Semiconductor Wafer Bonding Science and Technology″Q.-Y.Tong和U.
Figure G2007800521859D00071
-Wiley国际科技出版社(a Wiley lnterscience publication)，JohnsonWiley & Sons公司)。例如可以进行亲水表面的分子结合或表面亲水化处理。临结合之前可以进行众所周知的清洗步骤。
任选地对待结合的两个表面中一个和/或另一个进行等离子处理。
结合之前，为了在结合后在结合面处被掩埋，在半导体层10上并且可能在衬底20上形成氧化物层30。
在一个实施方式中，为了形成天然氧化物层，仅通过半导体层10表面以及可能的衬底20表面的自然氧化形成该氧化物层30。
该自然氧化可能导致在半导体层10表面形成氧化物沉淀和岛状物。
例如，如果半导体层10是Si或SiGe，在表面上的Si原子和在空气中或者在水分子中的氧原子一起反应，在该表面上形成SiO2天然层20。如果衬底20包括表面上的硅，它也被天然SiO2超薄层覆盖。特别由于在元件表面上需要结合水分子(衬底20和半导体层10)用于进行亲水结合，无法避免这种自然氧化。
根据结合前所用的表面处理，被掩埋的氧化物层30的厚度可以从约10到约50埃变化。
在第二实施方式中，通过特定的方式在半导体层和/或衬底20上另外形成该氧化物层30。
形成该氧化物的目的是在结合后，提供具有用于制造绝缘体上半导体(SeOI)结构的预定厚度的介电层，该结构的绝缘体是氧化物层30。
可以通过半导体层10和/或衬底20的氧化形成该氧化物层30。
例如，如果半导体层10具有Si或SiGe，可以通过氧化在表面上形成SiO2层20。如果衬底20在表面上含有硅，也可以通过热氧化形成SiO2层。
或者，可以通过沉积由氧化物材料构成的团聚体形成该氧化物层30。例如，可以沉积SiO2团聚体。
控制形成氧化物的参数，使氧化物层30具有用于作为半导体层10和衬底20之间的介电隔离体的预定厚度。
优选地，氧化物层30是薄或超薄的。例如，在结合后该氧化物层30具有在50埃左右和1000埃左右之间的厚度，优选在100和250埃之间。
参照图4B，如前所述，将衬底20和晶片70结合在一起，以将氧化物层30设置在界面处。
任选地，为了强化在界面处的结合，另外实施至少一个加热步骤。
参照图4C，然后减小晶片70的厚度以除去整个背面部分60。仅保留半导体层10。
可以采用任何减小晶片的技术，例如单独或组合的化学蚀刻技术、研磨然后抛光、所属领域技术人员熟知的Smart
Figure G2007800521859D00081
技术(例如参见《KluwerAcademic Publishers》中的《Silicon-On-lnsulator Technology：Materials to VLSI，2nd Edition》，Jean-Pierre Colinge in，p.50～51)。
特别地，如果采用Smart
Figure G2007800521859D00082
技术，在结合前，以选择的能量和剂量用原子物质(例如氢、氦或其组合，和/或其它原子物质)植入晶片70，以在其中在接近半导体层10厚度的深度产生弱化的地带。可以在形成薄氧化物层30之前或之后进行该植入。最后，一旦已经进行结合，Smart
Figure G2007800521859D00083
技术包括施加适合的能量(象热能和/或机械能)使弱化地带的结合破裂，从而使背面部分60与半导体层10分离。
为了具有平整和均匀的半导体层10，在除去步骤后可以进行任选的修整步骤(通过抛光、CMP、清洗、热处理......)。可以在下述热处理之前或之后进行该修整步骤。
还可以提供其它步骤，根据本发明没有限制。
因而获得的SOI结构50，从其底部到其表面依次包括体衬底20、氧化物层30和半导体层10。
根据本发明的方法暗示施加热处理(将在下面详细描述)以有选择地除去该结构内的氧化物层30的希望的区域，其中所述希望的区域对应于希望的图案。
在优选的实施方式中，所述热处理为在所述希望的区域中分解氧化物层30。
为此，热处理使氧化物层30的氧经半导体层10扩散和蒸发，以致氧化物层30的厚度减小直至完全除去该氧化物。
如下所述，半导体层10的厚度对氧的扩散和蒸发有影响。该层越薄，分解速率越快。因此，优选地包括在250和5000埃之间的半导体层10的厚度，优选1000埃。
反之，如果半导体层厚，特别是超过2500埃，或者如果它被另一种材料的层覆盖，氧的扩散和蒸发会慢得多。
为了确保选择性分解氧化物层30，因而设置掩模部件以便防止氧从半导体层对应于与希望的图案互补的图案的区域扩散和蒸发。
参照图8A，在第一实施方式中，半导体层10具有包括在250和5000埃之间的受控厚度，并且掩模部件是根据与所述希望的图案互补的图案覆盖半导体层10的掩模80，留下与希望的图案对应的区域12。掩模80优选地防止氧从被厚度至少高于100到500埃的掩模覆盖的半导体层10的区域11中扩散和蒸发。
或者，参照图10A，掩模部件是半导体层自身，其中已经蚀刻厚的半导体层，从而形成与所述希望的图案对应的薄区域12。
较厚的掩模区域11足够厚，防止或限制氧经这些区域扩散和蒸发，因而氧的扩散和蒸发主要在薄区域12中发生。
典型地，厚和薄区域之间的厚度比高于1.5，优选高于2。
因此，氧的扩散主要发生在该结构的没有形成图案的部分(即无掩模的部分，或者具有适当厚度的半导体层的部分)上，因而根据同样的希望的图案发生氧化物层的分解。
现在将描述为了在希望的区域中分解氧化物层30所进行的热处理。
在惰性或还原性气氛如氩气或氢气气氛或其混合物中进行该热处理。
进行该热处理以致在希望的区域中通过氧经半导体层10的扩散，减小氧化物层30的厚度。
为了说明由于氧扩散而减小氧化物层30，图5和6分别显示在扩散期间以及在扩散后结构50的截面图。
结构50包含两个扩散域：
-左侧(顶部的半导体层10)以及
-右侧(体衬底20)
它们被厚度为dOX的氧化物层30分隔。
假设氧扩散是一维的-那么扩散式为：
∂ C ( z , t ) ∂ t = D ( T ) ∂ 2 C ( z , t ) ∂ z 2
此处：z轴横向延伸至层平面，在氧化物层30的中心为其原点，并指向半导体层10为正值，指向体衬底20为负值。
C(z，t)是在时间t和在z处的氧浓度。
D(T)是氧在半导体中的扩散系数(单位：cm2/s)。
图6示意性地显示热处理后氧在该结构中的分布。
氧分解速率是通过半导体层10的左氧通量(图5上的大箭头)与体衬底20中的右氧通量(图5上的小箭头)在氧化物界面处之差。
如果顶部半导体层10足够薄，氧化物层30的一些氧通过它扩散并在它的表面上向空气中蒸发。
如可由边界条件推断的那样，选择气氛是惰性的事实促进该扩散。
特别是如果惰性气氛含氢并且半导体层10含硅，在该层的表面上发生下列反应：
SiO2+H2→H2O+SiO↑
如果惰性气氛含氩，反应为：
Si+O→SiO↑
为了提高该扩散的效率，可以进行半导体层10表面的预脱氧。
因为体衬底很厚，氧化物层30的氧不能到达体衬底20的自由面。
然而，可能存在于体衬底20中的一些孤立的氧从体衬底20扩散到氧化物层30。
因此，在左扩散和右扩散之间存在竞争，当：
-左通量大于右通量(图5中的大箭头)时，导致氧化物层30分解；
-右通量大于左通量(图5中的小箭头)时，导致氧化物层30生长。
本申请人注意到如果半导体层10足够薄并且气氛是惰性的：
-在热处理的最初瞬间，氧化物层30的厚度增加(来自体衬底20的右扩散大于通过半导体层10的左扩散)，
-然后，典型地若干秒后，氧分解开始(来自体衬底20的右扩散小于通过半导体层10的左扩散)。
例如，本申请人注意到对于厚度约1000埃的Si层10以及对于约1100℃的温度，氧分解在约10秒开始。
然后在预定时间后，如果半导体层10的厚度小于氧扩散长度(D*t)1/2，本申请人计算左扩散基本上决定由氧化物产生的全部通量。右扩散对该预定时间无关紧要。在最后这种情况下，在约1200℃下该预定时间为约100s。
在这样的条件下，稳定通量被定义为
F＝D(T)*C0(T)/dSe
此处：dSe是半导体层10的厚度
此处C0(T)是在热处理(anneal)温度下氧在半导体中的平衡溶解度。
由受控的值ΔdOX计算减小氧化物层30厚度dOX的氧化物分解时间：
Figure G2007800521859D00111
此处：N是氧化物中氧原子的浓度。
例如，如果半导体层10具有单晶Si，那么N＝4.22e22，以及如果氧化物层30具有SiO2，并且如果dSe＝1000埃以及ΔdOX＝20埃：
时间＝1.86e-12*exp(4.04eV/kT)
本申请人证明影响该时间的主要参数是热处理(anneal)温度和顶部半导体层10的厚度。
此外，该结果与体衬底20中的氧浓度无关。
例如，并基于数值模拟，在Ar或H2气氛中，对于1000埃的顶部Si层，分解20埃界面SiO2的最小热处理(anneal)条件是：
-1100℃下2hr，或者
-1200℃下10min，或者
-1250℃下4min。
然后选择热处理的温度和时间激发氧化物层30的氧经半导体层10扩散而非在体衬底20中扩散。
然后，氧化物层30的厚度减小并在希望的区域中完全除去该氧化物。
另外，还可以在形成半导体层10时选择其厚度来激发所述扩散。具体地，半导体层10的厚度和热处理的温度决定氧化物层30的平均减小速率。厚度越大，速率越小。温度越高，速率越大。
例如，可以控制所述厚度和温度，以致达到至少每分钟约0.5埃氧化物层30的平均减小速率。为此，对于约1200℃的温度，选择Si单晶层10的厚度小于2500埃。
然后对于准确控制从氧化物层10除去受控厚度的氧化物，仅热处理的持续时间是必要条件。
换句话说，已选择半导体层10的厚度，通过实施受控持续时间和受控温度的热处理除去受控厚度的氧化物。
可以选择约1100℃-1300℃的受控温度，特别是1100℃左右或1200℃。
半导体层10的厚度可以在250埃左右和1000埃左右，受控温度为约1200℃，以及受控持续时间在约5分钟左右和5小时之间。
现在将描述本发明的三个具体实施方式。
在第一实施方式中，参照图8A到8D，制备标准SOI结构50，使其具有薄或超薄的氧化物层30，即包括在100和1000埃之间优选从250到500埃的厚度，以及薄半导体层10，即包括在250和5000埃之间优选在250和1000埃之间的厚度。
然后，参照图8A。通过加热氧化，在结构50的半导体层10表面形成掩模80，掩模80仅覆盖半导体层10的限定区域11，从而留下与希望的图案对应的自由区域12。
如图8B和8C所示，下一步是在1200℃下热处理2小时，导致在与未被掩模80覆盖的半导体层的区域12对应的区域中，分解该被掩埋的氧化物层30。图8B显示热处理期间的中间结构。氧化物层的厚度从该氧化物层的顶部开始减小，从而形成厚度比氧化物层被掩模80保护的其它区域31低的区域32。图8C显示在与希望的图案对应的区域32中氧化物层完全分解后的结构。
然后，参照图8D，执行包括例如薄化或CMP的修整步骤，以便除去掩模80并获得良好的均匀性和希望的粗糙度，以确保将进一步在其上设置的元件的质量。
在该实施方式中，通过热氧化形成掩模80的地方，消耗超过几埃优选从30到200埃的半导体层10。通过为氧化物分解而进行热处理期间，发生的硅和/或氧蒸发来补偿与未掩模区域相比的厚度差。
在第二实施方式中，参照图9A到9D，制备标准SOI结构50，使其具有薄或超薄氧化物层30，即包括在100和1000埃之间优选从250到500埃的厚度的。
然后参照图9A，通过在薄半导体层10的表面上沉积氮化物或氧化物形成掩模80。
如图9B和9C所示，下一步是在1200℃下热处理3小时局部分解被掩埋的氧化物层30。
在该实施方式中，掩模80的沉积未消耗半导体层10的厚度。因此在被掩埋的氧化物层选择分解期间，在不具有任何掩模的表面上产生半导体层的小凹陷。在例如用CMP的修整步骤期间，减少或消除了与掩模保护的区域相比的高度差。
在第三实施方式中，参照图10A到10C，形成具有包括在200和500埃之间厚度的氧化物层30的SOI结构。
有选择地蚀刻半导体层10，以在与希望的图案对应的区域12中具有包括在250和1000埃之间的厚度，以及在别处更厚的掩模区域11。该半导体层的掩模区域11至少2500埃厚，足以防止氧经它们扩散，从而起到如同前面的实施方式中掩模80的同样的作用。
然后在1200℃下进行热处理1到3小时，分解氧化物层30与希望的图案对应的区域32中的氧化物。包括薄化或CMP的修整步骤(未显示)导致高质量的表面。
根据本发明的复合结构因而是SOI结构，从其底部到其表面包括体结构、形成图案的氧化物层、半导体层。形成图案的氧化物层意指氧化物层根据希望的图案在平行于该结构的平面内展开。由体结构的材料形成互补的图案。氧化物层的厚度包括在100和1000埃之间，优选在250和500埃之间，而半导体层的厚度包括在250和5000埃之间，优选在250和1000埃之间。
根据本发明的复合结构还可以被描述为包括交替的体区域和SOI区域的结构，在平行于该结构的平面内，所述体区域和SOI区域分别限定希望的图案以及互补图案。
体区域的厚度是整个结构的厚度；由半导体材料形成体区域。
SOI区域从它们的底部到它们的表面包括：
-体衬底，
-氧化物层，其厚度包括在100和1000埃之间，优选在250和500埃之间，
-半导体层，其厚度包括在250和5000埃之间，优选在250和1000埃之间。
在上述实施方式中，为了形成具有体区域和SOI结构的复合结构，进行热处理直至在希望的区域中氧化物完全分解。
然而，为了保持不同氧化物厚度的区域，也可能在氧化物完全分解(图8B，9B，10B所示的中间步骤)之前停止热处理。这可以制备图11所示的结构，其中氧化物层包括具有第一厚度的区域31和具有较薄的第二厚度的区域32。实际上，可以采用热处理除去在希望的区域中的受控厚度的氧化物。
例如，如果固定氧化物的分解速率，为了除去受控厚度的氧化物仅改变热处理的持续时间。
为了控制有选择地控制氧化物层不同区域的厚度，另一种可能是采用不同的掩模部件。例如，可能制造包括具有初始厚度的区域、较薄的区域以及无氧化物的区域的氧化物层的结构。为此，采用两步或更多步的方法。在第一步中，在半导体层上形成第一掩模，限定第一图案。然后进行第一热处理，在与第一图案对应的区域中除去受控厚度的氧化物。在第二步中，在第一图案的部分上形成第二掩模，从而限定包括在第一图案中的第二图案。然后进行第二热处理，以便在与第二图案对应的区域中完全除去氧化物。但第二掩模防止在第一热处理期间已经变薄并且现在被该掩模覆盖的区域中氧化物的分解。从而获得的结构包括具有初始厚度的区域(在被第一掩模覆盖的区域中)、具有较小厚度的区域(在被第二掩模覆盖的区域中)以及无氧化物的区域(在与第二图案对应的区域中)。
从而该实施方式允许制造具有不同厚度被掩埋的氧化物层的SOI结构；这样的SOI结构在诸如存储器的应用中是非常令人感兴趣的。
根据本发明的方法的一个优点在于应用在标准SOI结构上，该结构因为采用了提供良好结果的结合技术来制造，所以是高质量的。根据本发明的方法没有暗示抛光复合区域，因此避免了与抛光相关的问题，特别是凹陷问题。
此外，可以通过加热氧化或通过氧化物沉积形成被掩埋的氧化物层。
此外，硅顶部层可以具有与硅区不同的结晶取向或不同的掺杂。结合面接近该表面。可能在n-硅上结合n+掺杂层。在这样的布置中，可以在制造过程中不改变掺杂的情况形成一些元件；应用的例子是制造二极管。
该硅区域优选地具有高的结晶质量并且可以直接在硅的这些部分上构建元件。此外，转移的硅层可以具有高结晶质量的硅，其上可以直接形成元件。
此外，根据HOT技术(复合取向技术)，该硅转移层可以具有不同的结晶取向。

Claims (23)

1.处理用于电子器件或光电器件的结构(50)的方法，该结构依次包括：
-体衬底(20)，
-氧化物层(30)，以及
-半导体层(10)，
其特征在于，该方法包括：设置掩模部件以在该半导体层(10)上限定希望的图案，与所述希望的图案相对应的半导体层(10)的区域(12)具有受控厚度，以及
在惰性或还原性气氛中，以受控的温度和受控的持续时间进行热处理，
其中，选择与所述希望的图案相对应的半导体层的区域(12)的受控厚度、所述受控的温度和持续时间，用于在与所述希望的图案相对应的氧化物层(30)的区域(32)内除去受控厚度的氧化物。
2.根据权利要求1的方法，其特征在于，对于至少部分与所述希望的图案相对应的氧化物层(30)的所述区域(32)，所述氧化物的受控厚度是所述氧化物层的整个厚度。
3.根据权利要求1的方法，其特征在于，对于全部与所述希望的图案相对应的氧化物层(30)的所述区域(32)，所述氧化物的受控厚度是所述氧化物层的整个厚度。
4.根据权利要求1的方法，其特征在于，所述半导体层(10)的区域(12)的所述受控厚度包括在250和5000埃之间。
5.根据权利要求4的方法，其特征在于，所述半导体层(10)的区域(12)的所述受控厚度小于1000埃。
6.根据权利要求1到5中任一项的方法，其特征在于，该掩模部件是按照与所述希望的图案互补的图案覆盖该半导体层(10)的掩模(80)。
7.根据权利要求6的方法，其特征在于，通过热氧化该半导体层(10)而形成所述掩模(80)。
8.根据权利要求6的方法，其特征在于，通过在该半导体层(10)上沉积氮化物或氧化物而形成所述掩模(80)。
9.根据权利要求1到5中任一项所述的方法，其特征在于，由比与所述希望的图案相对应的半导体层的区域(12)更厚的半导体层(10)的掩模区域(11)，形成所述掩模部件。
10.根据权利要求9的方法，其特征在于，所述掩模区域(11)比与所述希望的图案相对应的半导体层的区域(12)厚至少1.5倍。
11.根据权利要求1的方法，其特征在于，所述受控的温度在1100和1300℃之间，所述受控的持续时间在5分钟和5小时之间。
12.根据权利要求11的方法，其特征在于，选择该半导体层(10)的所述区域(12)的受控厚度和所述受控的温度，以使氧化物层(30)的平均减小速率为至少0.5埃每分钟。
13.根据权利要求1、5、11和12中任一项的方法，其特征在于，热处理之前氧化物层(30)的厚度包括在100和1000埃之间
14.制造用于电子器件或光电器件的结构的方法，该结构依次包括体衬底(20)、氧化物层(30)和半导体层(10)，其特征在于，该方法包括下列步骤：
(a)置半导体层(10)；
(b)使半导体层(10)与体衬底(20)结合，以致在结合面上形成氧化物层(30)，以形成依次包括所述体衬底(20)、氧化物层(30)和半导体层(10)的结构(50)；
(c)设置掩模部件，以在所述半导体层(10)上限定希望的图案，与所述希望的图案相对应的半导体层(10)的区域(12)具有受控厚度；
(d)在惰性或还原性气氛中，以受控的温度和受控的持续时间进行热处理，其中，选择与希望的图案相对应的半导体层的区域(12)的所述受控厚度、所述受控的温度和持续时间，以在与所述希望的图案相对应的氧化物层的区域(32)内除去受控厚度的氧化物。
15.根据权利要求14的方法，其特征在于，对于至少部分与所述希望的图案相对应的氧化物层(30)的所述区域(32)，所述氧化物的受控厚度是所述氧化物层的整个厚度。
16.根据权利要求14或权利要求15的方法，其特征在于，对于全部与所述希望的图案相对应的氧化物层(30)的所述区域(32)，所述氧化物的受控厚度是所述氧化物层的整个厚度。
17.根据权利要求14的方法，其特征在于，与所述希望的图案相对应的半导体层(10)的区域(12)的所述受控厚度包括在250和5000埃之间。
18.根据权利要求17的方法，其特征在于，与所述希望的图案相对应的半导体层(10)的区域(12)的所述受控厚度小于1000埃。
19.根据权利要求14的方法，其特征在于，步骤(c)包括按照与所述希望的图案互补的图案在半导体层(10)上形成掩模(80)。
20.根据权利要求14的方法，其特征在于，步骤(c)包括按照所述希望的图案蚀刻该半导体层(10)，以形成比与所述希望的图案相对应的半导体层(10)的区域(12)更厚的掩模区域(11)。
21.根据权利要求20的方法，其特征在于，掩模区域(11)比与所述希望的图案相对应的半导体层(10)的区域(12)厚至少1.5倍。
22.根据权利要求21的方法，其特征在于，所述受控的温度在1100和1300℃之间，所述受控的持续时间在5分钟和5小时之间。
23.根据权利要求21或22中任一项的方法，其特征在于，在所述热处理之前，氧化物层(30)的厚度包括在100和1000埃之间。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2936356B1 (fr) * 2008-09-23 2010-10-22 Soitec Silicon On Insulator Procede de dissolution locale de la couche d'oxyde dans une structure de type semi-conducteur sur isolant
FR2937797B1 (fr) * 2008-10-28 2010-12-24 S O I Tec Silicon On Insulator Tech Procede de fabrication et de traitement d'une structure de type semi-conducteur sur isolant, permettant de deplacer des dislocations, et structure correspondante
FR2937794A1 (fr) * 2008-10-28 2010-04-30 Soitec Silicon On Insulator Procede de traitement d'une structure de type semi-conducteur sur isolant par dissolution selective de sa couche d'oxyde
FR2938119B1 (fr) * 2008-10-30 2011-04-22 Soitec Silicon On Insulator Procede de detachement de couches semi-conductrices a basse temperature
FR2938118B1 (fr) * 2008-10-30 2011-04-22 Soitec Silicon On Insulator Procede de fabrication d'un empilement de couches minces semi-conductrices
FR2941324B1 (fr) * 2009-01-22 2011-04-29 Soitec Silicon On Insulator Procede de dissolution de la couche d'oxyde dans la couronne d'une structure de type semi-conducteur sur isolant.
FR2942568B1 (fr) * 2009-02-24 2011-08-05 Soitec Silicon On Insulator Procede de fabrication de composants.
JP2011029618A (ja) * 2009-06-25 2011-02-10 Sumco Corp Ｓｉｍｏｘウェーハの製造方法、ｓｉｍｏｘウェーハ
US9190560B2 (en) 2010-05-18 2015-11-17 Agency For Science Technology And Research Method of forming a light emitting diode structure and a light diode structure
FR2968450A1 (fr) * 2010-12-07 2012-06-08 Soitec Silicon On Insulator Procede de traitement d'une structure de type semi-conducteur sur isolant
KR101810310B1 (ko) 2011-01-25 2017-12-18 에베 그룹 에. 탈너 게엠베하 웨이퍼들의 영구적 결합을 위한 방법
JP5454485B2 (ja) * 2011-02-09 2014-03-26 信越半導体株式会社 貼り合わせ基板の製造方法
FR2972564B1 (fr) * 2011-03-08 2016-11-04 S O I Tec Silicon On Insulator Tech Procédé de traitement d'une structure de type semi-conducteur sur isolant
JP2014516470A (ja) 2011-04-08 2014-07-10 エーファウ・グループ・エー・タルナー・ゲーエムベーハー ウェハを恒久的にボンディングするための方法
CN106785913A (zh) * 2017-01-04 2017-05-31 南京大学 GaN基金属‑超薄氧化物‑半导体的复合结构纳米激光器及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6300218B1 (en) * 2000-05-08 2001-10-09 International Business Machines Corporation Method for patterning a buried oxide thickness for a separation by implanted oxygen (simox) process
JP2006049725A (ja) * 2004-08-06 2006-02-16 Sumco Corp 部分ｓｏｉ基板およびその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6004406A (en) 1994-06-16 1999-12-21 Nec Corporation Silicon on insulating substrate
JP4273540B2 (ja) 1998-07-21 2009-06-03 株式会社Ｓｕｍｃｏ 貼り合わせ半導体基板及びその製造方法
JP2002026137A (ja) * 2000-07-05 2002-01-25 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6846727B2 (en) 2001-05-21 2005-01-25 International Business Machines Corporation Patterned SOI by oxygen implantation and annealing
JP3693992B2 (ja) 2002-11-08 2005-09-14 三菱電機株式会社 高圧燃料ポンプ
FR2847077B1 (fr) * 2002-11-12 2006-02-17 Soitec Silicon On Insulator Composants semi-conducteurs, et notamment de type soi mixtes, et procede de realisation
JP4407127B2 (ja) 2003-01-10 2010-02-03 信越半導体株式会社 Ｓｏｉウエーハの製造方法
EP1596437A4 (en) 2003-02-19 2009-12-02 Shinetsu Handotai Kk METHOD OF MANUFACTURING SOI WAFERS AND SOI WAFERS
JP4830290B2 (ja) 2004-11-30 2011-12-07 信越半導体株式会社 直接接合ウェーハの製造方法
US8138061B2 (en) 2005-01-07 2012-03-20 International Business Machines Corporation Quasi-hydrophobic Si-Si wafer bonding using hydrophilic Si surfaces and dissolution of interfacial bonding oxide
US7384857B2 (en) * 2005-02-25 2008-06-10 Seiko Epson Corporation Method to fabricate completely isolated silicon regions

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6300218B1 (en) * 2000-05-08 2001-10-09 International Business Machines Corporation Method for patterning a buried oxide thickness for a separation by implanted oxygen (simox) process
JP2006049725A (ja) * 2004-08-06 2006-02-16 Sumco Corp 部分ｓｏｉ基板およびその製造方法

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Publication number Publication date
US20110180912A1 (en) 2011-07-28
KR20100014968A (ko) 2010-02-11
US20090032911A1 (en) 2009-02-05
JP2010522425A (ja) 2010-07-01
CN101636832A (zh) 2010-01-27
US7939387B2 (en) 2011-05-10
WO2008114099A1 (en) 2008-09-25
KR101431780B1 (ko) 2014-09-19
JP5231460B2 (ja) 2013-07-10
EP2135278A1 (en) 2009-12-23

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