KR20050070116A - 반도체 구조 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 구조를 제조하기 위한 방법에 관한 것이다.
본 발명의 방법은 제1두께를 가진 제1유전체 영역(32a, 32b, 32c)과 제2두께를 가진 제2유전체 영역(34a, 34b)을 제1반도체 기판(30)에 형성하는 단계와, 제2반도체 기판(40)과 함께 상기 제1기판을 조립하는 단계, 약해진 층이 형성되는 기판의 일부를 부수는 단계 및, 하나 또는 양쪽 기판 모두를 박막화하는 단계를 갖추고 있다.

Description

반도체 구조 및 그 제조방법 {SEMICONDUCTOR STRUCTURE, AND METHODS FOR FABRICATING SAME}
본 발명은 반도체 부품이나 소자의 제조방법에 관한 것으로, 특히 SOI(silicon on insulator) 부품이나 소자에 관한 것이다.
통상적으로, 구성부품을 그 자체로 포함하고, 이온화 입자에서 비롯되는 표유전류와 전하에 대해 절연을 제공하고 매립된 산화 실리콘층 아래에 형성되는 실리콘층이 SOI 구조에 형성되어 있다. 또한, SOI 구조는 동일한 실리콘층에 형성되어 있는 인접한 구성부품의 양호한 격리를 제공하고, 특히 인접한 구성부품간의 표유 용량의 현저한 감소를 제공한다. SOI 구조는 기계적인 지지를 제공하는 실리콘기판에 놓여져 있다.
통상적으로 표면 실리콘층의 두께는 약 10nm∼1000nm이고, 산화층의 두께는 수백nm(예컨대, 400nm) 이상이다.
이 두께, 특히 실리콘층의 두께는 바뀔 수 있다. 다른 두께의 실리콘층은 약 20nm∼40nm 두께의 표면 실리콘층을 갖춘 FD(fully depleted) SOI 구성부품과 표면 실리콘층의 두께가 약 70nm보다 두꺼운 PD(partially depleted) SOI 구성부품의 성격을 나타낸다.
상이한 두께를 갖는 산화 실리콘층은 상이한 격리도와 상이한 누설전류, 상이한 전압비율 및 상이한 등가용량, 파라미터가 개발자에 의해 선택될 수 있는 모든 값을 제공한다.
상이한 두께는 상이한 어플리케이션, 특히 로직과 다른 디지털 회로에 대한 어플리케이션과 파워 어플리케이션을 적합하게 할 수 있다.
PD SOI 기술은 몇몇 어플리케이션이나 펑크션에 바람직하고, FD SOI 기술이나 벌크(실리콘기판) 기술은 그 외의 어플리케이션에 바람직하다.
게다가, 현재 이들 상이한 기술을 통합시키는 구성부품과 구조, 즉 동일한 기판 상에 통합시키는 구성부품과 구조, 상이한 두께의 표면 실리콘층 및/또는 상이한 두께의 매립된 산화층을 갖춘 벌크 영역, SOI 영역 및/또는 FD SOI와 PD SOI 영역를 필요로 한다. 이것은 특히 마이크로시스템 통합센서나 가속도계 분야 및 동일한 칩에 다수의 기능을 통합시키는 원칩 시스템 분야에 적용된다.
일반적으로 대다수의 SOI 구성부품은 동종형의 것이다.
그러나, 교번 벌크와 SOI 영역을 갖춘 SOI 구성부품을 제조하기 위한 기술은 당기술분야에서 주지되어 있다.
도 1a와 도 1b는 SOI 구성부품이나 소자를 제조하기 위한 제1기술을 개략적으로 나타낸다. 이 제1기술은 에칭 마스크(4)가 증착되는 SOI 구성부품(2)을 제조하기 위해 당기술분야에서 주지된 기술을 이용하는 제1단계를 갖추고 있다(도 1a 참조).
그 후, 에칭단계는 교번 벌크영역(6, 8)과 SOI 영역(10, 12, 14)을 형성시킨다(도 1b 참조).
그 기술은 상이한 두께의 실리콘층 및/또는 상이한 두께의 산화층을 갖춘 동일한 기판 SOI 영역에 형성하기 위해 현재는 이용될 수 없다.
동일한 기판 상에 FD SOI 영역과 PD SOI 영역을 통합시키는 구성성분을 제조하거나 SOI 영역에서의 벌크 영역과 표면 실리콘층간에 전기적 연결을 제공하기 위해서도 현재는 이용될 수 있다.
마지막으로, 획득되는 구조는 평면이 아니다.
도 2는 SOI 구성부품을 제조하기 위한 당기술분야에서 주지된 다른 기술을 개략적으로 나타낸다.
SIMOX(the separation by implanted oxygen) 기술을 이용한다: 이산화실리콘의 영역(16, 18)은 마스크(20)를 통해 O++ 이온을 주입함으로써 얻어진다. 그것은 대부분의 기판으로부터 격리되는 단결정 실리콘의 얇은 표면막을 갖춘 구조를 제조한다. 그러나, 이렇게 제조된 산화층은 균일한 층이다: 현재 이 기술은 동일한 기판에 상이한 두께를 갖는 층을 형성하는데에는 이용될 수 없다.
또한, 제2기술에는 다른 문제가 있다.
첫째로, 1999년 10월 IEEE 국제 SOI 회의의 회보 페이지 121~122에 공개된 에스.백치 등에 의한 문서, "Defect anaysis of patterned SOI material"에서 확인된 바와 같이, 비동종 스트레스와 스트레는 기판에서 발생한다는 것이다.
평탄도의 약간의 증대나 차이는 주입된 영역(16, 18) 위의 표면에서 관찰된다.
또한, 웨이퍼 본딩기술은 당기술분야에서 주지되어 있는 기술이지만, 현재 상이한 두께를 갖는 SOI 영역을 형성하는데에는 이용할 수 없다.
따라서, 문제점은, 반도체 부품, 소자 또는 상이한 두께의 표면 반도체층 및/또는 상이한 두께의 유전층을 갖춘 절연영역에 2개 이상의 반도체를 갖춘 구조를 동일한 기판 상에 제조하기 위한 기술이나, 또는 상이한 반도체 표면 두께 및/또는 상이한 유전체 두께를 갖는 반도체 부품, 소자 또는 반도체 구조 통합벌크(반도체 기판) 영역과 반도체 온 인슐레이터 영역을 동일한 기판 상에 제조하기 위한 기술을 찾는 것이다.
또한, 문제점은, SOI 구성부품, 소자 또는 상이한 두께의 표면 실리콘층 및/또는 상이한 두께의 산화층을 갖춘 2개 이상의 SOI 영역을 갖춘 구조를 동일한 기판 상에 제조하기 위한 기술이나, 또는 상이한 표면 실리콘 두께 및/또는 상이한 유전체 두께를 갖는 반도체 부품, 소자 또는 반도체 구조 통합벌크(실리콘 기판) 영역, SOI 영역 및/또는 FD SOI와 PD SOI 영역을 동일한 기판 상에 형성하기 위한 기술을 찾는 것이다.
상기 방법에 의해 얻어지는 구성부품, 소자 또는 구조는 평면인 것이 바람직하고, 상이한 종류나 두께의 상이한 영역, 특히 상이한 표면 반도체나 실리콘 영역이나 층 사이에서 전기적 연결을 제공한다.
상기와 같은 시스템에서 발생하는 다른 문제점은 SIMOX 기술을 이용할 때 발생하는 스트레스와 변위(dislocation)를 피하거나 줄이는 것이다.
또 다른 문제점은 매립된 도전성 소자와 매립된 층의 모양을 취하는 유전체 소자에 의해 개별적으로 접속되어 있는 매립된 유전체 소자를 갖춘 반도체 부품을 제조할 수 있고, 변할 수 있는 두께를 변화시킬 수 있으며, 표면 반도체층 아래에 위치할 수 있다는 것이다.
또 다른 문제점은 매립된 유전층이나 영역을 갖춘 반도체 기판을 제조하기 위한 새로운 기술을 찾는 것이다.
도 1a 내지 도 2는 SOI 구성부품을 제조하기 위한 종래방법을 나타낸 도면이고,
도 3a 내지 도 7b는 본 발명의 다른 실시예를 나타낸 도면,
도 8a 내지 도 9d는 본 발명에서 사용될 수 있는 다른 방법을 나타낸 도면,
도 10a 및 도 10b는 기판을 접착하지 않는 본 발명의 다른 실시예를 나타낸 도면,
도 11a 및 도 11b는 변화하는 두께의 표면 실리콘층을 갖춘 본 발명의 다른 실시예를 나타낸 도면,
도 12a 및 도 12b는 본 발명의 다른 실시예를 나타낸 도면,
도 13a 및 도 13b는 유전층에 형성된 도전성 랜드를 갖춘 본 발명의 다른 양상을 나타낸 도면,
도 14는 본 발명에 적합시키는 SOI 기판의 상이한 영역에서의 2개의 트랜지스터의 제조를 나타낸 도면이다.
먼저, 본 발명은 반도체 구조를 제조하기 위한 방법을 제공한다. 이 방법은, 제1두께와 다른 제2두께를 가진 제1유전체 영역을 제1반도체 기판에 형성하는 단계와, 제2반도체 기판과 함께 상기 제1기판을 조립하는 단계 및, 하나 또는 양쪽 기판 모두를 박막화하는 단계를 갖추고 있다.
이 2개의 기판을 조립하면, 단일 또는 모놀리식 구성부품이나 전기적 연결을 제공하는 표면 반도체층을 갖춘 기판을 형성하게 된다.
기판을 조립하는 단계를 이용하면, SIMOX 기술 등의 당기술분야에서 주지된 기술에서 관찰되는 변위와 스트레스 및 주입된 영역 위의 표면에서 관찰되는 평탄도의 증대나 차이를 피하게 된다.
단일의 구성부품은 벌크나 반도체 기판 영역과 교호하는 유전체 영역을 갖추어도 좋다.
동일한 구성부품으로 형성하면, 각각의 두께가 균일할 수 있는 상이한 두께를 가진 2개의 유전체 영역은 상이한 요구를 적합시킬 수 있다.
제1 및 제2유전체 영역은 상이한 유전체로 이루이져도 좋다.
제3유전체 영역은 제1 및/또는 제2두께와 다른 제3두께를 가진 제1기판에 형성될 수 있다.
이 방법의 1실시예는 제2기판에 균일한 두께의 제2기판의 제1유전체 영역을 형성하는 단계를 갖추고 있다.
두께가 있고 균일하며 제2기판의 제1유전체 영역의 두께와 다른 제2기판에 형성하는 단계를 더 갖출 수 있다.
반도체 재료가 실리콘이면, SOI 구조를 얻을 수 있다.
또한, 금속이나 도전성 랜드나 부분 또는 도핑된 영역이 형성될 수 있어, 2개 이상의 유전체 영역간의 접속을 행하게 된다.
또한, 본 발명은 반도체 구조를 제조하기 위한 방법을 제공한다.
이 방법은, 제1반도체 기판에 유전체 영역을 형성하는 단계와, 제2반도체 기판과 함께 상기 기판을 조립하는 단계 및, 유전층에 반도체의 표면층과 제1두께를 가진 상기 표면층의 제1영역과 제1두께와 다른 제2두께를 가진 상기 표면층의 제2영역을 남겨둔 채 하나 또는 양쪽 기판 모두를 박막화하는 단계를 갖추고 있다.
이것은 표면 반도체층의 변화하는 두께를 가진 구조를 제조한다.
기판은 약해진 평면이나 층을 형성함으로써 얇아질 수 있다. 예컨대, 제1 또는 제2기판에 원자나 이온을 주입함으로써, 또는 실리콘의 경우에 다공성 실리콘의 층을 형성함으로써 얇아질 수 있다. 여기에서, 주입된 이온은 수소이온일 수 있지만 수소와 헬륨(H/He) 원자를 상호주입하는 것을 포함한 다른 물질이 사용될 수도 있다.
또한, 박막화는 연마나 에칭에 의해 달성될 수 있다.
기판을 박막화하는 단계 다음이 연마나 에칭 또는 희생적인 산화를 행함으로써 박막화하는 국한되거나 전체 단계나 에피택셜 성장에 의해 실리콘막의 국한되거나 전체 후막화 단계 등의 마지막 단계이다.
본 발명은 반도체 구조를 제조하기 위한 방법을 더 제공한다.
이 방법은, 이온주입이나 증착 및/또는 산화기술에 의해 제1두께를 가진 제1유전체의 제1유전체 영역을 반도체 기판에 형성하는 제1단계와, 이온주입에 의해 제1두께와 다른 제2두께를 가진 제2유전체의 제2유전체 영역을 동일한 기판에 형성하는 단계를 갖추고 있다.
또, 이것은 기판을 부수는 단계와 2개의 기판을 조립하는 단계를 갖추지 않고 이 2개의 단계가 이온주입을 이용하면 다른 두께를 가진 동일한 기판에 유전체 영역을 형성한다.
모든 실시예에 있어서, 제1 및 제2유전체 영역은 상이한 유전체로 이루어질 수 있다.
따라서, 상이한 유전체 영역은 하나 또는 그 이상의 유전체, 예컨대, SiO2, Si3N4, 다이아몬드, 사파이어, HfO2, ZrO2, Al2O3, La2O3, Y2O3로 이루어질 수 있다.
본 발명은 제1유전층으로 칭해지는 제1유전체의 매립된 제1유전층이 형성된 반도체 표면층 내의 제1영역과, 제2유전층으로 칭해지는 매립된 제2유전층이 형성된 반도체 표면층 내의 제2영역을 갖춘 반도체 구조를 더 제공하고, 제1 및 제2반도체 표면층의 두께는 제로가 아니고, 서로 다르거나 또는 제1 및 제2유전층의 두께는 제로가 아니고, 서로 다르다.
이 반도체 구조는 제3유전층으로 칭해지는 매립된 유전층이 형성된 반도체 표면층의 제3영역을 갖추고 있다. 반도체층의 제3영역의 두께는 반도체층의 제1 및 제2영역의 두께와 다를 수 있다. 제3유전층의 두께는 제1 및 제2유전층의 두께와 다를 수 있다.
하나 또는 그 이상의 유전체 영역은 적어도 1㎛2나 1㎛2 이하의 크기를 가질 수 있다.
반도체 층의 제1, 제2 및 제3영역(응용가능한 경우에) 중 하나는 FD SOI층일 수 있고, 이들 층 중 나머지는 PD SOI층일 수 있다.
반도체 층의 제1, 제2 및 제3영역(응용가능한 경우에) 중 하나는 10nm∼70nm 두께를 가질 수 있고, 이들 반도체 표면층중 나머지는 50nm∼250nm 두께를 가질 수 있다.
본 발명은 상기 구조를 갖춘 반도체 부품과, 제1유전층의 상부의 반도체 층에 형성된 제1전자부품, 제2유전층의 상부(응용가능한 경우에는 제3유전층의 상부)의 반도체층에 형성된 제2전자부품을 더 제공하고, 제1 및/또는 제2전자부품은 트랜지스터, 예컨대 MOS 트랜지스터이어도 좋다.
실시예에 있어서, 상술한 반도체 소자에 있어서 트랜지스터의 제1부분은 반도체층의 제1영역에 형성되고, 동일한 트랜지스터의 제2부분은 반도체층의 제2영역에 형성된다.
도 3a와 도 3b는 본 발명에 따른 방법의 제1실시예를 개략적으로 나타낸다.
제1반도체(예컨대, 실리콘) 기판(30)에 있어서, 유전체(예컨대, SiO2) 영역이나 층(32a, 32b, 32c, 34a, 34b)은 통상적으로 수백 nm 단위의 서로 다른 두께, 예컨대 100nm∼500nm를 가지고 형성된다. 이 두께는 수만 nm만큼 클 수 있기 때문에, 예컨대 100nm∼5000nm일 수 있다. 다른 기술이 이들 유전체 영역을 형성하는데 이용될 수도 있다. 그 기술은 도 8a와 다음의 도면과 관련해서 아래에 설명한다.
제2반도체 기판(40)에 있어서, 기판(40)의 표면(41)과 거의 평행한 박층(42)은 원자나 이온을 주입함으로써 형성된다. 이것은 기판(40)의 체적에 있어서 박막을 구성하도록 의도된 하부 영역(45)과 기판(40)의 질량을 구성하는 상부 영역(43)의 범위를 정하는 약해지거나 부서진 층이나 평면을 형성한다. 수소는 일반적으로 주입되지만 다른 물질이 사용될 수도 있고, H/He 원자가 상호주입될 수 있다.
그 후, 상기 방법에서 준비된 2개의 기판(30, 40)은 웨이퍼 본딩기술이나 부착 콘택트, 예컨대 분자부착이나 본딩에 의해 조립된다. 이들 기술에 관해서는 Q.Y. Tong and U.Gosele "Semiconductor Wafer Bonding"(Science and Technology), Wiley Interscience Publications를 참조.
그 후, 기판(40)의 일부는 약해진 평면(42)을 따라 부서지는 것을 야기시키는 처리에 의해 분리된다. 이 기술의 예시는 International Journal of High Speed Electronics and Systems, Vol.10, No.1(2000), p.131∼146의 A.J.Auberton-Herve′등의 "Why can Smart-Cut change the future of microelectronics?"에 기재되어 있다.
균일한 폭을 갖거나 연장(연장 방향 x에서)할 수 있는 얇고 두께가 있는 제1유전체 영역과, 균일한 폭을 갖거나 연장(연장 방향 x에서)할 수 있는 제1유전체 영역보다 더 두꺼운 제2유전체 영역, 또는 얇고 두께가 있는 교번(또는 병렬의 어떤 다른 형태)의 유전체 영역(32a, 32b, 32c), 폭이 있거나 연장선(la, lb, lc; 방향 x에서), 영역(32a, 32b, 32c)보다 더 두꺼운 다수의 유전체 영역(34a, 34b), 폭이 있거나 연장선(l'a, l'b; 방향 x에서)을 갖춘(도 3b 참조) 반도체 부품, 소자나 구조는 이와 같이 형성된다.
또한, 하나 또는 그 이상의 반도체 기판(벌크) 영역은 상술한 교번내에 형성될 수 있다.
이것은 평면 하이브리드 기판을 제조한다. 이 때, 여러 전자부품은 반도체 표면층(45)에 형성될 수 있다.
다른 실시예에 있어서, 도 4a와 도 4b에 나타낸 제1기판은 반도체 기판(130)이고, 제2반도체 기판(140)은 제1두께를 가진 병렬의 유전체(예컨대, SiO2) 영역(144a, 144b, 144c)과 제1두께보다 더 두꺼운 제2두께를 가진 산화실리콘 영역(146a, 146b)을 형성함으로써 얻어진다.
유전체 영역은, 예컨대 10nm∼100nm, 100nm∼500nm 또는 100nm∼5000nm 범위의 두께를 갖는다.
그 후, 이온주입은 상술한 펑면이나 층(42)과 같은 약해진 평면이나 층(142)을 형성한다. 평면이나 층(142)은 표면 반도체막(145)의 범위를 정한다.
H+ 이온이 그것들의 궤적 상의 상이한 두께의 유전체나 산화실리콘에 부닥치기 때문에, 층(142)은 도 4a에 나타낸 바와 같이 기판(140)의 표면(147)에 관해 균일한 두께로 놓여질 필요는 없다. 몇몇 경우에 있어서, 이온 빔은 유전체나 산화실리콘의 두께의 변화를 무시한다.
그 후, 이렇게 준비된 2개의 기판(130, 140)은 상술한 기술(예컨대, 분자 부착에 의한 웨이퍼 본딩, 본딩 또는 부착 콘택트) 중 하나를 이용해서 조립된다.
그 후, 기판(140)의 일부는 매립된 유전체나 산화층에 층이나 막(145)을 남긴 채 도 3b와 관련해서 상술한 바와 같이, 약해진 영역이나 평면(142)을 따라 부서지는 것을 야기시키는 처리에 의해 제거되거나 분리된다.
약해진 층이 형성되는 기판을 부수는 것은 예컨대 연마, 특히 기계적/화학적 연마, 에칭 또는 희생적인 산화에 의해 층(142)의 변화하는 깊이에 의해 야기되는 불규칙성을 편평하게 하기 위해 마지막 단계 전에 박막화 단계를 행할 수 있다. 실리콘막을 후막화하는 국한되거나 전체 단계는 예컨대 에피택셜 성장에 의해 동시에 가능하다.
따라서, 균일한 폭을 갖거나 연장(연장 방향 x에서)할 수 있는 얇고 두께가 있는 유전층(이 예시에서는 SiO2층)과, 균일한 폭을 갖거나 연장(연장 방향 x에서)할 수 있는 보다 두꺼운 유전체 영역(이 예시에서는 SiO2 영역), 또는 얇고 두께가 있는 유전체 층(예컨대, SiO2층; 144a, 144b, 144c)의 교번(또는 병렬의 어떤 다른 형태), 폭이 있거나 연장선(la, lb, lc; 방향 x에서), 보다 두꺼운 유전층(이 예시에서는 SiO2층)을 갖춘 반도체 부품이나 소자 또는 기판이 형성된다(도 4b 참조).
또한, 하나 또는 그 이상의 실리콘이나 반도체 기판(벌크) 영역은 상술한 교번내에 형성될 수 있다.
따라서, 이것은 평면 하이브리드 기판을 얻을 수 있다. 또한, 이 기판은 얇은 반도체나 실리콘 표면영역과 두꺼운 반도체나 실리콘 표면영역을 갖출 수 있다. 따라서, 여러 전자부품이 실리콘이나 반도체 표면층(145)의 동일 기판 상에 제조될 수 있고, 상이한 기술을 이용하여 예컨대 FP SOI 구성부품과 PD SOI 구성부품이 제조될 수 있다.
다른 실시예에 있어서, 도 5a와 도 5b에 나타낸 제1기판은 유전체(예컨대, SiO2) 영역(232a, 232b)이 미처리된 실리콘 영역과 나란히 제조되는 미처리된 반도체(예컨대, 실리콘) 기판(230)이다. 이들 유전체 영역은 예컨대 10nm∼100nm, 100nm∼500nm 또는 100nm∼5000nm 범위의 두께를 갖는다.
제2기판(240)은 상술한 층(42, 142)과 유사한 층(242)을 형성하는 원자나 이온, 예컨대 수소이온을 주입함으로써 얻어진다.
그 후, 이렇게 준비된 2개의 기판(230, 240)은 상술한 기술(예컨대, 분자 부착에 의한 웨이퍼 본딩, 본딩 또는 부착 콘택트) 중 하나를 이용해서 조립된다.
그 후, 기판이 조립되는 면(241)의 반대측의 기판(240)의 일부는 도 3b와 관련해서 상술한 바와 같이 제거되거나 분리된다.
이것은 상이한 두께를 가질 수 있는 교번(또는 병렬이나 분배의 어떤 다른 형태)의 유전체 영역(232a, 232b; 이 예시에서는 SiO2 영역)과 미처리된 실리콘이나 반도체 영역을 갖춘 하이브리드 평면 반도체 구조나 반도체 부품이나 소자를 형성한다(도 5b 참조).
그 후, 여러 전자부품이 반도체나 실리콘 표면층(245), 특히 유전체나 산화실리콘 영역의 상부의 층 일부에 제조될 수 있다.
다른 실시예에 있어서, 도 6a와 도 6b에 나타낸 제1기판은 미처리된 실리콘이나 반도체 기판(330)이고, 제2기판(340)은 상술한 층(42)과 유사한 층(342)을 형성하기 위해 병렬의 유전체나 산화실리콘 영역(344a, 344b)과 미처리된 실리콘이나 반도체 영역을 형성한 후에 이온, 예컨대 수소이온을 주입함으로써 얻어진다. 도 4a와 관련해서 상술한 바와 같이, 이온이 그것들의 궤적 상의 상이한 두께의 유전체나 산화실리콘에 부닥치기 때문에, 층(342)은 기판(340)의 표면(341)에 관해 균일한 두께로 놓여질 필요는 없다.
그 후, 이렇게 준비된 2개의 기판(340, 330)은 상술한 기술(예컨대, 분자 부착에 의한 웨이퍼 본딩, 본딩 또는 부착 콘택트) 중 하나를 이용해서 조립된다.
그 후, 기판(340)의 일부는 도 3b와 관련해서 상술한 바와 같이 제거된다. 도 4b와 관련해서 상술한 바와 같이, 마지막 박막화나 후막화 단계는 층(342)의 변화하는 깊이에 의해 야기되는 불규칙성을 편평하게 한다.
이것은 상이한 두께를 가질 수 있는 교번(또는 병렬이나 분배의 어떤 다른 형태)의 유전체 영역(344a, 344b; 이 예시에서는 SiO2 영역)과 미처리된 실리콘이나 반도체 영역을 갖춘 하이브리드 평면 반도체 구조나 반도체 소자, 기판이나 구성부품을 형성한다(도 6b).
그 후, 여러 전자부품이 실리콘이나 반도체 표면층, 특히 유전체나 산화실리콘 영역(344a, 344b)의 상부의 층 일부에 제조될 수 있다.
상술한 기술의 임의의 조합이 예상될 수 있다. 특히, 상이한 두께를 가진 임의의 병렬의 유전체나 이산화실리콘 영역 및/또는 유전체나 이산화실리콘 영역과 실리콘이나 반도체 기판 영역이 동일한 기판이나 구성부품으로 제조될 수 있다.
이와 같이, 균일한 두께의 보다 얇은 영역과 균일한 두께의 보다 두꺼운 영역의 교번이나 연속을 갖는 연속적인 유전체나 이산화실리콘층을 제조할 수 있다.
따라서, 도 7a와 도 7b에 나타낸 예시에 있어서, 제1기판(430)은 병렬(또는 교번이나 어딴 다른 형태의 분배)의 특정한 제1두께를 갖는 유전체나 산화실리콘 영역(432a, 432b)과 보다 얇은 유전체나 산화실리콘 영역(434a, 434b), 실리콘이나 반도체 기판영역(436)이 형성되는 미처리된 실리콘이나 반도체 기판이다. 도 7b는 이러한 실리콘 영역(436)을 1개 나타내고 있지만, 동일한 기판은 이러한 영역을 몇개 포함할 수 있다. 산화영역은, 예컨대 10nm∼100nm, 100nm∼500nm 또는 10nm 또는 100nm∼5000nm 범위의 두께를 갖는다.
제2기판(440)은 특정한 제1두께를 가진 병렬의 유전체나 산화실리콘 영역(444a, 444b), 보다 얇은 유전체나 산화실리콘 영역(448a, 448b), 실리콘이나 반도체 기판(446) 영역을 형성함으로써 얻어진다. 산화영역이나 층의 두께는 방금 표시된 범위 내에 있을 수 있다.
그 후, 수소이온(또는 그 밖의 이온)을 주입하면 상술한 층(42)과 유사한 층(442)을 형성하게 된다. H+ 이온이 그것들의 궤적 상의 상이한 두께의 유전체나 산화실리콘에 부닥치기 때문에, 층(442)은 도 4a와 관련해서 상술한 바와 같이 기판(440)의 표면(441)에 관해 균일한 두께로 놓여질 필요는 없다.
그 후, 이렇게 준비된 2개의 기판(430, 440)은 상술한 기술(예컨대, 분자 부착에 의한 웨이퍼 본딩, 본딩 또는 부착 콘택트) 중 하나를 이용해서 조립된다.
그 후, 기판(440)의 일부는 도 3b와 관련해서 상술한 바와 같이 제거되거나 분리된다. 약해진 층이 형성되는 기판(2개의 기판의 조립 인터페이스의 반대측 부분)을 부수는 것은 예컨대 도 4b와 관련해서 상술한 바와 같이 마지막 단계 전에 행할 수 있다.
이것은 균일한 2개의 상이한 두께를 가진 2개 이상의 유전체나 산화영역(452a, 452b), 실리콘이나 반도체 기판 영역(456), 폭을 갖거나 연장선(연장 방향 x에서)을 갖는 이들 2개 또는 3개 영역, 또는 교번(또는 다른 어떤 형태의 병렬)의 유전체나 산화영역(452a, 452b, 454a, 454b, 454c, 454d, 458a, 458b), 실리콘이나 반도체 기판 영역(456), 유전체나 산화영역(454a, 454b, 454c, 454d)의 제2두께와 다른 제1두께를 가진 유전체나 산화영역(452a, 452b)을 갖춘 하이브리드 평면 반도체 소자나 기판을 형성한다(도 7b 참조).
이들 2개의 두께는 균일할 수 있고, 또 모두 영역(458a, 458b)의 제3두께와 다를 수 있다. 그리고, 이들 영역 각각은 폭이 있거나 연장선(x방향에서)을 갖는다.
또한, 동일한 기판에서 교번이나 병렬의 상이한 두께의 실리콘이나 반도체 표면층이 얻어진다.
이 대신에, 상이한 유전체나 산화 두께를 가진 구조(도시하지 않음)나 균일할 수 있는 상이한 두께를 가진 연속적인 유전체나 산화층을 제조하는 2개의 기판을 조립하면서, 상술한 바와 같이 준비되는 기판중 하나, 예컨대 기판(430, 440; 상이한 두께를 가진 하나 이상의 유전체나 산화층을 갖춤)에서 단일 또는 균일한 두께의 유전체나 산화층을 제조하는 것도 가능하다.
그 후, 여러 전자부품이 실리콘이나 반도체 표면층(445)에, 특히 유전체나 산화실리콘 영역의 상부의 층의 일부에 제조될 수 있다. 또한, 여러 부품이 표면층(445)의 상이한 두께의 영역에 제조될 수 있기 때문에, FD SOI와 PD SOI 구성부품을 동일한 기판에 형성하게 된다.
본 발명의 문맥에서 사용되고, 상이한 두께의 이산화실리콘을 갖춘 기판은 도 8a∼도 8e에 나타낸 바와 같은 방법으로 제조될 수 있다.
도 8a에 있어서, 수백nm, 예컨대 400nm 두께의 이산화실리콘 영역(532a, 532b)은 마스크(531), 예컨대 Si3N4 마스크를 통해 LOCOS(locally oxidized silicon) 성장에 의해 기판(530) 상에 제조된다. 이들 영역은 패치, 스트립이나 보다 복잡한 형태를 취할 수 있다.
그 후, 산화실리콘 영역(532a, 532b)은 남긴 채 마스크는 제거된다(도 8b). 이 단계에서는 기판이 더 이상 편평하지 않다는 점에 주의한다.
이 때, 실리콘 기판 자체에 병렬로 놓인 이산화실리콘 영역(534a, 534b)을 갖춘 기판을 생기게 하는, 예컨대 기계적/화학적 연마에 의해 레벨화 단계를 실행할 수 있다(도 8c). 이 기판은, 예컨대 도 5a나 도 6a에 나타낸다.
변형례에 있어서(도 8d 참조), 기판의 표면산화층(533)은 도 8b 구조로부터 발생되고, 그 후 결과로서 얻어지는 구조(도 8e 참조)는 표면산화층(535)을 남기기 위해 예컨대 기계적/화학적 연마에 의해 레벨화된다.
상이한 두께를 가진 병렬의 이산화실리콘 영역을 남긴 채, 수백nm(예컨대, 300nm) 두께의 층은 이와 같이 제거될 수 있다. 이러한 기판을 도 3a와 도 4a에 도시한다. 또한, 먼저 레벨화를 실행할 수 있고(도 8c 참조), 이어서 표면산화가 행해진다(도 8e 참조).
도 9a 내지 도 9d는 본 발명의 문맥에서 이용될 수 있는 다른 방법을 나타낸다.
도 9a에 있어서, 트렌치(632a, 632b)는 수십nm의 깊이 예컨대 100nm로 실리콘 기판(630)에 마스크(634)를 통해 예컨대 드라이 에칭된다.
그 후, 기판의 표면이 열적으로 산화되거나 이산화실리콘층이 증착된 후에 마스크는 제거되어(도 9b 참조), 수백nm 예컨대 400nm의 두께를 가진 이산화실리콘층(636)이 형성되게 된다.
그 후, 실리콘기판 자체에 나란히 놓여진 산화실리콘 영역(634a, 634b)을 갖춘 기판을 발생시키는 예컨대 기계적/화학적 연마에 의해 레벨화 단계를 실행할 수 있다(도 9c 참조). 이 기판을 도 5a나 도 6a에 나타낸다.
변형례에 있어서(도 9d 참조), 도 9b에 나타낸 구조는 수백nm 예컨대 약 100nm 두께를 가진 이산화실리콘층(638)을 남긴 채 평평해지지만, 도 9c에 나타낸 것보다 덜 평평하다. 이것은 실리콘 기판(630)의 표면 상에 상이한 두께를 가진 병렬의 이산화실리콘 영역을 발생시킨다. 이러한 기판을 도 3a와 도 4a에 나타낸다.
도 9c와 도 9d에 나타낸 2개의 변형례의 다음의 차이에 주의한다. 두번째 경우(도 9d)에 있어서, 연마는 산화(SiO2)층에서 정지된다. 첫번째 경우에 있어서, 실리콘은 드러내어지고 정지층으로서 작용한다. 이 때, 선택적 연마법이 이용될 수 있다.
도 8a 내지 도 9c와 관련해서 상술한 방법 이외의 방법이 이용될 수 있는데, 특히 이들 오퍼레이션이 행해지는 명령에 관계없이 산화물이나 표면 산화를 증착시키기 위한 기술과, 도 8c, 도 8e, 도 9c나 도 9d에 나타낸 것과 같은 구조를 레벨화하거나 에칭하거나 발생시키기 위한 기술의 결합을 이용하는 임의의 방법이 이용될 수 있다. 이들 프로세스는 영역(534a, 534b, 634a, 634b) 등의 균일한 두께의 이산화실리콘 영역이나 변화하는 두께를 가진 연속적인 산화층을 형성한다. 이 변화하는 두께는 2개의 상이한 두께의 산화물 부분간의 불연속 지점이나 불연속 영역을 제외하고 국부적으로 균일하다.
영역(532a, 532b, 534a, 534b, 634a, 634b)은 도 8b, 도 8c, 도 9c의 평면에 수직인 방향으로 선형적으로 연장될 수 있다.원형 패치 형태 등의 임의의 형태일 수 있고, 도 8b, 도 8c, 도 9c의 평면에 수직인 방향으로 선형적으로 연장될 수 있다는 점에 주의한다. 동일한 것이 층(533, 535, 636, 638) 등의 산화실리콘층에 사용된다. 일반적으로, 도 3a 내지 도 7b로부터의 구조는 그것들의 면에 수직인 방향으로 연장되는 것을 고려할 수 있다.
상술한 모든 실시예는 도 2와 관련해서 설명된 종래기술에서 부닥치는 변위와 스트레스를 막거나 제한한다.
도 10a와 도 10b는 본 발명에 따른 다른 실시예의 구성부품이나 구조를 나타낸다. 이 실시예는 산소이온을 주입하는 것을 기초로 하는 SIMOX 기술을 이용한다. 또한, 도 2 기술의 이용으로부터 초래되는 스트레스와 변위의 문제점을 피할 수는 없지만, 평면 하이브리드 구조나 구성부품을 제조한다.
제1단계에 있어서(도 10a 참조), 마스크(200)는 반도체(예컨대, 실리콘) 기판(205)에 유전체 영역, 예컨대 제1두께(일반적으로 수백nm(100nm 또는 200nm))를 가진 이산화실리콘 영역(160)을 형성하는데 이용된다.
이것은 제1에너지와 제1도즈량으로 산소이온(O++)을 주입함으로써 달성된다.
제2단계에 있어서(도 10b 참조), 제2마스크(210)는 기판의 다른 영역을 선택하고, 거기에 산소(O++)이온을 제1단계에서의 제1에너지 및/또는 제1도즈량과 다른 제2에너지와 제2도즈량으로 주입하는데 이용된다. 이것은 기판(205)에서 제1두께와 다른 제2두께(수백nm(400nm 또는 500nm))를 가진 이산화실리콘 영역(180)을 형성한다.
도 10a와 도 10b의 방법은 기판의 본딩이나 어셈블리를 이용하지 않지만, 하이브리드 평면구조나 구성부품을 제조한다.
상술한 바와 같이, SIMOX 기술을 이용하면 기판에서의 비동종 스트레스와 스트레스의 발생을 초래한다.
또한, 주입된 영역 위의 표면에서의 평탄의 증대나 차이가 관찰된다.
SIMOX 기술에 의해 형성되는 매립된 산화층이나 유전층은 보다 열등의 것이고 증착과 산화기술을 이용하여 획득되는 것보다 덜 조밀하다.
또한, 이들 매립된 영역은 다른 기술에 의해 형성되는 영역과 약간 다른 항복전압을 갖는다.
SIMOX 기술에 의해 얻어지는 전체 구성부품은 다른 기술에 의해 얻어지는 구성부품과 비교적 쉽게 구별된다.
또한, 본 발명은, 예컨대 기판이나 실리콘 또는 반도체 표면층(45(도 3 참조), 145(도 4b 참조), 245(도 5b 참조)), 이들 도면이나 도 7b에서 사슬점 아웃라인으로 나타낸 바와 같이 도 6b로부터의 층이나 기판의 로컬 박막화의 단계를 실행함으로써 변화하는 표면층 두께를 가진 구조를 제조한다.
보다 정확하게 하기 위해, 로컬 박막화 단계(예컨대, 에칭이나 희생적인 산화에 의한)는 다른 표면 Si나 반도체 영역의 두께보다 얇은 표면 Si 두께를 가진 영역(46, 47, 139, 141, 143, 243, 247, 343, 443, 447, 449)과 제1두께와 다른 제2두께를 가진 표면 Si나 반도체 층의 교번하는 영역을 갖춘 변화하는 두께의 실리콘이나 반도체 표면층을 형성한다.
로컬 박막화 후에, 실리콘 표면층은 여전히 상이한 영역간에서 전기적인 연속을 제공한다.
변형례에 있어서, 유전층이나 산화층의 두께는 균일하고, 실리콘이나 반도체 표면층의 두께는 변화한다.
따라서, 도 11a에 있어서 균일한 두께를 가진 유전층이나 이산화실리콘층(272)은 기판(270)에서 형성되고, 기판(280)은 도 3a로부터 기판(40)과 같이 준비된다. 예컨대, 약해진 층이나 평면(274)은 도 3a의 층(42)과 유사하다.
그 후, 이와 같이 제조된 2개의 기판(270, 280)이 웨이퍼 본딩, 본딩 또는 부착 콘택트 기술을 이용하여 다시 조립된다.
그 후, 기판(280)의 일부가 약해진 평면(274)을 따라 부서지는 것을 야기시키는 처리에 의해 제거된다.
에칭이나 희생적이 산화법을 이용하는 로컬 박막화나 로컬 레벨화는 영역(276)에서 제1두께와 제2두께를 가진 변화하는 두께의 실리콘이나 반도체 표면층을 형성한다.
실리콘이나 반도체 표면층은 로컬 박막화후에 상이한 영역간의 전기적인 연속성을 다시 제공한다.
이와 같이 변화는 두께는, 예컨대 어떤 영역에서는 10nm∼50nm 또는 70nm, 다른 영역에서는 70nm 또는 80nm∼250nm의 반도체나 실리콘층을 위해 얻어질 수 있다.
도 12a와 도 12b는 본 발명에 따른 다른 실시예의 구성부품을 나타낸다. 이 실시예는 도 8a와 도 9c와 관련해서 상술한 표면산화나 증착기술 및 도 10a와 도 10b와 관련해서 상술한 SIMOX 기술을 이용한다.
예컨대, 도 12a에 나타낸 바와 같이, 상이한 두께의 하위 영역을 갖출 수 있는 제1유전체 영역(832)이 예컨대 도 7a 및 도 7b와 관련해서 설명한 바와 같이 반도체 기판(830)에서 형성된다.
도 12b에 나타낸 바와 같이, 그 후 마스크(810)는 이온주입에 의해, 특히 이산화 실리콘의 경우에 산소이온을 주입함으로써 영역(832)의 부역역중 하나와 같은 두께나 또는 상이한 두께을 가질 수 있는 유전체 영역(880)을 형성하는데 이용된다.
또한, 본 발명은 도 13a와 도 13b에 나타낸 방법과 구성부품을 제공한다.
상기 방법은 상이한 두께의 교번하거나 병렬로 놓인 산화실리콘 영역(732, 736)을 갖춘 예컨대 도 7a 및 도 7b와 관련해서 상술한 방법과 유사하다.
또한, 2개의 기판(730, 740) 사이에서 커넥션이 형성된 후에 유전체 영역에서의 도전성 커넥션을 형성하는 도전성 부재나 금속부재를 형성하는 도전성 랜드나 금속랜드(753, 754)의 에칭과 증착에 의한 형성을 포함한다.
예컨대, 도전성 재료로서는 WSi2를 이용할 수 있다.
변형례에 있어서, 기판(730, 740)의 유전체 영역이나 반도체 영역을 도핑함으로써 도전성 랜드가 형성될 수 있다.
도 3a∼도 9c와 관련해서 상술한 방법중 하나에 의해 금속이나 도전성 랜드가 형성될 수 있다.
어떤 제조법이 예상되든지, 동일한 기판 상에 상이한 두께를 가진 매립된 유전체 영역이나 이산화 실리콘 영역 및/또는 상이한 두께를 가진 실리콘이나 반도체 표면 영역을 갖춘 하이브리드 평면과 SOI 구조, 구성부품이나 기판이 얻어진다. 반도체 표면층은 상이한 영역 사이에서 연속적이기 때문에, 상이한 영역 사이에서 전기적인 연속성을 제공하게 된다.
이와 같이 FD SOI 영역과 PD SOI 영역, 기판(벌크) 영역 또는 10nm∼50nm 또는 70nm 두께의 반도체나 실리콘 표면층을 가진 영역, 50nm, 70nm 또는 80nm∼250nm 두께를 가진 영역이 나란히 놓여질 수 있다.
기판에 형성된 구성부품, 특히 트랜지스터 등의 전자부품이 다른 기술을 도입할 수 있다.
따라서, 도 14는 도 4b나 도 7b와 관련해서 상술한 바와 같이 얻어지고 게이트(912, 922), 드레인(916, 926), 소스(914, 924)를 갖춘 2개의 MOS 트랜지스터(910, 920)가 형성되는 기판의 일부를 나타낸다. 이들 트랜지스터 아래의 보다 두껍거나 얇은 실리콘 영역은 FD SOI 구성부품(910)과 PD SOI 구성부품(920)을 발생시킨다.
또한, 트랜지스터의 어떤 부분 아래에, 예컨대 그 게이트와 그 드레인 아래에 FD 영역을 갖출 수 있고, 동일한 트랜지스터의 다른 부분 아래에, 예컨대 그 소스 아래에 PD 영역을 갖출 수 있다.
얻어진 상이한 영역, 예컨대 FD나 PD 영역은 1㎟ 이상의 넓이를 가질 수 있기 때문에, 매립된 산화층을 형성하기 위한 서브미크론 기술을 필요로 하지 않게 된다.
서브미크론 기술은 수십㎛2이나 수십㎛2 단위의 보다 작은 영역, 즉 1㎟ 이하의 영역을 형성하는데 이용될 수 있다. 예컨대, 트랜지스터의 드레인 및/또는 소스 및/또는 게이트 영역 아래에 특정한 영역, 예컨대 도 12에서의 MOS 트랜지스터(910)의 게이트(912) 아래에 특정한 영역, 상이한 산화물 두께 및/또는 상이한 실리콘층 두께 때문에 다른 종류로 되는 동일한 트랜지스터의 드레인과 소스 아래에 놓인 영역을 형성할 수 있다.
본 발명에서는 SOI 구조에서 절연체로서 SiO2를 사용했다. 그러나, Si3N4, 다이아몬드, 사파이어 등의 다른 유전체에 적용한다. 또한, MRS Bulletin의 2002년 3월자 Vol.27, No.3의 "Alternative Gate Dielectrics for Microelectronics"에 개시되어 있는 재료와 같은 높은 계수 K를 가진 어떤 재료에 적용한다. 이러한 재료는, 예컨대 HfO2, ZrO2, Al2O3, Y2O3를 포함하고 있고, 바람직하게는 박층, 즉 수십nm의 두께(예컨대, 10nm∼50nm)를 가진 층을 형성하는데 이용된다.
제1유전체의 하나 이상의 유전체 영역과 제1유전체와 다른 제2유전체의 하나 이상의 유전체 영역을 형성하는 것도 가능하다.
따라서, 도 8c의 영역(534a, 534b)은 서로 다른 종류의 것일 수 있고, 마찬가지로 도 9c의 영역(634a, 634b)이나 도 10c의 영역(160, 180)은 서로 다른 종류의 것일 수 있다. 이것을 기점으로 해서, 상술한 방법 중 하나를 이용하는 모든 결합이 가능하다.
도 8a 내지 도 8e와 관련해서 설명된 방법을 제외한 상기의 모든 방법은 산화물(예컨대, 다이아몬드)이 아닌 유전체에 대해 이용될 수 있다. 이 때, 증착기술이 이용된다.
약해진 평면은 이온주입과는 다른 방법으로 형성될 수 있다. 따라서, 시애틀 전기화학학회, SOI 기술과 장치에 대한 제9회 국제심포지엄 회보, 케이.사타구치 등의 "ELTRAN® by Splitting Porous Si Layers" 99-3, p117∼121(1999)에 개시되어 있는 바와 같이, 다공성 실리콘층을 형성하는 것도 가능하다.
연마나 에칭기술은 이온주입을 이용하거나 약해진 평면을 형성하는 일없이 기판(40, 140, 240, 340, 440, 280, 740)을 박막화하는데 이용될 수 있다.
마지막으로, 상기 설명은 기본 반도체 재료로서 실리콘을 이용하는 것과 관계가 있다. 실리콘 대신에 다른 반도체 재료(예컨대, SiGe, SiC, AsGa, InP, GaN)가 이용될 수도 있다. 본 발명은 절연체 구조(도 13b에서와 같은 도전성 랜드를 갖춤) 상에 반도체를 형성하는 것에도 적용될 수 있다.

Claims (50)

  1. 반도체 구조를 제조하기 위한 방법에 있어서,
    제1두께를 가진 제1유전체 영역(32a, 32b, 32c, 144a, 144b, 144c, 232a, 232b, 344a, 344b, 436, 736)과 제2두께를 가진 제2유전체 영역을 제1반도체 기판(30, 140, 230, 340, 430, 732)에 형성하는 단계와,
    제2반도체 기판(40, 240, 440)과 함께 상기 제1기판을 조립하는 단계 및,
    하나 또는 양쪽 기판 모두를 박막화하는 단계를 갖춘 것을 특징으로 하는 반도체 구조 제조방법.
  2. 제1항에 있어서, 상기 제1두께와 상기 제2두께가 서로 다른 것을 특징으로 하는 반도체 구조 제조방법.
  3. 제1항에 있어서, 상기 제1두께와 상기 제2두께가 서로 같은 것을 특징으로 하는 반도체 구조 제조방법.
  4. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 제1영역과 상기 제2영역이 반도체 영역(245, 436)에 의해 분리되는 것을 특징으로 하는 반도체 구조 제조방법.
  5. 제1항 내지 제4항중 어느 한 항에 있어서, 상기 제1유전체 영역과 상기 제2유전체 영역이 2개의 서로 다른 유전체로 이루어져 있는 것을 특징으로 하는 반도체 구조 제조방법.
  6. 제1항 내지 제5항중 어느 한 항에 있어서, 제3두께를 가진 제3유전체 영역(432a, 432b)을 상기 제1기판에 형성하는 단계를 갖춘 것을 특징으로 하는 반도체 구조 제조방법.
  7. 제6항에 있어서, 상기 제3두께가 상기 제1두께 및 상기 제2두께와 다른 것을 특징으로 하는 반도체 구조 제조방법.
  8. 제6항 또는 제7항에 있어서, 상기 제3유전체 영역이 제1유전체 영역의 재료 및/또는 제2유전체 영역의 재료와 다른 재료로 이루어져 있는 것을 특징으로 하는 반도체 구조 제조방법.
  9. 제1항 내지 제8항중 어느 한 항에 있어서, 상기 제2기판의 제1유전체 영역(448a, 448b)을 상기 제2기판(440)에 형성하는 단계를 갖춘 것을 특징으로 하는 반도체 구조 제조방법.
  10. 제9항에 있어서, 상기 제2기판의 제2유전체 영역(444a, 444b)을 상기 제2기판에 형성하는 단계를 갖춘 것을 특징으로 하는 반도체 구조 제조방법.
  11. 제10항에 있어서, 상기 제2기판의 제2유전체 영역이 상기 제2기판의 제1유전체 영역의 두께와 다른 두께를 갖는 것을 특징으로 하는 반도체 구조 제조방법.
  12. 제10항 또는 제11항에 있어서, 상기 제2기판의 제1유전체 영역과 제2유전체 영역이 2개의 서로 다른 재료로 이루어져 있는 것을 특징으로 하는 반도체 구조 제조방법.
  13. 반도체 구조를 제조하기 위한 방법에 있어서,
    유전체 영역(272)을 제1반도체 기판(270)에 형성하는 단계와,
    제2반도체 기판(280)과 함께 상기 기판을 조립하는 단계 및,
    상기 유전체 영역과 제1두께를 가진 상기 표면층의 제1영역 및 상기 제1두께와 다른 제2두께를 가진 상기 표면층의 제2영역(276) 상의 반도체 재료의 표면층(275)을 남겨둔 채 어느 한쪽 기판이나 양쪽 기판 모두를 박막화하는 단계를 갖춘 것을 특징으로 하는 반도체 구조 제조방법.
  14. 제1항 내지 제13항중 어느 한 항에 있어서, 2개의 기판이 분자부착에 의해 조립되는 것을 특징으로 하는 반도체 구조 제조방법.
  15. 제1항 내지 제14항중 어느 한 항에 있어서, 어느 한쪽 기판이나 각 기판이 약해진 영역이나 층을 형성함으로써 박막화되는 것을 특징으로 하는 반도체 구조 제조방법.
  16. 제15항에 있어서, 상기 약해진 영역이나 층이 다공성 실리콘층을 형성함으로써 형성되는 것을 특징으로 하는 반도체 구조 제조방법.
  17. 제15항에 있어서, 상기 약해진 영역이나 층이 상기 제1기판이나 상기 제2기판에 이온을 주입함으로써 형성되는 것을 특징으로 하는 반도체 구조 제조방법.
  18. 제17항에 있어서, 상기 주입되는 이온이 수소이온이나 수소이온과 헬륨이온의 혼합물인 것을 특징으로 하는 반도체 구조 제조방법.
  19. 제1항 내지 제14항중 어느 한 항에 있어서, 상기 박막화 단계가 연마나 에칭 프로세스를 이용하는 것을 특징으로 하는 반도체 구조 제조방법.
  20. 제1항 내지 제19항중 어느 한 항에 있어서, 상기 유전체 영역이 증착에 의해 형성되는 것을 특징으로 하는 반도체 구조 제조방법.
  21. 제1항 내지 제19항중 어느 한 항에 있어서, 상기 유전체 영역이 표면산화에 의해 형성되는 것을 특징으로 하는 반도체 구조 제조방법.
  22. 제1항 내지 제20항중 어느 한 항에 있어서, 상기 유전체가 Si3N4, 다이아몬드와 사파이어 중에서 선택되는 것을 특징으로 하는 반도체 구조 제조방법.
  23. 제1항 내지 제21항중 어느 한 항에 있어서, 상기 유전체가 SiO2, HfO2, ZrO2, Al2O3, La2O3, Y2O3 중에서 선택되는 것을 특징으로 하는 반도체 구조 제조방법.
  24. 제1항 내지 제23항중 어느 한 항에 있어서, 어느 한쪽 기판이나 양쪽 기판 모두를 박막화하는 단계가 마지막 단계 전에 행해지는 것을 특징으로 하는 반도체 구조 제조방법.
  25. 제24항에 있어서, 상기 마지막 단계가 상기 기판의 로컬 박막화나 로컬 후막화 단계를 갖춘 것을 특징으로 하는 반도체 구조 제조방법.
  26. 제1항 내지 제25항중 어느 한 항에 있어서, 도전성 또는 금속부분(752, 754, 760)이나 2개 이상의 유전체 영역간의 도전성 커넥션을 제공하는 도핑된 영역을 형성하는 단계를 갖춘 것을 특징으로 하는 반도체 구조 제조방법.
  27. 반도체 구조를 제조하기 위한 방법에 있어서,
    제1두께를 가진 제1유전체의 제1유전체 영역(160)을 반도체 기판에 형성하는 제1단계와,
    제2두께를 가진 제2유전체의 제2유전체 영역(180)을 이온주입에 의해 동일한 기판에 형성하는 제2단계를 갖춘 것을 특징으로 하는 반도체 구조 제조방법.
  28. 제27항에 있어서, 상기 제2두께가 상기 제1두께와 다른 것을 특징으로 하는 반도체 구조 제조방법.
  29. 제27항 또는 제28항에 있어서, 상기 제1단계가 이온주입을 이용하는 것을 특징으로 하는 반도체 구조 제조방법.
  30. 제29항에 있어서, 상기 이온주입이 상기 제1단계와 상기 제2단계에서 상이한 에너지 및/또는 도즈량으로 행해지는 것을 특징으로 하는 반도체 구조 제조방법.
  31. 제27항 내지 제30항중 어느 한 항에 있어서, 상기 제2유전체 영역의 유전체가 SiO2, Si3N4 중에서 선택되는 것을 특징으로 하는 반도체 구조 제조방법.
  32. 제27항에 있어서, 상기 유전체 영역을 형성하는 상기 제1단계가 증착 및/또는 표면산화를 이용하는 것을 특징으로 하는 반도체 구조 제조방법.
  33. 제32항에 있어서, 상기 제1유전체 영역의 유전체가 SiO2, Si3N4, 다이아몬드, 사파이어, HfO2, ZrO2, Al2O3, La2O3, Y2O3 중에서 선택되는 것을 특징으로 하는 반도체 구조 제조방법.
  34. 제1항 내지 제33항중 어느 한 항에 있어서, 상기 반도체 재료가 실리콘, SiC, ArGa, GaN, SiGe 또는 InP인 것을 특징으로 하는 반도체 구조 제조방법.
  35. 제1항 내지 제34항중 어느 한 항에 있어서, 상기 반도체 구조가 SOI 구조인 것을 특징으로 하는 반도체 구조 제조방법.
  36. 제27항 내지 제35항중 어느 한 항에 있어서, 반도체 재료의 표면층의 로컬 박막화 단계를 갖춘 것을 특징으로 하는 반도체 구조 제조방법.
  37. 반도체 기판에서 반도체 재료의 표면층과, 상기 표면층 아래에,
    제1유전체의 제1유전층으로 칭해지는 제1매립 유전층(32a, 32b, 32c, 144a, 144b, 144c, 434a, 434b, 458a, 458b)과,
    제2유전층으로 칭해지는 제2매립 유전층(34a, 34b, 146a, 146b, 432a, 432b, 454a, 454b, 454c)을 갖추고,
    상기 제1유전층의 두께와 상기 제2유전체의 두께가 서로 다른 것을 특징으로 하는 반도체 구조.
  38. 제37항에 있어서, 상기 제1 및 제2유전층의 상부의 각 표면 반도체층의 두께가 것을 특징으로 하는 반도체 구조.
  39. 제37항 또는 제38항에 있어서, 제3유전층으로 칭해지는 제3매립 유전층(452a, 452b)을 갖춘 것을 특징으로 하는 반도체 구조.
  40. 제39항에 있어서, 상기 제3유전층의 상부의 상기 반도체층의 두께가 제로가 아니고, 상기 제1 및 제2유전층의 상부의 상기 각 반도체 층의 두께와 다르거나 또는 상기 제3유전층의 두께가 제로가 아니고 상기 제1 및 제2유전층의 두께와 다른 것을 특징으로 하는 반도체 구조.
  41. 제37항 내지 제40항중 어느 한 항에 있어서, 상기 제1 및/또는 제2유전층이 증착 및/또는 표면산화에 의해 얻어지는 것을 특징으로 하는 반도체 구조.
  42. 제37항 내지 제41항중 어느 한 항에 있어서, 상기 제1 및/또는 제2유전층이 이온주입에 의해 얻어지는 것을 특징으로 하는 반도체 구조.
  43. 제37항 내지 제42항중 어느 한 항에 있어서, 상기 하나 이상의 유전체 영역이 적어도 1㎛2의 영역을 갖는 것을 특징으로 하는 반도체 구조.
  44. 제37항 내지 제42항중 어느 한 항에 있어서, 상기 하나 이상의 유전체 영역이 최대 1㎛2의 영역을 갖는 것을 특징으로 하는 반도체 구조.
  45. 제37항 내지 제44항중 어느 한 항에 있어서, 상기 제1유전체 영역이나 상기 제2유전체 영역 및 상기 제3유전체 영역(응용가능할 때)의 상부의 상기 반도체 영역부분이 FD SOI형이고, 상기 영역 외의 영역의 상부의 상기 반도체 영역이 PD SOI형인 것을 특징으로 하는 반도체 구조.
  46. 제37항 내지 제45항중 어느 한 항에 있어서, 상기 제1유전체 영역이나 상기 제2유전체 영역 및 상기 제3유전체 영역(응용가능할 때)의 상부의 상기 반도체 영역부분의 두께가 10nm∼70nm이고, 동일한 유전체 영역 외의 영역의 상부의 도전성 영역부분의 두께가 50nm∼250nm인 것을 특징으로 하는 반도체 구조 제조방법.
  47. 제37항 내지 제46항중 어느 한 항에 따른 구조를 갖춘 반도체 부품에 있어서,
    제1전자부품(910)이 상기 제1유전층의 상부의 상기 반도체층에 형성되고,
    제2전자부품(920)이 상기 제2유전층이나 상기 제3유전층(응용가능할 때)의 상부의 상기 반도체층에 형성되어 있는 것을 특징으로 하는 반도체 부품.
  48. 제47항에 있어서, 상기 제1 및/또는 제2전자부품이 트랜지스터인 것을 특징으로 하는 반도체 부품.
  49. 제37항 내지 제46항중 어느 한 항에 따른 구조를 갖춘 반도체 부품에 있어서,
    트랜지스터의 제1부분이 상기 제1유전층의 상부의 상기 반도체층에 형성되고,
    동일한 트랜지스터의 제2부분이 상기 제2유전층의 상부에 형성되어 있는 것을 특징으로 하는 반도체 부품.
  50. 제47항 또는 제49항에 있어서, 상기 트랜지스터가 MOS 트랜지스터인 것을 특징으로 하는 반도체 부품.
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