DE10358767A1 - Verfahren zum Bilden einer Bit-Leitung eines Flashbauelements - Google Patents

Verfahren zum Bilden einer Bit-Leitung eines Flashbauelements Download PDF

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Abstract

Die vorliegende Erfindung dient dazu, ein Verfahren zum Bilden einer Bit-Leitung eines Flashbauelements zur Verfügung zu stellen, welches in der Lage ist, einen Verlust einer Zwischenschichtisolationsschicht zwischen den Bit-Leitungsmustern durch Bilden eines Bit-Leitungsmetallhartmaskenmusters vor dem Bilden eines Bit-Leitungsmaskenmusters zu reduzieren, ein Interval zwischen den Bit-Leitungen daran zu hindern abzunehmen, durch Kontrollieren von Bedinungen eines Reinigungsprozesses vor dem Bilden einer Metallschicht, und durch Nicht-Ausführen eines zusätzlichen Prozesses des Entfernens der metallischen Hartmaskenschicht, da die metallische Hartmaskenschicht zum gleichen Zeitpunkt des Ausführens eines Bit-Leitungsebnungsprozesses ebenfalls entfernt wird.

Description

  • Hintergrund
  • 1. Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Bilden einer Bit-Leitung eines Flashbauelements und weiter insbesondere auf ein Verfahren zum Bilden einer Bit-Leitung eines Flashbauelements, welches in der Lage ist, ein Übersprechen-Phänomen durch signifikantes Einhalten eines Intervals zwischen Bit-Leitungen zu reduzieren.
  • 2. Diskussion des Standes der Technik
  • In einem Flashbauelement mit einem Niveau von 100 nm oder weniger nimmt ein Interval zwischen Bit-Leitungsmustern allmählich ab, wenn eine Mustergröße eines darunter liegenden Elements abnimmt, wodurch eine durch Kopplungskapazitäten verursachte RC-Verzögerung zu einem ernsthaften Problem angewachsen ist.
  • 1 ist ein Querschnitt, der ein Problem aufgrund des Abnehmens in einem Interval zwischen Bit-Leitungsmustern des herkömmlichen Flashbauelements darstellt.
  • Gemäß 1 werden Metallschichten, wie etwa eine untere Wortleitung W/L, Nachbar-Bit-Leitungen B, C, und eine obere Metallleitung M2 mit einer Bit-Leitung A gekoppelt, um Kopplungskapazitäten zu bilden. Die Wortleitung W/L und die Bit-Leitung A sind durch eine erste Zwischenschichtisolationsschicht elektrisch isoliert, wobei jedoch eine erste Zwischenkapazität C01 dazwischen ausgebildet ist. Zusätzlich sind die Bit-Leitung A und die Nachbar-Bit-Leitungen B, C durch eine zweite Zwischenschichtisolationsschicht elektrisch isoliert, wobei jedoch eine zweite Zwischenkapazität C11 dazwischen ausgebildet ist. Zusätzlich sind die Bit-Leitung A und die obere Metallleitung M2 elektrisch durch eine dritte Zwischenschichtisolationsschicht elektrisch isoliert, wobei jedoch eine dritte Zwischenkapazität C12 dazwischen ausgebildet ist.
  • Die Berechnung der mit der Bit-Leitung A assoziierten Kopplungskapazitäten unter Verwendung eines SAKURAI-Modells geschieht wie folgt: Als erstes bezeichnet „D" ein Interval zwischen der Wortleitung W/L und der Bit-Leitung B/L, „T" bezeichnet eine Höhe der Bit-Leitung B/L, „W" bezeichnet eine Dicke der Bit-Leitung B/L, „S" bezeichnet ein Interval zwischen den Nachbar-Bit-Leitungen B/L, „H" bezeichnet ein Interval zwischen der Bit-Leitung B/L und der oberen Metallleitung M2, „C01" bezeichnet eine erste Zwischenkapazität, „C11" bezeichnet eine zweite Zwischenkapazität und „C12" bezeichnet eine dritte Zwischenkapazität.
  • Die ersten bis dritten Zwischenkapazitäten gemäß dem SAKURAI-Modell sind wie folgt:
    C01/εox = 1.15 × (WID) + 2.80(T/D) × 0222-0.07(T/D) × 0.222 × (S/D) × 1.34
    C11/εox = (0.03 × (W/D) + 0.83(T/D)) × (S/D) – 1.34
    C12/εox = 1.15 × (W/H) + 2.80(T/D) × 0.222-0.07(T/D) × 0.222 × (S/H) × 1.34
  • Die Gesamtkapazität C, die an den Bit-Leitungen aufgrund der ersten bis dritten Zwischenkapazitäten erzeugt wird, ergibt sich wie folgt: C = C01 + 2C11 + C12.
  • Wie in den vorerwähnten Gleichungen dargestellt, sei festgehalten, dass in den Kopplungskapazitäten die Dicke W des Bit-Leitungsmusters und das Interval S zwischen den Bit-Leitungen wichtige Komponenten sind. Um die Bit-Leitungskapazitäten zu reduzieren, ist es nämlich effizient, die Dicke W der Bit-Leitung zu verringern und das Interval S zwischen benachbarten Bit-Leitungen zu vergrößern. Wenn jedoch die Dicke W der Bit-Leitung und das Interval S zwischen den Nachbar-Bit-Leitungen exzessiv verringert werden, wird der Bit-Leitungswiderstand erhöht. Daher ist es notwendig, optimale Bedingungen zu finden, die beide Komponenten berücksichtigen, d.h. die Dicke W der Bit-Leitung und das Interval S zwischen den Nachbar-Bit-Leitungen. Obwohl die optimalen Bedingungen durch Verwendung der zuvor erwähnten Gleichung und Simulation gewählt werden, ist es jedoch schwierig, die optimalen Bedingungen tatsächlich auf den Bit-Leitungsherstellprozess anzuwenden.
  • 2 ist ein Layout-Diagramm, welches ein Problem aufgrund des herkömmlichen Verfahrens zum Bilden einer Bit-Leitung eines Flashbauelements darstellt.
  • Gemäß 2 wird die Bit-Leitung B/L vertikal zu der unteren Bit-Leitung W/L gebildet. In dieser Figur zeigt eine gestrichelte Linie ein endgültiges Bit-Leitungsmuster an, und eine durchgezogene Linie zeigt ein Bit-Leitungsmuster an, welches unter Verwendung herkömmlicher Prozesse gebildet wurde. Gemäß 2 zeigt S10 ein Zielinterval zwischen den Bit-Leitungen an, und S20 zeigt ein Interval zwischen den Bit-Leitungen an, die unter Verwendung herkömmlicher Prozesse gebildet wurden. Mit anderen Worten wird das Zielinterval S10 zwischen den Bit-Leitungen größer als das Interval S20 zwischen den Bit-Leitungen. Daher wird die Kapazität C11 gemäß der zuvor erwähnten Gleichung größer und die Gesamtkapazität der Bit-Leitungen B/L wird erhöht, wodurch ein durch eine RC-Verzögerung verursachtes ernsthaftes Problem erzeugt wird.
  • 3A bis 3C sind Querschnitte, die durch eine II-II' Linie in der 1 genommen wurden.
  • Gemäß den 3A bis 3C werden eine Barrierenschicht 14 und eine Zwischenschichtisolationsschicht 16 sequenziell auf dem Halbleitersubstrat 10 gebildet, auf welchem eine (nicht dargestellte) Wortleitung und ein Bit-Leitungskontaktanschluss 12 ausgebildet sind. Ein Bit-Leitungsgraben 20 wird durch Ätzen der Zwischenschichtisolationsschicht 16 und der Barrierenschicht 14 unter Verwendung eines fotoempfindlichen Filmmusters 18 gebildet. Eine Bit-Leitung 30 wird durch Ausführen eines Einebnungsprozesses unter Verwendung eines chemischen und mechanischen Polierprozesses nach Eingraben von Metall in dem Bit-Leitungsgraben 20 ausgeführt. Es ist jedoch schwierig, das Interval S10 zwischen den Ziel-Bit-Leitungen 30 zu halten, da ein Teil des fotoempfindlichen Filmmusters 18 in dem Ätzprozess zum Bilden des Bit-Leitungsgrabens 20 auch geätzt wird. Darüber hinaus besteht ein Problem darin, dass das Interval S10 zwischen den Bit-Leitungen 30 vermindert wird, da ein Teil der Zwischenschichtisolationsschicht 16 in einem Reinigungsprozess vor dem Prozess des Eingrabens von Metall ebenfalls geätzt wird. Eine gestrichelte Linie der 3B zeigt eine Form des Ziel-Bit-Leitungsgrabens an, und eine durchgezogene Linie der 3B zeigt eine Form des Bit-Leitungsgrabens an, wie sie tatsächlich nach dem Ausführen des Ätzprozesses ausgebildet ist. Wie in diesen Figuren dargestellt ist, ist es schwierig, das Interval zwischen den Bit-Leitungen einzustellen, d.h. die Differenz zwischen S10 und S20 auf zielkritische Dimensionen. Im allgemeinen wird in dem Ätzprozess zum Bilden des Bit-Leitungsgrabens 20 eine Dicke von etwa 25 nm der Zwischenschichtisolationsschicht 16 verloren, und in dem Reinigungsprozess vor dem Prozess des Eingrabens von Metall wird eine Dicke von etwa 30 nm der Zwischenschichtisolationsschicht 16 verloren.
  • Zusammenfassung der Erfindung
    •
  • Demnach wurde die vorliegende Erfindung fertiggestellt, um die Probleme zu lösen, und sie ist ausgerichtet auf ein Verfahren zum Bilden einer Bit-Leitung eines Flashbauelements, welches in der Lage ist, einen Verlust einer Zwischenschichtisolationsschicht zwischen Bit-Leitungsmustern durch Bilden eines harten Bit-Leitungsmaskenmusters vor dem Bilden eines Bit-Leitungsmaskenmusters zu reduzieren, und ein Interval zwischen Bit-Leitungen daran zu hindern abzunehmen, indem Bedingungen eines Reinigungsprozesses vor dem Bilden einer Metallschicht kontrolliert werden.
  • Ein Aspekt der vorliegenden Erfindung ist es, ein Verfahren zum Bilden einer Bit-Leitung eines Flashbauelements zur Verfügung zu stellen, mit den Schritten: sequenzielles Bilden einer Barrierenschicht, einer Zwischenschichtisolationsschicht und einer metallischen Hartmaskenschicht auf einem Halbleitersubstrat, auf welchem ein Bit-Leitungskontaktanschluss ausgebildet ist; Bilden eines metallischen Hartmaskenschichtmusters zum Öffnen eines Bit-Leitungsgebietes, welches zu dem Bit-Leitungskontaktanschluss korrespondiert, durch Mustern der metallischen Hartmaskenschicht; Bilden eines Bit-Leitungsgrabens durch Ätzen der Zwischenschichtisolationsschicht und der Barrierenschicht unter Verwendung des metallischen Hartmaskenschichtmusters als eine Ätzmaske; Bilden einer Bit-Leitungsmetallschicht zum Vergraben des Bit-Leitungsgrabens; und Entfernen der Bit-Leitungsmetallschicht und der metallischen Hartmaskenschicht auf der Zwischenschichtisolationsschicht durch Ausführen eines Einebnungsprozesses.
  • Gemäß einer anderen Ausführungsform der vorliegenden Erfindung weist das zuvor erwähnte Verfahren zum Bilden einer Bit-Leitung eines Flashbauelements nach dem Schritt des Bildens des Bit-Leitungsgrabens und vor dem Schritt des Bildens der Bit-Leitungsmetallschicht den weiteren Schritt des Reinigens des Bit-Leitungsgrabens durch Ausführen eines trockenen Reinigungsprozesses unter Verwendung von Plasma oder eines Reinigungsprozesses durch Hochfrequenzsputtern auf.
  • Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung wird in dem zuvor erwähnten Verfahren zum Bilden einer Bit-Leitung eines Flashbauelements der trockene Reinigungsprozess unter Verwendung eines gemischten Gases von CF4 und O2 und NF3 Gas ausgeführt, und der Reinigungsprozess durch Hochfrequenzsputtern wird ausgeführt unter Verwendung von Ar-Gas.
  • Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung wird in dem zuvor erwähnten Verfahren zum Bilden einer Bit-Leitung eines Flashbauelements die metallische Hartmaskenschicht und die Bit-Leitungsmetallschicht unter Verwendung desselben Metallmaterials gebildet.
  • Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung wird in dem zuvor erwähnten Verfahren zum Bilden einer Bit-Leitung eines Flashbauelements die metallische Hartmaskenschicht unter Verwendung von Wolfram (W) mit einer Dicke in dem Bereich von 500 Å bis 1000 Å gebildet, um in dem nachfolgenden Prozess des Ätzens der Zwischenschichtisolationsschicht als eine Ätzbarriere signifikant durchzuhalten.
  • Kurze Beschreibung der Zeichnungen
    •
  • Die obigen und andere Ziele, Vorteile und Eigenschaften der vorliegenden Erfindung werden aus der folgenden Beschreibung bevorzugte Ausführungsformen klar, die in Verbindung mit den begleitenden Zeichnungen beschrieben werden, in denen:
  • 1 ein Querschnitt ist, der ein Problem aufgrund der Verringerung einer Mustergröße zwischen Bit-Leitungen des herkömmlichen Flashbauelements darstellt.
  • 2 ist ein Layout-Diagramm, welches ein Problem aufgrund eines herkömmlichen Verfahrens zum Bilden einer Bit-Leitung eines Flashbauelements darstellt.
  • 3A bis 3C sind Querschnitte entlang der Linie II-II' der 2.
  • 4 ist ein Layout-Diagramm, welches eine Bit-Leitung eines Flashbauelements gemäß der vorliegenden Erfindung darstellt.
  • 5A bis 5D sind Querschnitte entlang der Linie V-V' der 4 zu dem Zweck der Darstellung eines Verfahrens zum Bilden einer Bit-Leitung eines Flashbauelements gemäß der vorliegenden Erfindung.
  • Detaillierte Beschreibung bevorzugter Ausführungsformen
  • Es werden nun Ausführungsformen der vorliegenden Erfindung im Detail mit Bezug auf die begleitenden Zeichnungen beschrieben. Die vorliegende Erfindung ist jedoch nicht beschränkt auf die in der folgenden Beschreibung offenbarten Ausführungsformen, kann jedoch vielmehr in verschiedenen Veränderungen und Modifikationen implementiert werden. Daher dienen diese Ausführungsformen gemäß der vorliegenden Erfindung dazu, den Durchschnittsfachmann auf dem hier in Rede stehenden technischen Gebiet über den Schutzbereich der vorliegenden Erfindung vollständig zu informieren. Die gleiche Komponente in den Zeichnungen wird durch das gleiche Bezugszeichen bezeichnet.
  • 4 ist ein Layout-Diagramm, welches eine Bit-Leitung eines Flashbauelements gemäß der vorliegenden Erfindung darstellt.
  • Gemäß 4 wird ein Bit-Leitungs-B/L-Muster unter Verwendung eines Musterungsprozesses auf einem Halbleitersubstrat ausgeführt, auf welchem eine Wortleitung W/L, DSL, SSL und ein Bit-Leitungskontaktanschluss 112 ausgebildet sind. Die Bit-Leitung B/L der vorliegenden Erfindung erlaubt es, ein Interval zwischen den Ziel-Bit-Leitungen durch Kontrollieren von Bedingungen eines Hartmaskenschichtbildungsprozesses und eines Reinigungsprozesses konstant zu halten. Es wird nun ein Aspekt eines Herstellungsverfahrens eines NAND Flashbauelements mit einem Maß von 100 nm oder weniger beschrieben. Es ist bevorzugt, dass eine Dicke der Bit-Leitung B/L etwa 2500 Å beträgt und ein Pitch der Bit-Leitung bei etwa 270 nm liegt.
  • 5A bis 5D sind Querschnitte entlang einer Linie V-V' der 4 zu dem Zweck des Darstellens eines Verfahrens zum Bilden einer Bit-Leitung eines Flashbauelements gemäß der vorliegenden Erfindung.
  • Gemäß 5A wird ein Bit-Leitungskontaktanschluss 112 durch Mustern einer ersten Zwischenschichtisolationsschicht 114 auf einem Halbleitersubstrat 110 gebildet, auf welchem verschiedene Elemente einschließlich Halbleiterelementen, wie etwa Transistoren und Kapazitäten, ausgebildet sind. Eine Barrierenschicht 116, eine zweite Zwischenschichtisolationsschicht 118, und eine metallische Hartmaskenschicht 120 werden auf dem Halbleitersubstrat 110 gebildet, auf welchem der Bit-Leitungskontaktanschluss 112 ausgebildet ist.
  • Die erste Zwischenschichtisolationsschicht 114 wird auf der gesamten Struktur gebildet und gemustert, um ein (nicht dargestelltes) Kontaktloch zum Öffnen einer Verbindung des DSL-Transistors zu bilden, wodurch das DSL, das SSL und der Zellenstring (d.h. die Wortleitung W/L) voneinander isoliert werden. Zu diesem Zeitpunkt ist es bevorzugt, dass der Bit-Leitungskontaktanschluss 112 durch Vergraben von Metall in dem Kontaktloch gebildet wird.
  • Eine Barrierenschicht 116, welche tiefere Strukturen schützt und daran hindert, in dem nachfolgenden Prozess des Bildens des Bit-Leitungsgrabens geätzt zu werden, wird auf der ersten Zwischenschichtisolationsschicht 114 gebildet. Es ist bevorzugt, dass die Barrierenschicht 116 unter Verwendung von Materialien gebildet wird, die eine Ätzselektivität aufweisen, die größer ist, als die der ersten und zweiten Zwischenschichtisolationsschichten 114, 118. Es ist bevorzugt, dass die zweite Isolationsschicht 118 gebildet wird durch Verwendung von Materialien mit niedrigerer Permittivität als Materialien, in welchen das Bit-Leitungsmuster zu bilden ist. Es ist bevorzugt, dass erste und zweite Zwischenschichtisolationsschichten 114, 118 durch Verwendung mindestens eines der folgenden Materialien gebildet werden: Auf Borphosphorsilikatglas (BPSG) basierendes Oxid, auf Phosphorsilikatglas (PSG) basierendes Oxid, auf fluoriniertem Silikatglas (FSG) basierendes Oxid, auf Tetraethylorthosilikat (PE-TEOS) basierendes Oxid, auf plasmaverstärktem SiH4 (PE-SiH4) basierendes Oxid, auf hochdichtem Plasma (HDP) undotiertem Silikatglas (USG) basierendes Oxid, auf HDP PSG basierendes Oxid, und Fortgeschritteneseinebnungs-schicht-(APL)Oxid. Wenn die ersten und zweiten Zwischenschichtisola tionsschichten 114, 118 durch Verwendung der vorerwähnten Materialien gebildet werden, ist es bevorzugt, dass die Barrierenschicht 116 durch auf Plasmaverstärkung basierendem PE-Nitrid und/oder Oxynitrid Materialien gebildet wird. Die zuvor erwähnte Ätzselektivität bedeutet, dass die Ätzverhältnisse in den ersten und zweiten Schichten, die aus verschiedenen Materialien hergestellt sind, im Falle des Ätzens der ersten und zweiten Schicht unter vorbestimmten Ätzbedingungen verschieden sind. Beispielsweise wird dann, wenn eine Oxidschicht und eine Nitridschicht in einem vorbestimmten Ätzgas exponiert werden, die Oxidschicht um 10 Å Dicke pro Sekunde geätzt wird, während die Nitridschicht um 1 Å Dicke pro Sekunde geätzt wird. Dies wird als „Unterschied in der Ätzselektivität" bezeichnet. Zusätzlich bedeutet dies, dass der Nitridfilm unter den vorbestimmten Bedingungen nicht gut geätzt wird, während der Oxidfilm gut geätzt wird.
  • Es ist bevorzugt, dass die metallische Hartmaske 120 gebildet wird durch Verwendung von Materialien, die die gleichen sind, wie eine Metallschicht, die die Bit-Leitung bildet, um so eine metallische Hartmaskenschicht 120 von der zweiten Zwischenschichtisolationsschicht 118 in einem anschließenden Einebnungsprozess unter Verwendung eines chemischen und mechanischen Prozesses nach Eingraben von Metall in einen Bit-Leitungsgraben leicht zu entfernen. Es ist bevorzugt, dass die metallische Hartmaskenschicht 120 unter Verwendung von Materialien mit einer Ätzselektivität gebildet wird, die größer ist, als die der zweiten Zwischenschichtisolationsschicht 118. Auf diese Weise ist es möglich, kritische Dimensionen der Bit-Leitung daran zu hindern, sich in dem folgenden Ätzprozess des Bildens des Bit-Leitungsgrabens und des Reinigungsprozesses zu verbreitern. In dieser Ausführungsform ist es möglich, dass die metallische Hartmaskenschicht 120 gebildet wird unter Verwendung einer Wolfram (W)-Schicht. Die Dicke der Wolfgram-Schicht liegt vorzugsweise zwischen etwa 500 Å bis 1000 Å, um signifikant als eine Ätzbarriere in dem folgenden Prozess des Ätzens der Oxidschicht durchzuhalten.
  • Gemäß den 5B und 5C wird ein Bit-Leitungsgrabe 124 durch Musterung der metallischen Hartmaskenschicht 120, der zweiten Zwischenschichtisolationsschicht 118 und der Barrierenschicht 116 gebildet. Zu diesem Zeitpunkt wird auch ein Teil der ersten Zwischenschichtisolationsschicht unter dem Graben geätzt, wodurch ein elektrischer Kontakt mit dem unteren Bit-Leitungskontaktanschluss 112 verbessert wird.
  • Ein fotoempfindliches Filmmuster 122 zum Öffnen eines Gebietes, wo die Bit-Leitung gebildet werden soll, wird gebildet durch Ausführen eines Fotoätzprozesses unter Verwendung einer Bit-Leitungsmaske nach Beschichtung der fotoempfindlichen Schicht auf der gesamten Struktur. Es ist bevorzugt, dass die metallische Hartmaskenschicht gebildet wird durch Ätzen der metallischen Hartmaskenschicht 120 unter Verwendung des fotoempfindlichen Filmmusters 122 als eine Ätzmaske. Dann wird das fotoempfindliche Filmmuster entfernt und es werden die nachfolgenden Prozesse ausgeführt. Die metallische Hartmaskenschicht 120 wird gebildet, um eine Form aufzuweisen, die die gleiche ist, wie die des Ziel-Bit-Leitungsmusters. Ein Muster der Hartmaskenschicht 120 wird gebildet, um nur die zweite Zwischenschichtisolationsschicht 118 der Bit-Leitung zu öffnen, so dass die metallische Hartmaskenschicht 120 auf einem Gebiet zwischen den Bit-Leitungen verbleibt. Es ist bevorzugt, dass eine Musterbreite der verbleibenden metallischen Hartmaskenschicht die gleiche ist, wie S110 der 4. Es ist bevorzugt, dass SF6 Gas in dem Ätzprozess der metallischen Hartmaskenschicht 120 unter Verwendung von Wolfram (W) verwendet wird.
  • Die zweite Zwischenschichtisolationsschicht 118 wird geätzt durch Ausführen eines Ätzprozesses zur Verwendung der metallischen Hartmaskenschicht 120 als eine Ätzmaske. Es ist bevorzugt, dass ein Bit-Leitungsgraben 124 gebildet wird, durch Ätzen der exponierten Barrierenschicht 116 und eines Teils der ersten Zwischenschichtisolationsschicht 114. Der Bit-Leitungsgrabe 124 kann jedoch durch Ätzen der zweiten Zwischenschichtisolationsschicht 118 und der Barrierenschicht 116 und durch Überätzen eines Teils der ersten Zwischenschichtisolationsschicht 114 unter Verwendung der metallischen Hartmaskenschicht 120 als eine Ätzmaske gebildet werden.
  • Gemäß 5D wird der Bit-Leitungsgraben 124 gereinigt durch Ausführen eines Reinigungsprozesses, und es wird dann (die nicht dargestellte) Bit-Leitungsmetallschicht abgeschieden, um in dem Bit-Leitungsgraben 124 eingegraben zu werden. Eine Bit-Leitung 130 wird gebildet durch Entfernen der metallischen Bit-Leitungsschicht und der metallischen Hartmaskenschicht 120 auf der zweiten Zwischenschichtisolationsschicht 118 unter Verwendung eines chemischen und mechanischen Polierprozesses. Zu diesem Zeitpunkt kann ein Übereinebnungspro zess ausgeführt werden, um zwischen den Bit-Leitungen eine elektrische Isolierung einzuführen.
  • Es ist bevorzugt, dass der Reinigungsprozess ein trockener Reinigungsprozess unter Verwendung von Plasma oder ein Reinigungsprozess durch hochfrequentes Sputtern ist. Der Grund ist der, dass dann, wenn ein nasser Reinigungsprozess ausgeführt wird, eine Reinigungslösung desselben einen Verlust der zweiten Isolationsschicht 118 unter der metallischen Hartmaskenschicht 120 erzeugt. Demnach wird die metallische Hartmaskenschicht 120 als eine Ätzschutzschicht verwendet, um die untere zweite Zwischenschichtisolationsschicht 118 daran zu hindern, geätzt zu werden, und um kritische Abmessungen eines Musters der Bit-Leitung 130 daran zu hindern, verbreitert zu werden (oder um kritische Abmessungen zwischen den Bit-Leitungen daran zu hindern, abzunehmen), wenn der trockene Reinigungsprozess unter Verwendung von Plasma oder der Reinigungsprozess unter Verwendung von hochfrequentem Sputtern ausgeführt wird. Es ist bevorzugt, dass der trockene Reinigungsprozess ausgeführt wird unter Verwendung eines Mikrowellenplasmaeinschalt-Apparates in einem gemischtem Gas von CF4 und O2 und NF3 Gas unter einem hohen Druck und einer niedrigen Spannung. Das Hochfrequenz-Sputtern bedeutet, dass ein Hochfrequenzätzprozess ausgeführt wird vor einem Metallschichtabscheidungsprozess, und das Sputtern wird bevorzugt ausgeführt unter Verwendung einer Hochfrequenzvorspannung in einem Argon (Ar) Gas.
  • Die Bit-Leitungsmetallschicht kann gebildet werden unter Verwendung von einem beliebigem der folgenden Materialien: Wolfram (W), Aluminium (Al) und Kupfer (C). In dieser Ausführungsform ist es bevorzugt, die Bit-Leitungsmetallschicht unter Verwendung von Wolfram (W) zu bilden.
  • Es ist bevorzugt, dass der Einebnungsprozess ausgeführt wird, um die auf der zweiten Zwischenschichtisolationsschicht 118 gebildete Metallschicht zu entfernen. Die metallische Hartmaskenschicht 120 auf der zweiten Zwischenschichtisolationsschicht 118 kann zum gleichen Zeitpunkt des Bildens eines Musters der Bit-Leitung 130 durch Ausführen nur des chemischen und mechanischen Polierprozesses ebenfalls entfernt werden. Darüber hinaus ist der Prozess des Entfernens der metallischen Hartmaskenschicht 120 nicht länger notwendig, da die Bit- Leitungsmetallschicht und die metallische Hartmaskenschicht 120 aus denselben Materialien hergestellt sind.
  • Demnach ist es möglich, signifikant eine Abnahme in den kritischen Abmessungen zwischen den Bit-Leitungen zu verhindern, was in dem herkömmlichen Bit-Leitungsbildungsprozess als ein Problem angesehen wurde. Daher ist die gemäß dem Herstellungsprozess der vorliegenden Erfindung hergestellte Bit-Leitung in der Lage, eine Dicke W der Bit-Leitung und ein Interval S zwischen den Bit-Leitungen konstant zu halten.
  • Wie oben beschrieben ist es gemäß der vorliegenden Erfindung möglich, einen Verlust der Zwischenschichtisolationsschicht zwischen den Bit-Leitungsmustern durch Bilden der metallischen Bit-Leitungshardmaskenmuster vor dem Bilden der Bit-Leitungsmaskenmuster zu reduzieren.
  • Darüber hinaus ist es möglich, ein Interval zwischen den Bit-Leitungen daran zu hindern abzunehmen, durch Kontrollieren der Bedingungen des Reinigungsprozesses vor dem Bilden der Metallschicht.
  • Da die metallische Hartmaskenschicht zum gleichen Zeitpunkt des Ausführens des Einebnungsprozesses des Bildens der Bit-Leitung ebenfalls entfernt wird, ist darüber hinaus ein zusätzlicher Prozess des Entfernens der metallischen Hartmaskenschicht nicht notwendig.

Claims (5)

  1. Verfahren zum Bilden einer Bit-Leitung eines Flashbauelements, mit den Schritten: Bilden einer Barrierenschicht, einer Zwischenschichtisolationsschicht und einer metallischen Hartmaskenschicht, sequenziell auf einem Halbleitersubstrat, auf welchem ein Bit-Leitungskontaktanschluss ausgebildet ist; Bilden eines metallischen Hartmaskenschichtmusters zum Öffnen eines Bit-Leitungsgebiets, korrespondierend zu dem Bit-Leitungskontaktanschluss, durch Musterung der metallischen Hartmaskenschicht; Bilden eines Bit-Leitungsgrabens durch Ätzen der Zwischenschichtisolationsschicht und der Barrierenschicht unter Verwendung des metallischen Hartmaskenschichtmusters als eine Ätzmaske; Bilden einer Bit-Leitungsmetallschicht zum Vergraben des Bit-Leitungsgrabens; und Entfernen der Bit-Leitungsmetallschicht und der metallischen Hartmaskenschicht auf der Zwischenschichtisolationsschicht durch Ausführen eines Einebnungsprozesses.
  2. Verfahren nach Anspruch 1, welches nach dem Schritt des Bildens des Bit-Leitungsgrabens und vor dem Schritt des Bildens der Bit-Leitungsmetallschicht weiterhin einen Schritt des Reinigens des Bit-Leitungsgrabens durch Ausführen eines trockenen Reinigungsprozesses unter Verwendung von Plasma oder eines Reinigungsprozesses durch Hochfrequenz-Sputtern aufweist.
  3. Verfahren nach Anspruch 2, wobei der trockene Reinigungsprozess ausgeführt wird unter Verwendung eines gemischten Gases von CF4 und O2 und NF3 Gas, und der Reinigungsprozess durch Hochfrequenz-Sputtern ausgeführt wird unter Verwendung von Ar-Gas.
  4. Verfahren nach Anspruch 1, wobei die metallische Hartmaskenschicht und die Bit-Leitungsmetallschicht unter Verwendung des gleichen Metallmaterials gebildet werden.
  5. Verfahren nach Anspruch 1, wobei die metallische Hartmaskenschicht gebildet wird unter Verwendung von Wolfram (W) mit einer Dicke in dem Bereich von 500 Å bis 1000 Å, um eine Ätzbarriere in dem nachfolgenden Prozess des Ätzens der Zwischenschichtisolationsschicht signifikant aufrecht zu erhalten.
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TW (1) TWI243445B (de)

Families Citing this family (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6919592B2 (en) * 2001-07-25 2005-07-19 Nantero, Inc. Electromechanical memory array using nanotube ribbons and method for making same
US6706402B2 (en) 2001-07-25 2004-03-16 Nantero, Inc. Nanotube films and articles
US8937575B2 (en) * 2009-07-31 2015-01-20 Nantero Inc. Microstrip antenna elements and arrays comprising a shaped nanotube fabric layer and integrated two terminal nanotube select devices
EP1631812A4 (de) * 2003-05-14 2010-12-01 Nantero Inc Sensorplattform mit einem horizontal ausgerichteten nanoröhrchenelement
US7583526B2 (en) * 2003-08-13 2009-09-01 Nantero, Inc. Random access memory including nanotube switching elements
KR100546782B1 (ko) * 2003-12-30 2006-01-25 동부아남반도체 주식회사 반도체 소자 및 그 제조방법
US7330709B2 (en) * 2004-06-18 2008-02-12 Nantero, Inc. Receiver circuit using nanotube-based switches and logic
US7161403B2 (en) 2004-06-18 2007-01-09 Nantero, Inc. Storage elements using nanotube switching elements
WO2006121461A2 (en) 2004-09-16 2006-11-16 Nantero, Inc. Light emitters using nanotubes and methods of making same
EP1792320A4 (de) * 2004-09-21 2010-08-04 Nantero Inc Widerstandselemente mit kohlenstoffnanoröhren
EP1825038B1 (de) * 2004-12-16 2012-09-12 Nantero, Inc. Wässrige kohlenstoffnanoröhrchenapplikatorflüssigkeiten und verfahren zur herstellung von applikatorflüssigkeiten daraus
KR100632658B1 (ko) * 2004-12-29 2006-10-12 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
KR100676597B1 (ko) * 2005-02-28 2007-01-30 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
US9390790B2 (en) 2005-04-05 2016-07-12 Nantero Inc. Carbon based nonvolatile cross point memory incorporating carbon based diode select devices and MOSFET select devices for memory and logic applications
US8941094B2 (en) 2010-09-02 2015-01-27 Nantero Inc. Methods for adjusting the conductivity range of a nanotube fabric layer
US9287356B2 (en) 2005-05-09 2016-03-15 Nantero Inc. Nonvolatile nanotube diodes and nonvolatile nanotube blocks and systems using same and methods of making same
US8000127B2 (en) * 2009-08-12 2011-08-16 Nantero, Inc. Method for resetting a resistive change memory element
TWI324773B (en) 2005-05-09 2010-05-11 Nantero Inc Non-volatile shadow latch using a nanotube switch
US7835170B2 (en) 2005-05-09 2010-11-16 Nantero, Inc. Memory elements and cross point switches and arrays of same using nonvolatile nanotube blocks
US8513768B2 (en) 2005-05-09 2013-08-20 Nantero Inc. Nonvolatile nanotube diodes and nonvolatile nanotube blocks and systems using same and methods of making same
US8008745B2 (en) * 2005-05-09 2011-08-30 Nantero, Inc. Latch circuits and operation circuits having scalable nonvolatile nanotube switches as electronic fuse replacement elements
US7781862B2 (en) * 2005-05-09 2010-08-24 Nantero, Inc. Two-terminal nanotube devices and systems and methods of making same
US9196615B2 (en) 2005-05-09 2015-11-24 Nantero Inc. Nonvolatile nanotube diodes and nonvolatile nanotube blocks and systems using same and methods of making same
US9911743B2 (en) * 2005-05-09 2018-03-06 Nantero, Inc. Nonvolatile nanotube diodes and nonvolatile nanotube blocks and systems using same and methods of making same
US7394687B2 (en) 2005-05-09 2008-07-01 Nantero, Inc. Non-volatile-shadow latch using a nanotube switch
US8183665B2 (en) 2005-11-15 2012-05-22 Nantero Inc. Nonvolatile nanotube diodes and nonvolatile nanotube blocks and systems using same and methods of making same
US7782650B2 (en) * 2005-05-09 2010-08-24 Nantero, Inc. Nonvolatile nanotube diodes and nonvolatile nanotube blocks and systems using same and methods of making same
US8013363B2 (en) 2005-05-09 2011-09-06 Nantero, Inc. Nonvolatile nanotube diodes and nonvolatile nanotube blocks and systems using same and methods of making same
US8217490B2 (en) 2005-05-09 2012-07-10 Nantero Inc. Nonvolatile nanotube diodes and nonvolatile nanotube blocks and systems using same and methods of making same
US7479654B2 (en) 2005-05-09 2009-01-20 Nantero, Inc. Memory arrays using nanotube articles with reprogrammable resistance
US7575693B2 (en) * 2005-05-23 2009-08-18 Nantero, Inc. Method of aligning nanotubes and wires with an etched feature
US20060292716A1 (en) * 2005-06-27 2006-12-28 Lsi Logic Corporation Use selective growth metallization to improve electrical connection between carbon nanotubes and electrodes
US7927992B2 (en) 2005-09-06 2011-04-19 Nantero, Inc. Carbon nanotubes for the selective transfer of heat from electronics
CA2621397A1 (en) * 2005-09-06 2007-03-15 Nantero, Inc. Method and system of using nanotube fabrics as joule heating elements for memories and other applications
KR100817088B1 (ko) * 2007-02-16 2008-03-26 삼성전자주식회사 다마신 공정을 이용한 반도체 소자의 미세 금속 배선 패턴형성 방법
WO2008112764A1 (en) 2007-03-12 2008-09-18 Nantero, Inc. Electromagnetic and thermal sensors using carbon nanotubes and methods of making same
JP5261964B2 (ja) * 2007-04-10 2013-08-14 東京エレクトロン株式会社 半導体装置の製造方法
US8134220B2 (en) * 2007-06-22 2012-03-13 Nantero Inc. Two-terminal nanotube devices including a nanotube bridge and methods of making same
KR100859006B1 (ko) * 2007-08-22 2008-09-18 삼성전기주식회사 인쇄회로기판 제조방법
EP2062515B1 (de) * 2007-11-20 2012-08-29 So, Kwok Kuen Schüssel- und Korbanordnung sowie Salatschleuder mit einer solchen Korbanordnung
US8659940B2 (en) * 2008-03-25 2014-02-25 Nantero Inc. Carbon nanotube-based neural networks and methods of making and using same
US8357921B2 (en) * 2008-08-14 2013-01-22 Nantero Inc. Integrated three-dimensional semiconductor system comprising nonvolatile nanotube field effect transistors
US9263126B1 (en) 2010-09-01 2016-02-16 Nantero Inc. Method for dynamically accessing and programming resistive change element arrays
US7915637B2 (en) 2008-11-19 2011-03-29 Nantero, Inc. Switching materials comprising mixed nanoscopic particles and carbon nanotubes and method of making and using the same
KR101094380B1 (ko) * 2008-12-29 2011-12-15 주식회사 하이닉스반도체 금속콘택을 갖는 반도체장치 제조 방법
US8574673B2 (en) 2009-07-31 2013-11-05 Nantero Inc. Anisotropic nanotube fabric layers and films and methods of forming same
US8128993B2 (en) * 2009-07-31 2012-03-06 Nantero Inc. Anisotropic nanotube fabric layers and films and methods of forming same
US8895950B2 (en) 2009-10-23 2014-11-25 Nantero Inc. Methods for passivating a carbonic nanolayer
WO2011050331A2 (en) * 2009-10-23 2011-04-28 Nantero, Inc. Method for passivating a carbonic nanolayer
US9617151B2 (en) 2010-02-12 2017-04-11 Nantero Inc. Methods for controlling density, porosity, and/or gap size within nanotube fabric layers and films
US20110203632A1 (en) * 2010-02-22 2011-08-25 Rahul Sen Photovoltaic devices using semiconducting nanotube layers
US10661304B2 (en) 2010-03-30 2020-05-26 Nantero, Inc. Microfluidic control surfaces using ordered nanotube fabrics
CN102917977A (zh) 2010-03-30 2013-02-06 南泰若股份有限公司 用于在网络、织物和膜中对纳米元件进行排列的方法
CN103377991B (zh) * 2012-04-18 2016-02-17 中芯国际集成电路制造(上海)有限公司 沟槽的形成方法
CN103531526B (zh) * 2012-07-03 2015-10-14 中芯国际集成电路制造(上海)有限公司 金属互连结构及其制作方法
JP6096470B2 (ja) 2012-10-29 2017-03-15 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
US9650732B2 (en) 2013-05-01 2017-05-16 Nantero Inc. Low defect nanotube application solutions and fabrics and methods for making same
US10654718B2 (en) 2013-09-20 2020-05-19 Nantero, Inc. Scalable nanotube fabrics and methods for making same
US9299430B1 (en) 2015-01-22 2016-03-29 Nantero Inc. Methods for reading and programming 1-R resistive change element arrays
US9793204B2 (en) * 2015-11-17 2017-10-17 Taiwan Semiconductor Manufacturing Company Limited Method of manufacturing semiconductor structure comprising plurality of through holes using metal hard mask
US9947400B2 (en) 2016-04-22 2018-04-17 Nantero, Inc. Methods for enhanced state retention within a resistive change cell
US9941001B2 (en) 2016-06-07 2018-04-10 Nantero, Inc. Circuits for determining the resistive states of resistive change elements
US9934848B2 (en) 2016-06-07 2018-04-03 Nantero, Inc. Methods for determining the resistive states of resistive change elements
US10355206B2 (en) 2017-02-06 2019-07-16 Nantero, Inc. Sealed resistive change elements
US10431492B1 (en) * 2018-05-28 2019-10-01 Nanya Technology Corporation Method of manufacturing a semiconductor structure
CN114446931A (zh) * 2020-11-04 2022-05-06 联华电子股份有限公司 具有空气间隙的晶体管结构及其制作方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1092929A (ja) * 1996-09-19 1998-04-10 Kawasaki Steel Corp 半導体装置の製造方法
JP3869089B2 (ja) * 1996-11-14 2007-01-17 株式会社日立製作所 半導体集積回路装置の製造方法
JP3641103B2 (ja) * 1997-06-27 2005-04-20 株式会社東芝 不揮発性半導体メモリ装置の製造方法
TW389988B (en) * 1998-05-22 2000-05-11 United Microelectronics Corp Method for forming metal interconnect in dielectric layer with low dielectric constant
KR100322545B1 (ko) * 1999-02-10 2002-03-18 윤종용 건식 세정 공정을 전 공정으로 이용하는 반도체 장치의콘택홀 채움 방법
KR100315039B1 (ko) 1999-11-04 2001-11-24 박종섭 반도체 소자의 금속배선 형성방법
JP3669681B2 (ja) * 2000-03-31 2005-07-13 株式会社東芝 半導体装置の製造方法
JP3445965B2 (ja) * 2000-08-24 2003-09-16 松下電器産業株式会社 半導体装置およびその製造方法
KR100413830B1 (ko) * 2001-04-30 2003-12-31 삼성전자주식회사 트렌치 소자분리 구조를 가지는 반도체 소자 및 그 제조방법
US7005372B2 (en) * 2003-01-21 2006-02-28 Novellus Systems, Inc. Deposition of tungsten nitride
US20030062596A1 (en) * 2001-10-02 2003-04-03 Actel Corporation Metal-to-metal antifuse employing carbon-containing antifuse material

Also Published As

Publication number Publication date
JP2005026659A (ja) 2005-01-27
US20040266106A1 (en) 2004-12-30
US6964921B2 (en) 2005-11-15
TW200503155A (en) 2005-01-16
KR100568425B1 (ko) 2006-04-05
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KR20050002420A (ko) 2005-01-07

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