DE10355068A1 - Integriertes Schaltkreispackage mit vergrößerter Chip-Klebefläche - Google Patents

Integriertes Schaltkreispackage mit vergrößerter Chip-Klebefläche Download PDF

Info

Publication number
DE10355068A1
DE10355068A1 DE10355068A DE10355068A DE10355068A1 DE 10355068 A1 DE10355068 A1 DE 10355068A1 DE 10355068 A DE10355068 A DE 10355068A DE 10355068 A DE10355068 A DE 10355068A DE 10355068 A1 DE10355068 A1 DE 10355068A1
Authority
DE
Germany
Prior art keywords
chip
state
film layer
substrate
state film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE10355068A
Other languages
English (en)
Other versions
DE10355068B4 (de
Inventor
Chung-Hung Lin
Cho-Liang Chung
M.L. Huang
Jesse Huang
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CipMOS Technologies Inc
Chipmos Technologies Inc
Original Assignee
Chipmos Technologies Bermuda Ltd
CipMOS Technologies Inc
Chipmos Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chipmos Technologies Bermuda Ltd, CipMOS Technologies Inc, Chipmos Technologies Inc filed Critical Chipmos Technologies Bermuda Ltd
Publication of DE10355068A1 publication Critical patent/DE10355068A1/de
Application granted granted Critical
Publication of DE10355068B4 publication Critical patent/DE10355068B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32013—Structure relative to the bonding area, e.g. bond pad the layer connector being larger than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83194—Lateral distribution of the layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83856—Pre-cured adhesive, i.e. B-stage adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83885—Combinations of two or more hardening methods provided for in at least two different groups from H01L2224/83855 - H01L2224/8388, e.g. for hybrid thermoplastic-thermosetting adhesives
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92147—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01059—Praseodymium [Pr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

Es wird ein Herstellungsverfahren mit vergrößerter effektiver Chip-Klebefläche offenbart. Eine flüssige A-Zustandspaste (121) wird auf ein Substrat (110) aufgebracht und zu einer B-Zustandsfilmschicht (122) teilweise ausgehärtet. Die B-Zustandsfilmschicht (122) wird während eines Chip-Befestigungsschritts und eines elektrischen Verbindungsschritts aufrechterhalten, ohne dabei vollständig auszuhärten. Während eines Einformens ist der Zusammenpressdruck für das entsprechende Kapselmaterial (150) größer (6,89 x 106 bis 10,34 x 106 Pa bzw. 1000 bis 1500 psi) als der Chip-Befestigungsdruck. Hierdurch wird die B-Zustandsfilmschicht (122) dünn zusammengedrückt und die effektive Chip-Klebefläche vergrößert. Die B-Zustandsfilmschicht (122) und das Kapselmaterial (150) werden beim Einformen gleichzeitig ausgehärtet.

Description

  • Gebiet der Erfindung
  • Die Erfindung bezieht sich auf ein Verfahren zur Herstellung eines integrierten Schaltkreispackages und insbesondere auf ein Verfahren zur Herstellung eines solchen Packages (Pakets) zur Verbesserung der effektiven Chip-Klebefläche unter Verwendung einer B-Zustandsfilmschicht als Chip-Klebematerial.
  • Eine gebräuchliche Technik besteht darin, ein B-Zustandsmaterial als Chip-Klebematerial zu verwenden, wie dies in dem taiwanesischen Patent Nr. 455,970 mit dem Titel "Multi-Chip Stacked Package" offenbart wird. Das herkömmliche B-Zustandsmaterial wird dazu verwendet, zwei Chips miteinander zu verbinden. Es verursacht keine Spannungen zwischen den Chips, da diese den gleichen Wärmekoeffizienten besitzen. Zudem ist das B-Zustandsmaterial in einem Verbund abgedichtet, so dass die Adhesivkraft des B-Zustandsmaterials nicht stark beansprucht wird.
  • Wird ein B-Zustandsmaterial unmittelbar dazu eingesetzt, um einen Chip 20 an einem Substrat eines integrierten Schaltkreispackages zu befestigen, so wird zunächst, wie in 1 gezeigt, das B-Zustandsmaterial 13 an einer Chip-Befestigungsfläche 11 des Substrats 10 aufgetragen.
  • Anschließend wird die Rückseite 23 des Chips 20 gegen die Chip-Befestigungsfläche 11 des Substrats 10 gedrückt. Das B-Zustandsmaterial 13 wird während des Zusammendrückens erhitzt, um eine vollausgehärtete C-Zustandsfilmschicht 13 zu bilden, die den Chip 20 während des Chip-Befestigungsschritts an dem Substrat 10 festlegt. Die C-Zustandsfilmschicht 13 erfährt keine Veränderung ihrer physikalischen Eigenschaften bzw. ihres Zustands oder chemische Reaktionen im nachfolgenden Prozess wie z. B. einem Einkapseln. Haftdrähte 30, die durch ein Drahtklebe- oder -löttechnik gebildet werden, verbinden Anschlussmarken 21 an der aktiven Oberfläche 22 des Chips 20 mit entsprechenden Marken 12 des Substrats 10, worauf hin der Gusseinkapselungsschritt folgt. Da das B-Zustandsmaterial 13 durch eine Drucktechnik oder eine andere Flüssigspendetechnik aufgebracht wird, ist die Befestigungsfläche nicht vollständig eben, so dass der Chip 20 und das Substrat 10 durch den Anpressdruck nicht vollständig verbunden werden. Hierdurch kann sehr leicht ein Popkorn-Defekt entstehen, wenn ein Zuverlässigkeitstest wie beispielsweise ein Feuchtigkeitstest oder ein Einbrenntest nach dem Zusammenpacken vorgenommen wird. Wird nämlich der Chip 20 vor dem Einkapseln in einem Test von dem Substrat 10 entfernt, so zeigt sich, dass die C-Zustandsfilmschicht 13 an dem Substrat 10 eine geringe effektive Chip-Klebefläche von lediglich etwa 50 Prozent in bezug auf die insgesamt mögliche Chip-Befestigungsfläche an dem Substrat 10 aufweist. Zum Teil liegt diese sogar unter 30 Prozent, wie dies in 2 gezeigt is. Aus diesem Grund ist die C-Zustandsfilmschicht 13, die in dem Chip-Befestigungsschritt des herkömmlichen Verfahrens gebildet wird, nicht ausreichend gut genug, um den Chip 20 und das Substrat 10 miteinander zu verbinden, da hierbei Hohlräume und Lücken zwischen dem Chip 20 und dem Substrat 10 verbleiben.
    •
  • Aufgabe der Erfindung ist es, hier Abhilfe zu schaffen. Diese Aufgabe wird durch die in den Patentansprüchen angegebenen Verfahren gelöst.
  • Gemäß der Erfindung wird ein Verfahren zur Herstellung eines Packages mit einem integrierten Schaltkreis vorgeschlagen, bei dem eine verbesserte effektive Chip-Klebefläche erzielt werden. Hierbei wird ein Chip-Klebematerial an einem Substrat als B-Zustandsfilmschicht aufrechterhalten, um den Chip anzukleben, und zwar während eines Chip-Befestigungsschritts sowie eines elektrischen Verbindungsschritts. Anschließend wird eine Kapselung auf dem Substrat vorgesehen. Da der Zusammenpressdruck für die Kapsel größer ist, als der Chip-Anpressdruck, kann die B-Zustandsfilmschicht sich zusätzlich enger mit dem Chip verbinden, so dass in dem Kapselungsschritt die effektive Chip-Befestigungsfläche vergrößert wird.
  • Gemäß einem zweiten Ziel der Erfindung wird ein Zusammenpackverfahren geschaffen, dass eine B-Zustandsfilmschicht als Chip-Klebematerial verwendet. Die B-Zustandsschicht verbindet den Chip und das Substrat eng miteinander. Da die B-Zustandsfilmschicht eine Glasübergangstemperatur (Tg) aufweist, die kleiner ist, als die Chip-Befestigungstemperatur und weiterhin eine Aushärtetemperatur, die kleiner ist, als die Aushärtetemperatur des Kapselmaterials, kann die B-Zustandsfilmschicht zwischen dem Chip und dem Substrat dünn zusammengedrückt werden, wobei Lücken und Hohlräume in dem Kapselungsschritt vermindert oder entfernt werden.
  • Gemäß der Erfindung umfasst ein Zusammenpackverfahren zur Verbesserung der effektiven Chip-Klebefläche eine Vielzahl von Schritten wie folgt: Der erste Schritt besteht darin, ein Substrat mit einer Chip-Befestigungsfläche zu schaffen. Als nächstes wird eine flüssige Paste im A-Zustand, welche ein aushärtbares Material und ein Lösungsmittel enthält, auf die Chip-Befestigungsfläche des Substrats aufgebracht. Nachfolgend wird das Substrat erhitzt, um das Lösungsmittel aus der flüssigen A-Zustandspaste auszutreiben, so dass diese in eine trockene B-Zustandsfilmschicht überführt wird, ohne vollständig auszuhärten. Ein Chip wird an der Chip-Befestigungsfläche des Substrats durch Adhäsion der B-Zustandsfilmschicht befestigt, wobei allerdings die B-Zustandsfilmschicht während des Chip-Befestigungsschritts nicht vollständig aushärtet. Der Chip wird dann elektrisch mit dem die B-Zustandsfilmschicht aufweisenden Substrat verbunden. Schließlich wird eine Kapsel in einem Kapselungsschritt gefertigt. Während dieses Kapselungsschritts ist die B-Zustandsfilmschicht aktiv. Der Zusammenpressdruck für die Kapsel beträgt in etwa 1000 bis 1500 psi (6,89 × 106 bis 10,34 × 106 Pa) und ist damit größer, als der Chip-Anpressdruck, so dass die B-Zustandsfilmschicht enger zusammengedrückt wird und sich mit dem Chip vereinigt, um die effektive Chip-Klebefläche zu vergrößern. Vorzugsweise ist die Heiztemperatur in dem Kapselungsschritt etwa 150°C bis 200°C höher als die Temperatur zum vollen Aushärten der B-Zustandsfilmschicht, so dass die B-Zustandsfilmschicht und die Kapsel gleichzeitig aushärten.
    •
  • Beschreibung der Figuren
  • 1 zeigt eine Querschnittsansicht eines Substrats mit einem an diesem angebrachten Chip, der in einem herkömmlichen Zusammenpackenverfahren für integrierte Schaltkreise befestigt worden ist.
  • 2 zeigt ein Foto der effektiven Chip-Klebefläche an dem Substrat in dem herkömmlichen integrierten Schaltkreispackage.
  • 3 zeigt ein Ablaufdiagramm für ein Zusammenpackverfahren zur Erhöhung der effektiven Chip-Klebefläche gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
  • 4A bis 4F zeigt jeweils eine Querschnittsansicht des Substrats während des Zusammenpackverfahrens gemäß dem Ausführungsbeispiel der vorliegenden Erfindung.
  • 5 zeigt eine Querschnittsansicht des Packages mit einem integrierten Schaltkreis, das in dem Zusammenpackverfahrens gemäß dem Ausführungsbeispiel der vorliegenden Erfindung hergestellt worden ist.
  • 6 zeigt in eine Querschnittsansicht eines Substrats mit einem befestigten Chip in einer Form gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
  • Detaillierte Beschreibung der vorliegenden Erfindung
  • Die vorliegende Erfindung wird nachfolgend anhand der in der Zeichnung dargestellten Ausführungsbeispiele näher erläutert.
  • Gemäß einem Ausführungsbeispiel der vorliegenden Erfindung umfasst das Zusammenpackverfahren zur Erhöhung der effektiven Chip-Klebefläche die in 3 dargestellten Schritte.
  • Wie in den 3 und 4A gezeigt, besteht der erste Schritt 101 darin, ein Substrat 110 zu schaffen wobei dieses Substrat 110 ein Substrat mit einer hohen Leitungsdicht für integrierte Schaltkreispackages ist, wie beispielsweise eine gedruckt BT-Schaltkreisplatine, eine Dünnfilmleiterplatte und oder ein TAB-Band. In das Substrat 110 weist eine Chip-Befestigungsfläche 111 sowie eine Vielzahl von Anschlussmarken 112 (oder -Litzen) an der Chip-Befestigungsfläche 111 zu elektrischen Verbindung mit dem Chip 130 auf. Die Anordnung der Anschlussmarken 112 ist nicht auf das Ausführungsbeispiel beschränkt; vielmehr können die Anschlußmarken 112 beispielsweise auch an der anderen Seite des Substrats 110 vorgesehen sein. Bevorzugt ist die andere Fläche des Substrats 110, die mit der Chip-Befestigungsfläche 111 korrespondiert, eine Bestückungsfläche 113, die elektrisch mit der Chip-Befestigungsfläche 111 über Durchgangsleitungen verbunden ist.
  • Als nächstes wird, wie in den 3 und 4B gezeigt, ein Applikationsschritt 102 ausgeführt. Dabei wird eine flüssige A-Zustandspaste 121 auf die Chip-Befestigungsfläche 111 des Substrats 110 aufgebracht und als Chip-Klebematerial verwendet. Die flüssige A-Zustandspaste 121 kann in einem Flüssigkeitsbeschichtungsverfahren aufgebracht werden, beispielsweise durch Bedrucken, Siebdruck, Schablonendruck, ein Sprühverfahren, Schleuderbeschichten oder ein Tauchverfahren. In dem dargestellten Ausführungsbeispiel wird die flüssige A-Zustandspaste 121 durch ein Siebdruckverfahren aufgebracht, ohne dass hierbei die Anschlussmarken 112 bedeckt werden. Die flüssige A-Zustandspaste 121 weist in mehreren Zuständen aushärtende Kunststoffe wie Polyimid, Polyquinolin und Benzocyclobuten und ein Lösungsmittel auf, das die vorstehend genannten Aushärtbahren Kunststoffe löst, wie beispielsweise ein Lösungsmittelgemisch aus Butyrolacton und Cyclopentanon oder 1, 3, 5 Mesitylen. Die Glasübergangstemperatur (Tg) der flüssigen A-Zustandpaste 121 soll zwischen – 40°C und 10°C liegen.
  • Als nächstes wird, wie in den 3 und 4C gezeigt, ein Heizschritt 103 ausgeführt. Dabei wird das Substrat 110 auf die Voraushärtetemperatur der flüssigen A-Zustandpaste 121 erhitzt. Das Lösungsmittel der flüssigen A-Zustandspaste 121 wird durch Erwärmung, Vakuumstrocknung oder UV-Strahlung entfernt, so dass die A-Zustandspaste 121 in eine trockene, adhesive B-Zustandsfilmschicht 121 umgewandelt wird. Diese B-Zustandsfilmschicht 122 ist thermoplastisch und weist Aushärteigenschaften auf; sie wird üblicherweise als "Prepreg" bezeichnet. Die B-Zustandsfilmschicht 122 besitzt eine Glasübergangstemperatur (Tg) und eine Vollaushärttemperatur. Die B-Zustandsfilmschicht 122 ist aktiv und besitzt verschiedene Klebeeigenschaften bei verschiedenen Temperaturen. Die Glasübergangstemperatur (Tg) der B-Zustandsfilmschicht 122 liegt in etwa zwischen –10°C und 100°C, vorzugsweise zwischen 35°C und 70°C. Besitzt die B-Zustandsfilmschicht 122 eine Temperatur, die höher ist, als die Glasübergangstemperatur (TG) der B-Zustandsfilmschicht 122, jedoch geringer als die Vollaushärttemperatur, so wird die B-Zustandsfilmschicht 122 viskos und adhesiv zur Befestigung eines Chips. Besitzt die B-Zustandsfilmschicht 122 auf dem Substrat 110 eine Temperatur unterhalb der Glasübergangstemperatur an der B-Zustandsfilmschicht 122 (etwa kleiner 35°C), beispielsweise Raumtemperatur, so wird die B-Zustandsfilmschicht 122 zu einem trockenen, nicht-adhesiven Film, so dass das Substrat 110 gut transportiert oder gelagert werden kann. Die Vollaushärttemperatur der B-Zustandsfilmschicht 122 liegt bei etwa 175°C nahe der Formgebungstemperatur in dem Kapselungsschritt 106.
  • Anschließend wird der in den 3 und 4D dargestellte Chip-Befestigungsschritt 104 ausgeführt. Dabei wird ein Chip 130 an der Chip-Befestigungsfläche 111 des Substrats 110 bei erhöhter Temperatur und erhöhtem Druck angebracht, wobei die Temperatur zur Befestigung des Chips 130 höher ist, als die Glasübergangstemperatur der B-Zustandsfilmschicht 122. Die B-Zustandsfilmschicht 122 wird dabei adhesiv, um den Chip 130 mit dem Substrat 110 zu verkleben. Bei dem dargestellten Ausführungsbeispiel wird die Rückseite 123 des Chips 120 mit der Chip-Befestigungsfläche 111 des Substrats 110 mittels der B-Zustandsfilmschicht 122 verklebt. Eine Vielzahl von Anschlussmarken 131 befinden sich an der aktiven Seite 132 des Chips 130. Während des Chip-Befestigungsschritts 104 und des elektrischen Verbindungsschritts 105 ist es wichtig, dass die B-Zustandsfilmschicht 122 in einem teilweise ausgehärteten Zustand gehalten wird, ohne dabei vollständig auszuhärten.
  • Danach wird, wie in den 3 und 4E gezeigt, der elektrische Verbindungsschritt 105 ausgeführt. Hierbei werden die Anschlussmarken 131 des Chips 130 elektrisch mit den Anschlussmarken 112 des Substrats 110 über Metalldrähte 140 verbunden, die in einem Drahtklebeverfahren gebildet werden. Zu diesem Zeitpunkt wird die B-Zustandsfilmschicht 122 in einem nicht vollständig ausgehärteten Zustand gehalten. Alternativ können auch automatisierten Verfahren wie zum Beispiel TAB (tape automated bonding) oder herkömmliche Techniken wie Löten, etc. für die elektrische Verbindung eingesetzt werden.
  • Schließlich wird, wie in den 3 und 4F gezeigt, der Kapselungsschritt 106 ausgeführt. Der Kapselungsschritt 106 umfasst einen Füll-Teilschritt und einen Zusammenpress-Teilschritt zur Anformung einer Kapsel 150 an dem Substrat 110 mittels Formwerkzeugen 151 und 152. In dem Füll-Teilschritt wird das Substrat 110 mit dem applizierten Chip 130 und der B-Zustandsfilmschicht 122 in den Formhohlraum zwischen dem oberen Formwerkzeug 151 und dem unteren Formwerkzeug 152 eingebracht. Anschließend wird ein Kapselmaterial 150 unter einem Fülldruck in den Formhohlraum eingefüllt, bis über 80 Volumenprozent des Formhohlraums ausgefüllt sind. Das Kapselmaterial 150 enthält aushärtbaren Kunststoff, einen Härter, Silikatfüllmaterial, Entformungswachs und einige Farbstoffe. In dem Zusammenpress-Teilschritt wird an dem Kapselmaterial 150 innerhalb des Formhohlraums ein Zusammenpressdruck erzeugt, der größer ist, als der Fülldruck, so dass Hohlräume in dem Kapselmaterial 150 und in der B-Zustandsfilmschicht 122 entfernt werden. Der Zusammenpressdruck ist etwa 1000 bis 1500 psi (6,89 × 106 bis 10,34 × 106 Pa) größer als der Chip-Anpressdruck in dem Chip-Befestigungsschritt 104. Nach Beendigung des Chip-Befestigungsschritts 104 und des elektrischen Verbindungsschritts 105 befindet sich die B-Zustandsfilmschicht 122 immer noch in einem lediglich teilweise ausgehärteten Zustand und kann deswegen geeignet verformt werden. Die B-Zustandsfilmschicht 122 wird unter dem hohen Zusammenpressdruck für das Kapselmaterial 150 zusammengedrückt, so dass Hohlräume und Lücken innerhalb der B-Zustandsfilmschicht 122 entfernt werden, um die effektive Chip-Klebefläche zwischen dem Chip 130 und dem Substrat 110 zu erhöhen. Vorzugsweise beträgt die Heiztemperatur in dem Kapselungsschritt 106 zum Aushärten des Kapselmaterials 150 etwa 150°C bis 200°C, welche der Vollaushärttemperatur des Kapselmaterials 150 entspricht, so dass die B-Zustandsfilmschicht 122 und das Kapselmaterial 150 gleichzeitig ausgehärtet werden. Nach dem Kapselungsschritt 106 wird die B-Zustandsfilmschicht 122 in eine C-Zustandsfilmschicht 123 umgewandelt (vgl. 5), die eine stabile Befestigungsfilmschicht ist. In diesem Ausführungsbeispiel folgt dem Kapselungsschritt 106 ein weiterer Schritt, mit dem eine Vielzahl von Lötkugeln 160 an der Bestückungsfläche 113 des Substrats 110 angebracht werden. Anschließend wird das Substrat würfelartig zerteilt und getrennt, um ein Kugelgittermusterpackage (BGA: ball grid array) mit exzellenter Zuverlässigkeit zu bilden.
  • Das Zusammenpackverfahren zur Vergrößerung der effektiven Chip-Klebefläche gemäß der vorliegenden Erfindung eignet sich für unterschiedliche Packages, insbesondere für Packages in der Größenordnung eines Chips, d. h. sogenannte "Chip scale packages" (CSP). Die B-Zustandsfilmschicht 122 kontaminiert dabei nicht die Anschlussmarken 112 des Substrats 110, so dass die Anschlussmarken 112 nahe an dem Chip 130 angeordnet werden können. In vorteilhafter Ausgestaltung sind daher nach dem Zerteilen des Substrats 110 in separate integrierte Schaltkreispackages die Chip-Befestigungsflächen 111 des Substrats 110 nicht größer, als das 1,5-fache der aktiven Oberfläche 132 des Chips 130, so dass sich Packages in der Größenordnung eines Chips (CSP) ergeben.
  • Das Zusammenpackverfahren zur Erhöhung der effektiven Chip-Klebefläche gemäß der Erfindung kann auch für andere Packages verwendet werden. 6 zeigt ein Substrat 210 mit einem Fenster 214, wobei eine B-Zustandsfilmschicht 222 auf eine Chip-Befestigungsfläche 211 des Substrats 210 gedruckt ist, um die aktive Fläche 232 des Chips 230 anzukleben. Die B-Zustandsfilmschicht 222 besitzt einen Beschichtungsbereich, der größer ist, als die aktive Oberfläche 232 des Chips 230. Weiterhin sind Anschlussmarken 231 an der aktiven Oberfläche 232 des Chips 230 ausgebildet. Die aktive Oberfläche 232 des Chips 230 ist derart an der Chip-Befestigungsfläche 211 des Substrats 210 angebracht, dass die Anschlussmarken 231 über das Fenster 214 zugänglich sind. Die Anschlussmarken 231 des Chips 230 sind elektrisch mit den Anschlussmarken 212 des Substrats 210 über Haftleitungen 240 verbunden. Die B-Zustandsfilmschicht 222 ist während des Chip-Befestigungsschritts 104 und des elektrischen Verbindungsschritts 105 noch nicht vollständig ausgehärtet. Wenn das Substrat 210 zwischen einem oberen Formwerkzeug 251 und einem unteren Formwerkzeug 250 aufgenommen wird, sorgt der Zusammenpressdruck für das Kapselmaterial 250 auch dafür, das die B-Zustandsfilmschicht 222 dünn zusammengedrückt wird, um die effektive Chip-Klebefläche zu vergrößern.
  • Verallgemeinert ergibt sich ein Herstellungsverfahren mit vergrößerter effektiver Chip-Klebefläche. Eine flüssige A-Zustandspaste 121 wird auf ein Substrat 110 aufgebracht und zu einer B-Zustandsfilmschicht 122 teilweise ausgehärtet. Die B-Zustandsfilmschicht 122 wird während eines Chip-Befestigungsschritts und eines elektrischen Verbindungsschrittes aufrechterhalten, ohne dabei vollständig auszuhärten. Während eines Einformens ist der Zusammenpressdruck für das entsprechende Kapselmaterial 150 größer 1000 bis 1500 psi (6,89 × 106 bis 10,34 × 106 Pa), als der Chip-Befestigungsdruck. Hierdurch wird B-Zustandsfilmschicht 122 dünn zusammengedrückt und die effektive Chip-Klebefläche vergrößert. Die B-Zustandsfilmschicht 122 und das Kapselmaterial 150 werden beim Einformen gleichzeitig ausgehärtet.
  • Die vorstehend erläuterten Ausführungsbeispiele dienen dazu, die Erfindung zu veranschaulichen. Eine Beschränkung ist hiermit nicht verbunden. Weiterer Ausgestaltungen ergeben sich für den Fachmann ohne weiteres anhand der beigefügten Patentansprüche.

Claims (18)

  1. Verfahren zur Herstellung eines integrierten Schaltkreispackages, umfassend: – Schaffung eines Substrats (110, 210) mit einer Chip-Befestigungsfläche (111, 211); – Applikation einer flüssigen A-Zustandspaste (121) an der Chip-Befestigungsfläche (111, 211) des Substrats (110, 210), wobei die flüssige A-Zustandspaste (121) ein thermisch aushärtbares Material und ein Lösungsmittel enthält; – Heizen des Substrats (110,210) zum Austreiben des Lösungsmittel aus der flüssigen A-Zustandspaste (121) und Umwandeln der flüssigen A-Zustandspaste (121) in eine trockene B-Zustandsfilmschicht (122, 222); – Anbringung eines Chips (130,230) an der Chip-Befestigungsfläche (111, 211) des Substrats (110, 210) mittels der B-Zustandsfilmschicht (122, 222), wobei die B-Zustandsschicht (122, 222) in einem nicht-vollausgehärteten Zustand aktiv ist; – elektrische Verbindung des Chips (130, 230) mit dem mit der B-Zustandsfilmschicht (122, 222) versehenen Substrat (110, 210); – Formung von Kapselmaterial (150) an der Chip-Befestigungsfläche (111, 211) des Substrats (111, 211), wobei der Zusammenpressdruck für das Kapselmaterial (150) größer ist, als der Chip-Anpressdruck, derart, dass die B-Zustandsfilmschicht (122, 222) weiter mit dem Chip (130, 230) verklebt, wobei die effektive Chip-Klebefläche vergrößert wird.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der Zusammenpressdruck bei der Formung des Kapselmaterials (150) 6,89 × 106 bis 10,34 × 106 Pa bzw. 1000 bis 1500 psi beträgt.
  3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Temperatur während der Formung des Kapselmaterials (150) 150°C bis 200°C beträgt und die B-Zustandsfilmschicht (122, 222) dabei in eine C-Zustandsfilmschicht (123) umgewandelt wird.
  4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Temperatur bei der Formung des Kapselmaterial (150) höher ist, als die Temperatur in dem Heizschritt des Substrats (110, 210).
  5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die B-Zustandsfilmschicht (122, 222) eine Glasübergangstemperatur größer als –10 Grad Celsius aufweist.
  6. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass die Chip-Befestigungstemperatur größer ist, als die Glasübergangstemperatur der B-Zustandsfilmschicht (122, 222).
  7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die flüssige A-Zustandpaste (121) durch Drucken, insbesondere Siebdruck oder Schablonendruck, ein Sprühverfahren, Schleuderbeschichten oder ein Tauchverfahren aufgebracht wird.
  8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die B-Zustandsfilmschicht (122, 222) mit der Rückseite (123) des Chips (130) verklebt wird.
  9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass B-Zustandsfilmschicht (122, 222) mit der aktiven Oberfläche (232) des Chips (230) verklebt wird.
  10. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass die B-Zustandsfilmschicht (122, 222) und das Kapselmaterial (150) gleichzeitig während des Formungsschritts des Kapselmaterials (150) ausgehärtet werden.
  11. Verfahren zur Herstellung eines integrierten Schaltkreispackages, umfassend: – Schaffung eines Substrats (110, 210) mit einer Chip-Befestigungsfläche (111, 211); – Applikation einer flüssigen A-Zustandspaste (121) an der Chip-Befestigungsfläche (111, 211) des Substrats (110, 210); – Heizen des Substrats (110,210) zum Umwandeln der flüssigen A-Zustandspaste (121) in eine B-Zustandsfilmschicht (122, 222), wobei die B-Zustandsfilmschicht (122, 222) eine Glasübergangstemperatur (Tg) besitzt; – Anbringung eines Chips (130,230) an der Chip-Befestigungsfläche (111, 211) des Substrats (110, 210), wobei das Substrat (110,210) über die Glasübergangstemperatur (Tg) der B-Zustandsfilmschicht (122, 222) erhitzt wird, derart, dass die B-Zustandsschicht (122, 222) für das Substrat (110, 210) und dem Chip (130, 230) adhesiv wird und in einem nichtvollausgehärteten Zustand aktiv ist; – elektrische Verbindung des Chips (130, 230) mit dem mit der B-Zustandsfilmschicht (122, 222) versehenen Substrat (110, 210); – Formung von Kapselmaterial (150) an der Chip-Befestigungsfläche (111, 211) des Substrats (111, 211), wobei der Zusammenpressdruck für das Kapselmaterial (150) größer ist, als der Chip-Anpressdruck, derart, dass die B-Zustandsfilmschicht (122, 222) weiter mit dem Chip (130, 230) verklebt, wobei die effektive Chip-Klebefläche vergrößert wird.
  12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass der Zusammenpressdruck bei der Formung des Kapselmaterials (150) 6,89 × 106 bis 10,34 × 106 Pa bzw. 1000 bis 1500 psi beträgt.
  13. Verfahren nach Anspruch 11 oder 12, dadurch gekennzeichnet, dass die B-Zustandsfilmschicht (122, 222) und das Kapselmaterial (150) gleichzeitig während des Formungsschritts des Kapselmaterials (150) ausgehärtet werden.
  14. Verfahren nach einem der Ansprüche 11 bis 13, dadurch gekennzeichnet, dass die Temperatur während der Formung des Kapselmaterials (150) 150°C bis 200°C beträgt und die B-Zustandsfilmschicht (122, 222) dabei in eine C-Zustandsfilmschicht (123) umgewandelt wird.
  15. Verfahren nach einem der Ansprüche 11 bis 14, dadurch gekennzeichnet, dass die Glasübergangstemperatur der B-Zustandsfilmschicht (122, 222) größer als –10°C ist.
  16. Verfahren nach einem der Ansprüche 11 bis 15, dadurch gekennzeichnet, dass die Chip-Befestigungsfläche (111, 211) des Substrats (111, 210) weniger als das 1,5-fache der aktiven Oberfläche (132, 232) des Chips (130, 230) beträgt.
  17. Verfahren zur Herstellung eines integrierten Schaltkreispackages, umfassend: – Schaffung eines Substrats (110, 210) mit einer Chip-Befestigungsfläche (111, 211); – Aufdrucken eines Chip-Klebematerials (121) auf die Chip-Befestigungsfläche (111, 211) des Substrats (110, 210); – Teilaushärten des Chip-Klebematerials (121) auf dem Substrat (110, 210) in einen B-Zustand; – Anbringung eines Chips (130,230) an der Chip-Befestigungsfläche (111, 211) mittels des Chip-Klebematerials (121); – elektrische Verbindung des Chips (130, 230) mit dem Substrat (110, 210), das mit dem Chip-Klebematerial (121) im B-Zustand versehen ist; – Formung eines Kapselmaterials (150) und vollständiges Aushärten des Chip-Klebematerials (121) an dem Substrat (111, 211) unter Umwandlung in einen C-Zustand.
  18. Verfahren nach Anspruch 17, dadurch gekennzeichnet, dass das Chip-Klebematerials (121) eine Glasübergangstemperatur größer als –10°C aufweist.
DE10355068A 2002-11-29 2003-11-25 Verfahren zum Montieren und Verkapseln eines integrierten Schaltkreises Expired - Fee Related DE10355068B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW091135243A TW582078B (en) 2002-11-29 2002-11-29 Packaging process for improving effective die-bonding area
TW091135243 2002-11-29

Publications (2)

Publication Number Publication Date
DE10355068A1 true DE10355068A1 (de) 2004-06-17
DE10355068B4 DE10355068B4 (de) 2006-05-18

Family

ID=29998121

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10355068A Expired - Fee Related DE10355068B4 (de) 2002-11-29 2003-11-25 Verfahren zum Montieren und Verkapseln eines integrierten Schaltkreises

Country Status (5)

Country Link
US (1) US6960491B2 (de)
DE (1) DE10355068B4 (de)
FR (1) FR2848024B1 (de)
GB (1) GB2396964B (de)
TW (1) TW582078B (de)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050208700A1 (en) * 2004-03-19 2005-09-22 Chippac, Inc. Die to substrate attach using printed adhesive
US7015064B1 (en) 2004-04-23 2006-03-21 National Semiconductor Corporation Marking wafers using pigmentation in a mounting tape
US7135385B1 (en) 2004-04-23 2006-11-14 National Semiconductor Corporation Semiconductor devices having a back surface protective coating
DE102004032605B4 (de) * 2004-07-05 2007-12-20 Infineon Technologies Ag Halbleiterbauteil mit einem Halbleiterchip und elektrischen Verbindungselementen zu einer Leiterstruktur
DE102005015036B4 (de) * 2004-07-19 2008-08-28 Qimonda Ag Verfahren zur Montage eines Chips auf einer Unterlage
US7101620B1 (en) * 2004-09-07 2006-09-05 National Semiconductor Corporation Thermal release wafer mount tape with B-stage adhesive
US7273767B2 (en) * 2004-12-31 2007-09-25 Carsem (M) Sdn. Bhd. Method of manufacturing a cavity package
US20060216868A1 (en) * 2005-03-25 2006-09-28 Advanced Semiconductor Engineering Inc. Package structure and fabrication thereof
US20060289980A1 (en) * 2005-06-22 2006-12-28 Chang Hong T Stacked memory card and method for manufacturing the same
WO2007084952A2 (en) * 2006-01-18 2007-07-26 Akrion Technologies, Inc. Systems and methods for drying a rotating substrate
US8030138B1 (en) 2006-07-10 2011-10-04 National Semiconductor Corporation Methods and systems of packaging integrated circuits
TWI385738B (zh) * 2007-11-09 2013-02-11 Ableprint Technology Co Ltd Method for Eliminating Bubble of Adhesive Adhesive Layer in Semiconductor Packaging
US7749809B2 (en) * 2007-12-17 2010-07-06 National Semiconductor Corporation Methods and systems for packaging integrated circuits
US8048781B2 (en) * 2008-01-24 2011-11-01 National Semiconductor Corporation Methods and systems for packaging integrated circuits
US20100015329A1 (en) * 2008-07-16 2010-01-21 National Semiconductor Corporation Methods and systems for packaging integrated circuits with thin metal contacts
KR101095094B1 (ko) * 2009-10-26 2011-12-16 삼성전기주식회사 웨이퍼 레벨 패키지의 제조방법
US10763130B2 (en) 2017-04-25 2020-09-01 Microchip Technology Incorporated Systems and methods for improved delamination characteristics in a semiconductor package
JP7406336B2 (ja) * 2019-10-11 2023-12-27 三星電子株式会社 半導体装置の製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59143335A (ja) * 1983-02-03 1984-08-16 Oki Electric Ind Co Ltd 半導体装置の製造方法
FI76220C (fi) * 1984-09-17 1988-09-09 Elkotrade Ag Foerfarande foer inkapsling av pao ett baerarband anordnade halvledarkomponenter.
US4601944A (en) * 1985-06-05 1986-07-22 Westinghouse Electric Corp. Polybutadiene-epoxy-anhydride laminating resins
US4793883A (en) * 1986-07-14 1988-12-27 National Starch And Chemical Corporation Method of bonding a semiconductor chip to a substrate
JPH0311757A (ja) * 1989-06-09 1991-01-21 Hitachi Ltd 半導体装置およびその製造方法
US5068708A (en) * 1989-10-02 1991-11-26 Advanced Micro Devices, Inc. Ground plane for plastic encapsulated integrated circuit die packages
US5367196A (en) * 1992-09-17 1994-11-22 Olin Corporation Molded plastic semiconductor package including an aluminum alloy heat spreader
US5691567A (en) * 1995-09-19 1997-11-25 National Semiconductor Corporation Structure for attaching a lead frame to a heat spreader/heat slug structure
US6017776A (en) * 1997-04-29 2000-01-25 Micron Technology, Inc. Method of attaching a leadframe to singulated semiconductor dice
JP3420473B2 (ja) * 1997-04-30 2003-06-23 東レ・ダウコーニング・シリコーン株式会社 シリコーン系接着性シート、その製造方法、および半導体装置
US5955021A (en) * 1997-05-19 1999-09-21 Cardxx, Llc Method of making smart cards
DE69832944T2 (de) * 1997-10-29 2006-10-26 Hitachi Chemical Co., Ltd. Siloxanmodifizierte Polyamidharzzusammensetzung, Klebefilme, Klebefolie und Halbleiterbauelement
US5972735A (en) * 1998-07-14 1999-10-26 National Starch And Chemical Investment Holding Corporation Method of preparing an electronic package by co-curing adhesive and encapsulant
JP3301075B2 (ja) * 1999-04-20 2002-07-15 ソニーケミカル株式会社 半導体装置の製造方法
KR100511759B1 (ko) * 1999-06-18 2005-08-31 히다치 가세고교 가부시끼가이샤 접착제, 접착부재, 접착부재를 구비한 반도체탑재용배선기판 및 이것을 사용한 반도체장치
US6518089B2 (en) * 2001-02-02 2003-02-11 Texas Instruments Incorporated Flip chip semiconductor device in a molded chip scale package (CSP) and method of assembly
JP4286465B2 (ja) * 2001-02-09 2009-07-01 三菱電機株式会社 半導体装置とその製造方法
TW497236B (en) * 2001-08-27 2002-08-01 Chipmos Technologies Inc A soc packaging process

Also Published As

Publication number Publication date
GB2396964A (en) 2004-07-07
FR2848024A1 (fr) 2004-06-04
US20040106233A1 (en) 2004-06-03
US6960491B2 (en) 2005-11-01
GB2396964B (en) 2004-12-15
FR2848024B1 (fr) 2006-06-09
GB0327510D0 (en) 2003-12-31
DE10355068B4 (de) 2006-05-18
TW582078B (en) 2004-04-01
TW200409252A (en) 2004-06-01

Similar Documents

Publication Publication Date Title
DE10355068A1 (de) Integriertes Schaltkreispackage mit vergrößerter Chip-Klebefläche
DE102013113469B4 (de) Flip-chip-wafer-level-baueinheiten und diesbezügliches verfahren
EP2259311B1 (de) Verfahren zum Einbetten zumindest eines Bauelements in einem Leiterplattenelement
DE69818185T2 (de) Halbleiterverpackung und deren Herstellungsmethode
DE69725926T2 (de) Fügemethode für Substrate und Struktur
DE10163799A1 (de) Halbleiterchip-Aufbausubstrat und Verfahren zum Herstellen eines solchen Aufbausubstrates
DE19959938A1 (de) Herstellungsverfahren einer eine Gehäusestruktur aufweisenden Halbleitervorrichtung und dadurch hergestellte Halbleitervorrichtung
DE19848834A1 (de) Verfahren zum Montieren eines Flipchips und durch dieses Verfahren hergestellte Halbleiteranordnung
DE10259221A1 (de) Elektronisches Bauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben
DE10045043A1 (de) Halbleiterbauteil und Verfahren zu dessen Herstellung
DE102008010098A1 (de) Halbleiterpackage mit einer ein Die aufnehmenden durchgehenden Ausnehmung und einer Verbindungsbohrung und ein Verfahren zu deren Herstellung
DE10156386A1 (de) Verfahren zum Herstellen eines Halbleiterchips
DE10127009A1 (de) Kunststoffgehäuse mit mehreren Halbleiterchips und einer Umverdrahtungsplatte sowie ein Verfahren zur Herstellung des Kunststoffgehäuses in einer Spritzgußform
DE10223738B4 (de) Verfahren zur Verbindung integrierter Schaltungen
DE102013103351B4 (de) Elektronikmodul
EP1779428B1 (de) Verfahren zur herstellung eines verdrahtungssubstrats eines halbleiterbauteils mit aussenkontaktanschlussflecken für aussenkontakte
DE10059176C2 (de) Zwischenträger für ein Halbleitermodul, unter Verwendung eines derartigen Zwischenträgers hergestelltes Halbleitermodul sowie Verfahren zur Herstellung eines derartigen Halbleitermoduls
DE10162676B4 (de) Elektronisches Bauteil mit einem Halbleiterchip und einer Umverdrahtungsplatte und Systemträger für mehrere elektronische Bauteile sowie Verfahren zur Herstellung derselben
DE19540306C1 (de) Verfahren zur Herstellung von Leiterrahmen für Halbleiterbauelemente
DE10124970A1 (de) Elektronisches Bauteil mit einem Halbleiterchip auf einer Halbleiterchip-Anschlußplatte und Verfahren zu seiner Herstellung
DE10145468C1 (de) Verfahren und Vorrichtung zum Befestigen von Halbleitereinrichtungen auf einer Schalteinrichtung
DE19728992A1 (de) Gehäuse für zumindest einen Halbleiterkörper
DE10233641A1 (de) Verfahren zur Verbindung einer integrierten Schaltung mit einem Substrat und entsprechende Schaltungsanordnung
DE10250541B9 (de) Elektronisches Bauteil mit Unterfüllstoffen aus Thermoplasten und Verfahren zu dessen Herstellung
DE19747177C2 (de) Gehäustes Bauelement und Verfahren zu dessen Herstellung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee