FR2848024A1 - Encapsulage de circuit integre permettant d'ameliorer la surface de montage de puces - Google Patents

Encapsulage de circuit integre permettant d'ameliorer la surface de montage de puces Download PDF

Info

Publication number
FR2848024A1
FR2848024A1 FR0313942A FR0313942A FR2848024A1 FR 2848024 A1 FR2848024 A1 FR 2848024A1 FR 0313942 A FR0313942 A FR 0313942A FR 0313942 A FR0313942 A FR 0313942A FR 2848024 A1 FR2848024 A1 FR 2848024A1
Authority
FR
France
Prior art keywords
chip
state
film
substrate
fixing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR0313942A
Other languages
English (en)
Other versions
FR2848024B1 (fr
Inventor
Hung Lin Chung
Liang Chung Cho
M L Huang
Jesse Huang
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chipmos Technologies Inc
Original Assignee
Chipmos Technologies Bermuda Ltd
Chipmos Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chipmos Technologies Bermuda Ltd, Chipmos Technologies Inc filed Critical Chipmos Technologies Bermuda Ltd
Publication of FR2848024A1 publication Critical patent/FR2848024A1/fr
Application granted granted Critical
Publication of FR2848024B1 publication Critical patent/FR2848024B1/fr
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32013—Structure relative to the bonding area, e.g. bond pad the layer connector being larger than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83194—Lateral distribution of the layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83856—Pre-cured adhesive, i.e. B-stage adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83885—Combinations of two or more hardening methods provided for in at least two different groups from H01L2224/83855 - H01L2224/8388, e.g. for hybrid thermoplastic-thermosetting adhesives
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92147—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01059—Praseodymium [Pr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

Un procédé d'encapsulage permettant d'améliorer la surface efficace de la puce est divulgué dans la présente invention. Une pâte liquide à l'état A se forme sur un substrat et polymérise partiellement pour se transformer en un film à l'état B. Le film à l'état B est maintenu sans polymériser complètement lors d'une étape de fixation de la puce et une étape de connexion électrique. Durant l'étape de moulage, la pression de garnissage pour le composé de moulage (1000 psi - 1500 psi) est supérieure à la pression de fixation de la puce pour permettre la forte compression du film à l'état B afin d'améliorer la surface efficace de montage de la puce. Le film à l'état B et le composé de moulage polymérisent simultanément pendant l'étape de moulage.

Description

i
ENCAPSULAGE DE CIRCUIT INT GR PERMETTANT D'AM LIORER LA
SURFACE EFFICACE DE MONTAGE DE PUCES
CHAMP D'APPLICATION DE L'INVENTION La présente invention se rapporte à un procédé permettant de réaliser un boîtier de circuit intégré, en particulier à un procédé permettant de réaliser un boîtier de circuit intégré en vue d'améliorer la surface efficace de montage de puces à l'aide d'un film à l'état B constituant le matériau de 10 montage d'une puce.
BASE DE L'INVENTION La technique conventionnelle consiste à utiliser un mélange 15 composé devant constituer le matériau de fixation des puces, telle que décrit dans le Brevet de Taiwan R.O.C. n0 455 970 intitulé " boîtiers multipuces superposés ". Le composé à l'état B sert à l'adhérence de deux puces, il n'exerce aucune tension entre les deux puces du fait que les deux puces ont le même coefficient thermique. Le composé à l'état B est ainsi hermétiquement 20 scellé dans le composé de moulage de telle sorte que l'adhérence du composé à l'état B n'est pas absolument nécessaire.
Lorsqu'un composé à l'état B est directement configuré pour faire adhérer une puce à un substrat dans un boîtier de circuit intégré, comme indiqué sur la Fig. 1, un composé à l'état B 13 est tout d'abord appliqué sur la 25 surface de montage 11 de la puce du substrat 10. La surface arrière 23 de la puce 20 est ensuite compressée sur la surface de montage 11 de la puce du substrat 10. Le composé à l'état B 13 est chauffé lors de la compression pour devenir un film complètement polymérisé à l'état C 13 qui assure l'adhérence de la puce 20 au substrat 10 au cours de l'étape de fixation de la puce. Le film 30 à l'état C 13 ne sera pas modifiée au cours de l'étape physique et ne subira aucune réaction chimique aux cours des opérations suivantes, notamment l'étape de moulage. Les fils de connexion 30 qui sont constitués selon la technique de microsoudage des fils relient les plots de connexion 21 sur la surface active 22 de la puce 20 aux plots 12 du substrat 10, une phase de 35 moulage intervient ensuite. Le composé à l'état B 13 est toutefois formé par impression ou par une autre méthode de dispersion du liquide permettant d'éviter une surface de fixation qui ne soit pas totalement plate, et ne puisse assurer la forte adhérence de la puce 20 et du substrat 10 par pression de la puce 20.
Un effet de grenaille peut se produire lors de l'exécution d'un test 5 de fiabilité tel qu'un test d'humidité ou de déverminage après encapsulage. Par conséquent, lorsque la puce 20 est séparée du substrat 10 avant moulage dans un test, il est évident que le film à l'état C 13 sur le substrat 10 comporte une faible surface efficace de montage de puce, seulement 50% par rapport à la surface complète de montage de puce sur le substrat 10, voire inférieure à 10 30% (comme indiqué sur la Fig. 2). Pour cette raison, le film à l'état C 13 formé lors de l'étape de fixation de la puce du procédé conventionnel n'est pas suffisant pour l'adhérence de la puce 20 et du substrat 10, et il existe également des vides ou des trous entre la puce 20 et le substrat 10.
R SUM L'objet premier de cette invention est d'offrir un procédé pour boîtier de circuit intégré permettant d'améliorer la surface efficace de montage de la puce. Lors d'une phase de fixation de la puce et d'une phase de 20 connexion électrique, un matériau de montage de la puce sur un substrat est maintenu comme film à l'état B pour le montage d'une puce. Un composé de moulage se forme ensuite sur le substrat. Du fait que la pression d'encapsulage pour le composé de moulage est supérieure à la pression de fixation de la puce, le film à l'état B peut ensuite assurer une re-fixation plus 25 forte de la puce pour améliorer la surface efficace de montage de la puce pendant l'étape de moulage.
Le deuxième objet de cette invention est d'offrir un procédé d'encapsulage en utilisant un film à l'état B comme matériau de montage de la puce. Le film à l'état B assure la fixation parfaite de la puce et du substrat. Du 30 fait que la température de transition vitreuse (Tg) du film à l'état B est inférieure à la température de fixation de la puce et que la température de thermodurcissage du film est inférieure à la température de thermodurcissage du composé de moulage, le film à l'état B peut être fortement compressé entre la puce et le substrat pour éliminer les vides ou les trous qui se forment durant 35 l'étape de moulage.
Selon cette invention, un procédé d'encapsulage pour améliorer la surface efficace de montage de la puce comprend un grand nombre d'étapes, comme indiqué ci-après. La première étape consiste à apporter un substrat comportant une surface de fixation de la puce. Une pâte liquide à l'état A 5 comportant un matériau thermodurcissable et un solvant est ensuite appliquée à la surface de fixation de la puce du substrat. Le substrat est ensuite chauffé afin d'éliminer le solvant de la pâte liquide à l'état A, la pâte liquide à l'état A se transformant ainsi en un film sec à l'état B sans complètement polymériser.
Une puce est fixée à la surface de fixation de la puce du substrat par 10 adhérence du film à l'état B, mais le film à l'état B ne polymérise pas complètement durant l'étape de fixation de la puce. La puce est ensuite connectée électriquement au substrat auquel adhère le film à l'état B lors de l'étape suivante. Enfin, un composé de moulage se forme lors de l'étape de moulage. Le film à l'état B est actif pendant l'étape de moulage. La pression 15 d'encapsulage pour le composé de moulage est d'environ 1000 psi-1500 psi supérieure à la pression de fixation de la puce, de sorte que le film à l'état B peut être fortement compressé pour re-fixer la puce afin d'améliorer la surface efficace de montage de la puce. De préférence, la température de chauffage pendant l'étape de moulage est d'environ 150'C - 200 C supérieure à la 20 température de polymérisation complète du film à l'état B de façon à polymériser simultanément le film à l'état B et le composé de moulage.
DESCRIPTION DES DESSINS
La Fig. 1 est une vue en coupe d'un substrat avec une puce fixée dans un boîtier de circuit intégré conventionnel.
La Fig. 2 est une photo présentant la surface efficace de montage de puce sur le substrat dans un boîtier de circuit intégré conventionnel.
La Fig. 3 est le schéma fonctionnel de l'encapsulage permettant 30 d'améliorer la surface efficace de montage de la puce selon une présentation de la présente invention.
Les Fig. 4A à 4F sont des vues en coupe du substrat dans le procédé d'encapsulage selon la présentation de la présente invention.
La Fig. 5 est une vue en coupe d'un boîtier de circuit intégré réalisé 35 selon le procédé d'encapsulage conformément à la présentation de la présente invention. La Fig. 6 est une vue en coupe d'un substrat avec une puce fixée dans un moule selon une autre présentation de la présente invention.
DESCRIPTION D TAILL E DE LA PR SENTE INVENTION En regard des dessins annexés, la présente invention sera décrite au moyen des présentations cidessous.
Conformément à une présentation de la présente invention, le procédé d'encapsulage permettant d'améliorer la surface efficace de montage 10 de la puce comprend les étapes telles qu'indiquées dans la Fig. 3.
Comme indiqué dans la Fig. 3 et la Fig. 4A, la première étape 101 consiste en l'apport d'un substrat 110, le substrat 110 est un substrat de fils microsoudés à haute densité pour un boîtier de circuit intégré, tel qu'une carte à circuits imprimés BT, un bloc de connexions à film mince ou un film de 15 montage des circuits. Le substrat 110 comporte une surface de fixation de puce 111, et un grand nombre de plots (ou pattes) de connexion 112 sont formés à la surface de montage de la puce 111 pour la connexion électrique avec la puce 130. Mais l'emplacement des plots de connexion 112 n'est pas limité, les plots de connexion 112 peuvent être formés sur l'autre surface du 20 substrat 110 dans un autre cas. De préférence, l'autre surface du substrat 110 correspondant à la surface de fixation de la puce 111 est une surface de fixation 113 qui est connectée électriquement à la surface de fixation de la puce 111 par des circuits de transit.
Une phase d'application 102 est ensuite exécutée, comme indiqué 25 dans la Fig. 3 et la Fig. 4B. Une pâte liquide à l'état A 121 se forme à la surface de fixation 111 de la puce du substrat 110 qui doit servir de matériau de fixation de la puce. La pâte liquide à l'état A 121 peut être constituée par revêtement liquide, tel qu'impression, sérigraphie, revêtement par centrifugation, projection, revêtement ou immersion. Dans cette présentation, la pâte liquide à l'état A 30 121 est constituée par sérigraphie sans recouvrir les plots de connexion 112.
La pâte liquide à l'état A 121 est constituée de résines thermodurcissables multicouches comme les polyamides, la polyquinoline ou le benzocyclobutène et d'un solvant capable de dissoudre les résines thermodurcissables susmentionnées, comme le solvant mixte de butyrolactone et cyclopentane ou 35 le mésitylène 1, 3, 5. La température de transition vitreuse (Tg) de la pâte liquide à l'état A 121 doit se situer entre -400C et +100C.
L'étape de chauffage 103 suit, comme indiqué dans la Fig. 3 et la Fig. 4C. Le substrat 110 est chauffé jusqu'à pré-polymérisation de la pâte liquide à l'état A 121. Le solvant de la pâte liquide à l'état A 121 est éliminé par chauffage, séchage sous vide ou polymérisation aux rayons ultraviolets de telle 5 sorte que la pâte liquide à l'état A 121 se transforme en un film adhésif et sec à l'état B 122. Le film à l'état B 122 a des qualités thermostatiques et thermodurcissables et est généralement dénommée "prepreg". Le film à l'état B 122 a une température de transition vitreuse (Tg) et une température de polymérisation complète. Le film à l'état B 122 est actif pour présenter une 10 adhérence variable selon les températures. La température de transition vitreuse (Tg) du film à l'état B 122 se situe approximativement entre -100C et + 100'C, de préférence entre 350C-70'C. Lorsque le film à l'état B 122 est à une température supérieure à la température de la transition vitreuse (Tg) du film à l'état B 122, mais inférieure à la température de polymérisation complète, 15 le film à l'état B 122 va devenir visqueux et adhésif pour le montage d'une puce. Lorsque le film à l'état B 122 sur le substrat 110 est à une température (environ <350C) inférieure à la température de transition vitreuse du film à l'état B 122, par exemple à la température ambiante, le film à l'état B 122 va se transformer en un film sec sans pouvoir adhésif pour transférer et stocker le 20 substrat 110. La température de polymérisation complète du film à l'état B 122 est ainsi de l'ordre de 1750C, proche de la température de moulage durant l'étape de moulage 106.
L'étape de fixation de la puce 104 suit, comme indiqué dans la Fig. 3 et la Fig. 4D. Une puce 130 est fixée à la surface de fixation de la 25 puce 111 du substrat 110 à une température et une pression élevées, phase pendant laquelle la température de fixation de la puce 130 doit être supérieure à la température de transition vitreuse du film à l'état B 122. Le film à l'état B 122 devient adhésif pour fixer la puce 130 au substrat 110. Dans cette présentation, la surface arrière 133 de la puce 130 est fixée sur la surface de 30 fixation de la puce 111 du substrat 110 par le film à l'état B 122 suivant différents boîtiers correspondants. Il existe un grand nombre de plots de connexion 131 formées sur la surface active 132 de la puce 130. Il est important que le film à l'état B 122 soit maintenu dans un état de polymérisation partielle sans polymérisation complète du film à l'état B 122 35 pendant l'étape de fixation de la puce 104 et l'étape de connexion électrique 105.
L'étape de connexion électrique 105 est ensuite exécutée, comme indiqué dans la Fig. 3 et la Fig. 4E. Les plots de connexion 131 de la puce 130 sont connectés électriquement aux pattes de connexion 112 du substrat 110 par l'intermédiaire des fils métalliques 140 réalisés par microsoudage. Le film à 5 l'état B 122 est alors maintenu sans polymériser complètement. Il est d'autre part possible d'utiliser le montage des circuits sur film (Tape Automated Bonding - TAB) ou d'autres techniques conventionnelles.
Enfin, l'étape de moulage 106 est exécutée, comme indiqué dans la Fig. 3 et la Fig. 4F. L'étape de moulage 106 comporte une sous-étape 10 d'injection et une sous-étape de garnissage pour la formation d'un composé de moulage 150 sur le substrat par les moules 151, 152. Lors de la sous-étape d'injection, le substrat 110 avec la puce fixée 130 et le film à l'état B 122 est placé à l'intérieur de l'empreinte formé par un moule supérieur 151 et un moule inférieur 152. Un composé de moulage 150 est injecté dans l'empreinte sous 15 une certaine pression jusqu'à remplissage de 80% du volume de l'empreinte.
Le composé de moulage 150 comprend une résine thermodurcissable, un agent polymérisant, un agent de remplissage au silicate, de la cire de démoulage et une faible quantité d'agent colorant. Au cours de la sous- étape de garnissage, la pression de garnissage, supérieure à la pression d'injection, 20 est appliquée sur le composé de moulage 150 à l'intérieur de l'empreinte afin d'éliminer les vides dans le composé de moulage 150 et les vides du film à l'état B 122. La pression de garnissage d'environ 1000 psi-1500psi supérieure à la pression de fixation de la puce mentionnée dans l'étape de fixation de la puce 104. Une fois terminées l'étape de fixation de la puce 104 et l'étape de 25 connexion électrique 105, le film à l'état B 122 est toujours en phase partielle de polymérisation et peut se déformer comme il convient. Le film à l'état B 122 est fortement compressé à la pression de garnissage maximale pour le composé de moulage 150, de telle sorte que les vides et les trous à l'intérieur du film à l'état B 122 seront éliminés pour améliorer la surface efficace de 30 montage de la puce située entre la puce 130 et le substrat 110. De préférence, la température de chauffage lors de l'étape de moulage 106 pour la polymérisation du composé de moulage 150 se situe à environ 1500C-2000C, ce qui correspond à la température de polymérisation complète du composé de moulage 150, de telle sorte que le film à l'état B 122 et le composé de 35 moulage 150 polymérisent simultanément. Une fois l'étape de moulage 106 exécutée, le film à l'état B 122 est transformée en pellicule à l'état C 123 (comme indiqué dans la Fig. 5) pour devenir un film fixe stable. Dans cette présentation, une étape succède à l'étape de moulage 106 pour l'implantation d'un certain nombre de billes de soudure 160 sur la surface de fixation 113 du substrat 110, puis le substrat 110 est coupé en cubes et séparé pour constituer 5 un réseau en grilles (Ball Grid Array - BAG) d'une excellent fiabilité. Le procédé d'encapsulage permettant l'amélioration de la surface efficace de montage de la puce de la présente invention convient à différents boîtiers, notamment aux boîtiers-puces (CSP). Le film à l'état B 122 ne contaminera pas les pattes de connexion 112 du substrat 110, de telle sorte que les pattes de connexion 112 10 puissent être disposées de façon très rapprochée de la puce 130. De préférence, après le découpage en dés du substrat 110 pour constituer un boîtier de circuit intégré indépendant, la surface de fixation de la puce 111 du substrat 110 ne sera pas plus de 1,5 fois supérieure à la surface active 132 de la puce 130 de façon à former un boîtier-puce (CSP).
D'autre part, le procédé d'encapsulage pour l'amélioration de la surface efficace de montage de la puce de la présente invention pourra être utilisé pour d'autres boîtiers différents. Comme indiqué dans la Fig. 6, un substrat 210 comporte une ouverture 214, un film à l'état B 222 est imprimé sur une surface de fixation de puce 211 du substrat 210 pour fixation de la surface 20 active 232 de la puce 230. Le film à l'état B 222 comporte une surface de revêtement plus importante que la surface active 232 de la puce 230. Les plots de connexion 231 sont réalisés sur la surface active 232 de la puce 230, la surface active 232 de la puce 230 est fixée sur la surface de fixation de la puce 211 du substrat 210 correspondant à l'ouverture 214 pour se dégager 25 des plots de connexion 231. Les plots de connexion 231 de la puce 230 sont raccordés électriquement aux pattes de connexion 212 du substrat 210 par l'intermédiaire des fils de connexion 240. Le film à l'état B 222 ne polymérise pas complètement lors de l'étape de fixation de la puce 104 et l'étape de connexion électrique 105. Lorsque le substrat 210 est isolé par un moule 30 supérieur 251 et un moule inférieur 252, la pression de garnissage pour le composé de moulage 250 assure également la forte compression du film à l'état B 222 de façon à améliorer la surface efficace de montage de la puce.
La description ci-dessus des opérations de cette invention devant être illustrée n'est pas limitative. D'autres opérations de cette invention seront 35 évidentes pour les personnes rompues à cette technique au vu de la
description ci-dessus.

Claims (18)

REVENDICATIONS
1. Un procédé pour la fabrication d'un boîtier de circuit intégré comprenant: - l'apport d'un substrat comportant une surface de fixation de la puce; - l'application d'une pâte liquide à l'état A sur la surface de fixation de la puce du substrat, la pâte liquide à l'état A comportant un matériau thermodurcissable et un solvant; - le chauffage du substrat permettant d'éliminer le solvant de la pâte liquide à l'état A de façon que la pâte liquide à l'état A se transforme en un film à l'état B; - la fixation d'une puce sur une surface de montage de puce du substrat par le film à l'état B, le film à l'état B étant actif sans complètement 15 polymériser; - la connexion électrique de la puce au substrat comportant le film à l'état B; et la formation d'un composé de moulage sur la surface de fixation de la puce du substrat, la pression de garnissage pour le composé de moulage étant supérieure à la pression de fixation de la puce de façon que le film à l'état 20 B re-fixe la puce pour améliorer la surface efficace de montage de la puce.
2. Le procédé selon la revendication 1, suivant lequel la pression de garnissage se situe à 1000 psi-1500 psi durant l'étape de formation du composé de moulage.
3. Le procédé selon la revendication 1, suivant lequel une 25 température comprise entre 1500C et 200'C est maintenue durant l'étape de formation du composé de moulage pour transformer le film à l'état B en un film à l'état C.
4. Le procédé selon la revendication 3, suivant lequel la température au cours de l'étape de formation du composé de moulage est 30 supérieure à la température de l'étape de chauffage.du substrat.
5. Le procédé selon la revendication 1, suivant lequel la température de transition vitreuse (Tg) du film à l'état B est supérieure à -100C.
6. Le procédé selon la revendication 5, suivant lequel la température de fixation de la puce est supérieure à la température de transition 35 vitreuse (Tg) du film à l'état B.
7. Le procédé selon la revendication 1, suivant lequel la pâte liquide à l'état A se forme par impression, sérigraphie, pulvérisation, revêtement par centrifugation ou immersion.
8. Le procédé selon la revendication 1, suivant lequel le film à l'état B est fixé à la surface arrière de la puce.
9. Le procédé selon la revendication 1, suivant lequel le film à l'état B est fixé à la surface active de la puce.
10. Le procédé selon la revendication 1, suivant lequel le film à l'état B et le composé de moulage sont polymérisés simultanément durant 10 l'étape de formation du composé de moulage.
11. Un procédé pour la fabrication d'un boîtier de circuit intégré comprenant: - l'apport d'un substrat comportant une surface de fixation de la puce; - l'application d'une pâte liquide à l'état A sur la surface de fixation de la puce du substrat; - le chauffage du substrat pour transformer la pâte liquide à l'état A en un film à l'état B, le film à l'état B ayant une température de transition vitreuse (Tg); - la fixation d'une puce sur la surface de fixation de la puce du substrat, le substrat chauffé étant à une température supérieure à la température de transition vitreuse (Tg) du film à l'état B pour faire adhérer le film à l'état B au substrat et à la puce, et le film à l'état B étant actif sans polymériser complètement; - la connexion électrique de la puce au substrat comportant le film à l'état B; et la formation d'un composé de moulage sur la surface de fixation de la puce du substrat, la pression de garnissage pour le composé de moulage étant supérieure à la pression de fixation de la puce de telle sorte que le film à l'état B re-fixe la puce pour améliorer la surface efficace de montage de la 30 puce.
12. Le procédé selon la revendication 11, suivant lequel la pression de garnissage se situe entre 1000-1500 psi durant l'étape de formation du composé de moulage.
13. Le procédé selon la revendication 11, suivant lequel le film à 35 l'état B et le composé de moulage polymérisent simultanément durant l'étape de formation du composé de moulage.
14. Le procédé selon la revendication 13, suivant lequel une température comprise en 150'C et 200'C est maintenue durant l'étape de formation du composé de moulage pour transformer le film à l'état B en un film à l'état C.
15. Le procédé selon la revendication 11, suivant lequel la température de transition vitreuse (Tg) du film à l'état B est supérieure à -1 OOC.
16. Le procédé selon la revendication 11, suivant lequel la surface de fixation de la puce du substrat est plus de 1,5 fois inférieure à la surface active de la puce.
17. Un procédé pour la fabrication d'un boîtier de circuit intégré comprenant: - l'apport d'un substrat comportant une surface de fixation de la puce; - l'impression d'un matériau de fixation de puce sur la surface de 15 fixation de la puce du substrat; - la polymérisation partielle du matériau de fixation de la puce sur le substrat pour passer à l'état B; la fixation d'une puce sur la surface de fixation de la puce du substrat par le matériau de fixation de la puce; - la connexion électrique de la puce et du substrat comportant le matériau de fixation de la puce à l'état B; et la formation d'un composé de moulage et la polymérisation complète du matériau de fixation de la puce sur le substrat pour passer à l'état C;
18. Le procédé selon la revendication 17, suivant lequel le matériau 25 de fixation de la puce à l'état B est à une température de transition vitreuse (Tg) supérieure à -100C.
FR0313942A 2002-11-29 2003-11-27 Encapsulage de circuit integre permettant d'ameliorer la surface de montage de puces Expired - Fee Related FR2848024B1 (fr)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW091135243A TW582078B (en) 2002-11-29 2002-11-29 Packaging process for improving effective die-bonding area

Publications (2)

Publication Number Publication Date
FR2848024A1 true FR2848024A1 (fr) 2004-06-04
FR2848024B1 FR2848024B1 (fr) 2006-06-09

Family

ID=29998121

Family Applications (1)

Application Number Title Priority Date Filing Date
FR0313942A Expired - Fee Related FR2848024B1 (fr) 2002-11-29 2003-11-27 Encapsulage de circuit integre permettant d'ameliorer la surface de montage de puces

Country Status (5)

Country Link
US (1) US6960491B2 (fr)
DE (1) DE10355068B4 (fr)
FR (1) FR2848024B1 (fr)
GB (1) GB2396964B (fr)
TW (1) TW582078B (fr)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050208700A1 (en) * 2004-03-19 2005-09-22 Chippac, Inc. Die to substrate attach using printed adhesive
US7135385B1 (en) 2004-04-23 2006-11-14 National Semiconductor Corporation Semiconductor devices having a back surface protective coating
US7015064B1 (en) 2004-04-23 2006-03-21 National Semiconductor Corporation Marking wafers using pigmentation in a mounting tape
DE102004032605B4 (de) * 2004-07-05 2007-12-20 Infineon Technologies Ag Halbleiterbauteil mit einem Halbleiterchip und elektrischen Verbindungselementen zu einer Leiterstruktur
DE102005015036B4 (de) * 2004-07-19 2008-08-28 Qimonda Ag Verfahren zur Montage eines Chips auf einer Unterlage
US7101620B1 (en) * 2004-09-07 2006-09-05 National Semiconductor Corporation Thermal release wafer mount tape with B-stage adhesive
US7273767B2 (en) * 2004-12-31 2007-09-25 Carsem (M) Sdn. Bhd. Method of manufacturing a cavity package
US20060216868A1 (en) * 2005-03-25 2006-09-28 Advanced Semiconductor Engineering Inc. Package structure and fabrication thereof
US20060289980A1 (en) * 2005-06-22 2006-12-28 Chang Hong T Stacked memory card and method for manufacturing the same
WO2007084952A2 (fr) * 2006-01-18 2007-07-26 Akrion Technologies, Inc. Systèmes et procédés de séchage d'un substrat en rotation
US8030138B1 (en) 2006-07-10 2011-10-04 National Semiconductor Corporation Methods and systems of packaging integrated circuits
TWI385738B (zh) * 2007-11-09 2013-02-11 Ableprint Technology Co Ltd Method for Eliminating Bubble of Adhesive Adhesive Layer in Semiconductor Packaging
US7749809B2 (en) * 2007-12-17 2010-07-06 National Semiconductor Corporation Methods and systems for packaging integrated circuits
US8048781B2 (en) * 2008-01-24 2011-11-01 National Semiconductor Corporation Methods and systems for packaging integrated circuits
US20100015329A1 (en) * 2008-07-16 2010-01-21 National Semiconductor Corporation Methods and systems for packaging integrated circuits with thin metal contacts
KR101095094B1 (ko) * 2009-10-26 2011-12-16 삼성전기주식회사 웨이퍼 레벨 패키지의 제조방법
US10763130B2 (en) * 2017-04-25 2020-09-01 Microchip Technology Incorporated Systems and methods for improved delamination characteristics in a semiconductor package
JP7406336B2 (ja) * 2019-10-11 2023-12-27 三星電子株式会社 半導体装置の製造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59143335A (ja) * 1983-02-03 1984-08-16 Oki Electric Ind Co Ltd 半導体装置の製造方法
US5367196A (en) * 1992-09-17 1994-11-22 Olin Corporation Molded plastic semiconductor package including an aluminum alloy heat spreader
EP0913429A2 (fr) * 1997-10-29 1999-05-06 Hitachi Chemical Company, Ltd. Composition de résine de polyamideimide modifiée par du siloxane, film adhésif, feuille adhésive et dispositif semi-conducteur
US6235862B1 (en) * 1997-04-30 2001-05-22 Dow Corning Toray Silicone Co., Ltd. Adhesive silicone sheet, method for the preparation thereof and semiconductor devices
US20010055837A1 (en) * 1997-04-29 2001-12-27 Tongbi Jiang Method of attaching a leadframe to singulated semiconductor dice
EP1209211A1 (fr) * 1999-06-18 2002-05-29 Hitachi Chemical Company, Ltd. Adhesif, element adhesif, substrat de circuit pour montage de semi-conducteur presentant un element adhesif, et dispositif a semi-conducteur contenant ce dernier
US20020109211A1 (en) * 2001-02-09 2002-08-15 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method of manufacturing same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI76220C (fi) * 1984-09-17 1988-09-09 Elkotrade Ag Foerfarande foer inkapsling av pao ett baerarband anordnade halvledarkomponenter.
US4601944A (en) * 1985-06-05 1986-07-22 Westinghouse Electric Corp. Polybutadiene-epoxy-anhydride laminating resins
US4793883A (en) * 1986-07-14 1988-12-27 National Starch And Chemical Corporation Method of bonding a semiconductor chip to a substrate
JPH0311757A (ja) * 1989-06-09 1991-01-21 Hitachi Ltd 半導体装置およびその製造方法
US5068708A (en) * 1989-10-02 1991-11-26 Advanced Micro Devices, Inc. Ground plane for plastic encapsulated integrated circuit die packages
US5691567A (en) 1995-09-19 1997-11-25 National Semiconductor Corporation Structure for attaching a lead frame to a heat spreader/heat slug structure
US5955021A (en) * 1997-05-19 1999-09-21 Cardxx, Llc Method of making smart cards
US5972735A (en) * 1998-07-14 1999-10-26 National Starch And Chemical Investment Holding Corporation Method of preparing an electronic package by co-curing adhesive and encapsulant
JP3301075B2 (ja) * 1999-04-20 2002-07-15 ソニーケミカル株式会社 半導体装置の製造方法
US6518089B2 (en) * 2001-02-02 2003-02-11 Texas Instruments Incorporated Flip chip semiconductor device in a molded chip scale package (CSP) and method of assembly
TW497236B (en) * 2001-08-27 2002-08-01 Chipmos Technologies Inc A soc packaging process

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59143335A (ja) * 1983-02-03 1984-08-16 Oki Electric Ind Co Ltd 半導体装置の製造方法
US5367196A (en) * 1992-09-17 1994-11-22 Olin Corporation Molded plastic semiconductor package including an aluminum alloy heat spreader
US20010055837A1 (en) * 1997-04-29 2001-12-27 Tongbi Jiang Method of attaching a leadframe to singulated semiconductor dice
US6235862B1 (en) * 1997-04-30 2001-05-22 Dow Corning Toray Silicone Co., Ltd. Adhesive silicone sheet, method for the preparation thereof and semiconductor devices
EP0913429A2 (fr) * 1997-10-29 1999-05-06 Hitachi Chemical Company, Ltd. Composition de résine de polyamideimide modifiée par du siloxane, film adhésif, feuille adhésive et dispositif semi-conducteur
EP1209211A1 (fr) * 1999-06-18 2002-05-29 Hitachi Chemical Company, Ltd. Adhesif, element adhesif, substrat de circuit pour montage de semi-conducteur presentant un element adhesif, et dispositif a semi-conducteur contenant ce dernier
US20020109211A1 (en) * 2001-02-09 2002-08-15 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method of manufacturing same

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
PATENT ABSTRACTS OF JAPAN vol. 008, no. 272 (E - 284) 13 December 1984 (1984-12-13) *

Also Published As

Publication number Publication date
DE10355068A1 (de) 2004-06-17
DE10355068B4 (de) 2006-05-18
US20040106233A1 (en) 2004-06-03
GB0327510D0 (en) 2003-12-31
GB2396964A (en) 2004-07-07
US6960491B2 (en) 2005-11-01
GB2396964B (en) 2004-12-15
TW582078B (en) 2004-04-01
FR2848024B1 (fr) 2006-06-09
TW200409252A (en) 2004-06-01

Similar Documents

Publication Publication Date Title
FR2848024A1 (fr) Encapsulage de circuit integre permettant d&#39;ameliorer la surface de montage de puces
EP0693777B1 (fr) Boítier BGA à moulage par injection
US7015075B2 (en) Die encapsulation using a porous carrier
US7381592B2 (en) Method of making a semiconductor device with improved heat dissipation
JP5073756B2 (ja) 回路ダイの熱的性能の高いパッケージング
US6627477B1 (en) Method of assembling a plurality of semiconductor devices having different thickness
US20060172464A1 (en) Method of embedding semiconductor element in carrier and embedded structure thereof
US7830006B2 (en) Structurally-enhanced integrated circuit package and method of manufacture
US6206997B1 (en) Method for bonding heat sinks to overmolds and device formed thereby
TW200845316A (en) Flexible circuit electronic package with standoffs
US11955460B2 (en) Advanced info POP and method of forming thereof
US20050110168A1 (en) Low coefficient of thermal expansion (CTE) semiconductor packaging materials
TWI295091B (en) Coating for enhancing adhesion of molding compound to semiconductor devices
US6492203B1 (en) Semiconductor device and method of fabrication thereof
US6294040B1 (en) Transferable resilient element for packaging of a semiconductor chip and method therefor
US6686015B2 (en) Transferable resilient element for packaging of a semiconductor chip and method therefor
FR2666931A1 (fr) Procede de fabrication pour dispositif a semiconducteurs, a connexion de puces sur une bande de support.
US20060068332A1 (en) Method for fabricating carrier structure integrated with semiconductor element
EP0638929A1 (fr) Dissipateur thermique pour boîtier plastique
EP3764756A1 (fr) Composant electronique resistant a l&#39;humidite et procede de realisation d&#39;un tel composant
EP2406815A1 (fr) Procede de positionnement des puces lors de la fabrication d&#39;une plaque reconstituee
TW200949965A (en) Method of manufacturing semiconductor device
US7282424B2 (en) Method of manufacturing a plurality of assemblies
FR3111471A1 (fr) Substrat de support pour circuit intégré, dispositif électronique, et procédés de production et de conditionnement correspondants.
JP2001267456A (ja) 半導体装置の組立方法及び半導体装置

Legal Events

Date Code Title Description
PLFP Fee payment

Year of fee payment: 13

PLFP Fee payment

Year of fee payment: 14

PLFP Fee payment

Year of fee payment: 15

PLFP Fee payment

Year of fee payment: 16

ST Notification of lapse

Effective date: 20200914