DE10223144B4

DE10223144B4 - Datenübertragungsschaltung

Info

Publication number: DE10223144B4
Application number: DE10223144A
Authority: DE
Inventors: Jae-Jum Lee
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2001-06-16
Filing date: 2002-05-15
Publication date: 2006-05-04
Anticipated expiration: 2022-05-16
Also published as: GB2377102A; GB2377102B; KR20020095872A; DE10223144A1; US7005891B2; TW582152B; KR100423898B1; GB0211147D0; US20020191707A1

Abstract

Datenübertragungsschaltung zur Übertragung eines ersten und zweiten Datensignals (DP, DM) zu einer ersten und zweiten Datenleitung,
gekennzeichnet durch
– erste Mittel (20A, 30A) zur Erzeugung eines ersten und zweiten Treibersignals (UPP, DNP) durch Verzögern alternativ je einer ansteigenden und fallenden Flanke eines Dateneingangssignals (TXD) in Reaktion auf erste Steuersignale (TXEN, DCON[2:0]),
– zweite Mittel (40A) zur Erzeugung des ersten Datensignals (DP) in Reaktion auf das erste und zweite Treibersignal (UPP, DNP),
– dritte Mittel (20B, 30B) zur Erzeugung eines dritten und vierten Treibersignals (UPM, DNM) durch Verzögern alternativ je einer ansteigenden und fallenden Flanke des Dateneingangssignals (TXD) in Reaktion auf zweite Steuersignale (TXEN, DCON [5:3]) und
– vierte Mittel (40B) zur Erzeugung des zweiten Datensignals (DM) in Reaktion auf das dritte und vierte Treibersignal (UPM, DNM),
– wobei die zweiten und vierten Mittel Flankensteigungen für das erste und das zweite Datensignal (DP, DM)...

Description

Die Erfindung bezieht sich auf eine Datenübertragungsschaltung zur Übertragung eines ersten und zweiten Datensignals zu einer ersten und zweiten Datenleitung.

Durch die jüngsten funktionellen Weiterentwicklungen bei Computerprozessoren und Anwendungsprogrammen ist es notwendig geworden, die Verbindungskapazität von Computern für verschiedene Arten peripherer Geräte zu erweitern. Herkömmliche externe Anschlüsse von Computersystemen sind bereits an Grenzen der peripheren Geräte mit verschiedenen Funktionen und Schnittstellenformen gestoßen. Für derartige Anforderungen ist von größeren Unternehmen der Computer- und Telefonnetzwerktechnik, wie Intel, Microsoft, Compaq, NEC usw., ein neues Busschnittstellensystem entwickelt worden, als "universeller serieller Bus" bezeichnet und vorliegend mit "USB" abgekürzt, um praktische Anwendungen bereitzustellen, die an verschiedene Schnittstellenanforderungen angepasst werden können. Der USB ist nun zu einem neuen Standard zur Schnittstellenbildung zwischen Computern und peripheren Geräten geworden. Der USB-Standard V1.0 wurde zuerst am 15. Januar 1996 definiert und am 28. Juli 1998 in den USB-Standard V1.1 überarbeitet.

Ein USB-Gerät kann mehreren peripheren Geräten zugewiesen werden, beispielsweise einer Anzahl von 127 solcher Geräte. Ein peripheres Gerät umfasst typischerweise 16 Endpunkte. Daher können für ein peripheres Gerät maximal 16 Funktionen zugeteilt werden. Es sind verschiedene periphere Geräte an USB-Geräte anschließbar, wie Telefone, Modems, Drucker, Scanner, Spiele-Bedienungselemente, Mikrofone, digitale Lautsprecher, Taststifte, Joysticks, Mausgeräte, Monitore und Digitalkameras.

Schnittstellenkabel, die einen Hauptcomputer mit einem peripheren Gerät oder periphere Geräte untereinander verbinden, bestehen aus einer Versorgungsspannungsleitung (VDD), einer Massespannungsleitung (VSS) und einem Paar von Datensignalleitungen (D+, D–). Die Datensignale müssen auf einen Pegel im CMOS-Spannungsbereich von beispielsweise 3,3V gebracht werden.

Der USB-Standard V1.1 definiert auch optionale Geschwindigkeitsbetriebsarten in Form eines Modus mit voller oder hoher Geschwindigkeit und eines Modus mit niedriger Geschwindigkeit. Der Modus hoher Geschwindigkeit ist bei 12Mbps (Megabit pro Sekunde) betreibbar, der Niedergeschwindigkeitsmodus bei 1,4Mbps. Im Niedergeschwindigkeitsmodus werden Datenübertragungsbedingungen, da die Busbesetzungsrate das Achtfache derjenigen im Hochgeschwindigkeitsmodus betragen kann, für Hochfrequenzgeräte negativ beeinflusst, wenn zu viele Geräte daran angeschlossen sind oder kurze Zyklen bei der Verarbeitung von Daten dominieren. Der Niedergeschwindigkeitsmodus ist daher für Geräte anwendbar, bei denen Bedarf an niedrigen Kosten und geringem Stromverbrauch besteht, oder für Geräte mit geringerer Datenübertragungsmenge, wie für eine Computermaus oder eine Tastatur.

Das Datensignalpaar (D+, D–) stellt ein komplementäres Paar dar, bei dem das eine Signal auf hohem und das andere auf niedrigem Pegel liegt. Das Datensignal ist so ausgelegt, dass es mit einer vorgegebenen Steigung auf hohen Pegel ansteigt oder auf niedrigen Pegel fällt. Gemäß dem USB-Standard sollte eine Kreuzungsspannung, d.h. ein Spannungspunkt, bei dem sich das eine Datensignal, welches vom niedrigen auf den hohen Pegel ansteigt, das andere Datensignal kreuzt, das vom hohen auf den niedrigen Pegel fällt, innerhalb eines Bereichs zwischen 1,3V und 2,0V liegen.

Übertragungsdaten der Form NRZI ("Non-Return-to-Zero-Invert") werden in busspezifische Datensignale (D+, D–) gewandelt, die von einem Sendeempfänger moduliert werden, um für USB-Kabel verwendbar zu sein. Die Kreuzungsspannung der busspezifischen Datensignale ist auf Schwellenspannungen von Transistoren sensitiv, die im Sendeempfängeraufbau enthalten sind. Beispielsweise liegen die Schwellenspannungen im Bereich von mindestens 0,8V bis höchstens 1,0V, wenn enge nommen wird, dass das Verteilungsprofil der Schwellenspannungen gleich 0,9V ± 0,1V ist. Dadurch treten Differenzen zwischen Anstiegszeit und Abfallzeit auf, was Schwankungen der Kreuzungsspannung der busspezifischen Datensignale verursacht. Wenn schnelle Schwankungen der Zeitdifferenz aufgrund eines Unterschieds zwischen Übertragungsgeschwindigkeiten der Datensignale bei einer USB-Sendestufe auftreten, ist es schwierig, korrekte Daten an einer USB-Empfangsstufe zu erhalten.

Es sind bereits verschiedentlich Datenübertragungsschaltungen für USB-Systeme vorgeschlagen worden, siehe beispielsweise die Patentschriften US 6.237.107 B1 , US 6.172.542 B1 und US 5.912.569 und die Offenlegungsschrift EP 0 942 562 A2 , in denen unter anderem ein USB-Treiber mittels einer Schnittstellenschaltung realisiert wird, der unsymmetrische Übertragungsdaten an ein für den USB spezifisches symmetrisches Datenformat anpasst, um standardkonforme Signalpegel auf dem USB zu erreichen. Dazu werden Verzögerungs-, Speicher- und Signalflankenformungsglieder in verschiedenen Ausprägungen eingesetzt, die auch eine definierte Kreuzungsspannung der symmetrischen Ausgangssignale sicherstellen sollen.

Der Erfindung liegt als technisches Problem die Bereitstellung einer Datenübertragungsschaltung der eingangs genannten Art zugrunde, mit denen sich die oben erwähnten Schwierigkeiten herkömmlicher Systeme wenigstens teilweise beseitigen lassen und die insbesondere eine vergleichsweise gute Kreuzungscharakteristik von Datensignalen in einem USB-System und einen zuverlässigen Systembetrieb ohne nachteilige Beeinflussungen durch Schwankungen in Herstellungsprozessen ermöglichen.

Die Erfindung löst dieses Problem durch die Bereitstellung einer Datenübertragungsschaltung mit den Merkmalen des Anspruchs 1. Diese Schaltung erzeugt das erste und zweite Datensignal, die zu einer ersten bzw. zweiten Datenleitung übertragen werden, nach Verzögerung oder Streckung einer ansteigenden oder fallenden Flanke eines extern zugeführten Dateneingangssignals. Dadurch wird eine Kreuzungsspannung der Datensignale in Übereinstimmung mit dem USB-Standard V1.1 bereitgestellt. Die erfindungsgemäße Schaltung stellt einen USB-Ausgangstreiber niedriger Geschwindigkeit zur Verfügung, der zuverlässig ohne nachteilige Beeinflussung durch verschiedene Herstellungsparameter unter dem USB-Standard V1.1 betreibbar ist.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Vorteilhafte Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben. Hierbei zeigen:
1 ein Blockschaltbild der Struktur eines USB-Gerätes niedriger Geschwindigkeit,
2 ein Blockschaltbild der detaillierten Struktur eines in 1 verwendeten USB-Sendeempfängers niedriger Geschwindigkeit,
3 ein Zeitdiagramm busspezifischer Datensignale, die von dem USB-Sendeempfänger niedriger Geschwindigkeit erzeugt werden, und eines an den USB-Sendeempfänger niedriger Geschwindigkeit angelegten Übertragungsdatensignals,
4 ein Blockschaltbild der detaillierten Struktur eines in 2 verwendeten Pulsweitenmodulators,
5 ein Zeitdiagramm von Signalen, die im Pulsweitenmodulator von 4 geführt werden,
6 ein Blockschaltbild der detaillierten Struktur eines in 2 verwendeten Treibersignalgenerators,
7 ein Zeitdiagramm von Signalen, die im Treibersignalgenerator von 6 geführt werden,
8A und 8B Schaltbilder der detaillierten Struktur eines in 2 verwendeten Ausgangspuffers und
9 ein Zeitdiagramm von Signalen, die in dem Ausgangspuffer geführt werden.
In 1 ist eine Konfiguration eines USB-Schnittstellensystems 2 dargestellt, das zwischen ein Funktionsgerät 1 und ein USB-Kabel 5 eingeschleift ist. Das USB-Schnittstellensystem 2 verbindet das Funktionsgerät 1 über das USB-Kabel 5 mit einem USB-Hauptrechner oder einem Netzknoten ("hub"). Das USB-Schnittstellensystem 2 weist eine USB-Steuereinheit 3 und einen USB-Sendeempfänger 4 niedriger Geschwindigkeit auf. Die USB-Steuereinheit 3 führt dem Sendeempfänger 4 Transmissionsdaten TXD, ein Sendefreigabesignal TXEN zur Aktivierung einer Datenübertragung sowie Steuersignale DCON[5:0] zu. Die von der USB-Steuereinheit 2 erzeugten Übertragungsdaten TXD werden in der gemäß NRZI codierten Weise in Übereinstimmung mit dem USB-Protokoll gebildet. Der Sendeempfänger 4 fungiert als ein Übertragungsausgangspuffer, der mit einem Paar von Datenleitungen verknüpft ist, die über das USB-Kabel 5 mit dem Hauptrechner oder dem Netzknoten verbunden sind.
Das USB-Schnittstellensystem 2 gemäß der Erfindung kann nutzbringend zur Durchführung von Schnittstellenoperationen zwischen digitalen Datenverarbeitungssystemen, wie Personalcomputer oder serielle Datenbusse, z.B. USB, von Arbeitsplatzrechnern und Funktionsgeräten, eingesetzt werden, die verschiedene Arten von zusätzlichen Funktionen für Systeme bereitstellen, wie Tastaturen, Computermäuse, Joysticks, Mikrofone und Lautsprecher. Es verwendet USBs oder FWs für serielle Busse, welche periphere Geräte mit Personalcomputer oder Arbeitsplatzrechnern verbinden. Die Erfindung ist hierbei in Zusammenarbeit mit anderen Typen von Schnittstellensystemen verwendbar, auch wenn im vorliegenden Beispiel die Anwendung in einer USB-Umgebung dargestellt ist.
Der USB überträgt Signale und Speisespannungen über ein vieradriges Kabel. Zweidrahtsegmente von Punkt zu Punkt führen die Signalführung aus. In jedem Segment werden Signale sequentiell durch ein Kabel geführt, das eine im USB-Standard-Handbuch V1.1 definierte, intrinsische Impedanz aufweist. Der USB unterstützt einen Dreizustandsbetrieb für bidirektionalen Halbduplexmodus und besitzt eine maximale Übertragungsgeschwindigkeit von 12Mbps.
Es gibt zwei Betriebsarten bei der USB-Signalführung, und zwar einen Voll- oder Hochgeschwindigkeitsmodus mit einer Datenrate von 12Mbps ± 0,25% und einen Niedergeschwindigkeitsmodus mit einer Datenrate von 1,5Mbps ± 1,5%. Die zwei Betriebsarten können in einem einzelnen USB-System unter Verwendung einer Betriebsart-Umschaltfunktion alternativ betrieben werden. Ein USB für den Niedergeschwindigkeitsmodus ist über ein ungeschirmtes und unverdrilltes Paarkabel mit einer maximalen Länge von 3m verbunden. Im Niedergeschwindig keitsmodus ist die Anstiegs- oder Abfallzeit von Signalen auf dem Kabel länger als 75ns, um RFI-Emissionen zu unterdrücken, und kürzer als 300ns, um Zeitsteuerungsverzögerungen und Versatzeffekte sowie Verzerrungen der Signalisierung zu regulieren. Dabei stellt ein Niedergeschwindigkeitstreiber spezifische statische Signalpegel mit glatten Anstiegs- und Abfall-Steigungen zur Verfügung.
Die USB-Funktionsgeräte lassen sich im Hinblick auf ein Leistungsversorgungsschema in zwei Arten unterteilen. Der eine Typ ist ein eigen gespeistes Gerät, das selbst eine Leistungsversorgungseinheit aufweist. Der andere Typ ist ein busgespeistes Gerät, das eine Spannung von 5V über ein Kabel empfängt. Signale sind im Spannungsbereich von 0V bis 5V in jedem Gerät betreibbar, während Datensignale, die zwischen jedem Gerät und dem USB-Kabel übertragen werden, im Spannungsbereich von –0,5V bis 3,8V betreibbar sind. Daher muss mindestens eine Speisespannung von 3,3V jedem Gerät zugeführt werden, um Operationen mit Datensignalen auszuführen.
2 zeigt eine Konfiguration des USB-Sendeempfängers 4 niedriger Geschwindigkeit von 1. Wie aus 2 ersichtlich, besteht der Sendeempfänger 4 aus einem ersten und einem zweiten Ausgangstreiber 10a, 10b, einem Lastkondensator CLD1, der zwischen eine Datenleitung 11A als einer ersten Datenleitung und eine Massespannung eingeschleift ist, und einem Lastkondensator CLD2, der zwischen eine Datenleitung 11B als zweiter Datenleitung und die Massespannung eingeschleift ist. Der erste Ausgangstreiber 10A besteht aus einem Pulsweitenmodulator 20A, einem Treibersignalgenerator 30A und einem Ausgangspuffer 40A, während der zweite Ausgangstreiber 10B aus einem Pulsweitenmodulator 20B, einem Treibersignalgenerator 30B und einem Ausgangspuffer 40B besteht. Der erste Ausgangstreiber 10A empfängt das Übertragungsdatensignal TXD, z.B. ein im Spannungsbereich zwischen 0V und 5V betreibbares Signal, von der USB-Steuereinheit 3 und erzeugt dann durch Wandlung des Datensignals TXD in eine busspezifische Form ein erstes busspezifisches Datensignal DP, das über die erste Datenleitung 11A ausgegeben wird. Der zweite Ausgangstreiber 10B empfängt das Übertragungsdatensignal TXD, z.B. ein im Spannungsbereich zwischen 0V und 5V betreibbares Signal, von der USB-Steuereinheit 3 und erzeugt dann ein zweites busspezifisches Datensignal DM als das zu DP komplementäre Signal, das aus dem Datensignal TXD in eine busspezifische Form gewandelt und über die zweite Datenleitung 11B ausgegeben wird. Die Pulsweitenmodulatoren 20A und 20B sind mit gleicher Konfiguration gebildet, ebenso die Treibersignalgeneratoren 30A und 30B sowie die Ausgangspuffer 40A und 40B.
Der Pulsweitenmodulator 20A weist einen das Übertragungsdatensignal TXD empfangenden Eingangsanschluss IN1a, einen weiteren Eingangsanschluss IN2a, der die Steuersignale DCON[2:0] empfängt, und einen Ausgangsanschluss OUT1a auf. Der Pulsweitenmodulator 20B beinhaltet einen vorgeschalteten Inverter 12, der das Übertragungsdatensignal TXD empfängt, einen das invertierte Übertragungsdatensignal empfangenden Eingangsanschluss IN1b, einen weiteren Eingangsanschluss IN2b, der die Steuersignale DCON[5:3] empfängt, und einen Ausgangsanschluss OUT1b.
Der Treibersignalgenerator 30a ist mit einem Eingangsanschluss IN3a an den Ausgangsanschluss OUT1a angeschlossen, während er an einem weiteren Eingangsanschluss IN4a ein Ausgabefreigabesignal OE empfängt. Des weiteren weist er Ausgangsanschlüsse OUT2a und OUT3a auf. Der Treibersignalgenerator 30B ist mit einem Eingangsanschluss IN3b an den Ausgangsanschluss OUT1b angeschlossen, empfängt an einem weiteren Eingangsanschluss IN4b das Ausgabefreigabesignal OE und beinhaltet Ausgangsanschlüsse OUT2b und OUT3b.
Der Ausgangspuffer 40a beinhaltet Eingangsanschlüsse IN4a und IN5a, die an den Ausgangsanschluss OUT2a bzw. OUT3a angeschlossen sind, sowie einen Ausgangsanschluss OUT4a. Der Ausgangspuffer 40b beinhaltet Eingangsanschlüsse IN4b und IN5b, die an den Ausgangsanschluss OUT2b bzw. OUT3b angeschlossen sind, sowie einen Ausgangsanschluss OUT4b.
3 veranschaulicht Signalverläufe des Übertragungsdatensignals TXD, das an den USB-Sendeempfänger 4 niedriger Geschwindigkeit angelegt wird, und der busspezifischen Datensignale DP und DM, die vom Sendeempfänger 4 erzeugt werden. Wie aus den 2 und 3 ersichtlich, ist eine Kreuzungsspannung V_crs, bei der sich die busspezifischen Datensignale DP und DM treffen, durch die Pulsweitenmodulatoren 20A und 20B steuerbar. Die Anstiegszeit T_RP und die Abfallzeit T_FP des ersten busspezifischen Datensignals werden durch den Ausgangspuffer 40A eingestellt, während die Anstiegzeit T_RM und die Abfallzeit T_FM, des zweiten busspezifischen Datensignals DM durch den Ausgangspuffer 40B bestimmt werden. Vorgehensweisen zum Einstellen der Anstiegs- und Abfallzeiten der Datensignale in den Ausgangspuffern werden weiter unten erläutert.
Die 4 und 5 veranschaulichen eine Konfiguration des Pulsweitenmodulators 20A und die zugehörigen Signale. Wie aus 4 ersichtlich, besteht der Pulsweitenmodulator 20A und auch der Pulsweitenmodulator 20B gleicher Konfiguration aus Verzögerungsschaltkreisen 21, 22, 23, Multiplexer 24 und 27, einem ODER-Gatter 25 und einem UND-Gatter 26.
Die Verzögerungsschaltkreise 21, 22, 23 sind zwischen dem Eingangsanschluss IN1a und einem Knoten N1 in Reihe geschaltet. Der Eingangsanschluss IN1a und Ausgangsanschlüsse der Verzögerungsschaltkreise 21, 22, 23 sind mit je einem Eingangsanschluss D0, D1, D2, D3 des Multiplexers 24 verbunden. Der Multiplexer 24 gibt ein Verzögerungssignal DLY, das aus den Eingangssignalen ausgewählt ist, die an die Eingangsanschlüsse D0 bis D3 angelegt werden, in Reaktion auf die Steuersignale DCON[1:0] ab, die über den Eingangsanschluss IN2a zugeführt werden. Dies bedeutet, dass die Zeitdifferenz TDLY zwischen dem Eingangssignal am Eingang IN1a und dem Verzögerungssignal DLY vom Multiplexer 24 durch die Steuersignale DCON[1:0] bestimmt ist, die über den Eingangsanschluss IN2a bereitgestellt werden. 5 veranschaulicht diese Zeitverhältnisse.
Das ODER-Gatter 25 führt eine logische ODER-Verknüpfung des Eingangssignals bei IN1a mit dem Verzögerungssignal DLY vom Multiplexer 24 aus. Das UND-Gatter 26 führt eine logische UND-Verknüpfung des Eingangssignals bei IN1a mit dem Verzögerungssignal DLY vom Multiplexer 24 aus.
Wie aus 5 ersichtlich, besitzt ein vom ODER-Gatter 25 erzeugtes Signal ORY eine fallende Flanke, die um eine Zeitdauer T_DF später auftritt als beim Eingangssignal bei IN1a, während ein vom UND-Gatter 26 erzeugtes Signal ADY eine ansteigende Flanke aufweist, die um eine Zeitdauer T_DR später als beim Eingangssignal bei IN1a auftritt.
Der Multiplexer 27 überträgt alternativ eines der Signale ORY und ADY zum Ausgangsanschluss OUT1a als ein Ausgangssignal DTXP in Reaktion auf das Steuersignal DCON[2], das über den Eingangsanschluss IN2a zugeführt wird (DCON[5] im Pulsweitenmodulator 20B).
Wie oben angegeben, passen die Pulsweitenmodulatoren 20A und 20B die Anstiegs- und Abfallzeiten der Übertragungsdatensignale einschließlich des komplementären Übertragungsdatensignals an, so dass die Kreuzungsspannung VCRS der busspezifischen Datensignale DP und DM innerhalb eines wünschenswerten Bereichs eingeregelt wird.
Die 6 und 7 veranschaulichen eine Konfiguration und Signale des Treibersignalgenerators. Wie aus 6 ersichtlich, besteht der Treibersignalgenerator 30A und ebenso der Treibersignalgenerator 30B aus einem NAND-Gatter 31, einem NOR-Gatter 36 sowie Invertern 32 bis 35 und 37 bis 39. Das NAND-Gatter 31 führt eine logische NAND-Verknüpfung des über den Eingangsanschluss IN4a zugeführten Ausgabefreigabsignals OE, des über den Eingangsanschluss IN3a zugeführten Signals DTXP (bzw. DTXM im Generator 30B) und des vom Ausgangsanschluss OUT3a rückgeführten, zweiten Treibersignals DNP (bzw. DNM im Generator 30B) aus. Die Inverter 32 bis 34 sind in Reihe zwischen einen Ausgangsknoten des NAND-Gatters 31 und den Ausgangsanschluss OUT2a eingeschleift. Das erste Treibersignal UPP (bzw. UPM im Generator 30B) ist ein Signal, das aus einem Ausgangssignal des NAND-Gatters 31 durch logische Inversion und Verzögerung um eine vorgegebene Zeitdauer entsteht.
Der Inverter 35 kehrt den Logikzustand des Ausgabefreigabesignals OE um, das über den Eingangsanschluss IN4a zugeführt wird. Das NOR-Gatter 36 führt eine logische NOR-Verknüpfung des invertierten Signals des Ausgabefreigabesignals OE, des über den Eingangsanschluss IN3a zugeführten Signals DTXP (bzw. DTXM in 30B) und des vom Ausgangsanschluss OUT2a rückgeführten, ersten Treibersignals UPP (bzw. UPM in 30B) aus. Die Inverter 37 bis 39 sind in Reihe zwischen einen Ausgangsknoten des NOR-Gatters 36 und den Ausgangsanschluss OUT3a eingeschleift. Das zweite Treibersignal DNP (bzw. DNM in 30B) am Ausgangsanschluss OUT3a ist ein Signal, das durch logische Inversion und Verzögerung um eine vorgegebene Zeitdauer aus einem Ausgangssignal des NOR-Gatters 36 entsteht.
Wie in 7 gezeigt, tragen nicht überlappende Abschnitte TDN1 und TDN2 zwischen dem ersten und zweiten Treibersignal UPP bzw. DNP dazu bei, den Betrag an Durchlassstrom im Ausgangspuffer 40a zu reduzieren, der unten im Detail erläutert wird.
Die 8 und 9 zeigen eine Schaltungskonfiguration und Signale des Ausgangspuffers 40a bzw. des ihm entsprechenden Ausgangspuffers 40b. Wie aus 8 ersichtlich, beinhaltet der Ausgangspuffer 40A bzw. 40B einen ersten Treiberschaltkreis 41, einen zweiten Treiberschaltkreis 45 und einen Ausgangsschaltkreis 49.
Der erste Treiberschaltkreis 41 besteht aus einem Verzögerungsschaltkreis 42, der zwischen den Ausgangsanschluss IN4a und einen Knoten N2 eingeschleift ist, einem Pufferschaltkreis 43, der zwischen den Knoten N2 und einen Knoten N3 eingeschleift ist, und einem Pufferschaltkreis 44, der zwischen den Knoten N2 und einen Knoten N4 eingeschleift ist. Der Verzögerungsschaltkreis 42 besteht aus einer geraden Anzahl von invertern INV1, INV2 und hält das erste Treibersignal UPP (bzw. UPM in 40B) für eine vorgegebene Zeitdauer.
Der Pufferschaltkreis 43 ist aus Invertern INV3 und 50, einem Puffer 51 und einem Kondensator CA aufgebaut. Der Inverter INV3 invertiert den Logikzustand eines Signals am Knoten N2. Der Inverter 50 ist aus einem PMOS-Transistor MP2 und einem NMOS-Transistor MN2 gebildet, deren Gate-Elektroden gemeinsam an einen Ausgang des Inverters INV3 angeschlossen sind und die mit ihren Source/Drain-Pfaden seriell zwischen eine Versorgungsspannung und eine Massespannung eingeschleift sind. Der Puffer 51 besteht aus einem NMOS-Transistor MN3 und einem PMOS-Transistor MP3, deren Gate-Elektroden gemeinsam an den Knoten N2 gekoppelt sind und deren Source/Drain-Pfade seriell zwischen die Versorgungsspannung und die Massespannung eingeschleift sind. Ausgangsknoten des Inverters 50 und des Puffers 51 sind gemeinsam an den Knoten N3 angeschlossen. Der Kondensator CA ist zwischen den Knoten N3 und die Massespannung eingeschleift.
Der Pufferschaltkreis 44 besteht aus Invertern 52 und INV4, einem Puffer 53 und einem Kondensator CB. Der Inverter 52 besteht aus einem PMOS-Transistor MP4 und einem NMOS-Transistor MN4, deren Gate-Elektroden gemeinsam an den Knoten N2 gekoppelt sind und deren Source/Drain-Pfade seriell zwischen die Versorgungsspannung und die Massespannung eingeschleift sind. Der Inverter INV4 invertiert den Logikzustand eines Signals am Knoten N2. Der Puffer 53 besteht aus einem NMOS-Transistor MN5 und einem PMOS-Transistor MP5, deren Gate-Elektroden gemeinsam an den Ausgang des Inverters INV4 gekoppelt sind und deren Source/Drain-Pfade seriell zwischen die Versorgungsspannung und die Massespannung eingeschleift sind. Ausgangsknoten des Inverters 52 und des Puffers 53 sind gemeinsam mit dem Knoten N4 verbunden. Der Kondensator CB ist zwischen den Knoten N4 und die Massespannung eingeschleift.
Der zweite Treiberschaltkreis 45 besteht aus einem Verzögerungsschaltkreis 46, der zwischen den Ausgangsanschluss IN5a und einen Knoten N5 eingeschleift ist, einem Pufferschaltkreis 47, der zwischen den Knoten N5 und einen Knoten N6 eingeschleift ist, und einem Pufferschaltkreis 48, der zwischen den Knoten N5 und einen Knoten N7 eingeschleift ist. Der Verzögerungsschaltkreis 46 besteht aus einer geraden Anzahl von Invertern INV5 und INV6 und hält das zweite Treibersignal DNP (bzw. DNM in 40B) für eine vorgegebene Zeitdauer.
Der Pufferschaltkreis 47 ist aus Invertern INV7 und 54, einem Puffer 55 und einem Kondensator CC aufgebaut. Der Inverter INV7 invertiert den Logikzustand eines Signals am Knoten N5. Der Inverter 54 besteht aus einem PMOS-Transistor MP6 und einem NMOS-Transistor MN6, deren Gate-Elektroden gemeinsam an einen Ausgang des Inverters INV7 gekoppelt sind und deren Source/Drain-Pfade seriell zwischen die Speisespannung und die Massespannung eingeschleift sind. Der Puffer 55 be steht aus einem NMOS-Transistor MN7 und einem PMOS-Transistor MP7, deren Gate-Elektroden gemeinsam an den Knoten N5 gekoppelt sind und deren Source/Drain-Pfade seriell zwischen die Speisespannung und die Massespannung eingeschleift sind. Ausgangsknoten des Inverters 54 und des Puffers 55 sind gemeinsam mit dem Knoten N6 verbunden. Der Kondensator CC ist zwischen den Knoten N6 und die Massespannung eingeschleift.
Der Pufferschaltkreis 48 ist aus Invertern 56 und INV8, einem Puffer 57 und einem Kondensator CD aufgebaut. Der Inverter 56 besteht aus einem PMOS-Transistor MP8 und einem NMOS-Transistor MN8, deren Gate-Elektroden gemeinsam an den Knoten N5 gekoppelt sind und deren Source/Drain-Pfade seriell zwischen die Speisespannung und die Massespannung eingeschleift sind. Der Inverter INV8 invertiert den Logikzustand eines Signals am Knoten N5. Der Puffer 57 besteht aus einem NMOS-Transistor MN9 und einem PMOS-Transistor MP9, deren Gate-Elektroden gemeinsam an einen Ausgang des Inverters INV8 angeschlossen sind und deren Source/Drain-Pfade seriell zwischen die Speisespannung und Massespannung eingeschleift sind. Ausgangsknoten des Inverters 56 und des Puffers 57 sind gemeinsam mit dem Knoten N7 verbunden. Der Kondensator CD ist zwischen den Knoten N7 und die Massespannung eingeschleift.
Der Ausgangsschaltkreis 49 besteht aus NMOS-Transistoren MN0 und MN1, PMOS-Transistoren MP0 und MP1 sowie einem Kondensator Cl. Der NMOS-Transistor MN0 und der PMOS-Transistor MP0, deren Gate-Elektroden an den Knoten N3 bzw. N4 angeschlossen sind, sind mit ihren Source/Drain-Pfaden parallel zwischen die Speisespannung und den Ausgangsanschluss OUT4a eingeschleift. Der NMOS-Transistor MN1 und der PMOS-Transistor MP1, deren Gate-Elektroden an den Knoten N6 bzw. N7 angeschlossen sind, sind mit ihren Source/Drain-Pfaden parallel zwischen den Ausgangsanschluss OUT4a und die Massespan nung eingeschleift. Der Kondensator Cl ist zwischen den Ausgangsanschluss OUT4a und die Massespannung eingeschleift.
Wenn die in 7 gezeigten Treibersignale UPP und DNP an die Eingangsanschlüsse IN4a bzw. IN5a angelegt werden, wird der PMOS-Transistor MP1 sperrend geschaltet, bevor der NMOS-Transistor MN0 leitend geschaltet wird, und der NMOS-Transistor MN1 wird sperrend geschaltet, bevor der PMOS-Transistor MP0 leitend geschaltet wird. Damit wird ein Durchlassstrom, der von der Speisespannung zur Massespannung fließt, unterbrochen, um unnötigen Stromverbrauch zu vermeiden.
Wie aus den 8 und 9 ersichtlich, verzögert der Ausgangspuffer 40A das Treibersignal UPP (bzw. der Ausgangspuffer 40B das Treibersignal UPM) um eine vorgegebene Zeitspanne und puffert dann das verzögerte Treibersignal UPP. Während dieses Vorgangs wird eine Anstiegszeit T_RP eines Signals DRVN0 am Knoten N3, das den NMOS-Transistor MN0 über dessen Gate-Elektrode steuert, unter Bezugnahme auf die Treiberfähigkeit der Transistoren MN2, MN3, MP2 und MP3 sowie die Kapazität des Kondensators CA aufgebaut. Außerdem wird eine Abfallzeit T_FP eines Signals DRVP0 am Knoten N4, das den PMOS-Transistor MP0 über dessen Gate-Elektrode steuert, unter Bezugnahme auf die Treiberfähigkeit der Transistoren MN4, MN5, MP4 und MP5 und die Kapazität des Kondensators CB aufgebaut. Somit werden die Anstiegszeit T_RP und die Abfallzeit T_FP des busspezifischen Datensignals DP (bzw. DM in 40B) in abhängiger Weise durch die Treiberfähigkeit der Transistoren MN2 bis MN9 und MP2 bis MP9 sowie die Kapazität der Kondensatoren CA bis CD festgelegt. Daher entspricht die Anstiegzeit T_RP des busspezifischen Datensignals DP der Abfallzeit T_FP, wenn die Kapazität des Kondensators CA derjenigen des Kondensators CC und die Kapazität des Kondensators CB derjenigen des Kondensators CD entspricht.
Wenn Spannungspegel an den Knoten N3 und N4 mit unterschiedlichen Raten variieren, können unerwünschte Resultate der Kreuzungsspannung Vcrs sowie der Anstiegszeit T_RP und der Abfallzeit T_FP des busspezifischen Datensignals DP auftreten, die sämtlich im USB-Standard V1.1 definiert sind. Solche nicht abgestimmten Schwankungen an den Knoten N3 und N4, die aus Herstellungsparametern resultieren, werden durch das Anordnen der Inverter vermieden, wie es in 8 gezeigt ist, wonach die Inverter 50 und 51 ein Paar bilden und die Inverter 52 und 53 ein Paar bilden.
In den oben erläuterten Ausführungsbeispielen sind die Transistoren MP0, MP1, MN0 und MN1 darauf ausgelegt, einen Lastkondensator C_LD von 200pF bis 400pF zu treiben. Ein am Ausgangsanschluss OUT4a vorhandener, interner Kondensator Cl mit einer Kapazität in der Größenordnung einiger zehn pF hilft, die Lastkapazität des busspezifischen Datensignals DP bzw. DM zu verringern.
Die Erfindung stellt somit einen USB-Ausgangstreiber niedriger Geschwindigkeit zur Verfügung, der zuverlässig betreibbar ist, ohne von verschiedenen Herstellungsparametern beeinflusst zu werden, während er auf den USB-Standard V1.1 anwendbar ist. Darüber hinaus können die busspezifischen Datensignale DP und DM mit geeigneten Betriebseigenschaften geführt werden, wie einer geeigneten Kreuzungsspannung und geeigneten Anstiegs- und Abfallsteigungen, so dass diese Signale auf den USB-Standard V1.1 anwendbar sind.

Claims

Datenübertragungsschaltung zur Übertragung eines ersten und zweiten Datensignals (DP, DM) zu einer ersten und zweiten Datenleitung, gekennzeichnet durch – erste Mittel (20A, 30A) zur Erzeugung eines ersten und zweiten Treibersignals (UPP, DNP) durch Verzögern alternativ je einer ansteigenden und fallenden Flanke eines Dateneingangssignals (TXD) in Reaktion auf erste Steuersignale (TXEN, DCON[2:0]), – zweite Mittel (40A) zur Erzeugung des ersten Datensignals (DP) in Reaktion auf das erste und zweite Treibersignal (UPP, DNP), – dritte Mittel (20B, 30B) zur Erzeugung eines dritten und vierten Treibersignals (UPM, DNM) durch Verzögern alternativ je einer ansteigenden und fallenden Flanke des Dateneingangssignals (TXD) in Reaktion auf zweite Steuersignale (TXEN, DCON [5:3]) und – vierte Mittel (40B) zur Erzeugung des zweiten Datensignals (DM) in Reaktion auf das dritte und vierte Treibersignal (UPM, DNM), – wobei die zweiten und vierten Mittel Flankensteigungen für das erste und das zweite Datensignal (DP, DM) bereitstellen.
Datenübertragungsschaltung nach Anspruch 1, weiter dadurch gekennzeichnet, dass die ersten Steuersignale ein Ausgabefreigabesignal (TXEN), erste Verzögerungszeitauswahlsignale (DCON [1:0]) und ein erstes Pulsweitensteuerauswahlsignal (DCON2) umfassen, die je eine der ansteigenden und fallenden Flanken des Dateneingangssignals (TXD) auswählen, und die zweiten Steuersignale das Ausgabefreigabesignal (TXEN), zweite Verzögerungszeitauswahlsignale (DCON [4:3]) und ein zweites Pulsweitensteuerauswahlsignal (DCON5) umfassen, die je eine der ansteigenden und fallenden Flanken des Dateneingangssignals (TXD) auswählen.
Datenübertragungsschaltung nach Anspruch 2, weiter dadurch gekennzeichnet, dass die ersten Mittel folgende Elemente enthalten: – einen ersten Pulsweitensteuerschaltkreis (20A) zum Verzögern alternativ je einer von den ansteigenden und fallenden Flanken des Dateneingangssignals (TXD) in Reaktion auf die ersten Verzögerungszeitauswahlsignale (DCON [1:0]) und das erste Pulsweitensteuerauswahlsignal (DCON2) und – einen ersten Treibersignalgenerator (30A) zur Erzeugung des ersten und zweiten Treibersignals (UPP, DNP) in Reaktion auf das Ausgabefreigabesignal (TXEN), wobei das erste Treibersignal (UPP) aktiv ist, wenn ein Ausgangssignal (DTXP) des ersten Pulsweitensteuerschaltkreises (20A), das Ausgabefreigabesignal (TXEN) und das zweite Treibersignal (DNP) sämtlich aktiviert sind, und das zweite Treibersignal (DNP) um eine vorgegebene Zeitdauer gegenüber dem Ausgangssignal (DTXP) des ersten Pulsweitensteuerschaltkreises (20A) verzögert ist.
Datenübertragungsschaltung nach Anspruch 3, weiter dadurch gekennzeichnet, dass der erste Pulsweitensteuerschaltkreis folgende Elemente umfasst: – einen ersten Verzögerungsschaltkreis (21, 22, 23, 24) zum Verzögern des Dateneingangssignals (TXD) um eine von den ersten Verzögerungszeitauswahlsignalen (DCON [1:0]) abhängige Zeitdauer, – ein ODER-Gatter (25) zur Durchführung einer ODER-Verknüpfung des Dateneingangssignals (TXD) und eines Ausgangssignals (DLY) vom ersten Verzögerungsschaltkreis, – ein UND-Gatter (26) zur Durchführung einer UND-Verknüpfung des Dateneingangssignals (TXD) und des Ausgangssignals (DLY) vom ersten Verzögerungsschaltkreis und – einen Selektor (27) zur Bereitstellung alternativ je eines der Ausgangssignale (ORY, ADY) des ODER- und des UND-Gatters als das Ausgangssignal (DTXP) des ersten Pulsweitensteuerschaltkreises in Reaktion auf das erste Pulsweitensteuerauswahlsignal (DCON2).
Datenübertragungsschaltung nach Anspruch 3 oder 4, weiter dadurch gekennzeichnet, dass der erste Treibersignalgenerator folgende Elemente enthält: – ein NAND-Gatter (31) zur Durchführung einer NAND-Verknüpfung des Ausgabefreigabesignals (TXEN), des Ausgangssignals (DTXP) vom ersten Pulsweitensteuerschaltkreis und des zweiten Treibersignals (DNP), – einen ersten Inverterschaltkreis (32 bis 34) zum Abgeben des ersten Treibersignals (UPP) als ein gegenüber dem Ausgangssignal des NAND-Gatters invertiertes und verzögertes Signal, – einen Inverter (35) zum Invertieren des Ausgabefreigabesignals (TXEN), – ein NOR-Gatter (36) zur Durchführung einer NOR-Verknüpfung eines Ausgangssignals des Inverters, des Ausgangssignals (DTXP) vom ersten Pulsweitensteuerschaltkreis und des ersten Treibersignals (UPP) und – einen zweiten Inverterschaltkreis (37 bis 39) zum Abgeben des zweiten Treibersignals (DNP) durch Invertieren und Verzögern eines Ausgangssignals des NOR-Gatters.
Datenübertragungsschaltung nach einem der Ansprüche 2 bis 5, weiter dadurch gekennzeichnet, dass die dritten Mittel folgende Elemente enthalten: – einen zweiten Pulsweitensteuerschaltkreis (20B) zum Verzögern alternativ je einer von der ansteigenden und fallenden Flanken des Dateneingangssignals (TXD) in Reaktion auf die zweiten Verzögerungszeitauswahlsignale (DCON [4:3]) und das zweite Pulsweitensteuerauswahlsignal (DCON5) und – einen zweiten Treibersignalgenerator (30B) zur Erzeugung des dritten und vierten Treibersignals (UPM, DNM) in Reaktion auf das Ausgabefreigabesignal (TXEN), wobei das dritte Treibersignal (UPM) aktiv ist, wenn ein Ausgangssignal (DTXM) vom zweiten Pulsweitensteuerschaltkreis, das Ausgabefreigabesignal (TXEN) und das vierte Treibersignal (DNM) sämtlich aktiv sind, und das vierte Treibersignal (DNM) um eine vorgegebene Zeitdauer gegenüber dem Ausgangssignal (DTXM) des zweiten Pulsweitensteuerschaltkreises verzögert ist.
Datenübertragungsschaltung nach Anspruch 6, weiter dadurch gekennzeichnet, dass der zweite Pulsweitensteuerschaltkreis folgende Elemente enthält: – einen Inverter (21) zum Invertieren des Dateneingangssignals (TXD), – einen Verzögerungsschaltkreis (22, 23, 24) zum Verzögern eines Ausgangssignals des Inverters um eine von den zweiten Verzögerungszeitauswahlsignalen (DCON [4:3]) abhängige Zeitdauer, – ein ODER-Gatter (25) zur Durchführung einer ODER-Verknüpfung des Dateneingangssignals (TXD) und des Ausgangssignals (DLY) des Verzögerungsschaltkreises, – ein UND-Gatter (26) zur Durchführung einer UND-Verknüfung des Dateneingangssignals (TXD) und des Ausgangssignals (DLY) vom Verzögerungsschaltkreis und – einen Selektor (27) zur Bereitstellung alternativ je eines der Ausgangssignale (ORY, ADY) des ODER- und des UND-Gatters als das Ausgangssignal (DTXM) des zweiten Pulsweitensteuerschaltkreises in Reaktion auf das zweite Pulsweitensteuerauswahlsignal (DCON5).
Datenübertragungsschaltung nach Anspruch 6 oder 7, weiter dadurch gekennzeichnet, dass der zweite Treibersignalgenerator folgende Elemente enthält: – ein NAND-Gatter (31) zur Durchführung einer NAND-Verknüpfung des Ausgabefreigabesignals (TXEN), des Ausgangssignals (DTXM) vom zweiten Pulsweitensteuerschaltkreis und des vierten Treibersignals (DNM), – einen ersten Inverterschaltkreis (32 bis 34) zum Abgeben des dritten Treibersignals (UPM) als ein gegenüber dem Ausgangssignal des NAND-Gatters invertiertes und verzögertes Signal, – einen Inverter (35) zum Invertieren des Ausgabefreigabesignals (TXEN), – ein NOR-Gatter (36) zur Durchführung einer NOR-Verknüpfung eines Ausgangssignals des Inverters, des Ausgangssignals (DTXM) vom zweiten Pulsweitensteuerschaltkreis und des dritten Treibersignals (UPM) und – einen zweiten Inverterschaltkreis (37 bis 39) zum Abgeben des vierten Treibersignals (DNM) durch Invertieren und Verzögern eines Ausgangssignals des NOR-Gatters.
Datenübertragungsschaltung nach einem der Ansprüche 1 bis 8, weiter dadurch gekennzeichnet, dass die zweiten Mittel folgende Elemente enthalten: – einen ersten Verzögerungsschaltkreis (42) zum Verzögern des ersten Treibersignals (UPP) um eine vorgebbare Zeitdauer, – einen ersten Schaltkreis (43) zum Empfangen eines Ausgangssignals des ersten Verzögerungsschaltkreises mit einem Eingangs- und einem Ausgangsanschluss, – einen zweiten Schaltkreis (44) zum Empfangen des Ausgangssignals des ersten Verzögerungsschaltkreises mit einem Eingangs- und einem Ausgangsanschluss, – einen ersten Transistor (MN0) eines ersten Leitfähigkeitstyps, der zwischen eine Versorgungsspannung und die erste Datenleitung eingeschleift ist und dessen Gate-Elektrode an den Ausgangsanschluss des ersten Schaltkreises angeschlossen ist, – einen zweiten Transistor (MP0) eines zweiten Leitfähigkeitstyps, der zwischen die Versorgungsspannung und die erste Datenleitung eingeschleift ist und dessen Gate-Elektrode an den Ausgangsanschluss des zweiten Schaltkreises angeschlossen ist, – einen zweiten Verzögerungsschaltkreis (46) zum Verzögern des zweiten Treibersignals (DNP) um eine vorgegebene Zeitdauer, – einen dritten Schaltkreis (47) zum Empfangen eines Ausgangssignals des zweiten Verzögerungsschaltkreises mit einem Eingangs- und einem Ausgangsanschluss, – einen vierten Schaltkreis (48) zum Empfangen des Ausgangssignals des zweiten Verzögerungsschaltkreises mit einem Eingangs- und einem Ausgangsanschluss, – einen dritten Transistor (MN1) des ersten Leitfähigkeitstyps, der zwischen die erste Datenleitung und eine Massespannung eingeschleift ist und dessen Gate-Elektrode an den Ausgangsanschluss des dritten Schaltkreises angeschlossen ist, – einen vierten Transistor (MP1) des zweiten Leitfähigkeitstyps, der zwischen die erste Datenleitung und die Massespannung eingeschleift ist und dessen Gate-Elektrode an den Ausgangsanschluss des vierten Schaltkreises angeschlossen ist, und – einen Kondensator (Cl), der zwischen die erste Datenleitung und die Massespannung eingeschleift ist.
Datenübertragungsschaltung nach Anspruch 9, weiter dadurch gekennzeichnet, dass der erste Schaltkreis folgende Elemente enthält: – einen ersten Inverter (INV3) zum Invertieren des Ausgangssignals des ersten Verzögerungsschaltkreises, – einen zweiten Inverter (50) zum Invertieren eines Ausgangssignals des ersten Inverters, – einen Puffer (51) zum Verzögern des Ausgangssignals des ersten Verzögerungsschaltkreises und – einen Kondensator (CA), der zwischen die Massespannung und die Ausgänge des zweiten Inverters und des Puffers eingeschleift ist, wobei die Ausgänge des zweiten Inverters und des Puffers an den Ausgangsanschluss des ersten Schaltkreises angeschlossen sind.
Datenübertragungsschaltung nach Anspruch 9 oder 10, weiter dadurch gekennzeichnet, dass der zweite Schaltkreis folgende Elemente enthält: – einen ersten Inverter (INV4) zum Invertieren des Ausgangssignals des ersten Verzögerungsschaltkreises, – einen zweiten Inverter (52) zum Invertieren des Ausgangssignals des ersten Verzögerungsschaltkreises, – einen Puffer (53) zum Verzögern des Ausgangssignals des ersten Inverters und – einen Kondensator (CB), der zwischen die Massespannung und die Ausgänge des zweiten Inverters und des Puffers eingeschleift ist, wobei die Ausgänge des zweiten Inverters und des Puffers an den Ausgangsanschluss des zweiten Schaltkreises angeschlossen sind.
Datenübertragungsschaltung nach einem der Ansprüche 9 bis 11, weiter dadurch gekennzeichnet, dass der dritte Schaltkreis folgende Elemente enthält: – einen ersten Inverter (INV7) zum Invertieren des Ausgangssignals des zweiten Verzögerungsschaltkreises, – einen zweiten Inverter (54) zum Invertieren eines Ausgangssignals des ersten Inverters, – einen Puffer (55) zum Verzögern des Ausgangssignals des zweiten Verzögerungsschaltkreises und – einen Kondensator (CC), der zwischen die Massespannung und die Ausgänge des zweiten Inverters und des Puffers eingeschleift ist, wobei die Ausgänge des zweiten Inverters und des Puffers an den Ausgangsanschluss des dritten Schaltkreises angeschlossen sind.
Datenübertragungsschaltung nach einem der Ansprüche 9 bis 12, weiter dadurch gekennzeichnet, dass der vierte Schaltkreis folgende Elemente enthält: – einen ersten inverter (INV8) zum Invertieren des Ausgangssignals des zweiten Verzögerungsschaltkreises, – einen zweiten Inverter (56) zum invertieren des Ausgangssignals des zweiten Verzögerungsschaltkreises, – einen Puffer (57) zum Verzögern des Ausgangssignals des ersten Inverters und – einen Kondensator (CD), der zwischen die Massespannung und die Ausgänge des zweiten Inverters und des Puffers eingeschleift ist, wobei die Ausgänge des zweiten Inverters und des Puffers an den Ausgangsanschluss des vierten Schaltkreises angeschlossen sind.
Datenübertragungsschaltung nach einem der Ansprüche 1 bis 13, weiter dadurch gekennzeichnet, dass die vierten Mittel folgende Elemente enthalten: – einen ersten Verzögerungsschaltkreis (42) zum Verzögern des dritten Treibersignals (UPM) um eine vorgebbare Zeitdauer, – einen ersten Schaltkreis (43) zum Empfangen eines Ausgangssignals des ersten Verzögerungsschaltkreises mit einem Eingangs- und einem Ausgangsanschluss, – einen zweiten Schaltkreis (44) zum Empfangen des Ausgangssignals des ersten Verzögerungsschaltkreises mit einem Eingangs- und einem Ausgangsanschluss, – einen ersten Transistor (MN0) eines ersten Leitfähigkeitstyps, der zwischen eine Versorgungsspannung und die zweite Datenleitung eingeschleift ist und dessen Gate-Elektrode an den Ausgangsanschluss des ersten Schaltkreises angeschlossen ist, – einen zweiten Transistor (MP0) eines zweiten Leitfähigkeitstyps, der zwischen die Versorgungsspannung und die zweite Datenleitung eingeschleift ist und dessen Gate-Elektrode an den Ausgangsanschluss des zweiten Schaltkreises angeschlossen ist, – einen zweiten Verzögerungsschaltkreis (46) zum Verzögern des vierten Treibersignals (DNM) um eine vorgegebene Zeitdauer, – einen dritten Schaltkreis (47) zum Empfangen eines Ausgangssignals des zweiten Verzögerungsschaltkreises mit einem Eingangs- und einem Ausgangsanschluss, – einen vierten Schaltkreis (48) zum Empfangen des Ausgangssignals des zweiten Verzögerungsschaltkreises mit einem Eingangs- und einem Ausgangsanschluss, – einen dritten Transistor (MN1) des ersten Leitfähigkeitstyps, der zwischen die zweite Datenleitung und eine Massespannung eingeschleift ist und dessen Gate-Elektrode an den Ausgangsanschluss des dritten Schaltkreises angeschlossen ist, – einen vierten Transistor (MP1) des zweiten Leitfähigkeitstyps, der zwischen die zweite Datenleitung und die Massespannung eingeschleift ist und dessen Gate-Elektrode an den Ausgangsanschluss des vierten Schaltkreises angeschlossen ist, und – einen Kondensator (Cl), der zwischen die zweite Datenleitung und die Massespannung eingeschleift ist.
Datenübertragungsschaltung nach einem der Ansprüche 1 bis 14, weiter dadurch gekennzeichnet, dass die Datenleitungen an ein USB-Kabel anpassbar sind.
Datenübertragungsschaltung nach einem der Ansprüche 1 bis 15, weiter gekennzeichnet durch: – einen ersten Lastkondensator (CLD1), der zwischen die erste Datenleitung und eine Massespannung eingeschleift ist, und – einen zweiten Lastkondensator (CLD2), der zwischen die zweite Datenleitung und die Massespannung eingeschleift ist.