DE102021105173B4 - Bondstrukturen von integrierten schaltungsvorrichtungen und verfahren zu deren bildung - Google Patents

Bondstrukturen von integrierten schaltungsvorrichtungen und verfahren zu deren bildung Download PDF

Info

Publication number
DE102021105173B4
DE102021105173B4 DE102021105173.8A DE102021105173A DE102021105173B4 DE 102021105173 B4 DE102021105173 B4 DE 102021105173B4 DE 102021105173 A DE102021105173 A DE 102021105173A DE 102021105173 B4 DE102021105173 B4 DE 102021105173B4
Authority
DE
Germany
Prior art keywords
layer
cap layer
conductive
diffusion barrier
dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102021105173.8A
Other languages
English (en)
Other versions
DE102021105173A1 (de
Inventor
Chen-Yu Tsai
Ku-Feng Yang
Wen-Chih Chiou
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102021105173A1 publication Critical patent/DE102021105173A1/de
Application granted granted Critical
Publication of DE102021105173B4 publication Critical patent/DE102021105173B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832Multiple layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H01L2021/60007Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation involving a soldering or an alloying process
    • H01L2021/60022Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation involving a soldering or an alloying process using bump connectors, e.g. for flip chip mounting
    • H01L2021/60045Pre-treatment step of the bump connectors prior to bonding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/7685Barrier, adhesion or liner layers the layer covering a conductive structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76888By rendering at least a portion of the conductor non conductive, e.g. oxidation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/022Protective coating, i.e. protective bond-through coating
    • H01L2224/02205Structure of the protective coating
    • H01L2224/02206Multilayer protective coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/03011Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/03013Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the bonding area, e.g. solder flow barrier
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/034Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/034Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/03452Chemical vapour deposition [CVD], e.g. laser CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/034Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346Plating
    • H01L2224/03462Electroplating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/034Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346Plating
    • H01L2224/03464Electroless plating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/035Manufacturing methods by chemical or physical modification of a pre-existing or pre-deposited material
    • H01L2224/0355Selective modification
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/036Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361Physical or chemical etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/036Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361Physical or chemical etching
    • H01L2224/03612Physical or chemical etching by physical means only
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/036Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361Physical or chemical etching
    • H01L2224/03616Chemical mechanical polishing [CMP]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/036Manufacturing methods by patterning a pre-deposited material
    • H01L2224/03622Manufacturing methods by patterning a pre-deposited material using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/038Post-treatment of the bonding area
    • H01L2224/0381Cleaning, e.g. oxide removal step, desmearing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05075Plural internal layers
    • H01L2224/0508Plural internal layers being stacked
    • H01L2224/05083Three-layer arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05075Plural internal layers
    • H01L2224/0508Plural internal layers being stacked
    • H01L2224/05084Four-layer arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05541Structure
    • H01L2224/05546Dual damascene structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05541Structure
    • H01L2224/05547Structure comprising a core and a coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05563Only on parts of the surface of the internal layer
    • H01L2224/05564Only on the bonding interface of the bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666Titanium [Ti] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/05686Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/07Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081Disposition
    • H01L2224/0812Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/07Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081Disposition
    • H01L2224/0812Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27Manufacturing methods
    • H01L2224/278Post-treatment of the layer connector
    • H01L2224/2781Cleaning, e.g. oxide removal step, desmearing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27Manufacturing methods
    • H01L2224/278Post-treatment of the layer connector
    • H01L2224/2783Reworking, e.g. shaping
    • H01L2224/27831Reworking, e.g. shaping involving a chemical process, e.g. etching the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29005Structure
    • H01L2224/29006Layer connector larger than the underlying bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/2902Disposition
    • H01L2224/29026Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body
    • H01L2224/29027Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body the layer connector being offset with respect to the bonding area, e.g. bond pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/2902Disposition
    • H01L2224/29026Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body
    • H01L2224/29028Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body the layer connector being disposed on at least two separate bonding areas, e.g. bond pads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32135Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034Bonding interfaces of the bonding area
    • H01L2224/80357Bonding interfaces of the bonding area being flush with the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8036Bonding interfaces of the semiconductor or solid state body
    • H01L2224/80379Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/07Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

Verfahren (200) umfassend:
Bilden (202) eines leitfähigen Pads (32) über einer Interconnect-Struktur (6) eines Wafers;
Bilden (202) einer Abdeckschicht (34) über dem leitfähigen Pad (32);
Abscheiden (212) einer Seitenwandabdeckschicht (40), die sich auf Seitenwänden des leitfähigen Pads (32) und der Abdeckschicht (34) erstreckt;
nach dem Abscheiden der Seitenwandabdeckschicht, Bilden (214) einer Dielektrikumschicht (44, 46), die die Abdeckschicht (34) bedeckt;
Ätzen (216) der Dielektrikumschicht (44, 46), um eine Öffnung (52A) in der Dielektrikumschicht zu bilden, wobei die Abdeckschicht (34) durch die Öffnung (52A) freigelegt wird;
Ausführen eines Nassreinigungsprozesses (218) auf den Wafer, wobei während des Nassreinigungsprozesses eine obere Fläche der Abdeckschicht (34) einer chemischen Lösung ausgesetzt wird, die zum Durchführen des Nassreinigungsprozesses verwendet wird;
Abscheiden (222) einer leitfähigen Diffusionssperre (54), die sich in die Öffnung (52A) erstreckt; und
Abscheiden (224) eines leitfähigen Materials (56) über der leitfähigen Diffusionssperre (54);
wobei das Abscheiden (212) der Seitenwandabdeckschicht (40) ein Abscheiden eines weiteren leitfähigen Materials umfasst.

Description

  • HINTERGRUND
  • Bei der Bildung von dreidimensionalen Packages (3D-Packages) werden Packagekomponenten, wie etwa Vorrichtungsdies, Packages, Interposer, Packagesubstrate oder dergleichen, miteinander verbunden. Das Verbinden kann durch direktes Metall-auf-Metall-Verbinden, Hybrid-Verbinden oder dergleichen ausgeführt werden. In den Packagekomponenten werden Bondingstrukturen gebildet, die dem Verbinden der Packagekomponenten untereinander dienen.
  • Die US 2019 / 0 295 930 A1 beschreibt das Abscheiden einer ersten leitfähigen Barriereschicht auf einer isolierenden Zwischenschicht, das Abscheiden einer aluminiumhaltigen leitfähigen Schicht über der ersten leitfähigen Barriereschicht, das Abscheiden einer zweiten leitfähigen Barriereschicht über der aluminiumhaltigen leitfähigen Schicht, das Strukturieren der ersten leitfähigen Barriereschicht, der aluminiumhaltigen leitfähigen Schicht und der zweiten leitfähigen Schicht, um ein Pad zu bilden, das Abscheiden zweier isolierender Schichten über der isolierenden Zwischenschicht und dem Pad, das Bilden einer Öffnung in den zwei isolierenden Schichten und der zweiten leitfähigen Barriereschicht, um eine Oberfläche der aluminiumhaltigen leitfähigen Schicht freizulegen, das Abscheiden einer ersten Metallschicht über der freigelegten aluminiumhaltigen leitfähigen Schicht sowie auf den zwei isolierenden Schichten, sowie das Abscheiden einer zweiten Metallschicht in einer zweiten Öffnung, die über der ersten Öffnung liegt und größer ist als die erste Öffnung.
  • Die US 2013 / 0 153 888 A1 beschreibt eine Halbleitervorrichtung mit einer Zwischenverbindungsstruktur, die Zwischenverbindungen, Durchkontaktierungen und isolierende Schichten umfasst. Metallische Barriereschichten bedecken Ober- und Unterseiten der Zwischenverbindungen sowie Seitenwänden und Unterseiten der Durchkontaktierungen. Die Zwischenverbindungen können Aluminium umfassen. Die Metallischen Barriereschichten können aus Ti, TiN, Ta, TaN, W, WN oder einer Doppelschicht aus dem Metall und seinem Nitrid bestehen.
  • Die US 5 994 217 A beschreibt eine Halbleitervorrichtung mit einer Aluminiumschicht, über der eine TiN-Antireflexionsschicht angeordnet ist. Über der TiN-Antireflexionsschicht ist eine isolierende Schicht angeordnet, die eine Öffnung aufweist. Über der isolierenden Schicht und in der Öffnung ist eine dünne Titanschicht angeordnet. Über der isolierenden Schicht ist eine metallische Schicht angeordnet, wobei das Metall auch die Öffnung in der isolierenden Schicht ausfüllt.
  • Figurenliste
  • Aspekte dieser Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Figuren verstehen. Es ist zu beachten, dass nach der branchenüblichen Praxis verschiedene Elemente nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Elemente zugunsten einer klaren Erläuterung willkürlich vergrößert oder verringert sein.
    • 1 illustriert eine Querschnittsansicht eines Packages mit Bondingstrukturen nach einigen Ausführungsformen.
    • 2A bis 2H illustrieren die Querschnittsansichten von Zwischenstufen bei der Bildung einer Bondingstruktur nach einigen Ausführungsformen.
    • 3A bis 3F illustrieren die Querschnittsansichten von Zwischenstufen bei der Bildung einer Bondingstruktur nach einigen Ausführungsformen.
    • 4A bis 4F illustrieren die Querschnittsansichten von Zwischenstufen bei der Bildung einer Bondingstruktur nach einigen Ausführungsformen.
    • 5A bis 5E illustrieren die Querschnittsansichten von Zwischenstufen bei der Bildung einer Bondingstruktur nach einigen Ausführungsformen.
    • 6A bis 6C illustrieren Querschnittsansichten einiger Bondingstrukturen nach mit einigen Ausführungsformen.
    • 7A bis 7C illustrieren Querschnittsansichten einiger Bondingstrukturen nach einigen Ausführungsformen.
    • 8 bis 9 illustrieren Querschnittsansichten einiger Bondingstrukturen nach einigen Ausführungsformen.
    • 10A bis 10H illustrieren die Querschnittsansichten von Zwischenstufen bei der Bildung einer Bondingstruktur nach einigen Ausführungsformen.
    • 11 illustriert die Querschnittsansicht einer Bondingstruktur nach einigen Ausführungsformen.
    • 12A bis 12E, 12F-1 und 12F-2 illustrieren die Querschnittsansichten von Zwischenstufen bei der Bildung einiger Bondingstrukturen nach einigen Ausführungsformen.
    • 13A bis 13D illustrieren die Querschnittsansichten von Zwischenstufen bei der Bildung einer Bondingstruktur nach einigen Ausführungsformen.
    • 13D-1 illustriert eine vergrößerte Ansicht eines Abschnitts der Bondingstruktur in 13D nach einigen Ausführungsformen.
    • 13E und 13F illustrieren Querschnittsansichten einiger Bondingstrukturen nach einigen Ausführungsformen.
    • 14A bis 14E illustrieren die Querschnittsansichten von Zwischenstufen bei der Bildung einer Bondingstruktur nach einigen Ausführungsformen.
    • 15 illustriert einen Prozessablauf zur Bildung einer Bondingstruktur für eine Packagekomponente nach einer Ausführungsform.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zur Umsetzung verschiedener Merkmale der Erfindung bereit. Spezifische Beispiele von Komponenten und Anordnungen sind nachfolgend beschrieben, um diese Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele, die nicht als einschränkend zu verstehen sind. Beispielsweise kann das Bilden eines ersten Elements oder eines zweiten Elements in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt gebildet sind, und es kann außerdem Ausführungsformen umfassen, in denen weitere Elemente zwischen dem ersten und dem zweiten Element gebildet sein können, sodass das erste und das zweite Element nicht in direktem Kontakt stehen müssen. Weiterhin kann diese Offenbarung Referenzziffern und/oder -buchstaben der verschiedenen Beispiele wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und diktiert nicht für sich eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Ferner können räumlich relative Begriffe wie „darunterliegend“, „unter“, „unterer“, „darüberliegend“, „oberer“ und dergleichen hierin für eine einfachere Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) wie in den Figuren illustriert zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der Ausrichtung, die in den Figuren dargestellt ist, verschiedene Ausrichtungen der Vorrichtung in der Verwendung oder im Betrieb umfassen. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad gedreht oder in einer anderen Ausrichtung) und die räumlich relativen Bezeichnungen, die hierin verwendet werden, können ebenfalls entsprechend ausgelegt werden.
  • Es sind Bondingstrukturen zum Verbinden von Packagekomponenten und das Verfahren zu deren Bildung bereitgestellt. Nach einigen Ausführungsformen dieser Offenbarung umfasst das Bilden der Bondingstrukturen das Bilden einer Abdeckschicht über einem Metallpad. Dielektrikumschichten sind über der Abdeckschicht gebildet, und in den Dielektrikumschichten wird eine Öffnung gebildet, um die Abdeckschicht freizulegen. Zur Reinigung der Öffnung kann ein Nassvorreinigungsprozess ausgeführt werden. Nach dem Nassvorreinigungsprozess kann optional ein Sputterprozess ausgeführt werden, um den freigelegten Abschnitt der Abdeckschicht zu entfernen. Ein leitfähiges Merkmal kann dann so gebildet sein, dass es sich in die Dielektrikumschichten hinein erstreckt und die Abdeckschicht kontaktiert. Da das Metallpad nicht mit der für die Nassvorreinigung verwendeten Chemikalie in Berührung kommt, wird eine galvanische Korrosion des Metallpads vermieden. Hierin beschriebene Ausführungsformen sollen Beispiele bereitstellen, um den Inhalt dieser Offenbarung herzustellen oder zu verwenden, und gewöhnliche Fachleute auf dem Gebiet verstehen leicht Modifikationen, die vorgenommen werden können, ohne die betrachteten Umfänge verschiedener Ausführungsformen zu verlassen. In den verschiedenen Ansichten und illustrativen Ausführungsformen sind gleiche Bezugszeichen verwendet, um gleiche Elemente zu bezeichnen. Wenn auch hierin Verfahrensausführungsformen als in einer bestimmten Reihenfolge ausgeführt besprochen werden können, können andere Verfahrensausführungsformen in jeder logischen Reihenfolge ausgeführt werden.
  • 1 illustriert ein Package 2, das miteinander verklebte Packagekomponenten 10 und 10' umfasst. Jede der Packagekomponenten 10 und 10' kann ein Vorrichtungsdie, ein Package, ein Silizium-Interposer (mit Silizium als Substrat), ein organischer Interposer, ein Packagesubstrat, eine Platine oder dergleichen sein. Nach einigen Ausführungsformen umfasst die Packagekomponente 10 ein Substrat 4, das ein Halbleitersubstrat wie etwa ein Siliziumsubstrat sein kann. Die Interconnect-Struktur 6, die Dielektrikumschichten und Metallleitungen und Durchkontaktierungen (nicht dargestellt) in den Dielektrikumschichten umfassen kann, ist über dem Substrat 4 gebildet. Das Metallpad 32 ist über dem Interconnect 6 gebildet und kann mit den Vorrichtungen (wie etwa Transistoren, Widerständen, Kondensatoren usw.) in der Packagekomponente 10 elektrisch gekoppelt werden. Die Abdeckschicht 34, die aus einer dichten leitfähigen Schicht oder einer dichten Dielektrikumschicht gebildet sein kann, ist über dem Metallpad 32 gebildet. Die Diffusionssperre 30 kann auf dem zugrundliegenden Metallpad 32 gebildet sein. Der elektrische Anschluss 9, der eine Metallsäule oder eine Metalldurchkontaktierung umfassen kann, ist auf dem Metallpad 32 gebildet und elektrisch (und/oder signaltechnisch) damit verbunden. Der elektrische Anschluss 9 kann die obere Fläche der Abdeckschicht 34 berühren (und so auf dieser aufliegen) oder die Abdeckschicht 34 durchdringen, wobei die Seitenwände des elektrischen Anschlusses 9 die Seitenwände der Abdeckschicht 34 berühren.
  • Nach einigen Ausführungsformen umfasst die Packagekomponente 10' ein Substrat 4', das ein Halbleitersubstrat wie etwa ein Siliziumsubstrat sein kann. Durchkontaktierungen 18 (auch Substrat-Durchkontaktierungen oder Silizium-Durchkontaktierungen genannt), die das Substrat 4' durchdringen, werden gebildet. Die Interconnect-Struktur 6', die Dielektrikumschichten und Metallleitungen und Durchkontaktierungen (nicht dargestellt) in den Dielektrikumschichten umfassen kann, wird auf dem Substrat 4' gebildet. Das Metallpad 32' ist an der Interconnect 6' gebildet und kann mit den Vorrichtungen (wie etwa Transistoren, Widerständen, Kondensatoren usw.) in der Packagekomponente 10' elektrisch gekoppelt werden'. Die Abdeckschicht 34' wird über dem Metallpad 32' gebildet. Der elektrische Anschluss 9' ist auf dem Metallpad 32' gebildet und damit elektrisch (signaltechnisch) verbunden. Der elektrische Anschluss 9' kann die Abdeckschicht 34' berühren oder diese durchdringen. Außerdem ist eine Diffusionssperre 30' gebildet. Nach einigen Ausführungsformen ist die Packagekomponente 10 durch Hybridbonden mit der Packagekomponente 10' verbunden, wobei der elektrische Anschluss 9 mit dem elektrischen Anschluss 9' durch direktes Metall-auf-Metall-Verbinden (durch Interdiffusion) verbunden ist und die Dielektrikumflächenschicht 14 mit der Dielektrikumschicht 14' durch Schmelzverbinden verbunden ist. Nach alternativen Ausführungsformen ragen die elektrischen Anschlüsse 9 und 9' aus den entsprechenden Dielektrikumschichten 14 und 14' heraus und es wird eine direkte Metall-auf-Metall-Verbindung angenommen, wobei eine Unterfüllung (nicht dargestellt) den Spalt zwischen den Packagekomponenten 10 und 10' ausfüllt. Nach noch alternativen Ausführungsformen kann sich eine Lötregion (nicht dargestellt) zwischen den elektrischen Anschlüssen 9 und 9' befinden und diese miteinander verbinden.
  • Die Packagekomponente 10' kann in ein Verkapselungsmaterial 15 verkapselt sein, das eine Formmasse, eine Formunterfüllung, ein Epoxid, ein Harz und/oder dergleichen umfassen kann. Die Fan-out-Interconnect-Struktur 20 ist über den Packagekomponenten 10 und 10' gebildet und elektrisch mit diesen gekoppelt. An der oberen Fläche des Packages 2 sind elektrische Anschlüsse, wie etwa Lötregionen 22, gebildet.
  • Die 2A bis 2H illustrieren die Querschnittsansichten von Zwischenstufen bei der Bildung einer Bondingstruktur in eines Packagekomponente nach einigen Ausführungsformen dieser Offenbarung. Die entsprechenden Prozesse sind auch schematisch in dem Prozess im Prozessablauf aus 15 wiedergegeben. Die entsprechend gebildete Packagekomponente kann die Packagekomponente 10 (oder Packagekomponente 10') in 1 sein.
  • Mit Verweis auf 2A ist eine Ausgangsstruktur der Packagekomponente 10 vorgesehen, die ein Substrat 4 (das ein Halbleitersubstrat sein kann) und eine Interconnect-Struktur 6 über dem Substrat 4 umfasst. Nach einigen Ausführungsformen, in denen die Packagekomponente 10 ein Vorrichtungsdie ist, können sich auf der oberen Fläche des Halbleitersubstrats 4 integrierte Schaltungsvorrichtungen (nicht dargestellt) wie etwa Transistoren befinden. Nach alternativen Ausführungsformen, wenn beispielsweise die Packagekomponente 10 ein Interposer, ein Packagesubstrat oder dergleichen ist, werden keine aktiven Vorrichtungen und/oder passiven Vorrichtungen gebildet. Die Interconnect-Struktur 6 kann Dielektrikumschichten 3 und Metallleitungen und Durchkontaktierungen 5 umfassen, die schematisch illustriert sind, ohne die Details zu zeigen. Nach einigen Ausführungsformen können die Dielektrikumschichten 3 Dielektrikumschichten mit niedrigem k-Wert umfassen, und jede der Metallleitungen/Durchkontaktierungen 5 kann Kupfer und eine Diffusionssperre unter Kupfer umfassen und kann mit Hilfe von Damaszenerprozessen gebildet werden.
  • Ferner werden mit Verweis auf 2A eine (flächige) Diffusionssperrschicht 30, eine (flächige) Metallpadschicht 32 und eine (flächige) Abdeckschicht 34 abgeschieden. Der jeweilige Prozess ist als Prozess 202 im Prozessablauf 200 aus 15 illustriert. Nach einigen Ausführungsformen wird die flächige Diffusionssperrschicht 30 aus einem Material gebildet oder umfasst ein Material, das aus Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen gewählt ist, oder mehrere Schichten davon. Die Metallpadschicht 32 wird über der Diffusionssperrschicht 30 abgeschieden und kann Kupfer, Aluminium, Nickel, Wolfram oder dergleichen umfassen. Nach einigen Ausführungsformen umfasst die Metallpadschicht 32 AlCu. Das Abscheidungsverfahren kann die physische Gasphasenabscheidung (PVD), die chemische Gasphasenabscheidung (CVD) oder dergleichen umfassen.
  • Die Abdeckschicht 34 wird über der Metallpadschicht 32 abgeschieden. Nach einigen Ausführungsformen ist die Abdeckschicht 34 aus einem leitfähigen Material gebildet oder umfasst ein solches, das Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen oder mehrere Schichten davon umfassen kann. Nach einigen Ausführungsformen ist die Abdeckschicht 34 aus einem Dielektrikum gebildet, das Aluminiumoxid (wie etwa Al2O3), Aluminiumnitrid, Siliziumnitrid oder dergleichen, Kombinationen daraus oder mehreren Schichten davon umfassen kann. Wenn sie aus einem Dielektrikum gebildet sind, kann die Abdeckschicht 34 dünn sein, beispielsweise mit einer Dicke kleiner als etwa 10 nm, und die Dicke kann im Bereich zwischen etwa 3 nm und etwa 10 nm liegen. Die Bildung der Abdeckschicht 34 kann Atomlagenabscheidung (ALD), CVD, Plasma-Enhanced CVD (PECVD) oder dergleichen umfassen.
  • Die untere Antireflexionsschicht (BARC) 36 wird über der Abdeckschicht 34 gebildet, und die strukturierte Ätzmaske 38 wird über BARC 36 gebildet. Der jeweilige Prozess ist als Prozess 204 im Prozessablauf 200 aus 15 illustriert. Nach einigen Ausführungsformen umfasst die strukturierte Ätzmaske 38 einen Fotolack, der durch einen Belichtungsprozess und einen Entwicklungsprozess strukturiert wird. Die Ätzmaske 38 kann auch eine einschichtige Maske sein oder mehrere Schichten, wie etwa eine Dreischichtmaske, umfassen. Nach einigen Ausführungsformen kann BARC 36 aus SiON, SiOC, SiOCN oder dergleichen oder aus mehreren Schichten davon gebildet sein oder diese umfassen. Nach alternativen Ausführungsformen kann BARC 36 aus einem organischen Material, wie etwa einem vernetzten Fotolack, gebildet sein. BARC 36 dient der Verringerung der Reflexion während des Belichtungsprozesses zur Strukturierung der darüber liegenden Ätzmaske 38.
  • In einem nachfolgenden Prozess wird die strukturierte Ätzmaske 38 zum Ätzen des darunter liegenden BARC 36, der Abdeckschicht 34, der Metallpadschicht 32 und der Diffusionssperrschicht 30 verwendet. Die strukturierte Metallpadschicht 32 und die Diffusionssperrschicht 30 werden als Metallpad 32 bzw. Diffusionssperrschicht 30 bezeichnet. Die entstehende Struktur ist in 2B dargestellt. Der jeweilige Prozess ist als Prozess 206 im Prozessablauf 200 aus 15 illustriert. Die entstehende Diffusionssperre 30 und das Metallpad 32 sind elektrisch mit den darunter liegenden Metallleitungen und Durchkontaktierungen verbunden. Als nächstes wird die Ätzmaske 38 entfernt, und die entstehende Struktur ist in 2C dargestellt. Der jeweilige Prozess ist als Prozess 208 im Prozessablauf 200 aus 15 illustriert. Nach einigen Ausführungsformen wird BARC 36 von der Abdeckschicht 34 entfernt. Der jeweilige Prozess ist als Prozess 210 im Prozessablauf 200 aus 15 illustriert. Nach alternativen Ausführungsformen wird BARC 36 nicht von der Abdeckschicht 34 entfernt und in der endgültigen Struktur als zusätzliche Abdeckschicht belassen. So ist die BARC 36 (die nach diesen Ausführungsformen auch als Dielektrikumabdeckschicht 36 bezeichnet wird) gestrichelt dargestellt, um anzuzeigen, dass sie in den folgenden Strukturen vorhanden sein kann oder nicht. Der entsprechende Prozess 210, wie in 15 dargestellt, ist ebenfalls gestrichelt dargestellt. Wenn in der Beschreibung ein Merkmal oder ein Prozess gestrichelt dargestellt ist, bedeutet dies, dass das entsprechende Merkmal oder der entsprechende Prozess vorhanden sein kann oder nicht (oder übernommen wird).
  • Mit Verweis auf 2D wird die Seitenwandabdeckschicht 40 abgeschieden. Der jeweilige Prozess ist als Prozess 212 im Prozessablauf 200 aus 15 illustriert. Nach alternativen Ausführungsformen wird die Seitenwandabdeckschicht 40 nicht gebildet. Nach einigen Ausführungsformen wird die Dielektrikumabdeckschicht 40 aus einem Material gebildet, das aus derselben Gruppe von Kandidatenmaterialien für die Bildung der Abdeckschicht 34 ausgewählt wird. So kann die Seitenwandabdeckschicht 40 eine leitfähige Schicht oder eine Dielektrikumschicht sein. Beispielsweise können Titan, Titannitrid, Tantal, Tantalnitrid, Aluminiumoxid, Aluminiumnitrid, Siliziumnitrid usw. verwendet werden. Das Material der Abdeckschicht 34 und der Seitenwandabdeckschicht 40 kann gleich oder unterschiedlich sein, und jedes kann ein beliebiges Material sein, das aus den oben genannten Kandidatenmaterialien ausgewählt wird. Die Abscheidung der Seitenwandabdeckschicht 40 kann ein konformer Abscheidungsprozess wie ALD, CVD oder dergleichen umfassen.
  • Dann wird die Seitenwandabdeckschicht 40 strukturiert, wie in 2E gezeigt. Der jeweilige Prozess ist auch als Prozess 212 im Prozessablauf 200 aus 15 illustriert. Nach einigen Ausführungsformen erfolgt die Strukturierung der Seitenwandabdeckschicht 40 durch einen anisotropen Ätzprozess, der ohne Ätzmaske ausgeführt wird. So werden die vertikalen Abschnitte der Seitenwandabdeckschicht 40 belassen, während die horizontalen Teile der Seitenwandabdeckschicht 40 entfernt werden. Nach alternativen Ausführungsformen wird die Strukturierung der Seitenwandabdeckschicht 40 mit einer strukturierten Ätzmaske 41 ausgeführt. So können einige der horizontalen Abschnitte, wie etwa die in den Regionen 42 (2F) gezeigten Abschnitte, nicht entfernt und in der endgültigen Struktur belassen werden. Die nachfolgend gebildete Ätzstoppschicht 44 liegt über den vertikalen Abschnitten und den horizontalen Abschnitten (wenn sie nicht entfernt wird) der Seitenwandabdeckschicht 40 und berührt diese.
  • Nach alternativen Ausführungsformen werden die in den 2D und 2E gezeigten Prozesse übersprungen und die Seitenwandabdeckschicht 40 wird nicht gebildet. Dadurch ist die nachfolgend gebildete Ätzstoppschicht 44 in physischem Kontakt mit den Seitenwänden der Diffusionssperre 30, dem Metallpad 32 und der Abdeckschicht 34. Der entsprechende Prozess 212 im Prozessablauf 200 in 15 ist ebenfalls gestrichelt illustriert, um anzuzeigen, dass dieser Prozess ausgeführt werden kann oder nicht.
  • 2F illustriert die Bildung der Ätzstoppschicht 44, der Dielektrikumschicht 46, der Ätzstoppschicht 48 und der Dielektrikumschicht 50. Der jeweilige Prozess ist als Prozess 214 im Prozessablauf 200 aus 15 illustriert. Nach einigen Ausführungsformen wird nach der Abscheidung der Dielektrikumschicht 46 ein Planarisierungsprozess, wie etwa ein chemischmechanischer Polierprozess (CMP-Prozess) oder ein mechanischer Schleifprozess, ausgeführt. Entsprechend wird die Dielektrikumschicht 46 manchmal auch als Planarisierungsschicht bezeichnet. Nach einigen Ausführungsformen werden die Dielektrikumschichten 46 und 50 aus Siliziumoxid gebildet, während andere Materialien wie undotiertes Silikatglas, Siliziumnitrid, Siliziumoxynitrid, Siliziumoxycarbid, Siliziumoxycarbonitrid oder dergleichen verwendet werden können. Die Ätzstoppschichten 44 und 48 können aus Siliziumnitrid gebildet werden, während andere Materialien wie Aluminiumoxid, Aluminiumnitrid, Siliziumoxynitrid, Siliziumoxycarbid, Siliziumoxycarbonitrid oder dergleichen verwendet werden können.
  • Nach alternativen Ausführungsformen, bei denen die Seitenwandabdeckschicht 40 nicht gebildet wird oder der obere horizontale Abschnitt der Seitenwandabdeckschicht 40 entfernt wird, kann die Ätzstoppschicht 44 in physischem Kontakt mit der oberen Fläche von BARC 36 oder in physischem Kontakt mit der oberen Fläche der Abdeckschicht 34 stehen, wenn BARC 36 entfernt wurde.
  • 2G illustriert die Bildung der Öffnungen 52, die die untere Öffnung 52A und die obere Öffnung 52B umfasst. Der Bildungsprozess kann durch mehrere Ätzprozesse ausgeführt werden, wobei zwei Ätzmasken zur Erzeugung unterschiedlicher Strukturen für die Öffnungen 52A und 52B verwendet werden können. Die Ätzprozesse können durch Trockenätzprozesse ausgeführt werden, wobei die Ätzgase entsprechend den Materialien der Ätzstoppschicht 44, der Dielektrikumschicht 46, der Ätzstoppschicht 48 und der Dielektrikumschicht 50 ausgewählt werden. Der jeweilige Prozess ist als Prozess 216 im Prozessablauf 200 aus 15 illustriert. Nach alternativen Ausführungsformen werden die Dielektrikumschicht 50, die Ätzstoppschicht 48 und die Dielektrikumschicht 46 durch Trockenätzen und die Ätzstoppschicht 44 durch einen Nassätzprozess geätzt.
  • Nach einigen Ausführungsformen kann nach der Bildung der Öffnungen 52 ein Vorreinigungsprozess ausgeführt werden. Nach einigen Ausführungsformen wird der Vorreinigungsprozess durch einen Nassreinigungsprozess unter Verwendung einer chemischen Lösung ausgeführt, die Materialien auf Aminbasis umfasst, wie XM-426 (J.T.Baker®), DuPont™ EKC265™, ACT970 (Versum Materials) oder dergleichen. Der jeweilige Prozess ist als Prozess 218 im Prozessablauf 200, wie in 15 gezeigt illustriert.
  • Nach einigen Ausführungsformen ist die obere Fläche der Abdeckschicht 34 der chemischen Vorreinigungslösung ausgesetzt, und die Abdeckschicht 34 wird nicht geätzt. Die Abdeckschicht 34 schützt daher das darunterliegende Metallpad 32 vor galvanischer Korrosion, die zur Bildung von Vertiefungen (Löchern) im Metallpad 32 führen kann. Die Vertiefungen können die Integrität der nachfolgend gebildeten Diffusionssperre 54 (2H) beschädigen, da die Diffusionssperre 54 in die Vertiefungen fallen kann und daher weist die Diffusionssperre 54 auch Löcher auf.
  • 2H illustriert die Bildung des elektrischen Anschlusses 9, der die Diffusionssperre 54 und das metallische Material 56 umfasst. Der Bildungsprozess kann einen Damaszenerprozess umfassen. Nach einigen Ausführungsformen ist die Diffusionssperre 54 aus Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen gebildet oder umfasst diese. Das metallische Material 56 kann Kupfer oder einer Kupferlegierung umfassen. Nach einigen Ausführungsformen ist die Diffusionssperre 54 mittels PVD gebildet und das metallische Material 56 ist in einem Plattierungsprozess beschichtet, der einen elektrochemischen Plattierungsprozess, einen elektrolosen Plattierungsprozess oder dergleichen umfassen kann. Nach der Beschichtung des metallischen Materials 56 kann ein Planarisierungsprozess, wie etwa ein CMP-Prozess oder ein mechanischer Schleifprozess, ausgeführt werden, um überschüssige Abschnitte der Diffusionssperre 54 zu entfernen, wodurch der elektrische Anschluss 9 entsteht.
  • Nach einigen Ausführungsformen, wie in 2H gezeigt, ist die untere Fläche des elektrischen Anschlusses 9 in Kontakt mit der oberen Fläche der Abdeckschicht 34. Diese Ausführungsformen können umgesetzt werden, wenn die Abdeckschicht 34 aus einem leitfähigen Material (wie oben erwähnt, z. B. Ti, TiN, Ta oder TaN) oder einem Dielektrikum (z. B. Al2O3 oder AlN) gebildet ist. In den Ausführungsformen, in denen die Abdeckschicht 34 aus einem Dielektrikum gebildet ist, ist die Abdeckschicht 34 dünn, sodass Ladungsträger durch die Abdeckschicht 34 tunneln können, um die Signal- und/oder elektrische Verbindung zwischen dem elektrischen Anschluss 9 und dem Metallpad 32 herzustellen. Beispielsweise kann die Dicke der Abdeckschicht 34 kleiner als etwa 10 nm sein und im Bereich zwischen etwa 3 nm und etwa 10 nm liegen.
  • Nach alternativen Ausführungsformen wird der Abschnitt der Abdeckschicht 34, der direkt unter der Öffnung 52A liegt, vor der Bildung des elektrischen Anschlusses 9 entfernt, sodass der elektrische Anschluss 9 die Abdeckschicht 34 durchdringt, um in physischen Kontakt mit dem Metallpad 32 zu kommen. Die gestrichelte Region 58 in 2H ist eingezeichnet, um den Abschnitt des entfernten Abschnitts der Abdeckschicht 34 und den Abschnitt des elektrischen Anschlusses 9 darstellt, der die Abdeckschicht 34 durchdringt. Der jeweilige Prozess ist als Prozess 220 im Prozessablauf 200 aus 15 illustriert. Nach einigen Ausführungsformen kann die Abdeckschicht 34 in einer Vorreinigungskammer durch physischen Ionenbeschuss entfernt werden, um die galvanische Korrosion des Metallpads 32 zu verhindern. Das Prozessgas zum Entfernen des Abschnitts der Abdeckschicht 34 kann Ar, Kr, Xe oder dergleichen umfassen, und andere Gase wie H2, N2 oder dergleichen können hinzugefügt werden. So umfasst das Entfernen des Abschnitts der Abdeckschicht 34 in der Region 58 das Sputtern der Abdeckschicht 34. Der entsprechende Prozess 220 im Prozessablauf 200 in 15 ist ebenfalls gestrichelt illustriert, um anzuzeigen, dass dieser Prozess ausgeführt werden kann oder nicht. Nach dem Entfernen des Abschnitts der Abdeckschicht 34 in der Region 58 wird die Diffusionssperre 54 abgeschieden. Das Sputtern der Abdeckschicht 34 und die Abscheidung der Diffusionssperre 54 können in-situ im selben Produktionswerkzeug ausgeführt werden (obwohl sie in verschiedenen Prozesskammern in derselben Vakuumumgebung desselben Produktionswerkzeugs stattfinden können), ohne dass dazwischen ein Vakuumbruch erfolgt. Ein PVD-Werkzeug kann z. B. eine Entgasungskammer, eine Vorreinigungskammer, eine Sperrkammer und eine Cu-Seed-Kammer enthalten. Die Prozessfolge kann Entgasung, Vorreinigung, Barrierebildung und Cu-Seed-Bildung sein. In der PVD-Anlage findet kein Vakuumbruch statt, d. h. der Wafer befindet sich während des gesamten Prozesses von der Entgasung, Vorreinigung, Barrierebildung und Cu-Seed-Bildung in einer Vakuumumgebung. Nach einigen Ausführungsformen kann die Entfernung der Abdeckschicht 34 in der Vorreinigungskammer erfolgen. Dann kann der Wafer in die Barrierekammer übertragen werden, um die Diffusionssperre 54 abzuscheiden. Der jeweilige Prozess ist als Prozess 222 im Prozessablauf 200 aus 15 illustriert. Nach diesen Ausführungsformen ist das Metallpad 32 zwar freigelegt, da jedoch das Metallpad 32 nicht der Vorreinigungschemikalie (oder anderen Nasslösungen) ausgesetzt ist, erleidet das Metallpad 32 keine galvanische Korrosion. Die Diffusionssperre 54 kann daher ihre Integrität erhalten.
  • Als nächstes wird das metallische Material 56 abgeschieden, beispielsweise in einem Plattierungsprozess, der ein elektrochemischer Plattierungsprozess sein kann. Dann wird ein Planarisierungsprozess, wie etwa ein CMP-Prozess oder ein mechanischer Schleifprozess, ausgeführt, um überschüssige Abschnitte der Diffusionssperre 54 und des metallischen Materials 56 zu entfernen, und daher wird der elektrische Anschluss 9 gebildet. Der jeweilige Prozess ist als Prozess 224 im Prozessablauf 200 aus 15 illustriert.
  • Die nachfolgenden Figuren illustrieren Querschnittsansichten von Zwischenstufen bei der Bildung von Bondingstrukturen nach alternativen Ausführungsformen dieser Offenbarung. Sofern nicht anders spezifiziert, sind die Materialien und die Bildungsprozesse der Komponenten in diesen Ausführungsformen im Wesentlichen die gleichen wie die ähnlichen Komponenten, die in den vorangegangenen Ausführungsformen, die in den 1 und 2A bis 2H dargestellt sind, mit gleichen Bezugsziffern bezeichnet sind. Die Details zu den Bildungsprozessen und den Materialien der in den nachfolgenden Figuren dargestellten Komponenten können daher der Erklärung der obigen Ausführungsformen entnommen werden. In jeder der in den nachfolgenden Figuren gezeigten Ausführungsformen schützen die Abdeckschicht 34 und möglicherweise das darüber liegende BARC 36 das Metallpad 32 vor galvanischer Korrosion, ähnlich wie in den vorangegangenen Ausführungsformen. Wenn der elektrische Anschluss 9 die Abdeckschicht 34 durchdringt, kann der Abschnitt der Abdeckschicht 34 nach dem Nassvorreinigungsprozess entfernt werden, und zwar in-situ im gleichen Produktionswerkzeug (kann in verschiedenen Prozesskammern sein, die sich in der gleichen Vakuumumgebung befinden) wie beim Abscheiden der Diffusionssperre 54.
  • Die 3A bis 3F illustrieren die Bildung einer Bondingstruktur nach einigen Ausführungsformen. Diese Ausführungsformen ähneln den Ausführungsformen, die in den 2A bis 2H gezeigt sind, mit der Ausnahme, dass die strukturierte Seitenwandabdeckschicht 40 immer noch einen horizontalen Abschnitt umfasst, der das Metallpad 32 überlappt. Mit Verweis auf 3A sind die Diffusionssperre 30, das Metallpad 32, die Abdeckschicht 34 und das optionale BARC 36 über der Interconnect-Struktur 6 gebildet. Die Abdeckschicht 34 kann eine Dielektrikumschicht sein, sie kann aber auch eine leitfähige Schicht sein. Die Bildungsprozesse sind die gleichen wie in den 2A bis 2C dargestellt und hier nicht wiederholt. In 3B wird die Seitenwandabdeckschicht 40 abgeschieden. Als nächstes wird die Ätzmaske 41 gebildet, die die Abschnitte der Seitenwandabdeckschicht 40 auf der oberen Fläche und an Seitenwänden des Metallpads 32 abdeckt. Dann wird die Seitenwandabdeckschicht 40 geätzt, gefolgt von der Entfernung der Ätzmaske 41. Die entstehende Struktur ist in 3C dargestellt. Dann werden die Ätzstoppschicht 44, die Dielektrikumschicht 46, die Ätzstoppschicht 48 und die Dielektrikumschicht 50 abgeschieden, wie in 3D gezeigt. Als nächstes werden die Öffnungen 52A und 52B gebildet, wie in 3E gezeigt ist.
  • Dann kann ein Nassvorreinigungsprozess ausgeführt werden. Während des Nassvorreinigungsprozesses schützt die Abdeckschicht 34 das Metallpad 32 davor, der chemischen Lösung, die im Nassvorreinigungsprozess verwendet wird, ausgesetzt zu werden. Das Metallpad 32 wird somit nicht durch die galvanische Korrosion angegriffen. Die Packagekomponente 10 kann dann in eine Prozesskammer gebracht werden, in der sich ein Vakuum bildet. Der freigelegte Abschnitt der Abdeckschicht 34 wird dann entfernt, beispielsweise durch Sputtern.
  • Dann wird der elektrische Anschluss 9 gebildet, wie in 3F gezeigt ist. Nach einigen Ausführungsformen wird die Diffusionssperre 54 in-situ im selben Produktionswerkzeug abgeschieden (kann in verschiedenen Prozesskammern sein, die sich in derselben Vakuumumgebung befinden) wie die Entfernung der Abdeckschicht 34, beispielsweise durch PVD. Dann wird das metallische Material 56 abgeschieden, beispielsweise durch Plattieren. Dann wird ein Planarisierungsprozess, wie etwa ein CMP-Prozess oder ein mechanischer Polierprozess, ausgeführt, um überschüssige Materialien zu entfernen und die elektrische Struktur zu bilden, wie in 3F dargestellt.
  • Die 4A bis 4F illustrieren die Bildung einer Bondingstruktur nach einigen Ausführungsformen. Diese Ausführungsformen ähneln den Ausführungsformen, die in den 3A bis 3F dargestellt sind, mit der Ausnahme, dass der elektrische Anschluss 9, statt durch die Seitenwandabdeckschicht 40 zu dringen, um das Metallpad 32 zu kontaktieren, nun die obere Fläche der Seitenwandabdeckschicht 40 berührt. Mit Verweis auf 4A sind die Diffusionssperre 30, das Metallpad 32, die Abdeckschicht 34 und das BARC 36 (das zurückbleiben kann oder nicht) über der Interconnect-Struktur 6 gebildet. Die Abdeckschicht 34 kann eine Dielektrikumschicht sein, sie kann aber auch eine leitfähige Schicht sein. Die Bildungsprozesse sind die gleichen wie in den 2A bis 2C dargestellt und hier nicht wiederholt. In 4B wird die Seitenwandabdeckschicht 40 abgeschieden, die aus einem leitfähigen Material gebildet sein kann. Als nächstes wird die Ätzmaske 41 gebildet, die die Abschnitte der Seitenwandabdeckschicht 40 auf der oberen Fläche und den Seitenwänden des Metallpads 32 abdeckt. Dann wird die Seitenwandabdeckschicht 40 geätzt, gefolgt von der Entfernung der Ätzmaske 41. Die entstehende Struktur ist in 4C dargestellt. Dann werden die Ätzstoppschicht 44, die Dielektrikumschicht 46, die Ätzstoppschicht 48 und die Dielektrikumschicht 50 abgeschieden, wie in 4D gezeigt. Als nächstes werden die Öffnungen 52A und 52B gebildet, wie in 4E gezeigt ist. Die Öffnung 52A durchdringt die Ätzstoppschicht 44, wobei die obere Fläche der Seitenwandabdeckschicht 40 freigelegt ist. Dann wird der elektrische Anschluss 9 gebildet, wie in 4F gezeigt ist. Der elektrische Anschluss 9 weist eine untere Fläche auf, die in Kontakt mit der oberen Fläche des oberen horizontalen Abschnitts der Seitenwandabdeckschicht 40 steht. Nach diesen Ausführungsformen kann die Gesamtdicke der Dielektrikumschichten in der Abdeckschicht 34 (sofern dielektrisch), BARC 36 (sofern vorhanden) und der Seitenwandabdeckschicht 40 kleiner als etwa 10 nm sein und im Bereich zwischen etwa 3 nm und etwa 10 nm liegen.
  • Die 5A bis 5F illustrieren die Bildung einer Bondingstruktur nach einigen Ausführungsformen. Diese Ausführungsformen ähneln den Ausführungsformen, die in den 3A bis 3F dargestellt sind, mit der Ausnahme, dass sich die Seitenwandabdeckschicht 40 weiter auf der oberen Fläche der Interconnect-Struktur 6 erstreckt. Mit Verweis auf 5A sind die Diffusionssperre 30, das Metallpad 32, die Abdeckschicht 34 und optionale BARC 36 über der Interconnect-Struktur 6 gebildet. Die Abdeckschicht 34 kann eine Dielektrikumschicht sein, sie kann aber auch eine leitfähige Schicht sein. Die Bildungsprozesse sind die gleichen wie in den 2A bis 2C dargestellt und hier nicht wiederholt. In 5B wird die Seitenwandabdeckschicht 40 abgeschieden, die aus einem leitfähigen Material oder einem Dielektrikum gebildet sein kann. Die Seitenwandabdeckschicht 40 ist in der illustrierten Region möglicherweise nicht strukturiert und erstreckt sich entsprechend an der oberen Fläche der Interconnect-Struktur 6. Dann werden die Ätzstoppschicht 44, die Dielektrikumschicht 46, die Ätzstoppschicht 48 und die Dielektrikumschicht 50 abgeschieden, wie in 5C gezeigt. Als nächstes werden die Öffnungen 52A und 52B gebildet, wie in 5D gezeigt ist. Die Öffnung 52A durchdringt die Seitenwandabdeckschicht 40 und das BARC 36, wobei die obere Fläche der Abdeckschicht 34 freigelegt ist. Es kann ein nasser Vorreinigungsprozess ausgeführt werden, bei dem die Abdeckschicht 34 der chemischen Lösung ausgesetzt wird, die im Nassvorreinigungsprozess verwendet wird. Das Metallpad 32 ist daher vor galvanischer Korrosion geschützt. Der freigelegte Abschnitt der Abdeckschicht 34 wird dann beispielsweise durch einen Sputterprozess entfernt. Dann wird der elektrische Anschluss 9 gebildet, wie in 5F gezeigt ist. Der elektrische Anschluss 9 hat eine untere Fläche, die mit der oberen Fläche der Abdeckschicht 34 in Kontakt ist. Das Entfernen des freigelegten Abschnitts der Abdeckschicht 34 und das Abscheiden der Diffusionssperre 54 kann auch in-situ ausgeführt werden.
  • Die 6A, 6B, 6C, 7A, 7B, 7C, 8 und 9 illustrieren die Querschnittsansicht der Bondingstrukturen nach alternativen Ausführungsformen. Diese Ausführungsformen ähneln den vorangegangenen Ausführungsformen und umfassen die Seitenwandabdeckschicht 40, die sich auf der oberen Fläche des Metallpads 32 erstreckt.
  • Die 6A, 6B und 6C illustrieren Bondingstrukturen nach einigen Ausführungsformen. In der in 6A gezeigten Ausführungsform befindet sich kein BARC auf der Abdeckschicht 34. Der elektrische Anschluss 9 durchdringt die Seitenwandabdeckschicht 40, die eine leitfähige oder eine Dielektrikumschicht sein kann, und berührt die obere Fläche der Abdeckschicht 34, die ebenfalls eine leitfähige oder eine Dielektrikumschicht sein kann. Die verfügbaren Materialien der Seitenwandabdeckschicht 40 und der Abdeckschicht 34 wurden mit Verweis auf die in den 2A bis 2H gezeigten Ausführungsformen besprochen und werden hier nicht wiederholt. In der in 6B gezeigten Ausführungsform befindet sich kein BARC auf der Abdeckschicht 34. Die Seitenwandabdeckschicht 40 kann eine leitfähige Schicht oder eine Dielektrikumschicht sein, und der elektrische Anschluss 9 berührt den oberen Abschnitt der leitfähigen Seitenwandabdeckschicht 40, ohne diese zu durchdringen. In der in 6C gezeigten Ausführungsform befindet sich kein BARC auf der Abdeckschicht 34. Die Seitenwandabdeckschicht 40 kann eine Dielektrikumschicht sein, die durch die Seitenwandabdeckschicht 40 dringt, um auf der Abdeckschicht 34 zu landen, die eine Dielektrikumschicht oder eine leitfähige Schicht sein kann. Außerdem kann die Seitenwandabdeckschicht 40 nach einigen Ausführungsformen aus einem Dielektrikum wie Al2O3 gebildet sein, und die Dicke der entsprechenden Seitenwandabdeckschicht 40 kann größer als etwa 60 nm sein, um die elektrische Isolation zwischen benachbarten Metallpads 32 zu sicherzustellen.
  • 6A, 6B und 6C illustrieren einige Ausführungsformen, bei denen kein BARC auf der oberen Fläche der Abdeckschicht 34 verbleibt. Im Unterschied zu den Ausführungsformen in den 6A, 6B und 6C illustrieren die 7A, 7B und 7C einige Ausführungsformen, bei denen BARC 36 belassen wird, ohne entfernt zu werden. In der in 7A gezeigten Ausführungsform liegt BARC 36 auf der Abdeckschicht 34, und der elektrische Anschluss 9 durchdringt sowohl BARC 36 als auch den oberen Abschnitt der Seitenwandabdeckschicht 40. Die Seitenwandabdeckschicht 40 kann eine leitfähige Schicht oder eine Dielektrikumschicht sein. Der elektrische Anschluss 9 berührt die obere Fläche der Abdeckschicht 34, die auch eine leitfähige Schicht oder eine Dielektrikumschicht sein kann. In der in 7B gezeigten Ausführungsform befindet sich BARC 36 auf der Abdeckschicht 34. Sowohl die Abdeckschicht 34 als auch die Seitenwandabdeckschicht 40 können eine leitfähige Schicht oder eine Dielektrikumschicht sein, und der elektrische Anschluss 9 liegt auf der leitfähigen Seitenwandabdeckschicht 40 auf, ohne diese zu durchdringen. In der in 7C gezeigten Ausführungsform ist die Seitenwandabdeckschicht 40 eine Dielektrikumschicht und erstreckt sich auf der oberen Fläche der Interconnect-Struktur 6. Der elektrische Anschluss 9 durchdringt sowohl die Seitenwandabdeckschicht 40 als auch die BARC 36, um auf der Abdeckschicht 34 zu landen, die eine Dielektrikumschicht oder eine leitfähige Schicht sein kann. Außerdem kann die Dicke der Seitenwandabdeckschicht 40 größer als etwa 60 nm sein, um die elektrische Isolation zwischen benachbarten Metallpads 32 zu sicherstellen.
  • Die 8 und 9 illustrieren die Querschnittsansicht der Bondingstrukturen nach alternativen Ausführungsformen. Diese Ausführungsformen ähneln den vorangegangenen Ausführungsformen und umfassen die Seitenwandabdeckschicht 40 mit vertikalen Abschnitten an den Seitenwänden des Metallpads 32, aber nicht mit horizontalen Abschnitten auf der oberen Fläche der Abdeckschicht 34. Sowohl die Abdeckschicht 34 als auch die Seitenwandabdeckschicht 40 können aus einem Dielektrikum wie Aluminiumoxid oder einem leitfähigen Material wie Ti, TiN, Ta, TaN oder dergleichen gebildet sein. In 8 befindet sich kein BARC auf der Abdeckschicht 34, die eine Dielektrikumschicht oder eine leitfähige Schicht sein kann. In der in 9 gezeigten Ausführungsform befindet sich BARC 36 auf der Abdeckschicht 34. Der elektrische Anschluss 9 durchdringt das BARC 36 und berührt die obere Fläche der Abdeckschicht 34.
  • Die 10A bis 10H illustrieren die Bildung einer Bondingstruktur nach einigen Ausführungsformen. Diese Ausführungsformen ähneln den in den 2A bis 2H gezeigten Ausführungsformen, mit der Ausnahme, dass keine Seitenwandabdeckschicht gebildet ist und der elektrische Anschluss 9 durch die Abdeckschicht 34 und das BARC 36 (sofern gebildet, optional) dringt und die obere Fläche des Metallpads 32 berührt. Die 10A, 10B, 10C und 10D sind im Wesentlichen identisch mit den 2A, 2B und 2C und werden hier nicht näher besprochen. Die Abdeckschicht 34 kann eine Dielektrikumschicht oder eine leitfähige Schicht sein. In 10E werden die Ätzstoppschicht 44, die Dielektrikumschicht 46, die Ätzstoppschicht 48 und die Dielektrikumschicht 50 gebildet. Als nächstes werden die Öffnungen 52A und 52B gebildet, wie in 10F gezeigt ist. Die Öffnung 52A durchdringt BARC 36 (sofern vorhanden) bei der Bildung von Öffnungen 52A und 52B, die durch Trockenätzprozesse gebildet sein können. Die obere Fläche der Abdeckschicht 34 ist mit der Öffnung 52A freigelegt. Dann kann ein nasser Vorreinigungsprozess ausgeführt werden, bei dem die Abdeckschicht 34 der chemischen Lösung ausgesetzt wird, die im Nassvorreinigungsprozess verwendet wird. Das Metallpad 32 ist daher vor galvanischer Korrosion geschützt.
  • Der freigelegte Abschnitt der Abdeckschicht 34 wird dann entfernt, beispielsweise durch Sputtern in einer Prozesskammer, sodass das Metallpad 32 freigelegt wird. Dann wird der elektrische Anschluss 9 gebildet, wie in den 10G und 10H gezeigt ist. 10G illustriert die Abscheidung der Diffusionssperre 54 und die Bildung des metallischen Materials 56. Nach einigen Ausführungsformen wird die Diffusionssperre 54 in-situ in demselben Produktionswerkzeug abgeschieden (kann in verschiedenen Prozesskammern sein, die sich in derselben Vakuumumgebung befinden), das zum Entfernen des freigelegten Abschnitts der Abdeckschicht 34 verwendet wird, und es muss kein Vakuumbruch zwischen dem Entfernen (z. B. durch Sputtern) der Abdeckschicht 34 und dem Abscheiden der Diffusionssperre 54 erfolgen. Dann wird leitfähiges Material 56 abgeschieden, beispielsweise durch Plattieren. Dann wird ein Planarisierungsprozess, wie etwa ein CMP-Prozess oder ein mechanischer Schleifprozess, ausgeführt, um den elektrischen Anschluss 9 zu formen, wie in 10H gezeigt. Der elektrische Anschluss 9 weist eine untere Fläche auf, die mit der oberen Fläche des Metallpads 32 in Kontakt ist.
  • 11 illustriert eine Bondingstruktur nach einigen Ausführungsformen. Diese Ausführungsformen ähneln den in 10H gezeigten Ausführungsformen, mit der Ausnahme, dass die Seitenwandabdeckschicht 40 auf den Seitenwänden der Diffusionssperre 30, des Metallpads 32 und der Abdeckschicht 34 gebildet ist. BARC 36 kann vorhanden sein, muss dies jedoch nicht. Wenn sie vorhanden ist, erstreckt sich die Seitenwandabdeckschicht 40 weiter auf die Seitenwände von BARC 36. Ähnlich wie bei den Ausführungsformen in 10H durchdringt der elektrische Anschluss 9 die Abdeckschicht 34 und berührt das Metallpad 32. Erneut schützt die Abdeckschicht 34 das Metallpad 32 im entsprechenden Vorreinigungsprozess vor galvanischer Korrosion.
  • Die 12A bis 12F-1 illustrieren die Bildung einer Bondingstruktur nach einigen Ausführungsformen. Diese Ausführungsformen ähneln den in den 2A bis 2H gezeigten Ausführungsformen, mit der Ausnahme, dass keine Seitenwandabdeckschicht gebildet wird und der elektrische Anschluss 9, anstatt im Damaszenerprozess gebildet zu werden, unter Verwendung einer Plattierungsmaske gebildet wird. Die in den 12A bis 12D gezeigten Prozesse sind die gleichen wie in den 2A bis 2C, und die Einzelheiten werden hier nicht wiederholt. In 12E ist die Dielektrikumschicht 44 gebildet, die als konforme Schicht gebildet sein kann. Als nächstes wird der elektrische Anschluss 9 gebildet, wie in 12F-1 gezeigt ist. Nach einigen Ausführungsformen umfasst die Herstellung des elektrischen Anschlusses 9 das Ätzen der Dielektrikumschicht 44 und des BARC 36 (sofern vorhanden), um eine Öffnung zu bilden, und die Ausführung eines Nassvorreinigungsprozesses. Während der Nassvorreinigung schützt die Abdeckschicht 34 das darunter liegende Metallpad 32 vor galvanischer Korrosion. Der freigelegte Abschnitt der Abdeckschicht 34 wird dann in einer Prozesskammer entfernt, beispielsweise durch Sputtern. Eine metallische Seed-Schicht wird dann in-situ (z. B. mittels PVD) im gleichen Produktionswerkzeug (kann in verschiedenen Prozesskammern sein, die sich in der gleichen Vakuumumgebung befinden) wie für das Entfernen der Abdeckschicht 34 gebildet, ohne dass dazwischen ein Vakuumbruch stattfindet. Die metallische Seed-Schicht kann eine Diffusionssperre 54 (z. B. aus Titan gebildet) und eine Kupferschicht über der Diffusionssperre umfassen. Dann wird eine strukturierte Plattierungsmaske gebildet, wobei eine Öffnung in der Plattierungsmaske gebildet wird, die sich mit der in den vorhergehenden Prozessen gebildeten Öffnung überlappt. Das leitfähige Material 56 wird dann plattiert, gefolgt von der Entfernung der Plattierungsmaske und dem Ätzen der Metall-Seed-Schicht, die zuvor von der Plattierungsmaske bedeckt war. Die verbleibenden Abschnitte der metallischen Seed-Schicht und des plattierten Materials sind der elektrische Anschluss 9. In den in 12F-1 gezeigten Ausführungsformen hat der elektrische Anschluss 9 eine untere Fläche, die mit der oberen Fläche des Metallpads 32 in Kontakt ist.
  • 12F-2 illustriert eine Bondingstruktur nach alternativen Ausführungsformen. Diese Ausführungsformen ähneln den in 12F-1 gezeigten Ausführungsformen, mit der Ausnahme, dass der elektrische Anschluss 9 die obere Fläche der Abdeckschicht 34 berührt, die aus einem leitfähigen Material oder einem Dielektrikum gebildet sein kann. Die Bildung der Struktur in 12F-2 kann auch die in den 12A bis 12E dargestellten Prozesse umfassen.
  • Die 13A bis 13D illustrieren die Bildung einer Bondingstruktur nach einigen Ausführungsformen. Diese Ausführungsformen ähneln den Ausführungsformen, die in den 2A bis 2H gezeigt sind, mit der Ausnahme, dass die Seitenwandabdeckschicht 40, anstatt durch Abscheidung gebildet zu werden, durch Oxidation der Seitenwandflächenabschnitte des Metallpads 32 gebildet wird, um ein Metalloxid zu bilden. Mit Verweis auf 13A werden die Diffusionssperre 30, das Metallpad 32 und die Abdeckschicht 34 gebildet. Die Abdeckschicht 34 kann eine leitfähige Schicht oder eine Dielektrikumschicht sein. Als nächstes wird, wie in 13B gezeigt, ein Oxidationsprozess ausgeführt, sodass die Seitenwandflächenabschnitte des Metallpads 32 oxidiert werden, um die Seitenwandabdeckschicht 40 zu bilden. Je nach Material des Metallpads 32 kann die Seitenwandabdeckschicht 40 Kupferoxid, Aluminiumoxid oder deren Kombinationen und/oder die Oxide anderer Metalle umfassen oder daraus gebildet sein. Auch wenn es nicht spezifisch dargestellt ist, können die Seitenwandabschnitte der Diffusionssperre 30 und der Abdeckschicht 34 auch das Oxid des entsprechenden Materials umfassen, das im Oxidationsprozess gebildet sein.
  • In 13C werden die Ätzstoppschicht 44, die Dielektrikumschicht 46, die Ätzstoppschicht 48 und die Dielektrikumschicht 50 abgeschieden, gefolgt von der Bildung von Öffnungen 52A und 52B, die in mehreren Ätzprozessen ausgeführt werden. Die Öffnung 52A durchdringt die Ätzstoppschicht 44, wobei die obere Fläche der Abdeckschicht 34 freigelegt wird. Dann kann ein Nassvorreinigungsprozess ausgeführt werden, bei dem die Abdeckschicht 34 das Metallpad 32 vor galvanischer Korrosion schützt. Als nächstes wird der elektrische Anschluss 9 in einem Damaszenerprozess gebildet, wie in 13D gezeigt ist.
  • 13D-1 illustriert eine vergrößerte Ansicht der Region 60 in 13D. Aufgrund der Zugabe von Sauerstoff in das Metallpad 32 bei der Oxidation zur Bildung der Seitenwandabdeckschicht 40 hat die Seitenwandabdeckschicht 40 ein größeres Volumen als der oxidierte Abschnitt des Metallpads 32. So dehnt sich die Seitenwandabdeckschicht 40 seitlich aus und umfasst einen ersten Abschnitt, der von der darüber liegenden Abdeckschicht 34 überlappt wird, und einen zweiten Abschnitt, der sich über den Rand der Abdeckschicht 34 hinaus erstreckt. Da die Ätzstoppschicht 44 konform gebildet ist, spiegelt sich die Topologie der Seitenwandabdeckschicht 40 und der Abdeckschicht 34 an der Seitenwand der Ätzstoppschicht 44 wider. Die Seitenwand der Ätzstoppschicht 44 weist eine Stufe 45 auf, die sich auf einem Niveau nahe dem oberen Flächenniveau der Seitenwandabdeckschicht 34 befindet.
  • 13E illustriert eine Querschnittsansicht einer Bondingstruktur nach einigen Ausführungsformen. Diese Ausführungsformen ähneln den Ausführungsformen in 13D, mit der Ausnahme, dass BARC 36 belassen wird und der elektrische Anschluss 9 durch die Abdeckschicht 34 hindurchgeht, um das Metallpad 32 zu kontaktieren. Ähnlich kann das Entfernen eines Abschnitts der Abdeckschicht 34, um das Metallpad 32 freizulegen, nach einem Nassvorreinigungsprozess erfolgen, der nach dem Freilegen der Abdeckschicht 34 ausgeführt wird, und in-situ mit der Abscheidung der Diffusionssperre 54 erfolgen.
  • 13F illustriert eine Querschnittsansicht einer Bondingstruktur nach einigen Ausführungsformen. Diese Ausführungsformen ähneln den Ausführungsformen in 13D, mit der Ausnahme, dass BARC 36 belassen wird und der elektrische Anschluss 9 durch BARC 36 hindurchgeht, um die Abdeckschicht 34 zu kontaktieren.
  • Die 14A bis 14E illustrieren die Bildung einer Bondingstruktur nach einigen Ausführungsformen. Diese Ausführungsformen ähneln den Ausführungsformen, die in den 2A bis 2H dargestellt sind, mit der Ausnahme, dass die Seitenwandabdeckschicht 40 und die Abdeckschicht 34, wie in 2H dargestellt, nicht gebildet sind. Stattdessen wirkt BARC 36 als Abdeckschicht, um das Metallpad 32 vor galvanischer Korrosion zu schützen. 14A illustriert ist die Bildung einer Ausgangsstruktur. Die Bildungsprozesse sind ähnlich wie in den 2A bis 2C dargestellt, außer, dass die Abdeckschicht 34, die in 2C gezeigt ist, nicht gebildet wird. BARC 36 wird nicht entfernt. In 14B werden die Ätzstoppschicht 44, die Dielektrikumschicht 46, die Ätzstoppschicht 48 und die Dielektrikumschicht 50 abgeschieden. Als nächstes werden die Öffnungen 52A und 52B gebildet, wie in 14C gezeigt ist. Die Bildung der Öffnungen 52A und 52B kann durch Trockenätzprozesse ausgeführt werden. Dann kann eine nasse Vorreinigung ausgeführt werden, wobei die obere Fläche von BARC 36 der im Nassvorreinigungsprozess verwendeten Chemikalie ausgesetzt wird. BARC 36 schützt das darunterliegende Metallpad 32 vor der galvanischen Korrosion. Als nächstes wird, wie in 14D gezeigt, der freigelegte Abschnitt des BARC 36 entfernt, beispielsweise durch Sputtern in einer Prozesskammer, die sich in der gleichen Umgebung befindet wie die Kammer zum Abscheiden der Diffusionssperre 54. Die Diffusionssperre 54 wird dann beispielsweise durch PVD abgeschieden. Die Abscheidung kann in-situ mit dem Sputtern von BARC 36 ohne Vakuumbruch zwischen dem Sputtern von BARC 36 und der Abscheidung der Diffusionssperre 54 ausgeführt werden. Das metallische Material 56 wird dann gebildet, beispielsweise durch Plattieren, gefolgt von einem CMP-Prozess, um den elektrischen Anschluss 9 zu formen. Die entstehende Struktur ist in 14E dargestellt.
  • Die Ausführungsformen dieser Offenbarung weisen einige vorteilhafte Merkmale auf. Durch die Bildung von Abdeckschichten, die entweder zur Bildung des elektrischen Anschlusses nicht durchgeätzt werden oder durch einen in-situ ausgeführten Sputterprozess mit der nachfolgend gebildeten Diffusionssperre durchgeätzt werden, wird die nachteilige galvanische Korrosion von Metallpads vermieden.
  • Nach einigen Ausführungsformen dieser Offenbarung umfasst ein Verfahren die folgenden Schritte: Bilden eines leitfähigen Pads über einer Interconnect-Struktur eines Wafers; Bilden einer Abdeckschicht über dem leitfähigen Pad; Abscheiden einer Seitenwandabdeckschicht, die sich auf Seitenwänden des leitfähigen Pads und der Abdeckschicht erstreckt; nach dem Abscheiden der Seitenwandabdeckschicht, Bilden einer Dielektrikumschicht, die die Abdeckschicht bedeckt; Ätzen der Dielektrikumschicht, um eine Öffnung in der Dielektrikumschicht zu bilden, wobei die Abdeckschicht durch die Öffnung freigelegt ist; Ausführen eines Nassreinigungsprozesses auf den Wafer, wobei während des Nassreinigungsprozesses eine obere Fläche der Abdeckschicht einer chemischen Lösung ausgesetzt wird, die zum Durchführen des Nassreinigungsprozesses verwendet wird; Abscheiden einer leitfähigen Diffusionssperre, die sich in die Öffnung erstreckt; und Abscheiden eines leitfähigen Materials über der leitfähigen Diffusionssperre. Dabei umfasst das Abscheiden der Seitenwandabdeckschicht das Abscheiden eines zusätzlichen leitfähigen Materials.
    In einer Ausführungsform umfasst das Verfahren ferner das Entfernen eines Abschnitts der Abdeckschicht durch Sputtern, wobei sich die Öffnung weiter in die Abdeckschicht erstreckt, um das leitfähige Pad freizulegen, wobei das Sputtern der Abdeckschicht und das Abscheiden der leitfähigen Diffusionssperre in-situ in einem selben Produktionswerkzeug ausgeführt werden (kann in verschiedenen Prozesskammern sein, die sich in derselben Vakuumumgebung befinden). In einer Ausführungsform werden das Sputtern der Abdeckschicht und das Abscheiden der leitfähigen Diffusionssperre ohne dazwischenliegenden Vakuumbruch ausgeführt. In einer Ausführungsform umfasst das Bilden der Abdeckschicht das Abscheiden eines Dielektrikums. In einer Ausführungsform umfasst das Bilden der Abdeckschicht das Abscheiden eines zusätzlichen leitfähigen Materials. In einer Ausführungsform wird die leitfähige Diffusionssperre so abgeschieden, dass ihre untere Fläche die obere Fläche der Abdeckschicht berührt. In einer Ausführungsform wird die leitfähige Diffusionssperre so abgeschieden, dass sie die Abdeckschicht durchdringt. In einer Ausführungsform umfasst das Verfahren ferner das Bilden einer Antireflexionsbeschichtung über der Abdeckschicht, wobei die Dielektrikumschicht über der Antireflexionsbeschichtung abgeschieden wird und wobei die leitfähige Diffusionssperre durch die Antireflexionsbeschichtung hindurchgeht. In einer Ausführungsform umfasst das Verfahren ferner das Bilden einer Antireflexionsschicht über der Abdeckschicht; und vor dem Abscheiden der Dielektrikumschicht das Entfernen der Antireflexionsschicht.
  • Nach einigen Ausführungsformen dieser Offenbarung umfasst eine Struktur ein leitfähiges Pad; eine Abdeckschicht über dem leitfähigen Pad und diese berührend; eine leitfähige Seitenwandabdeckschicht, die sich auf Seitenwänden des leitfähigen Pads und der Abdeckschicht erstreckt; eine Dielektrikumschicht, die sich auf einer oberen Fläche und Seitenwänden der leitfähigen Seitenwandabdeckschicht und optional einer ersten oberen Fläche der Abdeckschicht erstreckt; und eine leitfähige Durchkontaktierung, die sich in die Dielektrikumschicht erstreckt, wobei die Durchkontaktierung einen Abschnitt des leitfähigen Pads überlappt und die Durchkontaktierung mit dem leitfähigen Pad signalmäßig gekoppelt ist. In einer Ausführungsform umfasst die Abdeckschicht ein Dielektrikum. In einer Ausführungsform umfasst die Abdeckschicht eine leitfähige Schicht. In einer Ausführungsform weist die leitfähige Durchkontaktierung eine untere Fläche auf, die eine zweite obere Fläche der Abdeckschicht berührt, um eine Grenzfläche zu bilden. In einer Ausführungsform erstreckt sich die leitfähige Durchkontaktierung in die Abdeckschicht, um eine obere Fläche des leitfähigen Pads zu kontaktieren.
  • Nach einigen Ausführungsformen dieser Offenbarung umfasst eine Struktur ein Halbleitersubstrat; eine Interconnect-Struktur über dem Halbleitersubstrat; eine Diffusionssperre über der Interconnect-Struktur; ein Metallpad über der Diffusionssperre; eine Abdeckschicht über und in Kontakt mit dem Metallpad; eine erste Dielektrikumschicht über und in Kontakt mit der Abdeckschicht, wobei die Kanten der Diffusionssperre, des Metallpads, der Abdeckschicht und der ersten Dielektrikumschicht im Wesentlichen vertikal ausgerichtet sind; eine leitfähige Seitenwandabdeckschicht, die sich auf Seitenwänden der Diffusionssperre, des Metallpads, der Abdeckschicht und der ersten Dielektrikumschicht erstreckt; eine zweite Dielektrikumschicht, die sich auf einer oberen Fläche und Seitenwänden der leitfähigen Seitenwandabdeckschicht und optional auf einer oberen Fläche der ersten Dielektrikumschicht erstreckt; und eine leitfähige Durchkontaktierung, die sich in die zweite Dielektrikumschicht und die erste Dielektrikumschicht erstreckt, um die Abdeckschicht zu kontaktieren. In einer Ausführungsform kontaktiert die leitfähige Durchkontaktierung eine zweite obere Fläche der Abdeckschicht.

Claims (19)

  1. Verfahren (200) umfassend: Bilden (202) eines leitfähigen Pads (32) über einer Interconnect-Struktur (6) eines Wafers; Bilden (202) einer Abdeckschicht (34) über dem leitfähigen Pad (32); Abscheiden (212) einer Seitenwandabdeckschicht (40), die sich auf Seitenwänden des leitfähigen Pads (32) und der Abdeckschicht (34) erstreckt; nach dem Abscheiden der Seitenwandabdeckschicht, Bilden (214) einer Dielektrikumschicht (44, 46), die die Abdeckschicht (34) bedeckt; Ätzen (216) der Dielektrikumschicht (44, 46), um eine Öffnung (52A) in der Dielektrikumschicht zu bilden, wobei die Abdeckschicht (34) durch die Öffnung (52A) freigelegt wird; Ausführen eines Nassreinigungsprozesses (218) auf den Wafer, wobei während des Nassreinigungsprozesses eine obere Fläche der Abdeckschicht (34) einer chemischen Lösung ausgesetzt wird, die zum Durchführen des Nassreinigungsprozesses verwendet wird; Abscheiden (222) einer leitfähigen Diffusionssperre (54), die sich in die Öffnung (52A) erstreckt; und Abscheiden (224) eines leitfähigen Materials (56) über der leitfähigen Diffusionssperre (54); wobei das Abscheiden (212) der Seitenwandabdeckschicht (40) ein Abscheiden eines weiteren leitfähigen Materials umfasst.
  2. Verfahren (200) nach Anspruch 1, ferner umfassend ein Entfernen (220) eines Abschnitts der Abdeckschicht (34) durch Sputtern, wobei sich die Öffnung (52A) weiter in die Abdeckschicht erstreckt, um das leitfähige Pad (32) freizulegen, wobei das Sputtern der Abdeckschicht und das Abscheiden der leitfähigen Diffusionssperre (54) in-situ in einer selben Prozessvakuumumgebung ausgeführt werden.
  3. Verfahren (200) nach Anspruch 2, wobei das Sputtern der Abdeckschicht (34) und das Abscheiden der leitfähigen Diffusionssperre (54) ohne dazwischenliegenden Vakuumbruch ausgeführt werden.
  4. Verfahren (200) nach einem der vorhergehenden Ansprüche, wobei das Bilden (202) der Abdeckschicht (34) ein Abscheiden eines Dielektrikums umfasst
  5. Verfahren (200) nach einem der Ansprüche 1 bis 3, wobei das Bilden (202) der Abdeckschicht (34) ein Abscheiden eines zusätzlichen leitfähigen Materials umfasst.
  6. Verfahren (200) nach Anspruch 1, wobei die leitfähige Diffusionssperre (54) so abgeschieden wird, dass ihre untere Fläche die obere Fläche der Abdeckschicht (34) berührt.
  7. Verfahren (200) nach einem der Ansprüche 1 bis 5, wobei die leitfähige Diffusionssperre (54) so abgeschieden wird, dass sie die Abdeckschicht (34) durchdringt.
  8. Verfahren (200) nach einem der vorhergehenden Ansprüche, ferner umfassend ein Bilden (204) einer Antireflexionsbeschichtung (36) über der Abdeckschicht (34), wobei die Dielektrikumschicht (44, 46) über der Antireflexionsbeschichtung abgeschieden wird und wobei die leitfähige Diffusionssperre (54) durch die Antireflexionsbeschichtung hindurchgeht.
  9. Verfahren (200) nach einem der Ansprüche 1 bis 7, ferner umfassend: Bilden (204) einer Antireflexionsschicht (36) über der Abdeckschicht (34); und Entfernen (210) der Antireflexionsschicht (36) vor dem Abscheiden (214) der Dielektrikumschicht (44, 46).
  10. Struktur, aufweisend: ein leitfähiges Pad (32); eine Abdeckschicht (34) über dem leitfähigen Pad (32) und dieses berührend; eine leitfähige Seitenwandabdeckschicht (40), die sich auf Seitenwänden des leitfähigen Pads (32) und der Abdeckschicht (34) erstreckt; eine Dielektrikumschicht (44, 46), die sich auf einer oberen Fläche und Seitenwänden der leitfähigen Seitenwandabdeckschicht (40) und optional auf einer ersten oberen Fläche der Abdeckschicht (34) erstreckt; und eine leitfähige Durchkontaktierung, die sich in die Dielektrikumschicht (44, 46) erstreckt, wobei die Durchkontaktierung einen Abschnitt des leitfähigen Pads (32) überlappt und die Durchkontaktierung mit dem leitfähigen Pad (32) signalmäßig gekoppelt ist.
  11. Struktur nach Anspruch 10, wobei die Abdeckschicht (34) ein Dielektrikum umfasst.
  12. Struktur nach Anspruch 10, wobei die Abdeckschicht (34) eine leitfähige Schicht umfasst.
  13. Struktur nach einem der Ansprüche 10 bis 12, wobei die leitfähige Durchkontaktierung eine untere Fläche aufweist, die eine zweite obere Fläche der Abdeckschicht (34) berührt, um eine Grenzfläche zu bilden.
  14. Struktur nach einem der Ansprüche 10 bis 12, wobei sich die leitfähige Durchkontaktierung in die Abdeckschicht (34) erstreckt, um eine obere Fläche des leitfähigen Pads (32) zu kontaktieren.
  15. Struktur, aufweisend: ein Halbleitersubstrat (4); eine Interconnect-Struktur (6) über dem Halbleitersubstrat (4); eine Diffusionssperre (30) über der Interconnect-Struktur (6); ein Metallpad (32) über der Diffusionssperre (30); eine Abdeckschicht (34) über und in Kontakt mit dem Metallpad (32); eine erste Dielektrikumschicht (36) über und in Kontakt mit der Abdeckschicht (34), wobei Kanten der Diffusionssperre (30), des Metallpads (32), der Abdeckschicht (34) und der ersten Dielektrikumschicht (36) im Wesentlichen vertikal ausgerichtet sind; eine leitfähige Seitenwandabdeckschicht (40), die sich auf Seitenwänden der Diffusionssperre (30), des Metallpads (32), der Abdeckschicht (34) und der ersten Dielektrikumschicht (36) erstreckt; eine zweite Dielektrikumschicht (44, 46), die sich auf einer oberen Fläche und Seitenwänden der leitfähigen Seitenwandabdeckschicht (40) und optional auf einer oberen Fläche der ersten Dielektrikumschicht erstreckt; und eine leitfähige Durchkontaktierung (9), die sich in die zweite Dielektrikumschicht (44, 46) und die erste Dielektrikumschicht (36) erstreckt, um die Abdeckschicht (34) zu kontaktieren.
  16. Struktur nach Anspruch 15, wobei die leitfähige Durchkontaktierung (9) eine zweite obere Fläche der Abdeckschicht (34) kontaktiert.
  17. Struktur nach Anspruch 15, wobei sich die leitfähige Durchkontaktierung in die Abdeckschicht (34) erstreckt, um eine obere Fläche des Metallpads (32) zu kontaktieren.
  18. Struktur nach einem der Ansprüche 15 bis 17, wobei die Abdeckschicht (34) ein Dielektrikum umfasst.
  19. Struktur nach einem der Ansprüche 15 bis 17, wobei die Abdeckschicht (34) eine leitfähige Schicht umfasst.
DE102021105173.8A 2021-01-28 2021-03-04 Bondstrukturen von integrierten schaltungsvorrichtungen und verfahren zu deren bildung Active DE102021105173B4 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163142534P 2021-01-28 2021-01-28
US63/142,534 2021-01-28
US17/186,742 2021-02-26
US17/186,742 US11990430B2 (en) 2021-01-28 2021-02-26 Bonding structures of integrated circuit devices and method forming the same

Publications (2)

Publication Number Publication Date
DE102021105173A1 DE102021105173A1 (de) 2022-07-28
DE102021105173B4 true DE102021105173B4 (de) 2023-03-09

Family

ID=82320903

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102021105173.8A Active DE102021105173B4 (de) 2021-01-28 2021-03-04 Bondstrukturen von integrierten schaltungsvorrichtungen und verfahren zu deren bildung

Country Status (5)

Country Link
US (2) US11990430B2 (de)
KR (1) KR20220109267A (de)
CN (1) CN114823352A (de)
DE (1) DE102021105173B4 (de)
TW (1) TWI783464B (de)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5994217A (en) 1996-12-16 1999-11-30 Chartered Semiconductor Manufacturing Ltd. Post metallization stress relief annealing heat treatment for ARC TiN over aluminum layers
US20130153888A1 (en) 2011-12-16 2013-06-20 Renesas Electronics Corporation Semiconductor device and method of manufacturing the semiconductor device
US20190295930A1 (en) 2018-03-23 2019-09-26 Renesas Electronics Corporation Semiconductor device and method for manufacturing the same

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3224010B2 (ja) 1995-05-12 2001-10-29 インターナショナル・ビジネス・マシーンズ・コーポレーション キャップ付き電気相互接続構造およびその作成方法
KR100373708B1 (ko) 2000-07-24 2003-02-25 아남반도체 주식회사 반도체 소자의 금속 배선층 형성 방법
KR20030001074A (ko) 2001-06-28 2003-01-06 주식회사 하이닉스반도체 듀얼다마신 공정에 의한 비아 형성 방법
US6713402B2 (en) * 2002-05-31 2004-03-30 Texas Instruments Incorporated Methods for polymer removal following etch-stop layer etch
KR100688691B1 (ko) * 2005-09-22 2007-03-02 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
JP5380797B2 (ja) * 2006-08-21 2014-01-08 富士通株式会社 半導体デバイスの製造方法
US8080473B2 (en) * 2007-08-29 2011-12-20 Tokyo Electron Limited Method for metallizing a pattern in a dielectric film
US7843064B2 (en) * 2007-12-21 2010-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and process for the formation of TSVs
US7585754B2 (en) * 2008-01-10 2009-09-08 Winbond Electronics Corp. Method of forming bonding pad opening
US8124522B1 (en) * 2008-04-11 2012-02-28 Novellus Systems, Inc. Reducing UV and dielectric diffusion barrier interaction through the modulation of optical properties
JP5465897B2 (ja) * 2009-03-05 2014-04-09 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
KR20110075922A (ko) 2009-12-29 2011-07-06 주식회사 동부하이텍 반도체 소자의 제조방법
US8282846B2 (en) * 2010-02-27 2012-10-09 National Semiconductor Corporation Metal interconnect structure with a side wall spacer that protects an ARC layer and a bond pad from corrosion and method of forming the metal interconnect structure
US9190325B2 (en) 2010-09-30 2015-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. TSV formation
US8691691B2 (en) 2011-07-29 2014-04-08 International Business Machines Corporation TSV pillar as an interconnecting structure
KR102196565B1 (ko) 2014-02-20 2020-12-30 삼성디스플레이 주식회사 박막트랜지스터 및 이를 이용한 표시기판
US20190259650A1 (en) * 2018-02-20 2019-08-22 Tokyo Electron Limited Method for protecting cobalt plugs
US10651125B2 (en) * 2018-08-14 2020-05-12 International Business Machines Corporation Replacement metal cap by an exchange reaction
US10879107B2 (en) * 2018-11-05 2020-12-29 International Business Machines Corporation Method of forming barrier free contact for metal interconnects

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5994217A (en) 1996-12-16 1999-11-30 Chartered Semiconductor Manufacturing Ltd. Post metallization stress relief annealing heat treatment for ARC TiN over aluminum layers
US20130153888A1 (en) 2011-12-16 2013-06-20 Renesas Electronics Corporation Semiconductor device and method of manufacturing the semiconductor device
US20190295930A1 (en) 2018-03-23 2019-09-26 Renesas Electronics Corporation Semiconductor device and method for manufacturing the same

Also Published As

Publication number Publication date
US20220238466A1 (en) 2022-07-28
TWI783464B (zh) 2022-11-11
US20230387051A1 (en) 2023-11-30
TW202230535A (zh) 2022-08-01
KR20220109267A (ko) 2022-08-04
CN114823352A (zh) 2022-07-29
US11990430B2 (en) 2024-05-21
DE102021105173A1 (de) 2022-07-28

Similar Documents

Publication Publication Date Title
DE102017104622B4 (de) Integrierter Chip und Verfahren zu seiner Herstellung
DE102015107271B4 (de) Zwei- oder mehrteilige Ätzstoppschicht in integrierten Schaltungen
DE102008033395B3 (de) Verfahren zur Herstellung eines Halbleiterbauelementes und Halbleiterbauelement
DE102017127227B4 (de) Verbindungsstruktur und Verfahren
DE102016100270B4 (de) Bondstrukturen und verfahren zu ihrer herstellung
DE4234666C2 (de) Verbindungsstruktur und Herstellungsverfahren dafür
DE102012111786B4 (de) Hybrid-Verbindungsaufbau und Verfahren zur Herstellung desselben
DE102013111452B4 (de) Halbleitervorrichtungen und Halbleiterverarbeitungsverfahren
DE102015105950A1 (de) Pufferschicht(en) auf einer gestapelten Struktur mit einer Durchkontaktierung
DE4207916A1 (de) Verbindungsstruktur einer integrierten halbleiterschaltungseinrichtung und verfahren zur herstellung dieser
DE102011002769B4 (de) Halbleiterbauelement und Verfahren zur Herstellung einer Hybridkontaktstruktur mit Kontakten mit kleinem Aspektverhältnis in einem Halbleiterbauelement
DE60132152T2 (de) Herstellungsverfahren von einem randlosen Kontakt auf Bitleitungskontaktstutzen mit einer Ätzstopschicht
DE102014118991A1 (de) Verbindungsstruktur für Halbleitervorrichtungen
DE102018221806B4 (de) Verfahren zur herstellung von back-end-of-line-strukturen mit luftspalten
DE102010045055B4 (de) Verfahren zur Herstellung eines Halbleiterbauelementes mit einer Durchkontaktierung
DE102015119536A1 (de) Kondensatoren mit dielektrischen Barriereschichten und Verfahren zu deren Ausbildung
DE102011050953B4 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE112019003036B4 (de) Aluminiumkompatibler dünnfilmwiderstand (tfr) und herstellungsverfahren
DE60132707T2 (de) Niedrigtemperaturverfahren zur Unterdrückung von Hügeln in Verbindungsleitungen von integrierten Schaltkreisen
DE102019130124A1 (de) Funktionale komponente innerhalb einer verbindungsstruktur einer halbleitervorrichtung und verfahren zum bilden derselben
DE102004001853B3 (de) Verfahren zum Herstellen von Kontaktierungsanschlüssen
DE102021100457B4 (de) Rückseiten- oder vorderseiten-substratdurchkontaktierungslandung (tsv-landung) auf metall
DE102020132089B4 (de) Passivierungsstruktur mit erhöhter dicke für metallpads und verfahren zu ihrer herstellung
DE102021100639A1 (de) Verschaltungsstruktur einer halbleitervorrichtung
DE102021105173B4 (de) Bondstrukturen von integrierten schaltungsvorrichtungen und verfahren zu deren bildung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final