DE102021100184A1 - Halbleitervorrichtung - Google Patents

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Abstract

Es ist eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung bereitzustellen, welche in der Lage ist, die Schwellenspannung zu verringern, ohne die RBSOA-Toleranz und die Herstellungsschwankung zu verschlechtern. Gemäß der vorliegenden Offenbarung weist die Halbleitervorrichtung eine Drift-Schicht (2) eines ersten Leitfähigkeitstyps, eine Ladungsträgerspeicherschicht (14) des ersten Leitfähigkeitstyps, welche auf einer ersten Hauptflächenseite der Drift-Schicht (2) bereitgestellt ist, eine Basisschicht (6) eines zweiten Leitfähigkeitstyps, welche auf der ersten Hauptflächenseite der Ladungsträgerspeicherschicht (14) bereitgestellt ist, eine Emitterschicht (7) des ersten Leitfähigkeitstyps, welche auf der ersten Hauptflächenseite der Basisschicht (6) bereitgestellt ist, einen aktiven Graben (8), welcher derart bereitgestellt ist, dass er sich durch die Emitterschicht (7), die Basisschicht (6), und die Ladungsträgerspeicherschicht (14) erstreckt und die Drift-Schicht (2) erreicht, eine Gate-Isolierschicht (9), welche auf einer inneren Wand des Grabens (8) bereitgestellt ist, eine Gate-Elektrode (10), welche durch die Gate-Isolierschicht (9) im Graben eingebettet ist, und eine Kollektorschicht (4) des zweiten Leitfähigkeitstyps auf, welche auf einer zweiten Hauptflächenseite der Drift-Schicht (2) bereitgestellt ist, in welcher die Spitzenkonzentration von Störstellen in der Basisschicht (6) 1,0 E17 cm-3oder höher ist.

Description

  • Hintergrund der Erfindung
  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft eine Leistungshalbleitervorrichtung.
  • Beschreibung des Standes der Technik
  • Herkömmlicherweise wurden im Hinblick auf eine Energieersparnis Bipolartransistoren mit isolierter Gate-Elektrode (IGBTs) oder Dioden in Leistungsmodulen und dergleichen für eine variable Geschwindigkeitskontrolle von Dreiphasenmotoren in Bereichen wie Universalinvertern und Wechselstrom- (AC) Servosystemen verwendet. Um einen Inverterverlust zu reduzieren, sind IGBTs und Dioden mit einem geringen Schaltverlust und geringer Ein-Spannung erforderlich.
  • Die Schwellenspannung des herkömmlichen IGBT liegt bei ungefähr 6 V, und die Gate-Spannung liegt bei ungefähr 15 V. Um den IGBT anzusteuern ist daher zusätzlich zur 5 V Stromquelle eine 15 V Stromquelle erforderlich, welche in Mikrocomputern und dergleichen verwendet wird. Es ist Forschung im Gange zur Vereinfachung der Gate-Stromquelle, indem die Schwellenspannung des IGBT reduziert wird, sodass der IGBT bei einer Gate-Spannung von 5 V angesteuert werden kann. Zum Beispiel wurde eine Struktur vorgeschlagen, in welcher die Abmessungen des IGBT durch einen konstanten Koeffizienten reduziert werden (siehe Japanische Patent-Nr. 6440175 ).
  • Zusammenfassung
  • Es ist notwendig, die Störstellenkonzentration in der Basisschicht zu verringern oder die Kanallänge zu verkürzen, um die Schwellenspannung des herkömmlichen IGBT zu verringern. Das Verringern der Störstellenkonzentration in der Basisschicht wirft ein Problem dahingehend auf, dass sich die Toleranz des sicheren Rückwärts-Arbeitsbereichs (RBSOA) mit einer Zunahme des Pinch-Widerstandes verschlechtert.
  • Darüber hinaus ist es notwendig, die Eintreibtemperatur (engl.: drive temperature) zur Aktivierung der Basisschicht zu verringern oder die Eintreibzeit (engl.: drive time) zu verkürzen, um die Kanallänge zu verkürzen. Das Verringern der Eintreibtemperatur wirft ein Problem dahingehend auf, dass der Leckstrom mit der sich verringernden Aktivierungsrate der Basisschicht erhöht wird. Das Verkürzen der Eintreibzeit wirft ein Problem dahingehend auf, das die Schwankung der Kanallänge aufgrund von Herstellungsschwankungen erhöht wird.
  • Daher lag die Schwierigkeit darin, die Schwellenspannung zu verringern, ohne die RBSOA-Toleranz und die Herstellungsschwankung zu verschlechtern.
  • Es ist eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung bereitzustellen, welche in der Lage ist, die Schwellenspannung zu verringern, ohne die RBSOA-Toleranz und die Herstellungsschwankung zu verschlechtern.
  • Gemäß der vorliegenden Offenbarung weist die Halbleitervorrichtung eine Drift-Schicht eines ersten Leitfähigkeitstyps, eine Ladungsträgerspeicherschicht des ersten Leitfähigkeitstyps, welche auf einer ersten Hauptflächenseite der Drift-Schicht bereitgestellt ist, eine Basisschicht eines zweiten Leitfähigkeitstyps, welche auf der ersten Hauptflächenseite der Ladungsträgerspeicherschicht bereitgestellt ist, eine Emitterschicht des ersten Leitfähigkeitstyps, welche auf der ersten Hauptflächenseite der Basisschicht bereitgestellt ist, einen aktiven Graben, welcher derart bereitgestellt ist, dass der sich durch die Emitterschicht, die Basisschicht, und die Ladungsträgerspeicherschicht erstreckt und die Drift-Schicht erreicht, eine Gate-Isolierschicht, welche auf einer inneren Wand des Grabens bereitgestellt ist, eine Gate-Elektrode, welche durch die Gate-Isolierschicht im Graben eingebettet ist, und eine Kollektorschicht des zweiten Leitfähigkeitstyps auf, welche auf einer zweiten Hauptflächenseite der Drift-Schicht bereitgestellt ist, in welcher eine Spitzenkonzentration von Störstellen in der Basisschicht 1,0 E17 cm-3 oder höher ist.
  • Gemäß der vorliegenden Offenbarung weist die Halbleitervorrichtung die Ladungsträgerspeicherschicht des ersten Leitfähigkeitstyps auf, welche auf der ersten Hauptflächenseite der Drift-Schicht bereitgestellt ist, und die Spitzenkonzentration von Störstellen in der Basisschicht ist 1,0 E17 cm-3 oder höher; daher ist die Halbleitervorrichtung in der Lage, die Schwellenspannung zu verringern ohne die RBSOA-Toleranz und die Herstellungsschwankung zu verschlechtern.
  • Diese und weitere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden anhand der nachfolgenden detaillierten Beschreibung der vorliegenden Erfindung in Verbindung mit den begleitenden Figuren deutlicher.
  • Figurenliste
    • 1 ist eine Querschnittsansicht, welche ein Konfigurationsbeispiel einer Halbleitervorrichtung gemäß Ausführungsform 1 veranschaulicht;
    • 2 ist ein Diagramm, welches jeweils eine Störstellenkonzentrationsverteilung in der Halbleitervorrichtung gemäß Ausführungsform 1 und einer verwandten Technik veranschaulicht;
    • 3 ist ein Diagramm, welches eine Abhängigkeit einer RBSOA-Toleranz von der Spitzenkonzentration einer Basisschicht gemäß Ausführungsform 1 veranschaulicht;
    • 4 ist ein Diagramm, welches eine Abhängigkeit einer Schwellenspannung von der Spitzenkonzentration der Basisschicht gemäß Ausführungsform 1 veranschaulicht;
    • 5 ist eine Querschnittsansicht, welche ein Konfigurationsbeispiel einer Halbleitervorrichtung gemäß Ausführungsform 2 veranschaulicht;
    • 6 ist eine Querschnittsansicht, welche ein Konfigurationsbeispiel einer Halbleitervorrichtung gemäß Ausführungsform 3 veranschaulicht;
    • 7 ist eine Querschnittsansicht, welche ein Konfigurationsbeispiel einer Halbleitervorrichtung gemäß Ausführungsform 4 veranschaulicht;
    • 8 ist eine Draufsicht, welche ein Konfigurationsbeispiel einer Halbleitervorrichtung gemäß Ausführungsform 5 veranschaulicht;
    • 9 ist eine Draufsicht, welche ein Beispiel einer Elementarzelle einer Halbleitervorrichtung gemäß einer verwandten Technik veranschaulicht;
    • 10 ist eine Draufsicht, welche ein Beispiel einer Elementarzelle einer Halbleitervorrichtung gemäß Ausführungsform 5 veranschaulicht;
    • 11 ist ein Diagramm, welches eine Abhängigkeit einer RBSOA-Toleranz von einer Emitterschichtbreite gemäß Ausführungsform 5 veranschaulicht; und
    • 12 ist eine Querschnittsansicht, welche ein Konfigurationsbeispiel der Halbleitervorrichtung gemäß der verwandten Technik veranschaulicht.
  • Beschreibung der bevorzugten Ausführungsformen
  • <Ausführungsform 1 >
  • 12 ist eine Querschnittsansicht, welche ein Konfigurationsbeispiel eines IGBT veranschaulicht, der eine Halbleitervorrichtung gemäß einer verwandten Technik ist. Wie in 12 veranschaulicht, weist die Halbleitervorrichtung gemäß der verwandten Technik ein Halbleitersubstrat 1 mit einer ersten Hauptfläche und einer zweiten Hauptfläche, eine Zwischenschichtisolierschicht 11 und eine Emitterelektrode 13, welche auf der ersten Hauptfläche des Halbleitersubstrats 1 bereitgestellt ist, und eine Kollektorelektrode 5 auf, welche auf der zweiten Hauptfläche des Halbleitersubstrats 1 bereitgestellt ist.
  • Konkret ist im Halbleitersubstrat 1 eine Basisschicht 6 eines zweiten Leitfähigkeitstyps auf einer Drift-Schicht 2 eines ersten Leitfähigkeitstyps auf dessen erster Hauptflächenseite bereitgestellt. Eine Emitterschicht 7 des ersten Leitfähigkeitstyps ist auf der ersten Hauptflächenseite der Basisschicht 6 bereitgestellt. Ein aktiver Graben 8 ist derart bereitgestellt, dass er sich von der ersten Hauptfläche durch die Emitterschicht 7 und die Basisschicht 6 erstreckt und die Drift-Schicht 2 erreicht. Eine aktive Gate-Isolierschicht 9 ist an der inneren Wand des aktiven Grabens 8 bereitgestellt. Die aktive Gate-Elektrode 10 ist durch die aktive Gate-Isolierschicht 9 in den aktiven Graben 8 eingebettet. Die Zwischenschichtisolierschicht 11 ist derart bereitgestellt, dass sie die aktive Gate-Elektrode 10 auf ihrer ersten Hauptflächenseite überdeckt. Die Emitterelektrode 13 ist derart bereitgestellt, dass sie das Halbleitersubstrat 1 durch ein Kontaktloch 12 verbindet.
  • Darüber hinaus ist im Halbleitersubstrat 1 eine Pufferschicht 3 des ersten Leitfähigkeitstyps auf der Drift-Schicht 2 auf ihrer zweiten Hauptflächenseite bereitgestellt. Eine Kollektorschicht 4 des zweiten Leitfähigkeitstyps ist auf der Pufferschicht 3 auf ihrer zweiten Hauptflächenseite bereitgestellt.
  • 1 ist eine Querschnittsansicht, welche eine Beispielkonfiguration eines IGBT veranschaulicht, der eine Halbleitervorrichtung gemäß Ausführungsform 1 ist. Wie in 1 veranschaulicht, ist die Halbleitervorrichtung gemäß Ausführungsform 1 dadurch charakterisiert, dass eine Ladungsträgerspeicherschicht 14 des ersten Leitfähigkeitstyps zwischen der Drift-Schicht 2 und der Basisschicht 6 bereitgestellt ist. Der aktive Graben 8 ist derart bereitgestellt, dass er sich von der ersten Hauptfläche durch die Emitterschicht 7, die Basisschicht 6, und die Ladungsträgerspeicherschicht 14 erstreckt und die Drift-Schicht 2 erreicht. Weitere Konfigurationen sind dieselben wie jene der Halbleitervorrichtung gemäß der in 12 veranschaulichten verwandten Technik; Daher wird deren Beschreibung hier ausgelassen.
  • Als Nächstes wird der Effekt beschrieben, der aus dem Bereitstellen der Ladungsträgerspeicherschicht 14 resultiert.
  • 2 ist ein Diagramm, welches jeweils eine Störstellenkonzentrationsverteilung in der Halbleitervorrichtung gemäß Ausführungsform 1 und einer verwandten Technik veranschaulicht. In 2 repräsentiert die horizontale Achse die Tiefe der Halbleitervorrichtung, und die vertikale Achse repräsentiert die Störstellenkonzentration in der jeweiligen Schicht der Halbleitervorrichtung. Die durchgezogene Linie gibt das Störstellenkonzentrationsprofil im A1-A2 Querschnitt der Halbleitervorrichtung gemäß Ausführungsform 1 an, welche in 1 veranschaulicht ist. Die gestrichelte Linie gibt das Störstellenkonzentrationsprofil im B1-B2 Querschnitt der Halbleitervorrichtung gemäß der verwandten Technik in 12 an.
  • Die Basisschicht 6 jeder Halbleitervorrichtung gemäß Ausführungsform 1 und der verwandten Technik wird durch Ionenimplantation derart ausgebildet, dass die Spitzenkonzentration von Störstellen in der Basisschicht 6 1,5 E17 cm-3 entspricht. Das Eintreiben zur Aktivierung der Basisschicht 6 jeder Halbleitervorrichtung gemäß Ausführungsform 1 und der verwandten Technik, wird unter Bedingungen einer langen Eintreibzeit ausgeführt, in welcher der Einfluss von Herstellungsschwankungen bei einer Eintreibtemperatur, welche die injizierten Ionen ausreichend aktivieren kann, gering genug ist. Der Abstand von der Grenze zwischen der Emitterschicht 7 und der Basisschicht 6 zur Grenze zwischen der Basisschicht 6 und der Drift-Schicht 2 oder der Ladungsträgerspeicherschicht 14, ist als Kanallänge definiert.
  • Drei Effekte resultieren aus dem Bereitstellen der Ladungsträgerspeicherschicht 14. Der erste Effekt ist, dass die Diffusion in der Basisschicht 6 unterdrückt werden kann und dass die Kanallänge verkürzt werden kann. Konkret entspricht die Kanallänge der Halbleitervorrichtung gemäß der verwandten Technik 1,6 µm, wohingegen die Kanallänge der Halbleitervorrichtung gemäß Ausführungsform 1 0,8 µm entspricht.
  • Der zweite Effekt ist, dass die minimale Störstellenkonzentration in der Basisschicht 6 auf 1 E15 cm-3 erhöht wird, indem die Region in der Nähe der Drift-Schicht 2 in der Basisschicht 6 des zweiten Leitfähigkeitstyps aufgelöst wird mittels der Ladungsträgerspeicherschicht 14 des ersten Leitfähigkeitstyps. Infolgedessen kann die Schwankung der Schwellenspannung reduziert werden. Es sei darauf hingewiesen, dass es wünschenswert ist, dass die minimale Störstellenkonzentration der Basisschicht 6 höher ist, als die Störstellenkonzentration der Drift-Schicht 2, um die Schwankung der Schwellenspannung zu reduzieren, und besonders bevorzugt entspricht die minimale Störstellenkonzentration der Basisschicht 6 dem 1,5-fachen oder mehr als die Störstellenkonzentration der Drift-Schicht 2.
  • Der dritte Effekt ist, dass die Vereinfachung der Anpassung der Kanallänge sichergestellt wird. Die Kanallänge der Halbleitervorrichtung gemäß der verwandten Technik wird durch die Eintreibbedingungen (die Eintreibtemperatur und die Eintreibzeit) der Basisschicht 6 gesteuert. Unterdessen kann die Kanallänge der Halbleitervorrichtung gemäß Ausführungsform 1 durch die lonenimplantationstiefe für die Ladungsträgerspeicherschicht 14 gesteuert werden. Das typische Eintreiben, welches die Basisschicht aktiviert, wendet ein Batch-Verfahren an, in welchem eine Vielzahl von Losen gleichzeitig prozessiert wird und dies schließt die Schwierigkeit ein, die Eintreibbedingungen für die jeweiligen Produkte exakt anzupassen. Hingegen wendet die Ionenimplantation ein Einzel-Wafer-Verfahren, in welchem Wafer einer nach dem anderen prozessiert werden; daher können die lonenimplantationsbedingungen für jedes der Produkte exakt angepasst werden.
  • 3 ist ein Diagramm, welches eine Abhängigkeit einer RBSOA-Toleranz von der Spitzenkonzentration von Störstellen der Basisschicht 6 veranschaulicht. In 3 repräsentiert die horizontale Achse die Spitzenkonzentration von Störstellen der Basisschicht 6, und die vertikale Achse repräsentiert die normalisierte RBSOA-Toleranz.
  • Die RBSOA-Toleranz muss 1 oder höher sein. Wie in 3 veranschaulicht, ist ersichtlich, dass die Spitzenkonzentration von Störstellen der Basisschicht 6 1,0 E17 cm-3 oder höher sein muss, um die RBSOA-Toleranz auf 1 oder höher festzulegen.
  • 4 ist ein Diagramm, welches eine Abhängigkeit der Schwellenspannung von der Spitzenkonzentration von Störstellen in der Basisschicht 6 veranschaulicht. Konkret ist der Zusammenhang zwischen der Schwellenspannung und der Spitzenkonzentration von Störstellen in der Basisschicht 6 veranschaulicht, wenn die Dicke der aktiven Gate-Isolierschicht 9 40 nm, 60 nm, 90 nm, und 120 nm entspricht.
  • Um die RBSOA-Toleranz zu erfüllen, muss die Spitzenkonzentration von Störstellen in der Basisschicht 6 wie oben beschrieben 1,0 E17 cm-3 oder höher sein. Es ist ersichtlich, dass, um die Schwellenspannung bei 3 V oder weniger auszubilden, welche in der Lage ist, die 5 V Ansteuerung in einem solchen Spitzenkonzentrationsbereich auszuführen, die Dicke der aktiven Gate-Isolierschicht 9 60 nm oder weniger betragen muss, wie in 4 veranschaulicht.
  • Aus obigem Grund, ist in der Halbleitervorrichtung gemäß Ausführungsform 1 die Ladungsträgerspeicherschicht 14 des ersten Leitfähigkeitstyps zwischen der Drift-Schicht 2 und der Basisschicht 6 bereitgestellt, und die Spitzenkonzentration von Störstellen in der Basisschicht 6 ist 1,0 E17cm-3 oder höher. Daher kann die Schwellenspannung verringert werden, ohne die RBSOA-Toleranz und die Herstellungsschwankung zu verschlechtern.
  • In der Halbleitervorrichtung gemäß Ausführungsform 1 beträgt die Dicke der aktiven Gate-Isolierschicht 9 darüber hinaus 60 nm oder weniger. Infolgedessen kann die Halbleitervorrichtung mit 5 V angesteuert werden, und es ist, anders als im herkömmlichen Fall, keine separate 15 V Stromquelle erforderlich.
  • <Ausführungsform 2>
  • 5 ist eine Querschnittsansicht, welche ein Konfigurationsbeispiel eines IGBT veranschaulicht, der eine Halbleitervorrichtung gemäß Ausführungsform 2 ist. Wie in 5 veranschaulicht, ist die Halbleitervorrichtung gemäß Ausführungsform 2 dadurch charakterisiert, dass ein Dummy-Graben 15, eine Dummy-Gate-Isolierschicht 16, und eine Dummy-Gate-Elektrode 17 enthalten sind. Weitere Konfigurationen sind dieselben wie jene der Halbleitervorrichtung gemäß Ausführungsform 1; daher wird deren detaillierte Beschreibung hier ausgelassen.
  • Der Dummy-Graben 15 ist derart bereitgestellt, dass er sich von der ersten Hauptfläche durch die Emitterschicht 7, die Basisschicht 6, und die Ladungsträgerspeicherschicht 14 erstreckt und die Drift-Schicht 2 erreicht. Die Dummy-Gate-Isolierschicht 16 ist auf der inneren Wand des Dummy-Grabens 15 bereitgestellt. Die Dummy-Gate-Elektrode 17 ist durch die Dummy-Gate-Isolierschicht 16 in den Dummy-Graben 15 eingebettet.
  • Die Zwischenschichtisolierschicht 11 ist derart bereitgestellt, dass sie nicht nur die aktive Gate-Elektrode 10 auf deren erster Hauptflächenseite überdeckt, sondern auch einen oberen Abschnitt einer Mesa-Region zwischen benachbarten Dummy-Gräben 15. Infolgedessen ist das Potential in der Mesa-Region schwebend (engl.: floating). Das Potential der Dummy-Gate-Elektrode 17 kann schwebend sein oder dasselbe Potential wie das der Emitterelektrode 13 sein.
  • Aus obigem Grund ist in der Halbleitervorrichtung gemäß Ausführungsform 2 die Mesa-Region bereitgestellt, in welcher das Potential schwebend ist, und ein Ladungsträger des zweiten Leitfähigkeitstyps, welcher von der Kollektorelektrode 5 injiziert wird, sammelt sich auf der ersten Hauptflächenseite an. Infolgedessen wird eine Reduzierung der Ein-Spannung der Halbleitervorrichtung sichergestellt.
  • <Ausführungsform 3>
  • 6 ist eine Querschnittsansicht, welche ein Konfigurationsbeispiel eines IGBT veranschaulicht, der eine Halbleitervorrichtung gemäß Ausführungsform 3 ist. Wie in 6 veranschaulicht, ist die Halbleitervorrichtung gemäß Ausführungsform 3 dadurch charakterisiert, dass eine IGBT-Region, welche eine Leistungshalbleiterregion ist, und eine Diodenregion in dieser enthalten sind, und die Diodenregion weist einen Diodengraben 18, eine Anodenschicht 19, und eine Kathodenschicht 20 auf. Die Konfiguration der IGBT-Region ist dieselbe wie die Konfiguration der Halbleitervorrichtung gemäß Ausführungsform 2; daher wird deren Beschreibung hier ausgelassen. Es sei darauf hingewiesen, dass, obwohl ein Fall veranschaulicht ist, in welchem die Konfiguration der IGBT-Region dieselbe ist, wie die Konfiguration der Halbleitervorrichtung gemäß Ausführungsform 2, die Konfiguration dieser nicht darauf beschränkt ist. Die IGBT-Region kann dieselbe Konfiguration der Halbleitervorrichtung gemäß Ausführungsform 1 übernehmen.
  • In der Diodenregion ist die Anodenschicht 19 des zweiten Leitfähigkeitstyps auf der Drift-Schicht 2 auf ihrer ersten Hauptflächenseite bereitgestellt. Der Diodengraben 18 ist derart bereitgestellt, dass der sich von der ersten Hauptfläche durch die Anodenschicht 19 erstreckt und die Drift-Schicht 2 erreicht. Die Kathodenschicht 20 des ersten Leitfähigkeitstyps ist auf der Drift-Schicht 2 auf ihrer zweiten Hauptflächenseite bereitgestellt.
  • Ein Abschnitt Wop zwischen dem Endabschnitt der Kathodenschicht 20 in der Diodenregion und dem Endabschnitt der Emitterschicht 7 in der IGBT-Region kann auf null oder mehr festgelegt werden, so dass der Einfluss der IGBT-Region auf die Diodenregion reduziert werden kann.
  • Aus obigem Grund weist die Halbleitervorrichtung gemäß Ausführungsform 3 die IGBT-Region und die Diodenregion auf. Daher kann die Halbleitervorrichtung als rückwärtsleitender (RC-) IGBT betrieben werden.
  • <Ausführungsform 4>
  • 7 ist eine Querschnittsansicht, welche ein Konfigurationsbeispiel eines IGBT veranschaulicht, der eine Halbleitervorrichtung gemäß Ausführungsform 4 ist. Wie in 7 veranschaulicht, ist die Halbleitervorrichtung gemäß Ausführungsform 4 dadurch charakterisiert, dass eine aktive Gate-Elektrode 10 und eine Schirmelektrode 21 durch die aktive Gate-Isolierschicht 9 im aktiven Graben 8 eingebettet sind. Weitere Konfigurationen sind dieselben wie in Ausführungsform 3, und deren Beschreibung wird hier ausgelassen. Es sei darauf hingewiesen, dass, obwohl ein Fall veranschaulicht ist, in welchem die Eigenschaften von Ausführungsform 4 auf die Halbleitervorrichtung gemäß Ausführungsform 3 angewendet werden, die Konfiguration dieser nicht darauf beschränkt ist. Die Eigenschaften von Ausführungsform 4 können auf die Halbleitervorrichtung gemäß Ausführungsform 1 oder Ausführungsform 2 angewendet werden.
  • Der untere Abschnitt der aktiven Gate-Elektrode 10 befindet sich an einer Position, die in einer Querschnittsansicht mit der Ladungsträgerspeicherschicht 14 korrespondiert. Der obere Abschnitt der Schirmelektrode 21 befindet sich an einer Position, welche mit der Ladungsträgerspeicherschicht 14 korrespondiert und der untere Abschnitt derselben befindet sich an einer Position, welche mit der Drift-Schicht 2 in einer Querschnittsansicht korrespondiert. Eine aktive Gate-Isolierschicht 9 ist zwischen der aktiven Gate-Elektrode 10 und der Schirmelektrode 21 eingefügt.
  • Aus obigem Grund sind in der Halbleitervorrichtung gemäß Ausführungsform 4 die aktive Gate-Elektrode 10 und die Schirmelektrode 21 durch die aktive Gate-Isolierschicht 9 im aktiven Graben 8 eingebettet. Durch das Bereitstellen der Schirmelektrode 21 wird der Bereich, in welchem die Ladungsträgerspeicherschicht 14 und die aktive Gate-Elektrode 10 durch die aktive Gate-Isolierschicht 9 einander zugewandt sind reduziert, wodurch die Reduzierung der Rückkopplungskapazität und der Eingangskapazität sichergestellt wird.
  • <Ausführungsform 5>
  • 8 ist eine Draufsicht, die ein Konfigurationsbeispiel eines IGBT veranschaulicht, welcher die Halbleitervorrichtung gemäß Ausführungsform 5 ist. Wie in 8 veranschaulicht, erstrecken sich in der Halbleitervorrichtung gemäß Ausführungsform 5 die Emitterschichten 7 und die Kontaktschichten 22 des zweiten Leitfähigkeitstyps in einer Draufsicht orthogonal zum linear angeordneten aktiven Graben 8, und sie sind darüber hinaus abwechselnd angeordnet. Darüber hinaus sind die Kontaktlöcher 12 parallel zu den aktiven Gräben 8 angeordnet. Weitere Konfigurationen sind dieselben wie eine beliebige der Ausführungsformen 1 bis 4, und deren Beschreibung wird hier ausgelassen.
  • Solch eine Anordnung, dass sich die Emitterelektroden 7 bezüglich der aktiven Gräben 8 wie oben beschrieben erstrecken, ermöglicht die Reduzierung der Schwankung des Sättigungsstroms. Die Wirkungsweise des oben Beschriebenen wird nachfolgend mit Bezug zu den 9 und 10 erläutert.
  • 9 ist eine Draufsicht, welche ein Beispiel einer Elementarzelle der Halbleitervorrichtung gemäß der verwandten Technik veranschaulicht. Die Emitterschichten 7 der Halbleitervorrichtung gemäß dem Stand der Technik sind leiterfömig angeordnet.
  • Wie in 9 veranschaulicht, ist in der Region, in welcher der Kanal der Grabenseitenwand ausgebildet ist, wenn Ve1 das Emitterpotential an einer Position (Punkt P) entfernt vom Kontaktloch 12 in der Region repräsentiert, und Ve0 das Emitterpotential an einer Position in der Nähe des Kontaktlochs 12 (Punkt Q) repräsentiert, aufgrund des Einflusses des parasitären Widerstandes der Emitterschicht 7 Ve1 > Ve0 gegeben. Daher verringert sich der Sättigungsstrom mit der effektiven Gate-Spannung Vge1 am Punkt P und wird niedriger als das Gate-Potential Vg. Wenn die Emitterschichten 7 leiterförmig angeordnet sind, neigen sie darüber hinaus dazu, durch Größenschwankungen beeinflusst zu werden.
  • 10 ist eine Draufsicht, welche ein Beispiel einer Elementarzelle der Halbleitervorrichtung gemäß Ausführungsform 5 ist. Wie in 10 veranschaulicht, wird, wenn die Emitterschichten 7 linear angeordnet sind, der parasitäre Widerstand Rb klein, so dass die Schwankung des Sättigungsstroms reduziert werden kann.
  • Wie in 8 veranschaulicht, beträgt in der Halbleitervorrichtung gemäß Ausführungsform 5 die Breite Wn in der Richtung orthogonal zur Erstreckungsrichtung der Emitterschicht 7 1,0 µm oder weniger. Die Festlegung der Breite Wn auf 1,0 µm oder weniger reduziert den Pinch-Widerstand, verbessert den Latch-Up-Widerstand. Die Wirkungsweise des oben Beschriebenen wird nachfolgend mit Bezug zu 11 erläutert.
  • 11 ist ein Diagramm, welches eine Abhängigkeit der RBSOA-Toleranz von einer Emitterschichtbreite gemäß Ausführungsform 5 veranschaulicht. In 11 repräsentiert die horizontale Achse die Emitterschichtbreite Wn, und die vertikale Achse repräsentiert die normalisierte RBSOA-Toleranz. Die Emitterschichtbreite Wn gibt die Breite Wn in der Richtung orthogonal zur Erstreckungsrichtung der Emitterschicht 7 an. Die RBSOA-Toleranz gibt den zu unterbrechenden Stromwert an.
  • Die RBSOA-Toleranz muss 1 oder höher sein, wie in Ausführungsform 1 beschrieben. Wie in 11 veranschaulicht, kann die RBSOA-Toleranz bis auf 1 oder mehr gebracht werden, indem die Emitterschichtbreite Wn auf 1,0 µm oder weniger festgelegt wird.
  • Aus obigem Grund erstrecken sich in der Halbleitervorrichtung gemäß Ausführungsform 5 die Emitterschichten 7 und Kontaktschichten 22 des zweiten Leitfähigkeitstyps in der Draufsicht orthogonal zum linear angeordneten aktiven Graben 8, und sie sind darüber hinaus abwechselnd angeordnet. Infolgedessen kann die Schwankung des Sättigungsstroms reduziert werden.
  • Darüber hinaus beträgt in der Halbleitervorrichtung gemäß Ausführungsform 5 die Breite Wn in der Richtung orthogonal zur Erstreckungsrichtung der Emitterschicht 7 1,0 µm oder weniger. Daher reduziert dies den Pinch-Widerstand und verbessert den Latch-Up-Widerstand.
  • <Modifikation>
  • Die vorliegende Offenbarung ist nicht auf die in den Ausführungsformen 1 bis 5 beschriebenen Halbleitervorrichtungen beschränkt und ist an unterschiedliche Entwicklungen anpassbar. Zum Beispiel ist die vorliegende Offenbarung als Elementarstruktur nicht nur für IGBTs abwendbar, sondern auch für Leistungsvorrichtungen wie Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs) und RC-IGBTs. Darüber hinaus ist die vorliegende Offenbarung unabhängig von der Spannungsfestigkeitsklasse und der Arten des Substrats anpassbar. Hier werden als Substrattypen ein Floating-Zone- (FZ-) Substrat, ein magnetisches Czochralski- (MCZ-) Substrat, ein Epi-Substrat, und dergleichen als Beispiele angegeben.
  • Die vorliegende Erfindung kann beliebig kombiniert werden und kann in geeigneter Weise modifiziert oder ausgelassen werden, ohne vom Schutzbereich der Erfindung abzuweichen.
  • Während die Erfindung im Detail gezeigt und beschrieben wurde, ist die vorstehende Beschreibung in allen Aspekten veranschaulichend und nicht einschränkend. Es versteht sich daher, dass zahlreiche Modifikationen und Variationen erdacht werden können, ohne vom Schutzbereich der Erfindung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 6440175 [0003]

Claims (8)

  1. Halbleitervorrichtung aufweisend: • eine Drift-Schicht (2) eines ersten Leitfähigkeitstyps; • eine Ladungsträgerspeicherschicht (14) des ersten Leitfähigkeitstyps, welche auf einer ersten Hauptflächenseite der Drift-Schicht (2) bereitgestellt ist; • eine Basisschicht (6) eines zweiten Leitfähigkeitstyps, welche auf der ersten Hauptflächenseite der Ladungsträgerspeicherschicht (14) bereitgestellt ist; • eine Emitterschicht (7) des ersten Leitfähigkeitstyps, welche auf der ersten Hauptflächenseite der Basisschicht (6) bereitgestellt ist; • einen Graben (8), welcher derart bereitgestellt ist, dass er sich durch die Emitterschicht (7), die Basisschicht (6), und die Ladungsträgerspeicherschicht (14) erstreckt und die Drift-Schicht (2) erreicht; • eine Gate-Isolierschicht (9), welche auf einer inneren Wand des Grabens (8) bereitgestellt ist; • eine Gate-Elektrode (10), welche im Graben (8) durch die Gate-Isolierschicht (9) eingebettet ist; und • eine Kollektorschicht (4) des zweiten Leitfähigkeitstyps, welche auf einer zweiten Hauptflächenseite der Drift-Schicht (2) bereitgestellt ist, wobei • eine Spitzenkonzentration von Störstellen in der Basisschicht (6) 1,0 E17 cm-3 oder höher ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die Gate-Isolierschicht (9) eine Dicke von 60 nm oder weniger aufweist.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die Basisschicht (6) eine Dicke von 1,5 µm oder weniger aufweist, welche durch einen Abstand von einer Grenze zwischen der Emitterschicht (7) und der Basisschicht (6) zu einer Grenze zwischen der Basisschicht (6) und der Ladungsträgerspeicherschicht (14) definiert ist.
  4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, wobei eine minimale Konzentration von Störstellen in der Basisschicht (6) 1,5-mal oder höher ist, als die Störstellenkonzentration in der Drift-Schicht (2).
  5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4 weiter aufweisend: • eine Vielzahl von Dummy-Gräben (15), welche derart bereitgestellt ist, dass sie sich durch die Emitterschicht (7), die Basisschicht (6), und die Ladungsträgerspeicherschicht (14) erstreckt und die Drift-Schicht (2) erreicht; • eine Dummy-Gate-Isolierschicht (16), welche auf einer inneren Wand jedes der Vielzahl von Dummy-Gräben (15) bereitgestellt ist; • eine Dummy-Gate-Elektrode (17), welche durch die Dummy-Gate-Isolierschicht (16) in jedem der Vielzahl von Dummy-Gräben (15) eingebettet ist; und • eine Zwischenschichtisolierschicht (11), welche auf einem oberen Abschnitt einer Mesa-Region zwischen der Vielzahl von Dummy-Gräben (15) bereitgestellt ist, wobei • ein Potential in der Mesa-Region schwebend ist.
  6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5 weiter aufweisend • eine Leistungshalbleiterregion und eine Diodenregion, wobei • die Leistungshalbleiterregion wenigstens die Drift-Schicht (2), die Ladungsträgerspeicherschicht (14), die Basisschicht (6), die Emitterschicht (7), den Graben (8), die Gate-Isolierschicht (9), und die Kollektorschicht (4) aufweist, • die Diodenregion aufweist ◯ eine Anodenschicht (19) des zweiten Leitfähigkeitstyps, welche auf der ersten Hauptflächenseite der Drift-Schicht (2) bereitgestellt ist, ◯ einen Diodengraben (18), welcher derart bereitgestellt ist, dass er sich durch die Anodenschicht (19) erstreckt und die Drift-Schicht (2) erreicht, und ◯ eine Kathodenschicht (20) des ersten Leitfähigkeitstyps, welche auf der zweiten Hauptflächenseite der Drift-Schicht (2) bereitgestellt ist, und • ein Abstand zwischen einem Endabschnitt der Kathodenschicht (20) und einem Endabschnitt der Emitterschicht (7) 0 oder mehr beträgt.
  7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, wobei • die Gate-Elektrode (10) und eine Schirmelektrode (21) durch die Gate-Isolierschicht (9) im Graben (8) eingebettet sind, • sich ein unterer Abschnitt der aktiven Gate-Elektrode (10) an einer Position befindet, welche in einer Querschnittsansicht mit der Ladungsträgerspeicherschicht (14) korrespondiert, und • sich ein oberer Abschnitt der Schirmelektrode (21) an einer Position befindet, welche mit der Ladungsträgerspeicherschicht (14) korrespondiert und wobei sich ein unterer Abschnitt davon an einer Position befindet, welche in einer Querschnittsansicht mit der Drift-Schicht (2) korrespondiert.
  8. Halbleitervorrichtung nach einem der Ansprüche 1 bis 7, wobei • sich die Emitterschicht (7) und Kontaktschichten (22) des zweiten Leitfähigkeitstyps in einer Draufsicht orthogonal zum Graben (8) erstrecken, welcher linear angeordnet ist, und welche darüber hinaus abwechselnd angeordnet sind, und • eine Breite in einer Richtung orthogonal zu einer Erstreckungsrichtung der Emitterschicht (7) 1,0 µm oder weniger beträgt.
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