DE102016105066B4 - Monolithische integrierte Photonik mit lateralem Bipolar und Bicmos - Google Patents

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Abstract

Halbleiterstruktur, die aufweist:
wenigstens eine elektronische Einheit, die sich auf einem Teilbereich eines Halbleiter-auf-Isolator(SOI)-Substrats (8) befindet, wobei die wenigstens eine elektronische Einheit wenigstens einen Bipolartransistor (BJT) aufweist; und
photonische Einheiten, die in einem weiteren Teilbereich des SOI-Substrats (8) eingebettet sind, wobei die photonischen Einheiten aufweisen:
einen dielektrischen Wellenleiter, der einen unteren dielektrischen Mantel-Teilbereich (22), einen Kern-Teilbereich (24), der auf dem unteren dielektrischen Mantel-Teilbereich (22) vorhanden ist, sowie einen oberen dielektrischen Mantel-Teilbereich (26) aufweist, der auf dem Kern-Teilbereich (24) vorhanden ist; und
eine optoelektronische Einheit, die mit dem dielektrischen Wellenleiter kantengekoppelt ist, wobei die optoelektronische Einheit eine aktive Schicht (64) aufweist, die lateral zu dem Kern-Teilbereich (24) des dielektrischen Wellenleiters ausgerichtet ist.

Description

  • HINTERGRUND
  • Die vorliegende Anmeldung bezieht sich auf Halbleiterstrukturen und im Besonderen auf Halbleiterstrukturen, die elektronische und photonische Komponenten auf einem gemeinsamen Substrat beinhalten, sowie auf Verfahren zum Herstellen derselben.
  • Eine Integration von elektronischen (z.B. Transistoren, Kondensatoren, Widerstände) und photonischen (z.B. Modulatoren, Laser, Photodetektoren, Wellenleiter) Komponenten auf einem einzelnen integrierten Chip unter Verwendung eines standardmäßigen Halbleiterprozesses wurde engagiert angestrebt, um schnelle optische Nachrichtenverbindungen bereitzustellen. Üblicherweise werden in dem elektronischen/photonischen integrierten Schaltkreis Komplementär-Metall-Oxid-Halbleiter(CMOS)-Transistoren verwendet, um die photonischen Komponenten anzusteuern. CMOS-Transistoren werden außerdem weit verbreitet in Receiver-Schaltungen verwendet. Es ist allgemein bekannt, dass Bipolartransistoren (BJTs, Bipolar Junction Transistors) bessere analoge Eigenschaften und Hochfrequenz(HF)-Eigenschaften als CMOS-Transistoren aufweisen. Daher ist es erstrebenswerter, BJTs in integrierten HF-Schaltkreisen für Hochfrequenz-Anwendungen einzusetzen. Die BJTs können außerdem mit CMOS-Transistoren in integrierten Bipolar-Komplementär-Metall-Oxid-Halbleiter(BiCMOS)-Schaltkreisen kombiniert werden, um bei dem Aufbau des elektronischen/photonischen integrierten Schaltkreises einen Vorteil aus den positiven Eigenschaften beider Transistor-Typen zu ziehen. Herkömmliche Prozesse zur Herstellung von BJTs sind jedoch mit gängigen CMOS-Technologien nicht kompatibel und gehen daher mit viel höheren Kosten einher. Darüber hinaus erfordert die herkömmliche BJT-Auslegung eine größere Layout-Fläche als CMOS-Transistoren, was weiter zu den Fertigungskosten beiträgt. Daher bleiben Verfahren für eine Integration von mit CMOS-Technologie kompatiblen BJTs mit verschiedenen photonischen Komponenten auf einem gemeinsamen Substrat notwendig.
  • Die JP 4292476 B2 offenbart ein optisches Wellenleitermodul mit einem Stapel aus ersten Halbleiterschicht, einer auf der ersten Halbleiterschicht angeordneten Isolatorschicht, einer zwischen der ersten Halbleiterschicht und der Isolatorschicht sandwichartig eingeschlossenen optischen Wellenleiterschicht sowie einer auf der Isolatorschicht angeordneten zweiten Halbleiterschicht, wobei auf der zweiten Halbleiterschicht ein integrierter Schaltkreis ausgebildet ist, der beispielsweise einen Bipolartransistor oder einen MOS-Transistor aufweist.
  • KURZDARSTELLUNG
  • Die vorliegende Anmeldung stellt Verfahren für ein Integrieren von photonischen Einheiten und bipolaren BJTs auf einem gemeinsamen Substrat bereit, die Prozesse einsetzen, die kompatibel mit einem Prozessablauf für eine CMOS-Fertigung sind, bei dem es sich um einen Gate-first-Prozessablauf oder einen Gate-last-Prozessablauf handeln kann. Anstelle einer herkömmlicheren BJT-Auslegung mit vertikal gestapelten Emitter-Basis-Kollektor-Schichten wird eine laterale BMT-Auslegung verwendet, bei der Emitter-Basis-Kollektor lateral angeordnet sind, ähnlich wie bei einer Source-Kanal-Drain-Konfiguration in einem CMOS-Transistor. Jüngste Fortschritte bei der Lithographie haben symmetrische laterale BJTs mit dünner Basis mit hoher Leistungsfähigkeit möglich gemacht. Die photonischen Einheiten beinhalten eine Laserdiode, die mit einem dielektrischen Wellenleiter kantengekoppelt ist. Nach einem Bilden eines ersten Grabens, der sich durch eine obere Halbleiterschicht und eine vergrabene Isolator-Schicht hindurch und in ein Handhabungssubstrat eines SOI-Substrats hinein erstreckt, wird innerhalb des ersten Grabens ein Stapel aus Material für einen dielektrischen Wellenleiter gebildet, der eine untere dielektrische Mantelschicht, eine Kernschicht und eine obere dielektrische Mantelschicht beinhaltet. Als nächstes wird in dem verbliebenen Teilbereich der oberen Halbleiterschicht wenigstens ein lateraler BJT gebildet, bei dem es sich um einen pnp-BJT, einen npn-BJT oder ein Paar von komplementären pnp-BJT und npn-BJT handeln kann. Nach einem Bilden eines zweiten Grabens, der sich durch den Stapel aus Material für einen dielektrischen Wellenleiter hindurch erstreckt, um einen Teilbereich einer Bodenfläche des ersten Grabens wieder freizulegen, wird in dem zweiten Graben eine Laserdiode gebildet.
  • Gemäß einem Aspekt der vorliegenden Anmeldung wird eine Halbleiterstruktur bereitgestellt. Die Halbleiterstruktur beinhaltet wenigstens eine elektronische Einheit, die sich auf einem Teilbereich eines Halbleiter-auf-Isolator(SOI)-Substrats befindet. Die wenigstens eine elektronische Einheit beinhaltet wenigstens einen Bipolartransistor (BJT). Die Halbleiterstruktur beinhaltet des Weiteren photonische Einheiten, die in einem weiteren Teilbereich des SOI-Substrats eingebettet sind. Die photonischen Einheiten beinhalten einen dielektrischen Wellenleiter, der einen unteren dielektrischen Mantel-Teilbereich, einen Kern-Teilbereich, der auf dem unteren dielektrischen Mantel-Teilbereich vorhanden ist, und einen oberen dielektrischen Mantel-Teilbereich aufweist, der auf dem Kern-Teilbereich vorhanden ist, sowie eine optoelektronische Einheit, die mit dem dielektrischen Wellenleiter kantengekoppelt ist. Die optoelektronische Einheit beinhaltet eine aktive Schicht, die lateral zu dem Kern-Teilbereich des dielektrischen Wellenleiters ausgerichtet ist.
  • Gemäß einem weiteren Aspekt der vorliegenden Anmeldung wird ein Verfahren zum Bilden einer Halbleiterstruktur bereitgestellt.
  • Bei einer Ausführungsform beinhaltet das Verfahren zunächst ein Bilden eines ersten Grabens innerhalb eines Halbleiter-auf-Isolator(SOI)-Substrats. Der erste Graben erstreckt sich durch eine obere Halbleiterschicht des SOI-Substrats und eine vergrabene Isolator-Schicht des SOI-Substrats hindurch und in ein Handhabungssubstrat des SOI-Substrats hinein. Dann wird in dem ersten Graben ein Stapel aus Material für einen dielektrischen Wellenleiter gebildet. Nach einem Bilden von wenigstens einer elektronischen Einheit, die wenigstens einen Bipolartransistor (BJT) in der oberen Halbleiterschicht beinhaltet, wird ein zweiter Graben gebildet, der sich durch einen Teilbereich des Stapels aus Material für den dielektrischen Wellenleiter hindurch erstreckt. Der zweite Graben legt einen Teilbereich der Bodenfläche des ersten Grabens wieder frei. Nach einem sequentiellen epitaxialen Abscheiden einer Kristallkeimschicht aus einem Verbindungshalbleiter auf dem freigelegten Teilbereich der Bodenfläche des ersten Grabens und einer Pufferschicht aus einem Verbindungshalbleiter auf der Kristallkeimschicht aus einem Verbindungshalbleiter wird eine optoelektronische Einheit auf der Pufferschicht aus einem Verbindungshalbleiter innerhalb des zweiten Grabens gebildet.
  • Gemäß einer Ausführungsform weist das Bilden der wenigstens einen elektronischen Einheit in der oberen Halbleiterschicht ein Bilden eines pnp-BJT in einem ersten Bereich der oberen Halbleiterschicht der Einheit und eines npn-BJT in einem zweiten Bereich der oberen Halbleiterschicht der Einheit auf.
  • Gemäß einer Ausführungsform weist das Bilden der wenigstens einen elektronischen Einheit in der oberen Halbleiterschicht auf: Bilden des ersten und des zweiten Bereichs der Einheit, die lateral von flachen Graben-Isolations(STI)-Strukturen in der oberen Halbleiterschicht umgeben sind; Implantieren von Dotierstoffen des n-Typs in dem ersten Bereich der oberen Halbleiterschicht der Einheit, um einen Halbleiterbereich vom n-Typ bereitzustellen; Implantieren von Dotierstoffen des p-Typs in den zweiten Bereich der oberen Halbleiterschicht der Einheit, um einen Halbleiterbereich vom p-Typ bereitzustellen; Bilden einer Halbleiterschicht über dem ersten und dem zweiten Bereich der oberen Halbleiterschicht der Einheit; Strukturieren der Halbleiterschicht, um einen ersten Teilbereich der Halbleiterschicht über dem Halbleiterbereich vom n-Typ und einen zweiten Teilbereich der Halbleiterschicht über dem Halbleiterbereich vom p-Typ zu bilden; Implantieren von Dotierstoffen des n-Typs in den ersten Teilbereich der Halbleiterschicht, um eine erste extrinsische Basis bereitzustellen; Implantieren von Dotierstoffen des p-Typs in den zweiten Teilbereich der Halbleiterschicht, um eine zweite extrinsische Basis bereitzustellen; Bilden eines dielektrischen Abstandshalters auf jeder Seitenwand der ersten extrinsischen Basis und der zweiten extrinsischen Basis; Implantieren von Dotierstoffen des p-Typs in Teilbereiche der oberen Halbleiterschicht in dem ersten Bereich der Einheit, die nicht von der ersten extrinsischen Basis oder den dielektrischen Abstandshaltern bedeckt sind; sowie Implantieren von Dotierstoffen des n-Typs in Teilbereiche der oberen Halbleiterschicht in dem zweiten Bereich der Einheit, die nicht von der zweiten extrinsischen Basis oder den Gate-Abstandshaltern bedeckt sind, während der erste Bereich der Einheit maskiert ist.
  • Gemäß einer Ausführungsform weist das Bilden der wenigstens einen elektronischen Einheit in der oberen Halbleiterschicht ein Bilden von Komplementär-Metall-Oxid-Halbleiter(CMOS)-Transistoren in einem ersten Bereich der oberen Halbleiterschicht der Einheit und von komplementären Bipolartransistoren (BJTs) in einem zweiten Bereich der oberen Halbleiterschicht der Einheit auf, wobei die CMOS-Transistoren einen Metall-Oxid-Halbleiter-Transistor vom p-Typ (PMOS-Transistor), der sich in einem ersten Sub-Bereich des ersten Bereichs der Einheit befindet, und einen Metall-Oxid-Halbleiter-Transistor vom n-Typ (NMOS-Transistor) aufweisen, der sich in einem zweiten Sub-Bereich des ersten Bereichs der Einheit befindet, und wobei die komplementären BJTs einen pnp-BJT, der sich in einem ersten Sub-Bereich des zweiten Bereichs der Einheit befindet, und einen npn-BJT aufweisen, der sich in einem zweiten Sub-Bereich des zweiten Bereichs der Einheit befindet.
  • Gemäß einer Ausführungsform weist das Bilden der wenigstens einen elektronischen Einheit in der oberen Halbleiterschicht auf: Bilden von Opfer-Gate-Strukturen in dem ersten und dem zweiten Sub-Bereich des ersten Bereichs der Einheit und dem ersten und dem zweiten Sub-Bereich des zweiten Bereichs der Einheit, wobei jede der Opfer-Gate-Strukturen einen Opfer-Gate-Stapel, der sich in Kontakt mit der oberen Halbleiterschicht befindet, und einen Gate-Abstandshalter aufweist, der auf jeder Seitenwand des Opfer-Gate-Stapels vorhanden ist; Bilden von Source-/Drain-Bereichen auf entgegengesetzten Seiten der Opfer-Gate-Strukturen, die sich in dem ersten und dem zweiten Sub-Bereich des ersten Bereichs der Einheit befinden, und von Emitter-/Kollektor-Bereichen auf entgegengesetzten Seiten der Opfer-Gate-Strukturen, die sich in dem ersten und dem zweiten Sub-Bereich des zweiten Bereichs der Einheit befinden; Entfernen der Opfer-Gate-Stapel, um Gräben bereitzustellen; Bilden eines U-förmigen Gate-Dielektrikums in jedem der Gräben; Bilden eines U-förmigen Opfer-Teilbereichs aus einer Metallschicht auf dem U-förmigen Gate-Dielektrikum in jedem der Gräben; Entfernen des U-förmigen Gate-Dielektrikums und des U-förmigen Opfer-Teilbereichs aus einer Metallschicht aus den Gräben in dem ersten und dem zweiten Sub-Bereich des zweiten Bereichs der Einheit ohne Entfernen des U-förmigen Gate-Dielektrikums und des U-förmigen Opfer-Teilbereichs aus einer Metallschicht aus den Gräben in dem ersten und dem zweiten Sub-Bereich des ersten Bereichs der Einheit; Abscheiden von Teilbereichen einer Deckschicht aus einem Halbleiter, um die Gräben zu füllen; Implantieren von Dotierstoffen des n-Typs in den Teilbereich der Deckschicht aus einem Halbleiter, der sich in dem Graben in dem ersten Sub-Bereich des zweiten Bereichs der Einheit befindet; Implantieren von Dotierstoffen des p-Typs in den Teilbereich der Deckschicht aus einem Halbleiter, der sich in dem Graben in dem zweiten Sub-Bereich des zweiten Bereichs der Einheit befindet; Entfernen des Teilbereichs der Deckschicht aus einem Halbleiter und des U-förmigen Opfer-Teilbereichs aus einer Metallschicht aus den Gräben in dem ersten und dem zweiten Sub-Bereich des ersten Bereichs der Einheit, um das Gate-Dielektrikum in jedem der Gräben in dem ersten und dem zweiten Sub-Bereich des ersten Bereichs der Einheit freizulegen; sowie Bilden eines ersten Metall-Gates über dem freigelegten Gate-Dielektrikum, um den Graben in dem ersten Sub-Bereich des ersten Bereichs der Einheit zu füllen, sowie eines zweiten Metall-Gates über dem freigelegten Gate-Dielektrikum, um den Graben in dem zweiten Sub-Bereich des ersten Bereichs der Einheit zu füllen.
  • Gemäß einer Ausführungsform bildet ein Teilbereich eines verbliebenen Teilbereichs des Stapels aus Material für den dielektrischen Wellenleiter einen dielektrischen Wellenleiter.
  • Gemäß einer Ausführungsform handelt es sich bei der optoelektronischen Einheit um eine Laserdiode, die durch Folgendes gebildet wird: Bilden einer unteren Mantelschicht aus einem Halbleiter auf der Pufferschicht aus einem Verbindungshalbleiter; Bilden einer aktiven Schicht auf der unteren Mantelschicht aus einem Halbleiter, wobei die aktive Schicht lateral zu einem Teilbereich eines verbliebenen Teilbereichs der Kernschicht des dielektrischen Wellenleiters ausgerichtet ist; sowie Bilden einer oberen Mantelschicht aus einem Halbleiter auf der aktiven Schicht.
  • Bei einer weiteren Ausführungsform beinhaltet das Verfahren Folgendes: zunächst Bereitstellen eines Halbleiter-auf-Isolator(SOI)-Substrats, das ein Handhabungssubstrat, eine untere, Germanium enthaltende Halbleiterschicht, die auf dem Handhabungssubstrat vorhanden ist, einen Stapel von vergrabenen Isolator-Schichten, der auf der unteren, Germanium enthaltenden Halbleiterschicht vorhanden ist, sowie eine obere, Germanium enthaltende Halbleiterschicht beinhaltet, die auf dem Stapel von vergrabenen Isolator-Schichten vorhanden ist. Der Stapel von vergrabenen Isolator-Schichten beinhaltet eine erste dielektrische Schicht, die sich in Kontakt mit der unteren, Germanium enthaltenden Halbleiterschicht befindet, eine zweite dielektrische Schicht, die auf der ersten dielektrischen Schicht vorhanden ist, sowie eine dritte dielektrische Schicht, die auf der zweiten dielektrischen Schicht vorhanden ist. Nach einem Bilden eines Grabens innerhalb des SOI-Substrats derart, dass sich der Graben durch die obere, Germanium enthaltende Halbleiterschicht und den Stapel von vergrabenen Isolator-Schichten hindurch erstreckt, um einen Teilbereich der unteren, Germanium enthaltenden Halbleiterschicht freizulegen, werden auf Seitenwänden des Grabens Abstandshalter gebildet. Danach wird eine Pufferschicht aus einem Verbindungshalbleiter epitaxial auf einer Bodenfläche des Grabens abgeschieden. Als nächstes wird auf der Pufferschicht aus einem Verbindungshalbleiter innerhalb des Grabens eine optoelektronische Einheit gebildet. Nach einem Bilden einer dielektrischen Abdeckung auf einer obersten Oberfläche der optoelektronischen Einheit wird in der oberen Halbleiterschicht wenigstens eine elektronische Einheit gebildet. Die wenigstens eine elektronische Einheit weist wenigstens einen Bipolartransistor (BJT) auf.
  • Figurenliste
    • 1 ist eine Querschnittansicht einer ersten exemplarischen Halbleiterstruktur gemäß einer ersten Ausführungsform der vorliegenden Anmeldung nach einem Bilden von wenigstens einer dielektrischen Pad-Schicht auf einem Halbleiter-auf-Isolator(SOI)-Substrat, das von unten nach oben ein Handhabungssubstrat, eine vergrabene Isolator-Schicht sowie eine obere Halbleiterschicht beinhaltet.
    • 2 ist eine Querschnittansicht einer ersten exemplarischen Halbleiterstruktur von 1 nach einem Bilden eines ersten Grabens durch die obere Halbleiterschicht und die vergrabene Isolator-Schicht hindurch und in das Handhabungssubstrat hinein.
    • 3 ist eine Querschnittansicht der ersten exemplarischen Halbleiterstruktur von 2 nach einem Bilden eines Stapels aus Material für einen dielektrischen Wellenleiter innerhalb des ersten Grabens.
    • 4 ist eine Querschnittansicht der ersten exemplarischen Halbleiterstruktur von 3 nach einem Bilden von flachen Graben-Isolations(STI)-Strukturen in der oberen Halbleiterschicht, um einen ersten Bereich einer Einheit und einen zweiten Bereich einer Einheit zu definieren.
    • 5 ist eine Querschnittansicht der ersten exemplarischen Halbleiterstruktur von 4 nach einem Bilden eines pnp-Bipolartransistors (BJT) in dem ersten Bereich der Einheit und eines npn-BJT in dem zweiten Bereich der Einheit.
    • 6 ist eine Querschnittansicht der ersten exemplarischen Halbleiterstruktur von 5 nach einem Bilden einer Schicht aus einem Material für einen zweiten dielektrischen Abstandshalter über dem SOI-Substrat, die den pnp-BJT, den npn-BJT, die STI-Strukturen sowie den Stapel aus Material für den dielektrischen Wellenleiter bedeckt.
    • 7 ist eine Querschnittansicht der ersten exemplarischen Halbleiterstruktur von 6 nach einem Bilden eines zweiten Grabens, der sich durch den Stapel aus Material für den dielektrischen Wellenleiter hindurch erstreckt, um einen Teilbereich einer Bodenfläche des ersten Grabens wieder freizulegen.
    • 8 ist eine Querschnittansicht der ersten exemplarischen Halbleiterstruktur von 7 nach einem Bilden einer Kristallkeimschicht aus einem Verbindungshalbleiter auf einer Bodenfläche des zweiten Grabens.
    • 9 ist eine Querschnittansicht der ersten exemplarischen Halbleiterstruktur von 8 nach einem Bilden einer Pufferschicht aus einem Verbindungshalbleiter auf der Kristallkeimschicht aus einem Verbindungshalbleiter.
    • 10 ist eine Querschnittansicht der ersten exemplarischen Halbleiterstruktur von 9 nach einem Bilden einer Laserdiode in dem zweiten Graben, die eine untere Mantelschicht aus einem Halbleiter, die auf der Pufferschicht aus einem Verbindungshalbleiter vorhanden ist, eine aktive Schicht, die auf der unteren Mantelschicht aus einem Halbleiter vorhanden ist, sowie eine obere Mantelschicht aus einem Halbleiter aufweist, die auf der aktiven Schicht vorhanden ist.
    • 11 ist eine Querschnittansicht der ersten exemplarischen Halbleiterstruktur von 10 nach einem Bilden eines zweiten dielektrischen Abstandshalters auf jeder Seitenwand des pnp-BJT und des npn-BJT.
    • 12 ist eine Querschnittansicht der ersten exemplarischen Halbleiterstruktur von 11 nach einem Bilden von Bereichen aus einer Metall-Halbleiter-Legierung auf verschiedenen Elementen des pnp-BJT und des npn-BJT.
    • 13 ist eine Querschnittansicht der ersten exemplarischen Halbleiterstruktur von 12 nach einem Bereitstellen einer Öffnung, die sich durch die obere Mantelschicht aus einem Halbleiter und die aktive Schicht hindurch erstreckt, um einen Teilbereich der unteren Mantelschicht aus einem Halbleiter freizulegen.
    • 14 ist eine Querschnittansicht der ersten exemplarischen Halbleiterstruktur nach 13 nach einem Bilden einer dielektrischen Deckschicht auf den freigelegten Oberflächen des pnp-BJT, des npn-BJT, der zweiten dielektrischen Abstandshalter, der STI-Strukturen, der Öffnung, der Laserdiode und des verbliebenen Teilbereichs des Stapels aus Material für den dielektrischen Wellenleiter sowie einer dielektrischen Zwischenebenen-Schicht (ILD-Schicht) (ILD, Interlevel Dielectric) auf der dielektrischen Deckschicht.
    • 15 ist eine Querschnittansicht der ersten exemplarischen Halbleiterstruktur von 14 nach einem Bilden von Durchkontakt-Strukturen durch die ILD-Schicht und die dielektrische Deckschicht hindurch, um elektrische Kontakte zu verschiedenen Elementen der pnp- und npn-BJTs und der Laserdiode bereitzustellen.
    • 16 ist eine Querschnittansicht einer zweiten exemplarischen Halbleiterstruktur gemäß einer zweiten Ausführungsform der vorliegenden Anmeldung, die von der ersten exemplarischen Halbleiterstruktur von 4 abgeleitet werden kann, nach einem Bilden von PMOS-Transistoren, die Opfer-Gate-Stapel in dem ersten Bereich der Einheit aufweisen, und von NMOS-Transistoren, die Opfer-Gate-Stapel in dem zweiten Bereich der Einheit aufweisen, sowie einer ILD-Schicht, welche die Opfer-Gate-Stapel lateral umgibt.
    • 17 ist eine Querschnittansicht der zweiten exemplarischen Halbleiterstruktur von 16 nach einem Entfernen der Opfer-Gate-Stapel, um Gräben in dem ersten Bereich der Einheit und dem zweiten Bereich der Einheit bereitzustellen.
    • 18 ist eine Querschnittansicht der zweiten exemplarischen Halbleiterstruktur von 17 nach einem Bilden eines U-förmigen Gate-Dielektrikums in jedem der Gräben und eines U-förmigen Opfer-Teilbereichs aus einer Metallschicht auf dem Gate-Dielektrikum.
    • 19 ist eine Querschnittansicht der zweiten exemplarischen Halbleiterstruktur von 18 nach einem Entfernen des Opfer-Teilbereichs aus einer Metallschicht und des Gate-Dielektrikums aus den Gräben in einem pnp-BJT-Sub-Bereich des ersten Bereichs der Einheit und einem npn-BJT-Sub-Bereich des zweiten Bereichs der Einheit.
    • 20 ist eine Querschnittansicht der zweiten exemplarischen Halbleiterstruktur von 19 nach einem Bilden von Teilbereichen einer Deckschicht aus einem Halbleiter innerhalb der Gräben in dem ersten und dem zweiten Bereich der Einheit.
    • 21 ist eine Querschnittansicht der zweiten exemplarischen Halbleiterstruktur von 20 nach einem Bilden einer extrinsischen Basis vom n-Typ innerhalb des Grabens in dem pnp-BJT-Sub-Bereich des ersten Bereichs der Einheit und einer extrinsischen Basis vom p-Typ innerhalb des Grabens in dem npn-BJT-Sub-Bereich des zweiten Bereichs der Einheit.
    • 22 ist eine Querschnittansicht der zweiten exemplarischen Halbleiterstruktur von 21 nach einem Entfernen der Teilbereiche für eine Deckschicht aus einem Halbleiter und der Opfer-Teilbereiche aus einer Metallschicht aus den Gräben in einem PMOS-Sub-Bereich des ersten Bereichs der Einheit und einem NMOS-Sub-Bereich des zweiten Bereichs der Einheit, um Vertiefungen zu erzeugen.
    • 23 ist eine Querschnittansicht der zweiten exemplarischen Halbleiterstruktur von 22 nach einem Bilden eines ersten Metall-Gates in der Vertiefung in dem PMOS-Sub-Bereich und eines zweiten Metall-Gates in der Vertiefung in dem NMOS-Sub-Bereich.
    • 24 ist eine Querschnittansicht der zweiten exemplarischen Halbleiterstruktur von 23 nach einem Bilden eines Diodenlasers innerhalb eines zweiten Grabens, der sich durch eine dielektrische Opfer-Deckschicht, die sich über der ILD-Schicht befindet, die ILD-Schicht und den Stapel aus Material für einen dielektrischen Wellenleiter hindurch erstreckt.
    • 25 ist eine Querschnittansicht der zweiten exemplarischen Halbleiterstruktur von 24 nach einem Bilden einer Öffnung durch eine obere Mantelschicht aus einem Halbleiter und eine aktive Schicht hindurch, um einen Teilbereich einer unteren Mantelschicht aus einem Halbleiter freizulegen.
    • 26 ist eine Querschnittansicht der zweiten exemplarischen Halbleiterstruktur von 25 nach einem Bilden einer dielektrischen Abdeckung, um die Öffnung zu füllen.
    • 27 ist eine Querschnittansicht der zweiten exemplarischen Halbleiterstruktur von 26 nach einem Entfernen der Opfer-Schicht für die dielektrische Abdeckung und einem Bilden eines ersten Bereichs aus einer Metall-Halbleiter-Legierung auf der Basis-Seite über der extrinsischen Basis vom n-Typ und eines zweiten Bereichs aus einer Halbleiter-Legierung auf der Basis-Seite über der extrinsischen Basis vom p-Typ.
    • 28 ist eine Querschnittansicht der zweiten exemplarischen Halbleiterstruktur von 27 nach einem Bilden von Durchkontakt-Strukturen, um elektrische Kontakte zu verschiedenen Elementen der pnp- und npn-BJTs, der PMOS- und NMOS-Transistoren und der Laserdiode bereitzustellen.
    • 29 ist eine Querschnittansicht einer dritten exemplarischen Halbleiterstruktur gemäß einer dritten Ausführungsform der vorliegenden Anmeldung nach einem Bilden einer Pad-Schicht aus einem Nitrid auf einem SOI-Substrat, das von unten nach oben ein Handhabungssubstrat, eine untere, Germanium enthaltende Halbleiterschicht, einen Stapel von vergrabenen Isolator-Schichten sowie eine obere, Germanium enthaltende Halbleiterschicht beinhaltet.
    • 30 ist eine Querschnittansicht der dritten exemplarischen Halbleiterstruktur von 29 nach einem Bilden eines Grabens, der sich durch die obere, Germanium enthaltende Halbleiterschicht und den Stapel von vergrabenen Isolator-Schichten hindurch erstreckt, um einen Teilbereich der unteren, Germanium enthaltenden Halbleiterschicht freizulegen.
    • 31 ist eine Querschnittansicht der dritten exemplarischen Halbleiterstruktur von 30 nach einem Bilden von Abstandshaltern auf Seitenwänden des Grabens.
    • 32 ist eine Querschnittansicht der dritten exemplarischen Halbleiterstruktur von 31 nach einem Bilden einer Laserdiode innerhalb des Grabens und einer dielektrischen Abdeckung über der Laserdiode.
    • 33 ist eine Querschnittansicht der dritten exemplarischen Halbleiterstruktur von 32 nach einem Bilden eines pnp-BJT in einem ersten Bereich der Einheit und eines npn-BJT in einem zweiten Bereich der Einheit.
    • 34 ist eine Querschnittansicht der dritten exemplarischen Halbleiterstruktur von 33 nach einem Bilden von Durchkontakt-Strukturen, um elektrische Kontakte zu verschiedenen Elementen des pnp- und des npn-BJT und der Laserdiode bereitzustellen.
    • 35 ist eine Querschnittansicht einer vierten exemplarischen Halbleiterstruktur gemäß einer vierten Ausführungsform der vorliegenden Anmeldung nach einem Bilden eines ersten Grabens in einem Bulk-Halbleitersubstrat und einem Abstandshalter und einem Bilden eines Abstandshalters auf einer Seitenwand des ersten Grabens und einer Kristallkeimschicht aus einem Verbindungshalbleiter auf einer Bodenfläche des ersten Grabens.
    • 36 ist eine Querschnittansicht der vierten exemplarischen Halbleiterstruktur von 35 nach einem Bilden eines Stapels aus Material für einen dielektrischen Wellenleiter auf der Kristallkeimschicht aus einem Verbindungshalbleiter in dem ersten Graben.
    • 37 ist eine Querschnittansicht der vierten exemplarischen Halbleiterstruktur von 36 nach einem Bilden einer vergrabenen Isolator-Schicht über dem Bulk-Halbleitersubstrat, dem Abstandshalter und dem Stapel aus Material für den dielektrischen Wellenleiter sowie einer oberen Halbleiterschicht auf der vergrabenen Isolator-Schicht.
    • 38 ist eine Querschnittansicht der vierten exemplarischen Halbleiterstruktur von 37 nach einem Bilden eines pnp-BJT in einem ersten Bereich der Einheit und eines npn-BJT in einem zweiten Bereich der Einheit.
    • 39 ist eine Querschnittansicht der vierten exemplarischen Halbleiterstruktur von 38 nach einem Bilden eines zweiten Grabens, um einen Teilbereich der Kristallkeimschicht aus einem Verbindungshalbleiter freizulegen, und einem Bilden einer Laserdiode in dem zweiten Graben.
    • 40 ist eine Querschnittansicht der vierten exemplarischen Halbleiterstruktur von 39 nach einem Bilden einer Öffnung, um einen Teilbereich einer unteren Halbleiterschicht der Laserdiode freizulegen, und einem Bilden einer dielektrischen Deckschicht über dem pnp- und dem npn-BJT und der Öffnung sowie einer ILD-Schicht auf der dielektrischen Deckschicht, um die Öffnung zu füllen.
    • 41 ist eine Querschnittansicht der vierten exemplarischen Halbleiterstruktur von 39 nach einem Bilden von Durchkontakt-Strukturen, um elektrische Kontakte zu verschiedenen Elementen des pnp- und des npn-BJT und der Laserdiode bereitzustellen.
  • DETAILLIERTE BESCHREIBUNG
  • Nunmehr wird die vorliegende Anmeldung unter Bezugnahme auf die folgende Erörterung und die Zeichnungen, welche die vorliegende Anmeldung begleiten, detaillierter beschrieben. Es ist anzumerken, dass die Zeichnungen der vorliegenden Anmeldung lediglich für illustrative Zwecke bereitgestellt sind und die Zeichnungen von daher nicht maßstabsgetreu gezeichnet sind. Es ist außerdem anzumerken, dass gleiche und entsprechende Elemente mit gleichen Bezugszeichen bezeichnet sind.
  • In der folgenden Beschreibung sind zahlreiche spezifische Details dargelegt, wie beispielsweise spezielle Strukturen, Komponenten, Materialien, Abmessungen, Prozessschritte und Techniken, um ein Verständnis der verschiedenen Ausführungsformen der vorliegenden Anmeldung bereitzustellen. Für einen Fachmann ist jedoch ersichtlich, dass die verschiedenen Ausführungsformen der vorliegenden Anmeldung ohne diese spezifischen Details praktiziert werden können. In anderen Fällen wurden allgemein bekannte Strukturen oder Prozessschritte nicht im Detail beschrieben, um ein Verschleiern der vorliegenden Anmeldung zu vermeiden.
  • Bezugnehmend auf 1 beinhaltet eine erste exemplarische Halbleiterstruktur gemäß einer ersten Ausführungsform der vorliegenden Anmeldung ein Halbleiter-auf-Isolator(SOI)-Substrat 8 und wenigstens eine darauf ausgebildete dielektrische Pad-Schicht (16, 18). Das SOI-Substrat 8 beinhaltet von unten nach oben ein Handhabungssubstrat 10, eine vergrabene Isolator-Schicht 12 sowie eine obere Halbleiterschicht 14. Die vergrabene Isolator-Schicht 12 isoliert die obere Halbleiterschicht 14 von dem Handhabungssubstrat 10.
  • Das Handhabungssubstrat 10 kann ein Halbleitermaterial beinhalten, wie zum Beispiel Si, Ge, SiGe, SiC, SiGeC, ein Material aus einem Verbindungshalbleiter, wie beispielsweise ein Material aus einem III-V-Verbindungshalbleiter oder ein Material aus einem II-VI-Verbindungshalbleiter, oder eine Kombination derselben. Bei einer Ausführungsform besteht das Handhabungssubstrat 10 aus einkristallinem Silicium. Die Dicke der Handhabungssubstratschicht 10 kann von 50 µm bis 2 mm betragen, wenngleich auch geringere und größere Dicken eingesetzt werden können.
  • Das Handhabungssubstrat 10 kann mit Dotierstoffen dotiert sein, die vom p-Typ oder vom n-Typ sein können. Wie hierin verwendet, bezieht sich der Ausdruck „p-Typ“ auf die Hinzufügung von Störstellen zu einem intrinsischen Halbleiter, die einen Mangel an Valenzelektronen erzeugen, während sich der Ausdruck „n-Typ“ auf die Hinzufügung von Störstellen bezieht, die freie Elektronen zu einem intrinsischen Halbleiter beisteuern. Exemplarische Dotierstoffe vom p-Typ beinhalten Bor, Aluminium, Gallium und Indium, sind jedoch nicht auf diese beschränkt. Exemplarische Dotierstoffe vom n-Typ beinhalten Antimon, Arsen und Phosphor, sind jedoch nicht auf diese beschränkt. Bei einer Ausführungsform besteht das Handhabungssubstrat 10 aus Silicium, das mit Dotierstoffen vom p-Typ dotiert ist. Die Dotierstoffe können mittels Ionenimplantation, Gasphasen-Dotierung oder mittels eines in-situ Dotierprozesses, der eingesetzt wird, während das Material des Handhabungssubstrats 10 gebildet wird, in das Handhabungssubstrat 10 eingebracht werden. Die Konzentration der Dotierstoffe, die in dem Handhabungssubstrat 10 vorhanden sind, ist typischerweise höher als 1×1015 Atome/cm3. Bei einer Ausführungsform liegt die Konzentration der Dotierstoffe, die in dem Handhabungssubstrat 10 vorhanden sind, in einem Bereich von 1×1016 Atomen/cm3 bis 1×1017 Atomen/cm3.
  • Die vergrabene Isolator-Schicht 12 kann ein dielektrisches Material beinhalten, wie beispielsweise Siliciumoxid, Siliciumnitrid, Siliciumoxynitrid oder eine Kombination derselben. Bei einer Ausführungsform kann die vergrabene Isolator-Schicht mittels eines Abscheidungsprozesses gebildet werden, wie beispielsweise chemischer Gasphasenabscheidung (CVD) oder physikalischer Gasphasenabscheidung (PVD). Bei einem weiteren Beispiel kann die vergrabene Isolator-Schicht 12 unter Verwendung eines thermischen Wachstumsprozesses gebildet werden, wie beispielsweise thermischer Oxidation, um einen Oberflächen-Teilbereich des Handhabungssubstrats 10 in die vergrabene Isolator-Schicht 12 umzuwandeln. Die Dicke der vergrabenen Isolator-Schicht 12, die gebildet wird, kann von 100 nm bis 200 nm betragen, wenngleich auch geringere oder größere Dicken eingesetzt werden können.
  • Die obere Halbleiterschicht 14 kann ein Halbleitermaterial beinhalten, wie zum Beispiel Si, Ge, SiGe, SiC, SiGeC, ein Material aus einem Verbindungshalbleiter, wie beispielsweise ein Material aus einem III-V-Verbindungshalbleiter oder ein Material aus einem II-VI-Verbindungshalbleiter, oder eine Kombination derselben. Die Halbleitermaterialien der oberen Halbleiterschicht 14 und des Handhabungssubstrats 10 können die gleichen sein oder können sich unterscheiden. Bei einer Ausführungsform beinhaltet die obere Halbleiterschicht 14 ein einkristallines Halbleitermaterial, wie zum Beispiel einkristallines Silicium. Die obere Halbleiterschicht 14 kann mittels eines Abscheidungsprozesses, wie beispielsweise CVD oder plasma-unterstützter CVD (PECVD), oder mittels eines Schichttransfer-Prozesses gebildet werden. Die obere Halbleiterschicht 14, die gebildet wird, kann eine Dicke von 50 nm bis 100 nm aufweisen, wenngleich auch geringere oder größere Dicken eingesetzt werden können.
  • Auf dem SOI-Substrat 8 kann wenigstens eine dielektrische Pad-Schicht (16, 18) als eine Ätzmaske zum Bilden von Gräben in dem SOI-Substrat 8 abgeschieden werden. Bei einer Ausführungsform und wie in 1 gezeigt, besteht die wenigstens eine dielektrische Pad-Schicht (16, 18) aus einem Stapel aus Material, der eine Pad-Schicht 16 aus einem Oxid, die auf der obersten Oberfläche des SOI-Substrats 8 (d.h. der Oberseite der oberen Halbleiterschicht 14) vorhanden ist, und eine Pad-Schicht 18 aus einem Nitrid beinhaltet, die auf der Oberseite der Pad-Schicht 16 aus einem Oxid vorhanden ist.
  • Die Pad-Schicht 16 aus einem Oxid kann aus einem ein Oxid enthaltenden dielektrischen Material bestehen, wie beispielsweise Siliciumoxid oder einem dielektrischen Metalloxid. Die Pad-Schicht 16 aus einem Oxid kann mittels eines Abscheidungsprozesses gebildet werden, wie beispielsweise CVD oder Rotationsbeschichtung. Die Pad-Schicht 16 aus einem Oxid kann eine Dicke in einem Bereich von 5 nm bis 50 nm aufweisen, wenngleich auch geringere und größere Dicken eingesetzt werden können.
  • Die Pad-Schicht 18 aus einem Nitrid kann aus einem ein Nitrid enthaltenden dielektrischen Material bestehen, wie beispielsweise Siliciumnitrid oder einem dielektrischen Metallnitrid. Die Pad-Schicht 18 aus einem Nitrid kann mittels eines Abscheidungsprozesses gebildet werden, wie beispielsweise CVD oder PVD. Die Pad-Schicht 18 aus einem Nitrid kann eine Dicke in einem Bereich von 50 nm bis 200 nm aufweisen, wenngleich auch geringere und größere Dicken eingesetzt werden können.
  • Bezugnehmend auf 2 wird ein erster Graben 20 innerhalb des SOI-Substrats 8 gebildet. Der erste Graben 20 kann gebildet werden, indem eine Photoresist-Schicht (nicht gezeigt) über der Pad-Schicht 18 aus einem Nitrid angebracht wird und die Photoresist-Schicht lithographisch strukturiert wird, um eine Öffnung darin zu bilden. Die Struktur der Öffnung in der Photoresist-Schicht kann mittels eines anisotropen Ätzvorgangs in die wenigstens eine dielektrische Pad-Schicht (16, 18) transferiert werden, um eine Öffnung in der wenigstens einen dielektrischen Pad-Schicht (16, 18) zu bilden. Der anisotrope Ätzvorgang kann ein Trocken-Ätzvorgang, wie zum Beispiel reaktives Ionenätzen (RIE), oder ein Nass-Ätzvorgang sein. Die verbliebene Photoresist-Schicht wird nachfolgend entfernt, zum Beispiel mittels Veraschen.
  • Nachfolgend wird die Struktur der Öffnung in der wenigstens einen dielektrischen Pad-Schicht (16, 18) durch die obere Halbleiterschicht 14, die vergrabene Isolator-Schicht 12 und einen oberen Teilbereich des Handhabungssubstrats 10 hindurch mittels eines anisotropen Ätzvorgangs transferiert, der die wenigstens eine dielektrische Pad-Schicht (16, 18) als eine Ätzmaske einsetzt, um den ersten Graben 20 bereitzustellen. Der anisotrope Ätzvorgang kann ein Trocken-Ätzvorgang, wie zum Beispiel RIE, oder ein Nass-Ätzvorgang sein. Der erste Graben 20 definiert einen Bereich für photonische Einheiten, innerhalb dessen photonische Einheiten zu bilden sind. Der verbliebene Teilbereich der oberen Halbleiterschicht 14 definiert einen Bereich für elektronische Einheiten, innerhalb dessen elektronische Einheiten zu bilden sind. Der erste Graben 20 wird bis zu einer Tiefe geätzt, die eine Maximierung einer Kopplung von Licht in einen dielektrischen Wellenleiter erlaubt, der nachfolgend gebildet wird. Die Ätz-Tiefen liegen typischerweise in der Größenordnung von Mikrometern. Bei einer Ausführungsform ist die Ätz-Tiefe größer als 2 µm.
  • Bezugnehmend auf 3 wird innerhalb des ersten Grabens 20 ein Stapel aus Material für einen dielektrischen Wellenleiter gebildet, der eine untere dielektrische Mantelschicht 22L, eine Kernschicht 24L sowie eine obere dielektrische Mantelschicht 26L beinhaltet. Um als ein dielektrischer Wellenleiter zu funktionieren, weist jede von der unteren dielektrischen Mantelschicht 22L und der oberen dielektrischen Mantelschicht 26L einen Brechungsindex auf, der kleiner als der Brechungsindex der Kernschicht 24L ist. Der Unterschied des Brechungsindexes zwischen der unteren und der oberen dielektrischen Mantelschicht 22L, 26L und der Kernschicht 24L wird so gewählt, dass eine starke Begrenzung des Lichts innerhalb der Kernschicht 24L ermöglicht wird. Bei einer Ausführungsform können die untere dielektrische Mantelschicht 22L und die obere dielektrische Mantelschicht 26L ein dielektrisches Oxid beinhalten, wie zum Beispiel Siliciumoxid, während die Kernschicht 24L ein dielektrisches Nitrid beinhalten kann, wie zum Beispiel Siliciumnitrid.
  • Die untere dielektrische Mantelschicht 22L kann mittels Abscheiden eines ersten dielektrischen Materials auf der Bodenfläche des Grabens 20 unter Verwenden eines herkömmlichen Abscheidungsprozesses gebildet werden, wie zum Beispiel CVD, PECVD oder PVD. Die untere dielektrische Mantelschicht 22L wird mit einer Dicke abgeschieden, die größer als die Wellenlänge des Lichts ist, das sich in dem dielektrischen Wellenleiter ausbreitet (typischerweise zwischen 390 nm und 2.000 nm).
  • Die Kernschicht 24L kann mittels Abscheiden eines zweiten dielektrischen Materials auf der Oberseite der unteren dielektrischen Mantelschicht 22L unter Verwendung von CVD, PECVD oder PVD gebildet werden. Die Dicke der Kernschicht 24L wird so gewählt, dass sie einen Bruchteil der Wellenlänge des Lichts beträgt, das sich in dem dielektrischen Wellenleiter ausbreitet, und kann von 1/10 bis 1/2 der Wellenlänge des Lichts betragen.
  • Die obere dielektrische Mantelschicht 26L kann mittels Abscheiden eines dritten dielektrischen Materials auf der Oberseite der Kernschicht 24L und über der obersten Oberfläche der wenigstens einen dielektrischen Pad-Schicht (16, 18) gebildet werden, d.h. der Oberseite der Pad-Schicht 18 aus einem Nitrid. Das dritte dielektrische Material kann das gleiche wie das erste dielektrische Material sein oder kann sich von diesem unterscheiden und kann mittels CVD oder PVD gebildet werden. Teilbereiche der Schicht aus dem dritten dielektrischen Material, die sich über der Oberseite der oberen Halbleiterschicht 14 und der wenigstens einen dielektrischen Pad-Schicht (16, 18) befinden, können unter Verwendung eines Planarisierungsprozesses entfernt werden, wie zum Beispiel einer chemischmechanischen Planarisierung (CMP), der die Oberseite der oberen Halbleiterschicht 14 als eine Stopp-Schicht einsetzt. Die obere dielektrische Mantelschicht 26L, die gebildet wird, weist eine Oberseite auf, die koplanar mit der Oberseite der oberen Halbleiterschicht 14 ist. Die Dicke der oberen dielektrischen Mantelschicht 14L wird so gewählt, dass sie größer als die Wellenlänge des Lichts ist, das sich in dem Wellenleiter ausbreitet.
  • Bezugnehmend auf 4 werden in der oberen Halbleiterschicht 14 flache Graben-Isolations(STI)-Strukturen 28 gebildet, um Bereiche für Transistor-Einheiten zu definieren. Die STI-Strukturen 28 können mittels Bilden flacher Gräben (nicht gezeigt), die sich durch die obere Halbleiterschicht 14 hindurch erstrecken, und Füllen der flachen Gräben mit einem dielektrischen Material gebildet werden, wie beispielsweise Siliciumoxid und/oder Siliciumnitrid. Die flachen Gräben können zum Beispiel gebildet werden, indem eine Photoresist-Schicht (nicht gezeigt) angebracht und lithographisch strukturiert wird, die auf den Oberseiten der oberen Halbleiterschicht 14 und der oberen dielektrischen Mantelschicht 26L angebracht wird, und indem die Struktur in der Photoresist-Schicht durch die obere Halbleiterschicht 14 hindurch transferiert wird, um die Oberseite der vergrabenen Isolator-Schicht 12 freizulegen. Nach einer Entfernung der verbliebenen Photoresist-Schicht wird ein dielektrisches Material in den flachen Gräben abgeschieden und nachfolgend planarisiert, um die STI-Strukturen 28 zu bilden. Die STI-Strukturen 28 umgeben den verbliebenen Teilbereich der oberen Halbleiterschicht 14 lateral und befinden sich in Kontakt mit diesem. Die Oberseiten der STI-Strukturen 28 sind koplanar mit der Oberseite der oberen Halbleiterschicht 14. Bei einer Ausführungsform und wie in 4 gezeigt, definieren die STI-Strukturen 28 einen ersten Teilbereich 14A der oberen Halbleiterschicht in dem ersten Bereich der Einheit, in dem wenigstens eine erste Einheit mit einer ersten Leitfähigkeit aufgebaut werden kann, sowie einen zweiten Teilbereich 14B der oberen Halbleiterschicht in einem zweiten Bereich der Einheit, in dem wenigstens eine zweite Einheit mit einem zweiten Leitfähigkeitstyp aufgebaut werden kann, der entgegengesetzt zu dem ersten Leitfähigkeitstyp ist. Bei einer Ausführungsform ist der erste Bereich der Einheit ein Bereich der Einheit vom p-Typ und wird bei der Herstellung eines pnp-BJT 30 (5) verwendet, während der zweite Bereich der Einheit ein Bereich der Einheit vom n-Typ ist und bei der Herstellung eines npn-BJT 40 (5) verwendet wird. Bei einigen Ausführungsformen der vorliegenden Anmeldung und wenn in der oberen Halbleiterschicht 14 BJTs eines einzigen Leitfähigkeitstyps gebildet werden, definieren die STI-Strukturen 28 einen einzigen Bereich der Einheit (nicht gezeigt).
  • Bezugnehmend auf 5 wird in einem verbliebenen Teilbereich der oberen Halbleiterschicht 14 wenigstens ein BJT gebildet. Der wenigstens eine BJT kann ein pnp-BJT, ein npn-BJT oder ein Paar von komplementären pnp-BJT und npn-BJT sein. Bei einer Ausführungsform und wie in 5 gezeigt, wird ein Paar von komplementären BJTs gebildet, das einen pnp-BJT 30, der sich in dem ersten Bereich der Einheit befindet, und einen npn-BJT 40 beinhaltet, der sich in dem zweiten Bereich der Einheit befindet.
  • Der pnp-BJT 30 beinhaltet eine erste intrinsische Basis 32, einen ersten Emitter 34 sowie einen ersten Kollektor 36, die in dem ersten Teilbereich 14A der oberen Halbleiterschicht in einer lateralen Beziehung in Bezug zueinander angeordnet sind. Die erste intrinsische Basis 32 ist ein Halbleiterbereich vom n-Typ, und der erste Emitter 34 und der erste Kollektor 36 sind stark dotierte Halbleiterbereiche vom p-Typ, die durch die erste intrinsische Basis 32 getrennt sind. Wie hierin verwendet, bedeutet eine starke Dotierung, dass mehr als ein Dotierstoffatom pro einhunderttausend Silicium-Atomen eingebracht wird. Der pnp-BJT 30 beinhaltet außerdem eine erste extrinsische Basis 38, die sich in Kontakt mit einer Oberseite der ersten intrinsischen Basis 32 befindet. Der Bereich 38 für die erste extrinsische Basis ist ein stark dotierter Halbleiterbereich vom n-Typ. Die erste extrinsische Basis 38 ist in einem höheren Maß dotiert als die erste intrinsische Basis 32.
  • Der npn-BJT 40 beinhaltet eine zweite intrinsische Basis 42, einen zweiten Emitter 44 sowie einen zweiten Kollektor 46, die in dem zweiten Teilbereich 14B der oberen Halbleiterschicht in einer lateralen Beziehung in Bezug zueinander angeordnet sind. Die zweite intrinsische Basis 42 ist ein Halbleiterbereich vom p-Typ, und der zweite Emitter 44 und der zweite Kollektor 46 sind stark dotierte Halbleiterbereiche vom n-Typ, die durch die zweite intrinsische Basis 42 getrennt sind. Der zweite laterale Bipolartransistor 40 beinhaltet außerdem einen Bereich 48 für eine zweite extrinsische Basis, der sich in Kontakt mit einer Oberseite der zweiten intrinsischen Basis 42 befindet. Der Bereich 48 für die zweite extrinsische Basis ist ein stark dotierter Halbleiterbereich vom p-Typ. Die zweite extrinsische Basis 48 ist in einem höheren Maß dotiert als die erste intrinsische Basis 42.
  • Jeder von dem pnp-BJT 30 und dem npn-BJT 40 beinhaltet außerdem einen ersten dielektrischen Abstandshalter 50, der auf jeder Seitenwand der ersten und der zweiten extrinsischen Basis 38, 48 vorhanden ist.
  • Der pnp-BJT 30 und der npn-BJT 40 können unter Verwendung von Techniken hergestellt werden, die dem Fachmann allgemein bekannt sind. Zum Beispiel können zunächst maskierte Ionenimplantationsschritte durchgeführt werden, um den ersten Teilbereich 14A der oberen Halbleiterschicht mit Dotierstoffen des n-Typs zu dotieren, während der zweite Bereich der Einheit maskiert ist, und um den zweiten Teilbereich 14B der oberen Halbleiterschicht mit Dotierstoffen des p-Typs zu dotieren, während der erste Bereich der Einheit maskiert ist. Die Dotierkonzentration der Dotierstoffe des n-Typs in dem ersten Bereich der Einheit oder der Dotierstoffe des p-Typs in dem zweiten Bereich der Einheit kann in einem Bereich von 1×1017 Teilen/cm3 bis 1×1019 Teilen/cm3 liegen.
  • Als nächstes wird eine Schicht aus einem Halbleitermaterial (nicht gezeigt) über den Oberseiten des ersten und des zweiten Teilbereichs 14A, 14B der oberen Halbleiterschicht, der STI-Strukturen 28 und der oberen dielektrischen Mantelschicht 26L abgeschieden und lithographisch strukturiert, um eine strukturierte Schicht aus einem Halbleitermaterial zu bilden, die einen ersten Teilbereich, der sich in Kontakt mit einem Teilbereich des ersten Teilbereichs 14A der oberen Halbleiterschicht befindet, von dem die erste extrinsische Basis 38 herrührt, und einen zweiten Teilbereich aufweist, der sich in Kontakt mit einem Teilbereich des zweiten Teilbereichs 14B der oberen Halbleiterschicht befindet, von dem die zweite extrinsische Basis 48 herrührt. Die Schicht aus einem Halbleitermaterial kann Silicium oder Siliciumgermanium beinhalten und kann mittels eines epitaxialen Wachstumsprozesses als eine Schicht aus einem intrinsischen Halbleitermaterial abgeschieden werden. Die Dicke der Schicht aus einem Halbleitermaterial kann von 50 nm bis 300 nm betragen, wenngleich auch geringere und größere Dicken eingesetzt werden können. Nachfolgend wird der erste Teilbereich der strukturierten Schicht aus einem Halbleitermaterial mit Dotierstoffen des n-Typs dotiert, um die erste extrinsische Basis 38 bereitzustellen, während der zweite Bereich der Einheit maskiert ist. Der zweite Teilbereich der strukturierten Schicht aus einem Halbleitermaterial wird mit Dotierstoffen des p-Typs dotiert, um die zweite extrinsische Basis 48 bereitzustellen, während der erste Bereich der Einheit maskiert ist. Die Dotierkonzentration in jeder von der ersten extrinsischen Basis 38 und der zweiten extrinsischen Basis 48 kann in einem Bereich von 5×1019 Teilen/cm3 bis 5×1020 Teilen/cm3 liegen.
  • Als nächstes werden erste dielektrische Abstandshalter 50 gebildet, indem eine Schicht aus einem Material (nicht gezeigt) für die ersten dielektrischen Abstandshalter um die erste und die zweite extrinsische Basis 38, 48 herum und über dem ersten und dem zweiten Teilbereich 14A, 14B der oberen Halbleiterschicht, den STI-Strukturen 28 und der oberen dielektrischen Mantelschicht 26L konform abgeschieden wird, gefolgt von einem anisotropen Ätzvorgang, um horizontale Teilbereiche der Schicht aus einem Material für die ersten dielektrischen Abstandshalter zu entfernen. Die Schicht aus einem Material für die ersten dielektrischen Abstandshalter kann Siliciumoxid, Siliciumnitrid oder Siliciumoxynitrid beinhalten und kann mittels CVD oder atomarer Schichtabscheidung (ALD) gebildet werden. Die Dicke der ersten dielektrischen Abstandshalter 50, die gebildet werden, wie an der Basis gemessen, die sich in Kontakt mit dem ersten und dem zweiten Teilbereich 14A, 14B der oberen Halbleiterschicht befindet, kann von 10 nm bis 300 nm betragen, wenngleich auch geringere und größere Dicken eingesetzt werden können.
  • Als nächstes wird eine Ionenimplantation unter einem Winkel durchgeführt, um Teilbereiche des ersten Teilbereichs 14A der oberen Halbleiterschicht, die sich auf entgegengesetzten Seiten der ersten extrinsischen Basis 38 befinden, mit Dotierstoffen des p-Typs zu dotieren, während der zweite Bereich der Einheit maskiert ist. So werden der erste Emitter 34 und der erste Kollektor 36 in dem ersten Teilbereich 14A der oberen Halbleiterschicht gebildet. Ein verbliebener nicht implantierter Bereich des ersten Teilbereichs 14A der oberen Halbleiterschicht bildet die erste intrinsische Basis 32, die sich lateral mit dem ersten Emitter 34 und dem ersten Kollektor 36 in Kontakt befindet. Nachfolgend wird eine weitere Ionenimplantation unter einem Winkel durchgeführt, um Teilbereiche des zweiten Teilbereichs 14B der oberen Halbleiterschicht, die sich auf entgegengesetzten Seiten der zweiten extrinsischen Basis 48 befinden, mit Dotierstoffen des n-Typs zu dotieren, während der erste Bereich der Einheit maskiert ist. So werden der zweite Emitter 44 und der zweite Kollektor 46 in dem zweiten Teilbereich 14B der oberen Halbleiterschicht gebildet. Ein verbliebener nicht implantierter Bereich des zweiten Teilbereichs 14B der oberen Halbleiterschicht bildet die zweite intrinsische Basis 42, die sich lateral mit dem zweiten Emitter 44 und dem zweiten Kollektor 46 in Kontakt befindet. Die Dotierkonzentrationen in dem ersten Emitter 34, dem ersten Kollektor 36, dem zweiten Emitter 44 und dem zweiten Kollektor 46 können in einem Bereich von 5×1019 Teilen/cm3 bis 5×1020 Teilen/cm3 liegen.
  • Nachfolgend können die Dotierstoffe in dem pnp-BJT 30 und dem npn-BJT 40 durch ein schnelles thermisches Tempern aktiviert werden, wie zum Beispiel durch Tempern mit einem Laser.
  • Bezugnehmend auf 6 wird eine Schicht 52L aus einem Material für zweite dielektrische Abstandshalter über dem SOI-Substrat 8 gebildet, um den pnp-BJT 30, den npn-BJT 40, die STI-Strukturen 28 und die obere dielektrische Mantelschicht 26L zu bedecken. Die Schicht 52L aus einem Material für die zweiten dielektrischen Abstandshalter kann Siliciumnitrid oder Siliciumoxynitrid beinhalten und kann mittels PECVD oder ALD konform abgeschieden werden. Die Schicht 52L aus einem Material für die zweiten dielektrischen Abstandshalter schützt den pnp-BJT 30 und den npn-BJT 40 während nachfolgender Ätz- und Abscheidungsprozesse.
  • Bezugnehmend auf 7 wird ein zweiter Graben 54 gebildet, der sich durch den Stapel aus Material für den dielektrischen Wellenleiter (22L, 24L, 26L) hindurch erstreckt, um einen Teilbereich der Bodenfläche des ersten Grabens 20 wieder freizulegen (d.h. eine Sub-Oberfläche des Handhabungssubstrats 10). Der zweite Graben 54 kann gebildet werden, indem eine Photoresist-Schicht (nicht gezeigt) über der Schicht 52L aus einem Material für die zweiten dielektrischen Abstandshalter angebracht wird und die Photoresist-Schicht lithographisch strukturiert wird, um eine Öffnung darin zu bilden. Die Struktur der Öffnung in der Photoresist-Schicht kann mittels eines anisotropen Ätzvorgangs in die Schicht 52L aus einem Material für die zweiten dielektrischen Abstandshalter transferiert werden, um eine Öffnung in der Schicht 52L aus einem Material für die zweiten dielektrischen Abstandshalter zu bilden. Der anisotrope Ätzvorgang kann ein Trocken-Ätzvorgang, wie zum Beispiel RIE, oder ein Nass-Ätzvorgang sein. Nachfolgend wird die verbliebene Photoresist-Schicht entfernt, zum Beispiel mittels Veraschen.
  • Nachfolgend kann die Struktur der Öffnung in der Schicht 52L aus einem Material für die zweiten dielektrischen Abstandshalter mittels eines anisotropen Ätzvorgangs, der die Schicht 52L aus einem Material für die zweiten dielektrischen Abstandshalter als eine Ätzmaske einsetzt, durch den Stapel aus Material (22L, 24L, 26L) für den dielektrischen Wellenleiter hindurch transferiert werden, um den zweiten Graben 54 bereitzustellen. Der anisotrope Ätzvorgang kann ein Trocken-Ätzvorgang, wie zum Beispiel RIE, oder ein Nass-Ätzvorgang sein. Der zweite Graben 54 definiert einen Bereich, innerhalb dessen nachfolgend eine optoelektronische Einheit gebildet wird, wie beispielsweise ein Photodetektor oder eine Laserdiode. Der verbliebene Teilbereich der unteren dielektrischen Mantelschicht 22L wird hierin als ein unterer dielektrischer Mantel-Teilbereich 22 bezeichnet. Der verbliebene Teilbereich der Kernschicht 24L wird hierin als ein Kern-Teilbereich 24 bezeichnet. Der verbliebene Teilbereich der oberen dielektrischen Mantelschicht 26L wird hierin als ein oberer dielektrischer Mantel-Teilbereich 26 bezeichnet. Der untere dielektrische Mantel-Teilbereich 22, der Kern-Teilbereich 24 und der obere dielektrische Mantel-Teilbereich 26 bilden gemeinsam einen dielektrischen Wellenleiter (22, 24, 26).
  • Bezugnehmend auf 8 wird auf der Bodenfläche des zweiten Grabens 54 eine Kristallkeimschicht 56 aus einem Verbindungshalbleiter gebildet. Die Kristallkeimschicht 56 aus einem Verbindungshalbleiter kann Germanium oder Siliciumgermanium beinhalten und kann mittels einer selektiven Epitaxie-Abscheidung gebildet werden. Während der selektiven Epitaxie-Abscheidung wächst das Halbleitermaterial nur auf der Halbleiteroberfläche, wie beispielsweise der Sub-Oberfläche des Handhabungssubstrats 10, die am Boden des zweiten Grabens 54 physisch freigelegt ist, und wächst nicht auf dielektrischen Oberflächen, wie beispielsweise Oberflächen der Schicht 52L aus einem Material für die zweiten dielektrischen Abstandshalter, dem unteren und dem oberen dielektrischen Mantel-Teilbereich 22, 24 und dem Kern-Teilbereich 24. Die Kristallkeimschicht 56 aus einem Verbindungshalbleiter kann mittels Molekularstrahlepitaxie (MBE), metallorganischer chemischer Gasphasenabscheidung (MOCVD) oder irgendwelcher anderer Techniken für ein epitaxiales Wachstum abgeschieden werden, die auf dem Fachgebiet bekannt sind, so dass die Kristallkeimschicht 56 aus einem Verbindungshalbleiter zu dem Handhabungssubstrat 10 epitaxial ausgerichtet ist. Die Dicke der Kristallkeimschicht 56 aus einem Verbindungshalbleiter, die gebildet wird, kann von 10 nm bis 100 nm betragen, wenngleich auch geringere und größere Dicken eingesetzt werden können. Nachfolgend wird die Kristallkeimschicht 56 aus einem Verbindungshalbleiter bei 850 °C während 5 min gehärtet, bevor eine weitere Schicht darauf abgeschieden wird.
  • Bezugnehmend auf 9 wird eine Pufferschicht 58 aus einem Verbindungshalbleiter auf der Kristallkeimschicht 56 aus einem Verbindungshalbleiter gebildet. Die Pufferschicht 58 aus einem Verbindungshalbleiter wird bereitgestellt, um die Gitter-Fehlanpassung/-Spannung zu verringern, die zwischen den Bestandteilsmaterialien einer Laserdiode, die nachfolgend gebildet wird, und dem Material der Kristallkeimschicht 56 aus einem Verbindungshalbleiter vorhanden sein kann. Die Pufferschicht 58 aus einem Verbindungshalbleiter kann ein Material aus einem III-V-Verbindungshalbleiter beinhalten, das eine zu der darunter liegenden Kristallkeimschicht 56 aus einem Verbindungshalbleiter genau angepasste Gitterstruktur aufweist. Bei einer Ausführungsform und wenn die Kristallkeimschicht 56 aus einem Verbindungshalbleiter Germanium beinhaltet, kann die Pufferschicht 58 aus einem Verbindungshalbleiter GaAs beinhalten. Bei einer weiteren Ausführungsform und wenn die Kristallkeimschicht 56 aus einem Verbindungshalbleiter Siliciumgermanium beinhaltet, kann die Pufferschicht 58 aus einem Verbindungshalbleiter GaAsP beinhalten. Die Pufferschicht 58 aus einem Verbindungshalbleiter kann mittels selektiver Epitaxie aufgewachsen werden, wie zum Beispiel MBE oder MOCVD, so dass die Pufferschicht 58 aus einem Verbindungshalbleiter zu der Kristallkeimschicht 56 aus einem Verbindungshalbleiter epitaxial ausgerichtet sein kann. Die Pufferschicht 58 aus einem Verbindungshalbleiter, die gebildet wird, kann eine Dicke von 50 nm bis 500 nm aufweisen, wenngleich auch geringere und größere Dicken eingesetzt werden können.
  • Bezugnehmend auf 10 wird oben auf der Pufferschicht 58 aus einem Verbindungshalbleiter eine optoelektronische Einheit gebildet und wird mit dem dielektrischen Wellenleiter (22, 24, 26) kantengekoppelt. Bei einer Ausführungsform handelt es sich bei der optoelektronischen Einheit um eine Laserdiode 60. Die Emissionsrichtung der Laserdiode 60 ist in Richtung zu dem dielektrischen Wellenleiter (22, 24, 26) orientiert. Die Laserdiode 60 beinhaltet eine aktive Schicht 64, die sandwichartig zwischen einer unteren Mantelschicht 62 aus einem Halbleiter, die eine erste Leitfähigkeit aufweist, und einer oberen Mantelschicht 66 aus einem Halbleiter angeordnet ist, die einen zweiten Leitfähigkeitstyp aufweist, der entgegengesetzt zu der ersten Leitfähigkeit ist. Bei einer Ausführungsform weist die untere Mantelschicht 62 aus einem Halbleiter eine Leitfähigkeit vom n-Typ auf, und die obere Mantelschicht 66 aus einem Halbleiter weist eine Leifähigkeit vom p-Typ auf. Die aktive Schicht 64 ist zu dem Kern-Teilbereich 24 des dielektrischen Wellenleiters (22, 24, 26) lateral ausgerichtet und grenzt an diesen an, so dass das Licht, das von der Laserdiode 60 emittiert wird, effektiv mit dem dielektrischen Wellenleiter (22, 24, 26) gekoppelt wird und von dem dielektrischen Wellenleiter (22, 24, 26) geleitet wird.
  • Jede von der unteren Mantelschicht 62 aus einem Halbleiter und der oberen Mantelschicht 66 aus einem Halbleiter kann ein erstes Material aus einem Verbindungshalbleiter beinhalten. Die aktive Schicht 64 kann ein zweites Material aus einem Verbindungshalbleiter beinhalten, das in der Lage ist, eine angeregte Strahlung zu emittieren, wenn die untere Mantelschicht 62 aus einem Halbleiter und die obere Mantelschicht 66 aus einem Halbleiter in Durchlassrichtung vorgespannt sind. Das zweite Material aus einem Verbindungshalbleiter, das in der aktiven Schicht 64 eingesetzt wird, kann das gleiche wie das erste Material aus einem Verbindungshalbleiter sein, das in der oberen und der unteren Mantelschicht 62, 66 aus einem Halbleiter eingesetzt wird, oder kann sich von diesem unterscheiden. Das zweite Material aus einem Verbindungshalbleiter weist bevorzugt eine Bandlücke auf, die kleiner als jene des ersten Materials aus einem Verbindungshalbleiter ist, so dass Elektronen und Löcher, die von der unteren und der oberen Mantelschicht 62, 66 aus einem Halbleiter injiziert werden, effektiv in der aktiven Schicht 64 begrenzt werden können. Bei einer Ausführungsform beinhaltet jede von der unteren und der oberen Mantelschicht 62, 66 aus einem Halbleiter AlGaAs, und die aktive Schicht 64 beinhaltet GaAs.
  • Die Materialien aus einem Verbindungshalbleiter der unteren und der oberen Mantelschicht 62, 66 aus einem Halbleiterleiter und der aktiven Schicht 64 können unter Einsetzen einer selektiven Epitaxie-Abscheidung abgeschieden werden, bei der die Materialien aus einem Verbindungshalbleiter von Halbleiteroberflächen aus aufwachsen und von dielektrischen Oberflächen aus nicht aufwachsen. Jede von der unteren Mantelschicht 62 aus einem Halbleiter und der oberen Mantelschicht 66 aus einem Halbleiter, die gebildet werden, kann eine Dicke von etwa 1 µm aufweisen. Die aktive Schicht 64, die gebildet wird, kann eine Dicke von 100 nm bis 500 nm aufweisen. Die Dicke der aktiven Schicht 64 wird so gewählt, dass sie größer als die Dicke des Kern-Teilbereichs 24 des dielektrischen Wellenleiters (22, 24, 26) ist, so dass sich die Oberseite des Kern-Teilbereichs 24 unterhalb der Oberseite der aktiven Schicht 64 befindet, während sich die Unterseite des Kern-Teilbereichs 24 oberhalb der Unterseite der aktiven Schicht 64 befindet, wodurch eine effektive Kopplung von Licht in den Kern-Teilbereich 24 ermöglicht wird.
  • Bei einer Ausführungsform können die untere Mantelschicht 62 aus einem Halbleiter und die obere Mantelschicht 66 aus einem Halbleiter während der selektiven Epitaxie-Abscheidung des ersten Materials aus einem Verbindungshalbleiter in-situ dotiert werden. Bei einer weiteren Ausführungsform können die untere Mantelschicht 62 aus einem Halbleiter und die obere Mantelschicht 66 aus einem Halbleiter mittels einer selektiven Epitaxie-Abscheidung eines ersten Materials aus einem intrinsischen Verbindungshalbleiter, das nachfolgend durch Implantieren von Dotierstoffen des n-Typs beziehungsweise des p-Typs dotiert werden kann, als Schichten aus einem intrinsischen Verbindungshalbleiter-Material abgeschieden werden.
  • Bezugnehmend auf 11 wird ein zweiter dielektrischer Abstandshalter 52 auf jeder Seitenwand des ersten dielektrischen Abstandshalters 50 gebildet. Der zweite dielektrische Abstandshalter 52 kann gebildet werden, indem horizontale Teilbereiche der Schicht 52L aus einem Material für die zweiten dielektrischen Abstandshalter mittels eines anisotropen Ätzvorgangs entfernt werden, wie beispielsweise RIE. Die verbliebenen vertikalen Teilbereiche der Schicht 52L aus einem Material für die zweiten dielektrischen Abstandshalter, die auf den Seitenwänden der ersten dielektrischen Abstandshalter 50 vorhanden sind, bilden den zweiten dielektrischen Abstandshalter 52.
  • Bezugnehmend auf 12 werden Bereiche aus einer Metall-Halbleiter-Legierung optional auf verschiedenen Elementen des pnp-BJT 30 und des npn-BJT 40 gebildet. Die Bereiche aus einer Metall-Halbleiter-Legierung beinhalten einen ersten Bereich 35 aus einer Metall-Halbleiter-Legierung auf der Emitter-Seite, der auf dem ersten Emitter 34 gebildet wird, einen ersten Bereich 37 aus einer Metall-Halbleiter-Legierung auf der Kollektor-Seite, der auf dem ersten Kollektor gebildet wird, sowie einen ersten Bereich 39 aus einer Metall-Halbleiter-Legierung auf der Basis-Seite, der auf der ersten extrinsischen Basis 38 gebildet wird. Die zweiten Bereiche aus einer Metall-Halbleiter-Legierung beinhalten außerdem einen zweiten Bereich 45 aus einer Metall-Halbleiter-Legierung auf der Emitter-Seite, der auf dem zweiten Emitter 44 gebildet wird, einen zweiten Bereich 47 aus einer Metall-Halbleiter-Legierung auf der Kollektor-Seite, der auf dem zweiten Kollektor 46 gebildet wird, sowie einen zweiten Bereich 49 aus einer Metall-Halbleiter-Legierung auf der Basis-Seite, der auf der zweiten extrinsischen Basis 48 gebildet wird. Die Bereiche aus einer Metall-Halbleiter-Legierung (35, 37, 39, 45, 47, 49) können zum Beispiel mittels Abscheiden einer Metallschicht, Induzieren einer Bildung der Bereiche aus einer Metall-Halbleiter-Legierung während eines Tempervorgangs bei einer erhöhten Temperatur und nachfolgendes Entfernen von nicht reagierten Teilbereichen der Metallschicht gebildet werden, das selektiv in Bezug auf die Bereiche aus einer Metall-Halbleiter-Legierung erfolgt. Die Bereiche aus einer Metall-Halbleiter-Legierung (35, 37, 39, 45, 47, 49) können ein Metallsilicid oder ein Metallgermanid enthalten.
  • Bezugnehmend auf 13 wird eine Öffnung 68 gebildet, die sich durch die obere Mantelschicht 66 aus einem Halbleiter und die aktive Schicht 64 hindurch erstreckt, um einen Teilbereich der unteren Mantelschicht 62 aus einem Halbleiter physisch freizulegen. Die Öffnung 68 kann gebildet werden, indem eine Photoresist-Schicht (nicht gezeigt) über der gesamten Halbleiterstruktur von 12 angebracht wird und die Photoresist-Schicht lithographisch strukturiert wird, um eine Öffnung darin zu bilden. Die Struktur der Öffnung in der Photoresist-Schicht kann mittels eines anisotropen Ätzvorgangs in die obere Mantelschicht 66 aus einem Halbleiter und die aktive Schicht 64 hinein transferiert werden, um die Öffnung 68 zu bilden. Der anisotrope Ätzvorgang kann ein Trocken-Ätzvorgang, wie zum Beispiel RIE, oder ein Nass-Ätzvorgang sein. Nachfolgend wird die verbliebene Photoresist-Schicht entfernt, zum Beispiel durch Veraschen.
  • Bezugnehmend auf 14 wird eine dielektrische Deckschicht 70 konform auf den freiliegenden Oberflächen der Halbleiterstruktur von 13 abgeschieden, indem ein herkömmlicher Abscheidungsprozess verwendet wird, wie zum Beispiel CVD oder ALD. Die dielektrische Deckschicht 70 besteht typischerweise aus einem dielektrischen Nitrid, wie zum Beispiel Siliciumnitrid, Siliciumoxynitrid, Siliciumbornitrid oder Siliciumkohlenstoffoxynitrid. Die dielektrische Deckschicht 70 funktioniert in dem nachfolgenden Prozess zum Öffnen von Durchkontakten als eine Ätz-Stoppschicht. Die Dicke der dielektrischen Deckschicht 70 kann von 5 nm bis 30 nm betragen, wenngleich geringere und größere Dicken eingesetzt werden können. Bei einigen Ausführungsformen der vorliegenden Anmeldung ist die dielektrische Deckschicht 70 optional und kann weggelassen werden.
  • Als nächstes wird eine dielektrische Zwischenebenen(ILD)-Schicht 72 abgeschieden, um die dielektrische Deckschicht 70 zu bedecken und die Öffnung 68 vollständig zu füllen. Die ILD-Schicht 72 kann ein dielektrisches Material beinhalten, das sich von dem dielektrischen Material der dielektrischen Deckschicht 70 unterscheidet. Bei einer Ausführungsform kann die ILD-Schicht 72 ein dielektrisches Oxid beinhalten, wie beispielsweise Siliciumoxid, wenn die dielektrische Deckschicht 70 Siliciumnitrid beinhaltet. Die ILD-Schicht 72 kann zum Beispiel mittels CVD oder Rotationsbeschichtung gebildet werden. Die ILD-Schicht 72 kann selbstplanarisierend sein, oder die Oberseite der ILD 72 kann planarisiert werden, zum Beispiel mittels CMP. Bei einer Ausführungsform befindet sich die planarisierte Oberseite der ILD-Schicht 72 oberhalb der obersten Oberflächen des pnp-BJT 30 und des npn-BJT 40.
  • Bezugnehmend auf 15 werden Durchkontakt-Strukturen durch die ILD-Schicht 72 und die dielektrische Deckschicht 70 hindurch gebildet, um elektrische Kontakte zu verschiedenen Elementen des pnp-BJT 30, des npn-BJT 40 und der Laserdiode 60 bereitzustellen. Die Durchkontakt-Strukturen können Durchkontakt-Strukturen 82 auf der Emitter-Seite in Kontakt mit dem ersten und dem zweiten Emitter 34, 44 oder dem ersten und dem zweiten Bereich 35, 45 aus einer Metall-Halbleiter-Legierung auf der Emitter-Seite, wenn vorhanden, sowie Durchkontakt-Strukturen 84 auf der Kollektor-Seite in Kontakt mit dem ersten und dem zweiten Kollektor 36, 46 oder dem ersten und dem zweiten Bereich 37, 47 aus einer Metall-Halbleiter-Legierung auf der Kollektor-Seite, wenn vorhanden, beinhalten. Die Durchkontakt-Strukturen können außerdem eine erste Mantel-Durchkontakt-Struktur 86 in Kontakt mit der unteren Mantelschicht 62 aus einem Halbleiter sowie eine zweite Mantel-Durchkontakt-Struktur 88 in Kontakt mit der oberen Mantelschicht 62 aus einem Halbleiter beinhalten. Die Durchkontakt-Strukturen (82, 84, 86, 88) können mittels einer Bildung von Durchkontakt-Öffnungen (nicht gezeigt) durch eine Kombination von lithographischem Strukturieren und anisotropem Ätzen gefolgt von einer Abscheidung eines leitfähigen Materials (z.B. Wolfram) und einer Planarisierung gebildet werden, die überschüssige Teilbereiche des leitfähigen Materials über der Oberseite der ILD-Schicht 72 entfernt. Bei einer Ausführungsform kann ein separater Schritt einer lithographischen Strukturierung und eines Ätzvorgangs notwendig sein, wenn eine tiefe Durchkontakt-Öffnung gebildet wird, die einen Teilbereich der unteren Mantelschicht 62 aus einem Halbleiter freilegt. Optional können Kontakt-Überzüge (nicht gezeigt) auf den Seitenwänden und den Bodenseiten der Durchkontakt-Öffnungen gebildet werden, bevor die Durchkontakt-Öffnungen mit dem leitfähigen Material gefüllt werden. Die Kontakt-Überzüge können TiN beinhalten.
  • Bezugnehmend auf 16 wird eine zweite exemplarische Halbleiterstruktur der vorliegenden Anmeldung gemäß einer zweiten Ausführungsform der vorliegenden Anmeldung aus der ersten exemplarischen Halbleiterstruktur von 4 abgeleitet, indem zunächst Opfer-Gate-Strukturen in dem ersten Bereich 200A der Einheit und dem zweiten Bereich 200B der Einheit gebildet werden. Bei einer Ausführungsform ist der erste Bereich 200A der Einheit ein Bereich vom p-Typ der Einheit, der einen Metall-Oxid-Halbleiter-Sub-Bereich 210A vom p-Typ (PMOS-Sub-Bereich) und einen pnp-BJT-Sub-Bereich 220A beinhaltet, und der zweite Bereich 220B der Einheit ist ein Bereich vom n-Typ der Einheit, der einen Metall-Oxid-Halbleiter-Sub-Bereich 210B vom n-Typ (NMOS-Sub-Bereich) und einen npn-BJT-Sub-Bereich 220B beinhaltet.
  • Jede der Opfer-Gate-Strukturen beinhaltet einen Opfer-Gate-Stapel aus einem Opfer-Gate-Dielektrikum 132 und einem Opfer-Gate-Leiter 134. Die Opfer-Gate-Stapel (132, 134) können unter Verwendung herkömmlicher Techniken gebildet werden, die auf dem Fachgebiet bekannt sind. Die Opfer-Gate-Stapel (132, 134) können zum Beispiel gebildet werden, indem ein Stapel von Schichten aus einem Material für ein Opfer-Gate gebildet wird, die eine Schicht für ein Opfer-Gate-Dielektrikum und eine Schicht für einen Opfer-Gate-Leiter beinhalten, und indem die Schichten aus einem Material für das Opfer-Gate unter Verwendung von Lithographie und eines anisotropen Ätzvorgangs strukturiert werden. Bei einer Ausführungsform kann die Schicht für das Opfer-Gate-Dielektrikum Siliciumoxid beinhalten, während die Schicht für den Opfer-Gate-Leiter Polysilicium beinhalten kann.
  • Jede der Opfer-Gate-Strukturen beinhaltet des Weiteren einen Gate-Abstandshalter 136, der auf jeder Seitenwand des Opfer-Gate-Stapels (132, 134) vorhanden ist. Die Gate-Abstandshalter 136 können gebildet werden, indem eine Schicht aus einem Material für einen dielektrischen Abstandshalter konform abgeschieden oder aufgewachsen wird, gefolgt von einem anisotropen Ätzvorgang, der den horizontalen Teilbereich der Schicht aus einem Material für einen dielektrischen Abstandshalter entfernt. Bei einer Ausführungsform können die Gate-Abstandshalter 136 Siliciumnitrid beinhalten.
  • Als nächstes können ein erster Source-Bereich und ein erster Drain-Bereich (die gemeinsam als erste Source-/Drain-Bereiche 240A bezeichnet werden) auf entgegengesetzten Seiten von jeder der Opfer-Gate-Strukturen (132, 134, 136) in dem Bereich 200A vom p-Typ der Einheit gebildet werden, und ein zweiter Source-Bereich und ein zweiter Drain-Bereich (die gemeinsam als zweite Source-/Drain-Bereiche 240B bezeichnet werden) können auf entgegengesetzten Seiten von jeder der Opfer-Gate-Strukturen (132, 134, 136) in dem Bereich 200B vom n-Typ der Einheit gebildet werden, wobei eine Block-Masken-Technologie verwendet wird. Bei einer Ausführungsform können die ersten Source-/Drain-Bereiche 240A mittels Implantieren von Dotierstoffen des p-Typs in Teilbereiche des ersten Teilbereichs 14A der oberen Halbleiterschicht gebildet werden, wobei die Opfer-Gate-Strukturen (132, 134, 136) in dem Bereich 200A vom p-Typ der Einheit als eine Implantations-Maske eingesetzt werden, während der Bereich 200B vom n-Typ der Einheit maskiert ist. Die zweiten Source-/Drain-Bereiche 240B können mittels Implantieren von Dotierstoffen des n-Typs in Teilbereiche des zweiten Teilbereichs 14B der oberen Halbleiterschicht gebildet werden, wobei die Opfer-Gate-Strukturen (132, 134, 136) in dem Bereich 200B vom n-Typ der Einheit als eine Implantations-Maske eingesetzt werden, während der Bereich 200A vom p-Typ der Einheit maskiert ist.
  • Bei einer weiteren Ausführungsform und wie in 16 gezeigt, sind die ersten Source-/Drain-Bereiche 240A und die zweiten Source-/Drain-Bereiche 240B erhöhte Source-/Drain-Bereiche und können mittels eines selektiven Epitaxie-Prozesses gebildet werden. Die ersten Source-/Drain-Bereiche 240 können zum Beispiel gebildet werden, indem zunächst Teilbereiche des ersten Teilbereichs 14A der oberen Halbleiterschicht, die von den Opfer-Gate-Strukturen (132, 134, 136) nicht bedeckt sind, in dem Bereich 200A vom p-Typ der Einheit vertieft werden und auf der vertieften Oberfläche des ersten Teilbereichs 14A der oberen Halbleiterschicht ein erstes Halbleitermaterial epitaxial abgeschieden wird, während der Bereich 200B vom n-Typ der Einheit maskiert ist. Bei einer Ausführungsform handelt es sich bei dem ersten Halbleitermaterial um SiGe, wobei der Spannungs-Effekt abgeglichen ist, um die Leistungsfähigkeit der Transistoren vom p-Typ zu erhöhen. Die ersten Source-/Drain-Bereiche 240A werden mit Dotierstoffen des p-Typs dotiert. Das Dotieren der ersten Source-/Drain-Bereiche 240A kann während der Abscheidung der ersten Source-/Drain-Bereiche 240A mittels einer Dotierung in-situ durchgeführt werden oder kann mittels einer Ionenimplantation nach der Abscheidung der ersten Source-/Drain-Bereiche 240A durchgeführt werden. Die zweiten Source-/Drain-Bereiche 240B können gebildet werden, indem zunächst Teilbereiche des zweiten Teilbereichs 14B der oberen Halbleiterschicht, die von den Opfer-Gate-Strukturen (132, 134, 136) nicht bedeckt sind, in dem Bereich 200B vom n-Typ der Einheit vertieft werden und auf der vertieften Oberfläche des zweiten Teilbereichs 14B der oberen Halbleiterschicht ein zweites Halbleitermaterial epitaxial abgeschieden wird, während der Bereich 200A vom p-Typ der Einheit maskiert ist. Bei einer Ausführungsform handelt es sich bei dem zweiten Halbleitermaterial um Si:C, wobei der Spannungs-Effekt abgeglichen ist, um die Leistungsfähigkeit der Transistoren vom n-Typ zu erhöhen. Die zweiten Source-/Drain-Bereiche 240B werden mit Dotierstoffen des n-Typs dotiert. Das Dotieren der zweiten Source-/Drain-Bereiche 240B kann während der Abscheidung der zweiten Source-/Drain-Bereiche 240B mittels einer Dotierung in-situ durchgeführt werden oder kann mittels Ionenimplantation nach der Abscheidung der zweiten Source-/Drain-Bereiche 240B durchgeführt werden. Jeder verbliebene Teilbereich des ersten Teilbereichs 14A der oberen Halbleiterschicht, der sich lateral mit den ersten Source-/Drain-Bereichen 240A in Kontakt befindet, bildet einen ersten Kanal-Teilbereich 230A. Jeder verbliebene Teilbereich des zweiten Teilbereichs 14B der oberen Halbleiterschicht, der sich lateral mit den zweiten Source-/Drain-Bereichen 240B in Kontakt befindet, bildet einen zweiten Kanal-Teilbereich 230B.
  • Als nächstes können die vorstehend bei 14 beschriebenen Prozessschritte durchgeführt werden, um eine dielektrische Deckschicht 170 über den Opfer-Gate-Strukturen (132, 134, 136), den ersten und den zweiten Source-/Drain-Bereichen 240A, 240B, den STI-Strukturen 28 und der oberen dielektrischen Mantelschicht 26L sowie eine ILD-Schicht 172 über der dielektrischen Deckschicht 170 zu bilden. Teilbereiche der dielektrischen Deckschicht 170 und der ILD-Schicht 172, die sich über den obersten Oberflächen der Gate-Strukturen (132, 134, 136) befinden, d.h. der Oberseite des Opfer-Gate-Leiters 134, können mittels CMP oder mittels eines Ätzvorgangs zum Vertiefen entfernt werden. Die obersten Oberflächen der dielektrischen Deckschicht 170 und der ILD-Schicht 172 sind somit koplanar mit der obersten Oberfläche der Opfer-Gate-Struktur (132, 134, 136).
  • Bezugnehmend auf 17 werden die Opfer-Gate-Stapel (132, 134) entfernt, um Gräben 138 bereitzustellen. Die Opfer-Gate-Stapel (132, 134) können mittels irgendeiner geeigneten Ätz-Technik, die auf dem Fachgebiet bekannt ist, selektiv in Bezug auf die Gate-Abstandshalter 136 und den ersten und den zweiten Kanal-Teilbereich 230A, 230B entfernt werden. Die Opfer-Gate-Stapel (132, 134) können zum Beispiel mittels eines Nass-Ätzvorgangs, wie beispielsweise eines Ätzvorgangs mit Ammoniak, oder eines Trocken-Ätzvorgangs, wie beispielsweise RIE, selektiv geätzt werden. Jeder der Gräben 138 nimmt ein Volumen ein, aus dem jeder Opfer-Gate-Stapel (132, 134, 136) entfernt ist und das durch die Gate-Abstandshalter 136 lateral begrenzt ist.
  • Bezugnehmend auf 18 wird ein Gate-Dielektrikum 142 auf Seitenwänden und der Bodenfläche von jedem der Gräben 138 gebildet, gefolgt von einer Bildung eines Opfer-Teilbereichs 144 aus einer Metallschicht auf dem Gate-Dielektrikum 142. Wie gezeigt, sind das Gate-Dielektrikum 142 und der Opfer-Teilbereich 144 aus einer Metallschicht beide U-förmig. Das Gate-Dielektrikum 142 kann gebildet werden, indem mittels irgendeiner geeigneten Abscheidungstechnik, die auf dem Fachgebiet bekannt ist, wie zum Beispiel CVD oder ALD, eine Schicht für ein Gate-Dielektrikum (nicht gezeigt) auf den Seitenwänden und den Bodenflächen der Gräben 138 und an den obersten Oberflächen der dielektrischen Deckschicht 170 und der ILD-Schicht 172 konform abgeschieden wird. Die Schicht für das Gate-Dielektrikum, die gebildet wird, kann eine Dicke in einem Bereich von 1 nm bis 5 nm aufweisen, wenngleich auch geringere und größere Dicken eingesetzt werden können. Die Schicht für das Gate-Dielektrikum kann Siliciumoxid oder alternativ ein Dielektrikum mit einem hohen k beinhalten, wie beispielsweise HfO2, ZrO2, La2O3, Al2O3, TiO2, SrTiO3, LaAlO3 oder Y2O3.
  • Nach der Abscheidung der Schicht für das Gate-Dielektrikum kann mittels CVD oder ALD eine Opfer-Metallschicht (nicht gezeigt) konform oben auf der Schicht für das Gate-Dielektrikum abgeschieden werden. Die Opfer-Metallschicht, die gebildet wird, kann eine Dicke in einem Bereich von 3 nm bis 10 nm aufweisen, wenngleich auch geringere und größere Dicken eingesetzt werden können. Bei einer Ausführungsform kann die Opfer-Metallschicht Titannitrid, Titancarbid oder Tantalnitrid beinhalten.
  • Teilbereiche der Schicht für das Gate-Dielektrikum und der Opfer-Metallschicht, die sich über der obersten Oberfläche der ILD-Schicht 172 befinden, werden mittels eines Planarisierungsprozesses entfernt, wie zum Beispiel mittels CMP. Der verbliebene Teilbereich der Schicht für das Gate-Dielektrikum innerhalb jedes Grabens 138 bildet das Gate-Dielektrikum 142. Der verbliebene Teilbereich der Opfer-Metallschicht innerhalb jedes Grabens 138 bildet den Opfer-Teilbereich 144 der Metallschicht.
  • Bezugnehmend auf 19 werden das Gate-Dielektrikum 142 und der Opfer-Teilbereich 144 der Metallschicht aus den Gräben 138 in dem pnp-BJT-Sub-Bereich 220A und dem npn-BJT-Sub-Bereich 220B selektiv in Bezug auf die Gate-Abstandshalter 136 und den ersten und den zweiten Kanal-Teilbereich 230A, 230B entfernt, während der PMOS- und der NMOS-Sub-Bereich 210A, 210B mittels einer ersten Photoresist-Schicht (nicht gezeigt) maskiert sind. Die Seitenwände und die Bodenflächen der Gräben 138 in dem pnp-BJT-Sub-Bereich 220A und dem npn-BJT-Sub-Bereich 220B werden somit wieder freigelegt. Nach dem Entfernen des Gate-Dielektrikums 142 und des Opfer-Teilbereichs 144 der Metallschicht aus den Gräben 138 in dem pnp-BJT-Sub-Bereich 220A und dem npn-BJT-Sub-Bereich 220B kann die erste Photoresist-Schicht unter Verwendung eines herkömmlichen Prozesses zum Ablösen eines Resists entfernt werden, wie zum Beispiel Veraschen.
  • Bezugnehmend auf 20 können Teilbereiche 146 einer Deckschicht aus einem Halbleiter innerhalb der Gräben 138 abgeschieden werden. In dem PMOS- und dem NMOS-Sub-Bereich 210A, 210B können die Teilbereiche 146 einer Deckschicht aus einem Halbleiter oben auf den Opfer-Teilbereichen 144 der Metallschicht gebildet werden, wobei das verbliebene Volumen innerhalb der Gräben 138 gefüllt wird. In dem pnp-BJT- und dem npn-BJT-Sub-Bereich 220A, 220B können die Teilbereiche 146 der Deckschicht aus einem Halbleiter die Gräben 138 im Wesentlichen füllen. Die Teilbereiche 146 der Deckschicht aus einem Halbleiter können mittels irgendeines Abscheidungsverfahrens, das auf dem Fachgebiet bekannt ist, das CVD und PECVD beinhaltet, jedoch nicht auf diese beschränkt ist, und mittels Entfernen von überschüssigen Halbleitermaterialien von den obersten Oberflächen der dielektrischen Deckschicht 170 und der ILD-Schicht 172 gebildet werden. Bei einer Ausführungsform können die Teilbereiche 146 der Deckschicht aus einem Halbleiter ein Material aus amorphem Silicium (a-Si) oder ein Material aus polykristallinem Silicium beinhalten. Der Teilbereich 146 der Deckschicht aus einem Halbleiter stellt ein Medium zum Bilden eines Halbleitermaterials vom n-Typ oder vom p-Typ bereit, das eine extrinsische Basis für den pnp-BJT beziehungsweise den npn-BJT bilden kann, wie in den Schritten nachstehend beschrieben.
  • Bezugnehmend auf 21 wird eine extrinsische Basis 250A vom n-Typ in dem pnp-BJT-Sub-Bereich 220A gebildet und eine extrinsische Basis 250B vom p-Typ wird in dem npn-BJT-Sub-Bereich 220B gebildet. Die extrinsische Basis 250A vom n-Typ kann gebildet werden, indem zunächst eine zweite Photoresist-Schicht (nicht gezeigt) gebildet wird, um den PMOS-, den NMOS- und den npn-BJT-Sub-Bereich 210A, 210B, 220B zu bedecken, während der pnp-BJT-Sub-Bereich freigelegt ist. Nachfolgend kann eine Ionenimplantation durchgeführt werden, um den freigelegten Teilbereich der Deckschicht 146 aus einem Halbleiter in dem pnp-BJT-Sub-Bereich 220A mit Dotierstoffen des n-Typs zu dotieren, wie beispielsweise Phosphor oder Arsen, um die geeignete Polarität für den Teilbereich 146 der Deckschicht aus einem Halbleiter bereitzustellen, wodurch die extrinsische Basis 250A vom n-Typ für einen pnp-BJT gebildet wird. Die extrinsische Basis 250A vom n-Typ stellt einen niederohmigen Kontakt zu dem darunter liegenden Kanal-Teilbereich 230A bereit, der typischerweise als eine intrinsische Basis des pnp-BJT bezeichnet wird. Es ist anzumerken, dass die ersten Source-/Drain-Bereiche 240A vom p-Typ in BJTs typischerweise als Emitter-Kollektor-Bereiche vom p-Typ bezeichnet werden. Die zweite Photoresist-Schicht kann nachfolgend unter Verwendung eines herkömmlichen Prozesses zum Ablösen eines Resists entfernt werden, wie zum Beispiel Veraschen.
  • Die extrinsische Basis 250B vom p-Typ kann gebildet werden, indem zunächst eine dritte Photoresist-Schicht (nicht gezeigt) gebildet wird, um den PMOS-, den NMOS- und den pnp-BJT-Sub-Bereich 210A, 210B, 220A zu bedecken, während der npn-BJT-Sub-Bereich 220B freigelegt ist. Nachfolgend kann eine Ionenimplantation durchgeführt werden, um den freigelegten Teilbereich des Teilbereichs 146 der Deckschicht aus einem Halbleiter in dem npn-BJT-Sub-Bereich 220B mit Dotierstoffen des p-Typs zu dotieren, wie beispielsweise Bor, um die geeignete Polarität für den Teilbereich 146 der Deckschicht aus einem Halbleiter bereitzustellen, wodurch die extrinsische Basis 250B vom p-Typ für einen npn-BJT gebildet wird. Die extrinsische Basis 250B vom p-Typ stellt einen niederohmigen Kontakt zu dem darunter liegenden Kanal-Teilbereich 230B bereit, der typischerweise als eine intrinsische Basis des npn-BJT bezeichnet wird. Es ist anzumerken, dass die zweiten Source-/Drain-Bereiche 240B vom n-Typ in BJTs typischerweise als Emitter-Kollektor-Bereiche vom n-Typ bezeichnet werden. Nachfolgend kann die dritte Photoresist-Schicht unter Verwendung eines herkömmlichen Prozesses zum Ablösen eines Resists entfernt werden, wie zum Beispiel Veraschen.
  • Nachfolgend kann ein Temper-Prozess durchgeführt werden, um die Dotierstoffe in der zweiten exemplarischen Struktur von 21 zu aktivieren und um die Schädigung an der Kristallstruktur zu beseitigen, die durch eine Bestrahlung mit Ionen verursacht wird. Der Temper-Prozess kann mittels irgendeines Verfahrens durchgeführt werden, das auf dem Fachgebiet bekannt ist, zum Beispiel schnelles thermisches Tempern. Die Temper-Temperatur kann in einem Bereich von 800 °C bis 1.000 °C liegen.
  • Bezugnehmend auf 22 können die Teilbereiche 146 der Deckschicht aus einem Halbleiter und die Opfer-Teilbereiche 144 der Metallschicht mittels eines anisotropen Ätzvorgangs aus den Gräben 138 in dem PMOS- und dem NMOS-Sub-Bereich 210A, 210B entfernt werden. Der pnp-BJT- und der npn-BJT-Sub-Bereich 220A, 220B werden mittels einer vierten Photoresist-Schicht (nicht gezeigt) maskiert, um den pnp-BJT (230A, 240A, 250A) und den npn-BJT (230B, 240B, 250B) zu schützen. Der anisotrope Ätzvorgang kann ein Trocken-Ätzvorgang sein, wie beispielsweise RIE. Das Ätzen der Teilbereiche 146 der Deckschicht aus einem Halbleiter und der Opfer-Teilbereiche 144 der Metallschicht kann Vertiefungen 148 in den Gräben 138 des PMOS- und des NMOS-Sub-Bereichs 210A, 210B erzeugen.
  • Bezugnehmend auf 23 wird ein erstes Metall-Gate, das ein U-förmiges Metall 252A mit einer ersten Austrittsarbeit und eine erste Gate-Elektrode 254A beinhaltet, innerhalb der Vertiefung 148 in dem PMOS-Sub-Bereich 210A gebildet, und ein zweites Metall-Gate, das ein U-förmiges Metall 252B mit einer zweiten Austrittsarbeit und eine zweite Gate-Elektrode 254B beinhaltet, wird innerhalb der Vertiefung 148 in dem NMOS-Sub-Bereich 210B gebildet. Das Metall 252A mit der ersten Austrittsarbeit kann ein erstes Metall beinhalten, wie zum Beispiel Pt, Ni, Co oder TiN, das die Leistungsfähigkeit von FETs vom p-Typ optimieren kann. Das Metall 252B mit der zweiten Austrittsarbeit kann ein zweites Metall beinhalten, wie zum Beispiel La, Ti, Ta oder TiAl, das die Leistungsfähigkeit von FETs vom n-Typ optimieren kann. Jede von der ersten Gate-Elektrode 254A und der zweiten Gate-Elektrode 254B kann ein leitfähiges Material beinhalten, wie zum Beispiel dotiertes Polysilicium, Al, Au, Ag, Cu oder W. Das erste Metall-Gate (252A, 254A) und das zweite Metall-Gate (252B, 254B) können mittels irgendeines geeigneten Abscheidungsprozesses gebildet werden, der auf dem Fachgebiet bekannt ist.
  • Nachfolgend können das Gate-Dielektrikum 142, das erste Metall-Gate (252A, 254A) sowie das zweite Metall-Gate (252B, 254B) unter Verwendung eines Trocken-Ätzvorgangs oder eines Nass-Ätzvorgangs vertikal vertieft werden, um in jedem Graben 138 des PMOS- und des NMOS-Sub-Bereichs 210A, 210B einen Hohlraum (nicht gezeigt) bereitzustellen. Die Hohlräume werden nachfolgend mit einem dielektrischen Material gefüllt, um in dem PMOS-Sub-Bereich 210A eine erste Gate-Abdeckung 256A oben auf dem Gate-Dielektrikum 142 und dem ersten Metall-Gate (252A, 254A) und in dem NMOS-Sub-Bereich 210B eine zweite Gate-Abdeckung 256B oben auf dem Gate-Dielektrikum 142 und dem zweiten Metall-Gate (252B, 254B) bereitzustellen. Das Gate-Dielektrikum 142 in dem PMOS-Sub-Bereich 210A, das erste Metall-Gate (252A, 254A), die erste Gate-Abdeckung 256A und der Abstandshalter 136, der das Gate-Dielektrikum 142 in dem PMOS-Sub-Bereich 210A lateral umgibt, bilden gemeinsam eine erste funktionelle Gate-Struktur. Das Gate-Dielektrikum 142 in dem NMOS-Sub-Bereich 210B, das zweite Metall-Gate (252B, 254B), die zweite Gate-Abdeckung 256B und der Gate-Abstandshalter 136, der das Gate-Dielektrikum 142 in dem NMOS-Sub-Bereich 210B lateral umgibt, bilden gemeinsam eine zweite funktionelle Gate-Struktur.
  • Somit ist in dem PMOS-Sub-Bereich 210A ein PMOS-Transistor gebildet. Der PMOS-Transistor beinhaltet eine erste funktionelle Gate-Struktur (142, 252A, 254A, 256A, 136), die auf einem ersten Kanal-Teilbereich 230A vorhanden ist, sowie erste Source-/Drain-Bereiche 240A, die sich lateral in Kontakt mit dem ersten Kanal-Teilbereich 130A befinden.
  • Somit ist in dem NMOS-Sub-Bereich 210B ein NMOS-Transistor gebildet. Der NMOS-Transistor beinhaltet eine erste funktionelle Gate-Struktur (142, 252B, 254B, 256B, 136), die auf einem zweiten Kanal-Teilbereich 230B vorhanden ist, sowie zweite Source-/Drain-Bereiche 240B, die sich lateral in Kontakt mit dem zweiten Kanal-Teilbereich 230B befinden.
  • Der PMOS-Transistor, der sich in dem PMOS-Sub-Bereich 210A des ersten Bereichs der Einheit befindet, der pnp-BJT, der sich in dem pnp-BJT-Sub-Bereich 220A des ersten Bereichs der Einheit befindet, der NMOS-Transistor, der sich in dem NMOS-Sub-Bereich 210B des zweiten Bereichs der Einheit befindet, und der npn-BJT, der sich in dem npn-BJT-Sub-Bereich 220B des zweiten Bereichs der Einheit befindet, definieren gemeinsam eine BiCMOS-Struktur.
  • Bei einer weiteren Ausführungsform der vorliegenden Anmeldung kann es sich bei dem ersten Bereich der Einheit um einen CMOS-Transistor-Bereich handeln, der einen PMOS-Sub-Bereich und einen NMOS-Sub-Bereich beinhaltet, während es sich bei dem zweiten Bereich der Einheit um einen komplementären BJT-Bereich handeln kann, der einen pnp-BJT-Sub-Bereich und einen npn-BJT-Sub-Bereich (nicht gezeigt) beinhaltet. Der PMOS-Sub-Bereich in dem ersten Bereich der Einheit und der pnp-BJT-Sub-Bereich in dem zweiten Bereich der Einheit sind Halbleiterbereiche vom n-Typ und können mittels Durchführen der Prozessschritte von 5 gebildet werden. Der NMOS-Sub-Bereich in dem ersten Bereich der Einheit und der npn-BJT-Sub-Bereich in dem zweiten Bereich der Einheit sind Halbleiterbereiche vom p-Typ und können ebenfalls mittels Durchführen der Prozessschritte von 5 gebildet werden. Nach einem Bilden der Opfer-Gate-Strukturen und der Source-/Drain-Bereiche in den Sub-Bereichen des ersten Bereichs der Einheit und den Sub-Bereichen des zweiten Bereichs der Einheit mittels Durchführen der Prozessschritte von 16 werden Gräben gebildet, gefolgt von einem Bilden eines Gate-Dielektrikums und eines Opfer-Teilbereichs aus einer Metallschicht auf Seitenwänden und einer Bodenfläche von jedem der Gräben, indem die Prozessschritte der 17 bis 18 durchgeführt werden. Als nächstes können das Gate-Dielektrikum und die Opfer-Metallschicht 144 mittels Durchführen der Prozessschritte von 19 aus den Gräben entfernt werden, die sich in dem zweiten Bereich der Einheit befinden. Als nächstes werden die Prozessschritte der 20 bis 23 durchgeführt, um einen PMOS-Transistor in dem PMOS-Sub-Bereich des ersten Bereichs der Einheit, einen NMOS-Transistor in dem NMOS-Sub-Bereich des ersten Bereichs der Einheit, einen pnp-BJT in dem pnp-BJT-Sub-Bereich des zweiten Bereichs der Einheit sowie einen npn-BJT in dem npn-BJT-Sub-Bereich des zweiten Bereichs der Einheit zu bilden.
  • Bezugnehmend auf 24 kann eine dielektrische Opfer-Deckschicht 174 über den obersten Oberflächen der dielektrischen Deckschicht 170, der ILD-Schicht 172, des PMOS-Transistors (230A, 240A, 142, 252A, 254A, 256A, 136) und des NMOS-Transistors (230B, 240B, 142, 252B, 254B, 256B, 136), des pnp-BJT (230A, 240A, 250A, 136) und des npn-BJT (230B, 240B, 250B, 136) gebildet werden. Die dielektrische Opfer-Deckschicht 174 kann ein dielektrisches Nitrid beinhalten, das aus Siliciumnitrid bestehen kann und mittels CVD oder PVD abgeschieden werden kann. Nach dem Bilden der Opfer-Schicht 174 für die dielektrische Abdeckung wird mittels Durchführen der Prozessschritte von 7 ein zweiter Graben (nicht gezeigt) gebildet, der sich durch die ILD-Schicht 172, die dielektrische Deckschicht 170 sowie den Stapel aus Material (22L, 24L, 26L) für den dielektrischen Wellenleiter hindurch erstreckt. Der verbliebene Teilbereich des Stapels aus Material (22L, 24L, 26L) für den dielektrischen Wellenleiter bildet einen dielektrischen Wellenleiter. Der dielektrische Wellenleiter beinhaltet einen unteren dielektrischen Mantel-Teilbereich 22, einen Kern-Teilbereich 24 sowie einen oberen dielektrischen Mantel-Teilbereich 26. Nachfolgend werden innerhalb des zweiten Grabens mittels Durchführen der Prozessschritte der 8 bis 10 eine Kristallkeimschicht 56 aus einem Verbindungshalbleiter, eine Pufferschicht 58 aus einem Verbindungshalbleiter sowie eine Laserdiode 60 gebildet, die eine untere Mantelschicht 62 aus einem Halbleiter, eine aktive Schicht 64 sowie eine obere Mantelschicht 66 aus einem Halbleiter beinhaltet. Die aktive Schicht der Laserdiode 60 ist lateral zu dem Kern-Teilbereich 24 des dielektrischen Wellenleiters (22, 24, 26) ausgerichtet.
  • Bezugnehmend auf 25 wird mittels Durchführen der Prozessschritte von 13 eine Öffnung 168 gebildet, die sich durch die obere Mantelschicht 66 aus einem Halbleiter und die aktive Schicht 64 hindurch erstreckt, um einen Teilbereich der unteren Mantelschicht 62 aus einem Halbleiter physisch freizulegen.
  • Bezugnehmend auf 26 wird eine dielektrische Abdeckung 176 über der Laserdiode 60 gebildet. Eine Schicht aus einem dielektrischen Füllmaterial (nicht gezeigt) wird innerhalb der Öffnung 168 und über den Oberseiten der oberen Mantelschicht 66 aus einem Halbleiter und der Opfer-Schicht 174 für die dielektrische Abdeckung abgeschieden. Die Schicht aus einem dielektrischen Füllmaterial kann ein dielektrisches Material beinhalten, wie beispielsweise nicht dotiertes Siliciumoxid, dotiertes Siliciumoxid, poröses oder nicht-poröses Organosilicat-Glas, poröses oder nicht-poröses, mit Stickstoff dotiertes Organosilicat-Glas oder eine Kombination derselben, und kann mittels CVD oder PECVD gebildet werden.
  • Die Schicht aus einem dielektrischen Füllmaterial kann zum Beispiel mittels eines Ätzvorgangs zum Vertiefen vertieft werden, um die dielektrische Abdeckung 176 bereitzustellen. Die Vertiefungs-Tiefe der Schicht aus einem dielektrischen Füllmaterial kann derart gewählt werden, dass die Oberseite der dielektrischen Abdeckung 176 koplanar mit der Oberseite der ILD-Schicht 172 ist. Danach kann die Opfer-Schicht 174 für die dielektrische Abdeckung unter Verwendung eines Planarisierungsprozesses entfernt werden, wie beispielsweise CMP, der die Oberseite der ILD-Schicht 172 als eine Stoppschicht verwendet.
  • Bezugnehmend auf 27 wird nach dem Entfernen der Opferschicht 174 für die dielektrische Abdeckung mittels Durchführen der Prozessschritte von 12 oben auf der extrinsischen Basis 250A vom n-Typ ein erster Bereich 260A aus einer Metall-Halbleiter-Legierung auf der Basis-Seite gebildet, und oben auf der extrinsischen Basis 250B vom p-Typ wird ein zweiter Bereich 260B aus einer Halbleiter-Legierung auf der Basis-Seite gebildet.
  • Bezugnehmend auf 28 werden verschiedene Durchkontakt-Strukturen gebildet, um elektrische Kontakte zu verschiedenen Elementen des PMOS-Transistors (230A, 240A, 142, 252A, 254A, 256A, 136) und des pnp-BJT (230A, 240A, 250A, 260A) in dem Bereich 200A vom p-Typ der Einheit, des NMOS-Transistors (230B, 240B, 142, 252B, 254B, 256B, 136) und des npn-BJT (230B, 240B, 250B, 260B) in dem Bereich 200B vom n-Typ der Einheit und der Laserdiode bereitzustellen. Die Durchkontakt-Strukturen können Durchkontakt-Strukturen 182 für einen aktiven Kontaktbereich, die sich durch die ILD-Schicht 172 und die dielektrische Deckschicht 170 hindurch erstrecken und sich mit dem ersten und dem zweiten Source-/Drain-Bereich 240A, 240B in Kontakt befinden, eine erste Mantel-Durchkontakt-Struktur 186, die sich durch die dielektrische Abdeckung 176 hindurch erstreckt und sich mit der unteren Mantelschicht 62 aus einem Halbleiter in Kontakt befindet, sowie eine zweite Mantel-Durchkontakt-Struktur 188 beinhalten, die sich durch die dielektrische Abdeckung 176 hindurch erstreckt und sich mit der oberen Mantelschicht 66 aus einem Halbleiter in Kontakt befindet. Bei einigen Ausführungsformen der vorliegenden Anmeldung können Kontakt-Überzüge (nicht gezeigt) um die verschiedenen Durchkontakt-Strukturen (180, 186, 188) herum gebildet werden. Die Durchkontakt-Strukturen (182, 186, 188) können mittels Durchführen der Prozessschritte von 15 gebildet werden. Bei einigen Ausführungsformen der vorliegenden Anmeldung und vor dem Füllen der Durchkontakt-Öffnungen mit dem leitfähigen Material, wie vorstehend bei 15 beschrieben, können mittels Durchführen der Prozessschritte von 12 Teilbereiche aus einer Metall-Halbleiter-Legierung (nicht gezeigt) oben auf dem ersten und dem zweiten Source-/Drain-Bereich 240A, 240B gebildet werden.
  • Bezugnehmend auf 29 kann eine dritte exemplarische Halbleiterstruktur gemäß einer dritten Ausführungsform der vorliegenden Anmeldung gebildet werden, indem ein SOI-Substrat 8' bereitgestellt wird, das eine zweifache Schicht aus Germanium enthält, sowie eine darauf ausgebildete Pad-Schicht 18 aus einem Nitrid. Das SOI-Substrat 8', das eine zweifache Schicht aus Germanium enthält, beinhaltet von unten nach oben ein Handhabungssubstrat 10, eine untere, Germanium enthaltende Halbleiterschicht 356, einen Stapel von vergrabenen Isolator-Schichten (322, 324, 326) sowie eine obere, Germanium enthaltende Halbleiterschicht 314. Das Handhabungssubstrat 10 kann aus einem Halbleitermaterial bestehen, wie beispielsweise Silicium, wie vorstehend bei der ersten Ausführungsform der vorliegenden Anmeldung beschrieben. Bei einer Ausführungsform kann jede von der unteren, Germanium enthaltenden Halbleiterschicht 356 und der oberen, Germanium enthaltenden Halbleiterschicht 314 Germanium oder Siliciumgermanium beinhalten. Die untere, Germanium enthaltende Halbleiterschicht 356 dient als eine Kristallkeimschicht aus einem Verbindungshalbleiter für ein Aufwachsen von III-V-Verbindungshalbleitern. Die untere, Germanium enthaltende Halbleiterschicht 356 kann epitaxial auf dem Handhabungssubstrat 10 aufgewachsen werden. Die untere, Germanium enthaltende Halbleiterschicht 356, die gebildet wird, kann eine Dicke von 10 nm bis 1.000 nm aufweisen, wenngleich auch geringere oder größere Dicken eingesetzt werden können. Die obere, Germanium enthaltende Halbleiterschicht 314 kann mittels einer herkömmlichen Schicht-Transfer-Technik gebildet werden. Eine dünne Schicht aus Germanium kann zum Beispiel von einem Germanium-Wafer (d.h. dem spendenden Wafer) auf einen Handhabungs-Wafer transferiert werden, der das Handhabungssubstrat 10, die untere, Germanium enthaltende Halbleiterschicht sowie den Stapel von vergrabenen Isolator-Schichten (322, 324, 326) beinhaltet.
  • Der Stapel von vergrabenen Isolator-Schichten (322, 324, 326) trennt die obere, Germanium enthaltende Halbleiterschicht 314 von der unteren, Germanium enthaltenden Halbleiterschicht 356 und dem Handhabungssubstrat 10. Der Stapel von vergrabenen Isolator-Schichten (322, 324, 326) enthält dielektrische Schichten mit jeweiligen Dicken und Brechungsindizes, aus denen nachfolgend ein dielektrischer Wellenleiter gebildet werden kann. Bei einer Ausführungsform beinhaltet der Stapel von vergrabenen Isolator-Schichten (322, 324, 326) eine erste dielektrische Schicht 322, die über der unteren, Germanium enthaltenden Halbleiterschicht 310 liegt, eine zweite dielektrische Schicht 324, die über der ersten dielektrischen Schicht 322 liegt, sowie eine dritte dielektrische Schicht 326, die über der zweiten dielektrischen Schicht 324 liegt. Bei der dritten Ausführungsform der vorliegenden Anmeldung dient ein Teilbereich der ersten dielektrischen Schicht 322 als der untere dielektrische Mantel-Teilbereich, ein Teilbereich der zweiten dielektrischen Schicht 324 dient als der Kern-Teilbereich, und ein Teilbereich der dritten dielektrischen Schicht 326 dient als der obere dielektrische Mantel-Teilbereich in einem dielektrischen Wellenleiter. Die Prozessschritte von 3, die eingesetzt werden, um den Stapel aus Material (22L, 24L, 26L) für den dielektrischen Wellenleiter zu bilden, können durchgeführt werden, um den Stapel von vergrabenen Isolator-Schichten (322, 324, 324) zu bilden. Bei einer Ausführungsform beinhaltet der Stapel von vergrabenen Isolator-Schichten (322, 324, 326) einen Stapel aus Siliciumoxid/Siliciumnitrid/Siliciumoxid.
  • Nachfolgend kann das Pad-Nitrid 18 mittels Durchführen der Prozessschritte von 1 auf der Oberseite der oberen, Germanium enthaltenden Halbleiterschicht 314 gebildet werden.
  • Bezugnehmend auf 30 wird mittels Durchführen der Prozessschritte von 2 ein Graben 320 gebildet, der sich durch die obere, Germanium enthaltende Halbleiterschicht 314 und den Stapel von vergrabenen Isolator-Schichten (322, 324, 326) hindurch erstreckt. Der Graben 320 legt einen Teilbereich der Oberseite der unteren, Germanium enthaltenden Halbleiterschicht 356 frei, um so einen Bereich zu definieren, innerhalb dessen eine optoelektronische Einheit zu bilden ist, wie beispielsweise ein Photodetektor oder eine Laserdiode.
  • Bezugnehmend auf 31 werden Abstandshalter 321 auf Seitenwänden des Grabens 320 gebildet. Die Abstandshalter 321 können ein dielektrisches Oxid beinhalten, bei dem es sich um Siliciumoxid handeln kann. Die Abstandshalter 321 können gebildet werden, indem ein dielektrisches Material konform auf den Seitenwänden und der Bodenfläche des Grabens 320 sowie auf der Oberseite der Pad-Schicht 18 aus einem Nitrid abgeschieden wird und horizontale Teilbereiche des abgeschiedenen dielektrischen Materials von den Oberseiten der Pad-Schicht 18 aus einem Nitrid und der Bodenfläche des Grabens 320 entfernt werden. Die verbliebenen vertikalen Teilbereiche des abgeschiedenen dielektrischen Materials, die auf den Seitenwänden des Grabens 320 vorhanden sind, bilden die Abstandshalter 321.
  • Bezugnehmend auf 32 werden mittels Durchführen der Prozessschritte der 9 und 10 innerhalb des Grabens 320 eine Pufferschicht 58 aus einem Verbindungshalbleiter sowie eine Laserdiode 60 gebildet, die eine untere Mantelschicht 62 aus einem Halbleiter, eine aktive Schicht 64 sowie eine obere Mantelschicht 66 aus einem Halbleiter beinhaltet. Bei einer Ausführungsform und wie in 32 gezeigt, befindet sich die Oberseite der oberen Mantelschicht 66 aus einem Halbleiter unterhalb der Oberseite der oberen, Germanium enthaltenden Halbleiterschicht 314.
  • Nachfolgend wird eine dielektrische Dioden-Abdeckung 327 auf der Oberseite der oberen Mantelschicht 66 aus einem Halbleiter gebildet. Die dielektrische Dioden-Abdeckung 327 kann ein dielektrisches Nitrid beinhalten, wie beispielsweise Siliciumnitrid oder Siliciumoxynitrid. Die dielektrische Dioden-Abdeckung 327 kann gebildet werden, indem eine Schicht aus einem dielektrischen Material (nicht gezeigt) innerhalb des Grabens 320 abgeschieden wird und indem nachfolgend mittels einer Planarisierung, wie beispielsweise eines Ätzvorgangs zum Vertiefen oder CMP, die Teilbereiche der Schicht aus einem dielektrischen Material über der Oberseite der oberen, Germanium enthaltenden Halbleiterschicht 314 entfernt werden. Der Planarisierungsprozess kann außerdem die Pad-Schicht 18 aus einem Nitrid von der Oberseite der oberen, Germanium enthaltenden Halbleiterschicht 314 entfernen. Die dielektrische Dioden-Abdeckung 327, die gebildet wird, weist eine Oberseite auf, die koplanar mit der Oberseite der oberen, Germanium enthaltenden Halbleiterschicht 314 ist.
  • Bezugnehmend auf 33 wird nach einem Bilden von STI-Strukturen 28 in der oberen, Germanium enthaltenden Halbleiterschicht 314 mittels Durchführen der Prozessschritte von 4, um einen ersten Bereich einer Einheit und einen zweiten Bereich einer Einheit zu bilden, in dem ersten Bereich der Einheit ein pnp-BJT 30 gebildet, und in dem zweiten Bereich der Einheit wird ein npn-BJT 40 gebildet, indem die Prozessschritte der 5 und 6 durchgeführt werden.
  • Bezugnehmend auf 34 werden mittels Durchführen der Prozessschritte der 13 bis 15 verschiedene Durchkontakt-Strukturen gebildet, die elektrische Kontakte zu verschiedenen Elementen des pnp- und des npn-BJT und der Laserdiode 60 bereitstellen. Die Durchkontakt-Strukturen können Durchkontakt-Strukturen 82 auf der Emitter-Seite in Kontakt mit dem ersten und dem zweiten Emitter 34, 44 oder dem ersten und dem zweiten Bereich 35, 45 aus einer Metall-Halbleiter-Legierung auf der Emitter-Seite, wenn vorhanden, und Durchkontakt-Strukturen 84 auf der Kollektor-Seite in Kontakt mit dem ersten und dem zweiten Kollektor 36, 46 oder dem ersten und dem zweiten Bereich 37, 47 aus einer Metall-Halbleiter-Legierung auf der Kollektor-Seite, wenn vorhanden, beinhalten. Die Durchkontakt-Strukturen können außerdem eine erste Mantel-Durchkontakt-Struktur 86 in Kontakt mit der unteren Mantelschicht 62 aus einem Halbleiter und eine zweite Mantel-Durchkontakt-Struktur 88 in Kontakt mit der oberen Mantelschicht 62 aus einem Halbleiter beinhalten.
  • Bezugnehmend auf 35 kann eine vierte exemplarische Halbleiterstruktur gemäß einer vierten Ausführungsform der vorliegenden Anmeldung gebildet werden, zum Beispiel mittels Ersetzen des SOI-Substrats 8 von 1 durch ein Bulk-Halbleitersubstrat (hierin als Handhabungssubstrat 10 bezeichnet), das aus einem Halbleitermaterial des SOI-Substrats 8 von 1 bestehen kann. Nach einer Bildung eines ersten Grabens 20 innerhalb des Handhabungssubstrats 10 mittels Durchführen der Prozessschritte von 2 sowie eines Abstandshalters 421 auf der Seitenwand des ersten Grabens 20 mittels Durchführen der Prozessschritte von 32 wird mittels Durchführen der Prozessschritte von 8 eine Kristallkeimschicht 56 aus einem Verbindungshalbleiter auf der Bodenfläche des ersten Grabens 20 gebildet.
  • Bezugnehmend auf 36 wird mittels Durchführen der Prozessschritte von 2 in dem ersten Graben 20 ein Stapel aus Material für einen dielektrischen Wellenleiter gebildet, der eine untere dielektrische Mantelschicht 22L, eine Kernschicht 24L sowie eine obere dielektrische Mantelschicht 26L beinhaltet. Die oberste Oberfläche des Stapels aus Material (22L, 24L, 26L) für den dielektrischen Wellenleiter ist koplanar mit der Oberseite des Handhabungssubstrats 10.
  • Bezugnehmend auf 37 wird mittels der Prozessschritte von 1 eine vergrabene Isolator-Schicht 12 sowie eine obere Halbleiterschicht 14 sequentiell auf den Oberseiten des Handhabungssubstrats 10 und des Abstandshalters 421 und der obersten Oberfläche des Stapels aus Material (22L, 24L, 26L) für den dielektrischen Wellenleiter gebildet. Die obere Halbleiterschicht 14 kann mittels eines Schicht-Transfer-Prozesses erhalten werden.
  • Bezugnehmend auf 38 wird nach einem Bilden von STI-Strukturen 28 in der oberen Halbleiterschicht 14, um den ersten und den zweiten Bereich einer Einheit zu definieren, in dem ersten Bereich der Einheit ein pnp-BJT 30 gebildet, und in dem zweiten Bereich der Einheit wird ein npn-BJT 40 gebildet, indem die Prozessschritte der 4 und 5 durchgeführt werden. Die ersten dielektrischen Abstandshalter 50 um den pnp- und den npn-BJT 30, 40 herum und die Schicht 52L aus einem Material für die zweiten dielektrischen Abstandshalter werden nachfolgend mittels Durchführen der Prozessschritte der 5 und 6 gebildet.
  • Bezugnehmend auf 39 wird mittels Durchführen der Prozessschritte von 7 ein zweiter Graben (nicht gezeigt) gebildet, der sich durch die Schicht 52L aus einem Material für die zweiten dielektrischen Abstandshalter, die STI-Struktur 28, die vergrabene Isolator-Schicht 12 und den Stapel aus Material (22L, 24L, 26L) für den dielektrischen Wellenleiter hindurch erstreckt. Der zweite Graben legt einen Teilbereich der Kristallkeimschicht 56 aus einem Verbindungshalbleiter frei. Die Strukturierung des Stapels aus Material (22L, 24L, 26L) für den dielektrischen Wellenleiter stellt einen dielektrischen Wellenleiter bereit, der einen unteren dielektrischen Mantel-Teilbereich 22, einen Kern-Teilbereich 24 sowie einen oberen dielektrischen Mantel-Teilbereich 26 beinhaltet. Nachfolgend werden mittels Durchführen der Prozessschritte der 9 und 10 innerhalb des zweiten Grabens eine Pufferschicht 58 aus einem Verbindungshalbleiter und eine Laserdiode 60 gebildet, die eine untere Mantelschicht 62 aus einem Halbleiter, eine aktive Schicht 64 sowie eine obere Mantelschicht 66 aus einem Halbleiter beinhaltet.
  • Bezugnehmend auf 40 werden nach einem Bilden einer Öffnung (nicht gezeigt) mittels Durchführen der Prozessschritte von 13, um einen Teilbereich der unteren Mantelschicht 62 aus einem Halbleiter freizulegen, mittels Durchführen der Prozessschritte von 14 sequentiell eine dielektrische Deckschicht 70 und eine ILD-Schicht 72 gebildet.
  • Bezugnehmend auf 41 werden mittels Durchführen der Prozessschritte von 15 verschiedene Durchkontakt-Strukturen (82, 84, 86, 88) gebildet. Die Durchkontakt-Strukturen können Durchkontakt-Strukturen 82 auf der Emitter-Seite in Kontakt mit dem ersten und dem zweiten Emitter 34, 44 oder dem ersten und dem zweiten Bereich 35, 45 aus einer Metall-Halbleiter-Legierung auf der Emitter-Seite, wenn vorhanden, sowie Durchkontakt-Strukturen 84 auf der Kollektor-Seite in Kontakt mit dem ersten und dem zweiten Kollektor 36, 46 oder dem ersten und dem zweiten Bereich 37, 47 aus einer Metall-Halbleiter-Legierung auf der Kollektor-Seite, wenn vorhanden, beinhalten. Die Durchkontakt-Strukturen können außerdem eine erste Mantel-Durchkontakt-Struktur 86 in Kontakt mit der unteren Mantelschicht 62 aus einem Halbleiter sowie eine zweite Mantel-Durchkontakt-Struktur 88 in Kontakt mit der oberen Mantelschicht 62 aus einem Halbleiter beinhalten.

Claims (14)

  1. Halbleiterstruktur, die aufweist: wenigstens eine elektronische Einheit, die sich auf einem Teilbereich eines Halbleiter-auf-Isolator(SOI)-Substrats (8) befindet, wobei die wenigstens eine elektronische Einheit wenigstens einen Bipolartransistor (BJT) aufweist; und photonische Einheiten, die in einem weiteren Teilbereich des SOI-Substrats (8) eingebettet sind, wobei die photonischen Einheiten aufweisen: einen dielektrischen Wellenleiter, der einen unteren dielektrischen Mantel-Teilbereich (22), einen Kern-Teilbereich (24), der auf dem unteren dielektrischen Mantel-Teilbereich (22) vorhanden ist, sowie einen oberen dielektrischen Mantel-Teilbereich (26) aufweist, der auf dem Kern-Teilbereich (24) vorhanden ist; und eine optoelektronische Einheit, die mit dem dielektrischen Wellenleiter kantengekoppelt ist, wobei die optoelektronische Einheit eine aktive Schicht (64) aufweist, die lateral zu dem Kern-Teilbereich (24) des dielektrischen Wellenleiters ausgerichtet ist.
  2. Halbleiterstruktur nach Anspruch 1, wobei die optoelektronische Einheit eine Laserdiode (60) ist, wobei die aktive Schicht (64) sandwichartig zwischen einer unteren Mantelschicht (62) aus einem Halbleiter und einer oberen Mantelschicht (66) aus einem Halbleiter angeordnet ist.
  3. Halbleiterstruktur nach Anspruch 1, wobei der wenigstens eine BJT eine intrinsische Basis (32, 42), die sich lateral in Kontakt mit einem Emitter (34, 44) und einem Kollektor (36, 46) befindet, sowie eine extrinsische Basis (38, 48) aufweist, die auf der intrinsischen Basis (32, 42) vorhanden ist, wobei sich die intrinsische Basis (32, 42), der Emitter (34, 44) und der Kollektor (36, 46) in einer oberen Halbleiterschicht (14) des SOI-Substrats (8) befinden und sich vertikal in Kontakt mit einer vergrabenen Isolator-Schicht (12) des SOI-Substrats (8) befinden.
  4. Halbleiterstruktur nach Anspruch 3, wobei der wenigstens eine BJT ein npn-BJT (40) ist, wobei die intrinsische Basis (42) des npn-BJT (40) ein Halbleiterbereich vom p-Typ ist, der Emitter (44) und der Kollektor (46) des npn-BJT (40) stark dotierte Halbleiterbereiche vom n-Typ sind, die durch die intrinsische Basis (42) getrennt sind, und die extrinsische Basis (48) des npn-BJT (40) ein stark dotierter Halbleiterbereich vom p-Typ ist.
  5. Halbleiterstruktur nach Anspruch 3, wobei der wenigstens eine BJT ein pnp-BJT (30) ist, wobei die intrinsische Basis (32) des pnp-BJT (30) ein Halbleiterbereich vom n-Typ ist, der Emitter (34) und der Kollektor (36) des pnp-BJT (30) stark dotierte Halbleiterbereiche vom p-Typ sind, die durch die intrinsische Basis (32) getrennt sind, und die extrinsische Basis (38) des pnp-BJT (30) ein stark dotierter Halbleiterbereich vom n-Typ ist.
  6. Halbleiterstruktur nach Anspruch 3, wobei der wenigstens eine BJT komplementäre BJTs aufweist, wobei die komplementären BJTs einen pnp-BJT (30), der sich in einem ersten Bereich der oberen Halbleiterschicht (14) befindet, sowie einen npn-BJT (40) beinhalten, der sich in einem zweiten Bereich der oberen Halbleiterschicht (14) befindet.
  7. Halbleiterstruktur nach Anspruch 6, wobei die wenigstens eine elektronische Einheit des Weiteren Komplementär-Metall-Oxid-Halbleiter(CMOS)-Transistoren aufweist, wobei die CMOS-Transistoren einen Metall-Oxid-Halbleiter-Transistor vom p-Typ (PMOS-Transistor), der sich in einem dritten Bereich der oberen Halbleiterschicht (14) befindet und einen ersten Kanal-Teilbereich (230A), der sich lateral mit ersten Source-/Drain-Bereichen (240A) in Kontakt befindet, sowie eine erste Gate-Struktur (142, 252A, 254A, 256A, 136) aufweist, die sich auf dem ersten Kanal-Teilbereich (230A) befindet, und einen Metall-Oxid-Halbleiter-Transistor vom n-Typ (NMOS-Transistor) aufweisen, der sich in einem vierten Bereich der oberen Halbleiterschicht (14) befindet und einen zweiten Kanal-Teilbereich (230B), der sich lateral mit zweiten Source-/Drain-Bereichen (240B) in Kontakt befindet, sowie eine zweite Gate-Struktur (142, 252B, 254B, 256B, 136) aufweist, die sich auf dem zweiten Kanal-Teilbereich (230B) befindet.
  8. Halbleiterstruktur nach Anspruch 2, wobei die untere Mantelschicht (62) aus einem Halbleiter auf einer Pufferschicht (58) aus einem Verbindungshalbleiter vorhanden ist, die Pufferschicht (58) aus einem Verbindungshalbleiter auf einer Kristallkeimschicht (56) aus einem Verbindungshalbleiter in Kontakt mit einer Sub-Oberfläche eines Handhabungssubstrats (10) des SOI-Substrats (8) vorhanden ist.
  9. Halbleiterstruktur nach Anspruch 1, wobei sich der untere Teilbereich (22) der dielektrischen Mantelschicht vertikal in Kontakt mit der Sub-Oberfläche eines Handhabungssubstrats (10) des SOI-Substrats (8) befindet.
  10. Halbleiterstruktur nach Anspruch 1, wobei das SOI-Substrat (8) des Weiteren eine untere, Germanium enthaltende Schicht (356) aufweist, die zwischen einer vergrabenen Isolator-Schicht und einem Handhabungssubstrat (10) des SOI-Substrats (8) vorhanden ist.
  11. Halbleiterstruktur nach Anspruch 10, wobei die vergrabene Isolator-Schicht aus einem Stapel aus einer ersten dielektrischen Schicht (322), die auf der unteren, Germanium enthaltenden Schicht (356) vorhanden ist, einer zweiten dielektrischen Schicht (324), die auf der ersten dielektrischen Schicht (322) vorhanden ist, sowie einer dritten dielektrischen Schicht (326) besteht, die auf der zweiten dielektrischen Schicht (324) vorhanden ist.
  12. Verfahren zum Bilden einer Halbleiterstruktur, das aufweist: Bilden eines ersten Grabens (20) innerhalb eines Halbleiter-auf-Isolator(SOI)-Substrats (8), wobei sich der erste Graben (20) durch eine obere Halbleiterschicht (14) des SOI-Substrats (8) und eine vergrabene Isolator-Schicht (12) des SOI-Substrats (8) hindurch und in ein Handhabungssubstrat (10) des SOI-Substrats (8) hinein erstreckt; Bilden eines Stapels aus Material für einen dielektrischen Wellenleiter in dem ersten Graben; Bilden von wenigstens einer elektronischen Einheit in der oberen Halbleiterschicht (14), wobei die wenigstens eine elektronische Einheit wenigstens einen Bipolartransistor (BJT) (30, 40) aufweist; Bilden eines zweiten Grabens (54), der sich durch einen Teilbereich des Stapels aus Material für den dielektrischen Wellenleiter hindurch erstreckt, wobei der zweite Graben (54) einen Teilbereich der Bodenfläche des ersten Grabens (20) wieder freilegt; epitaxiales Abscheiden einer Kristallkeimschicht (56) aus einem Verbindungshalbleiter auf dem freigelegten Teilbereich der Bodenfläche des ersten Grabens (20); epitaxiales Abscheiden einer Pufferschicht (58) aus einem Verbindungshalbleiter auf der Kristallkeimschicht (56) aus einem Verbindungshalbleiter; und Bilden einer optoelektronischen Einheit auf der Pufferschicht (58) aus einem Verbindungshalbleiter innerhalb des zweiten Grabens (54).
  13. Verfahren zum Bilden einer Halbleiterstruktur, das aufweist: Bereitstellen eines Halbleiter-auf-Isolator(SOI)-Substrats (8), das ein Handhabungssubstrat (10), eine untere, Germanium enthaltende Halbleiterschicht (356), die auf dem Handhabungssubstrat (10) vorhanden ist, einen Stapel von vergrabenen Isolator-Schichten, der auf der unteren, Germanium enthaltenden Halbleiterschicht (356) vorhanden ist, sowie eine obere, Germanium enthaltende Halbleiterschicht (314) aufweist, die auf dem Stapel von vergrabenen Isolator-Schichten vorhanden ist, wobei der Stapel von vergrabenen Isolator-Schichten eine erste dielektrische Schicht (322), die sich in Kontakt mit der unteren, Germanium enthaltenden Halbleiterschicht (314) befindet, eine zweite dielektrische Schicht (324), die auf der ersten dielektrischen Schicht (322) vorhanden ist, sowie eine dritte dielektrische Schicht (326) aufweist, die auf der zweiten dielektrischen Schicht (324) vorhanden ist; Bilden eines Grabens (320) innerhalb des SOI-Substrats (8), wobei sich der Graben (320) durch die obere, Germanium enthaltende Halbleiterschicht (314) und den Stapel von vergrabenen Isolator-Schichten hindurch erstreckt, um einen Teilbereich der unteren, Germanium enthaltenden Halbleiterschicht (356) freizulegen; Bilden von Abstandshaltern (321) auf Seitenwänden des Grabens (320); epitaxiales Abscheiden einer Pufferschicht (58) aus einem Verbindungshalbleiter auf einer Bodenfläche des Grabens (320); Bilden einer optoelektronischen Einheit auf der Pufferschicht (58) aus einem Verbindungshalbleiter innerhalb des Grabens (320), die mit der zweiten dielektrischen Schicht (324) des Stapels von vergrabenen Isolator-Schichten kantengekoppelt ist; Bilden einer dielektrischen Abdeckung (327) auf einer obersten Oberfläche der optoelektronischen Einheit; und Bilden von wenigstens einer elektronischen Einheit in der oberen Halbleiterschicht (314), wobei die wenigstens eine elektronische Einheit wenigstens einen Bipolartransistor (BJT) (30, 40) aufweist.
  14. Verfahren nach Anspruch 13, wobei die optoelektronische Einheit ein Diodenlaser (60) ist, der eine untere Mantelschicht (62) aus einem Halbleiter, die auf der Pufferschicht (58) aus einem Verbindungshalbleiter vorhanden ist, eine aktive Schicht (64), die auf der unteren Mantelschicht (62) aus einem Halbleiter vorhanden ist, sowie eine obere Mantelschicht (66) aus einem Halbleiter aufweist, die auf der aktiven Schicht (64) vorhanden ist.
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