DE102011056157A1 - Verfahren zur Herstellung eines Halbleiterbauteils mit isolierten Halbleitermesas - Google Patents

Verfahren zur Herstellung eines Halbleiterbauteils mit isolierten Halbleitermesas Download PDF

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Abstract

Ein Verfahren zur Herstellung eines Halbleiterbauteils wird geschaffen. Das Verfahren umfasst das Bereitstellen eines Halbleiterkörpers (100) mit einer ersten Oberfläche (101) und einer der ersten Oberfläche (101) gegenüberliegenden zweiten Oberfläche (102), das Ätzen eines Isolationsgrabens (1031, 1032) von der ersten Oberfläche (101) teilweise in den Halbleiterkörper (100), das Ausbilden einer ersten Isolationsschicht (21, 22) auf einer oder mehreren Seitenwänden des Isolationsgrabens, das Bearbeiten der zweiten Oberfläche (102) durch Schleifen, Polieren und/oder einen CMP-Prozess, um die erste Isolationsschicht (21, 22) freizulegen, und das Abscheiden einer zweiten Isolationsschicht (31), die sich zur ersten Isolationsschicht (21, 22) erstreckt, auf der bearbeiteten zweiten Oberfläche (102).

Description

  • TECHNISCHES GEBIET
  • Ausführungsformen der vorliegenden Erfindung beziehen sich auf ein Verfahren zur Herstellung eines Halbleiterbauteils mit mindestens zwei Halbleitermesas, die voneinander isoliert sind, und auf ein zugehöriges Halbleiterbauteil. Weitere Ausführungsformen der vorliegenden Erfindung beziehen sich auf ein Verfahren zur Herstellung eines Halbleiterbauteils mit einem elektrisch leitfähigen Via, das sich durch einen Halbleiterkörper erstreckt, und auf ein Halbleiterbauteil mit einem Via.
  • HINTERGRUND
  • Es gibt Halbleiterbauteile oder -vorrichtungen, die mindestens einen Teil ihrer Vorrichtungsstruktur in dem Bereich einer ersten Oberfläche eines Halbleiterkörpers umfassen und die einen Anschluss zum elektrischen Kontaktieren der Vorrichtungsstruktur an einer zweiten Oberfläche des Halbleiterkörpers umfassen. Solche Bauteile umfassen ferner ein elektrisch leitfähiges Via, das sich durch den Halbleiterkörper vom Anschluss an der zweiten Oberfläche zur ersten Oberfläche erstreckt.
  • Das elektrisch leitfähige Via ist gewöhnlich von angrenzenden Bereichen des Halbleiterkörpers elektrisch isoliert. Ein Via wie dieses kann hergestellt werden durch: Ausbilden eines Grabens, Abscheiden eines elektrisch isolierenden Materials auf den Seitenwänden des Grabens und Füllen des restlichen Grabens mit einem elektrisch leitfähigen Material.
  • Es besteht ein Bedarf, ein Verfahren zur Herstellung eines Halbleiterbauteils mit einem elektrisch leitfähigen Via, das sich durch einen Halbleiterkörper erstreckt und das von angrenzenden Bereichen des Halbleiterkörpers korrekt isoliert ist, zu schaffen.
  • Ferner sind häufig Isolationsstrukturen zwischen verschiedenen elektronischen Schaltungen für integrierte Schaltungen (ICs) auf Halbleiterbasis erwünscht. Dadurch können ein Kriechstrom und eine ungewollte gegenseitige Störung der verschiedenen elektronischen Schaltungen vermieden oder zumindest beträchtlich verringert werden. Solche Vorrichtungen können unter Verwendung der Technologie mit Silizium auf Isolator (SOI = silicon an insulator) hergestellt werden. Die SOI-Technologie ist jedoch vergleichsweise teuer. Ferner ist das Material des vergrabenen Oxids (BOX = burried oxide layer) des verwendeten SOI-Wafers typischerweise auf Siliziumoxid (SiO2) und Saphir begrenzt. Folglich besteht ein Bedarf, ein flexibles und kosteneffizientes Verfahren zur Herstellung eines Halbleiterbauteils mit Schaltungen, die voneinander isoliert sind, zu schaffen. Dies ermöglicht auch eine flexible und kosteneffiziente Herstellung von Halbleiterbauteilen wie z. B. TEDFETs mit isolierten Gatestrukturen, die sich entlang der ganzen Driftzone erstrecken und die während eines Sperrmodus eine Spannung aufnehmen können.
  • ZUSAMMENFASSUNG
  • Gemäß einer Ausführungsform eines Verfahrens zur Herstellung eines Halbleiterbauteils umfasst das Verfahren: Bereitstellen eines Halbleiterkörpers mit einer ersten Oberfläche und einer der ersten Oberfläche gegenüberliegenden zweiten Oberfläche; Ausbilden eines Isolationsgrabens von der ersten Oberfläche in den Halbleiterkörper; Ausbilden einer ersten Isolationsschicht zumindest auf einer oder mehreren Seitenwänden des Isolationsgrabens; Entfernen von Halbleitermaterial des Halbleiterkörpers von der zweiten Oberfläche, um untere Abschnitte der ersten Isolationsschicht freizulegen und eine hintere Oberfläche auszubilden; und Abscheiden einer zweiten Isolationsschicht auf der hinteren Oberfläche. Die Prozesse werden derart ausgeführt, dass mindestens zwei Halbleitermesas ausgebildet werden, die durch die erste Isolationsschicht und die zweite Isolationsschicht voneinander isoliert sind.
  • Gemäß einer Ausführungsform eines Verfahrens zur Herstellung eines Halbleiterbauteils umfasst das Verfahren: Bereitstellen eines Halbleiterkörpers mit einer ersten Oberfläche und einer der ersten Oberfläche gegenüberliegenden zweiten Oberfläche; Ätzen eines Isolationsgrabens von der ersten Oberfläche teilweise in den Halbleiterkörper; Ausbilden einer ersten Isolationsschicht auf einer oder mehreren Seitenwänden des Isolationsgrabens; Bearbeiten der zweiten Oberfläche durch Schleifen, Polieren und/oder einen CMP-Prozess, um die erste Isolationsschicht freizulegen; und Abscheiden einer zweiten Isolationsschicht auf der bearbeiteten zweiten Oberfläche, die sich zur ersten Isolationsschicht erstreckt.
  • Gemäß einer Ausführungsform eines Halbleiterbauteils umfasst das Halbleiterbauteil einen Halbleiterkörper mit einer ersten Oberfläche und einer der ersten Oberfläche gegenüberliegenden hinteren Oberfläche. Mindestens ein Isolationsgraben mit einer ersten Isolationsschicht, die sich von der ersten Oberfläche zur hinteren Oberfläche erstreckt, ist im Halbleiterkörper ausgebildet. Das Halbleiterbauteil umfasst ferner eine zweite Isolationsschicht, die auf der hinteren Oberfläche des Halbleiterkörpers abgeschieden ist. Die zweite Isolationsschicht umfasst ein Siliziumoxid, Aluminiumnitrid, diamantartigen Kohlenstoff, Borsilikatglas, Aufschleuderglas, ein Organosilikatdielektrikum, ein Silikon, ein polymerisiertes Imid, ein Parylen oder ein polymerisiertes Benzocyclobuten, ein synthetisches Material und/oder ein gehärtetes Harz. Mindestens zwei Halbleitermesas sind im Halbleiterkörper ausgebildet. Die mindestens zwei Halbleitermesas sind durch die erste Isolationsschicht seitlich voneinander isoliert. Mindestens eine der zwei Halbleitermesas ist auf der hinteren Oberfläche durch die zweite Isolationsschicht vollständig isoliert.
  • Gemäß einer Ausführungsform eines Verfahrens zur Herstellung eines Halbleiterbauteils umfasst das Verfahren: Bereitstellen eines Halbleiterkörpers mit einer ersten Oberfläche und einer der ersten Oberfläche gegenüberliegenden zweiten Oberfläche; Ausbilden eines Isolationsgrabens, der sich von der ersten Oberfläche in den Halbleiterkörper erstreckt und der in einer horizontalen Ebene des Halbleiterkörpers einen Viabereich des Halbleiterkörpers definiert; Ausbilden einer ersten Isolationsschicht auf einer oder mehreren Seitenwänden des Isolationsgrabens; Entfernen von Halbleitermaterial des Halbleiterkörpers von der zweiten Oberfläche, um zumindest Teile der ersten Isolationsschicht freizulegen, um zumindest Teile der ersten Isolationsschicht zu entfernen oder um zumindest teilweise eine Halbleiterschicht mit einer Dicke von weniger als 1 μm zwischen der ersten Isolationsschicht und der zweiten Oberfläche zu belassen; Ausbilden einer ersten Kontaktelektrode auf dem Viabereich im Bereich der ersten Oberfläche; und Ausbilden einer zweiten Kontaktelektrode auf dem Viabereich im Bereich der zweiten Oberfläche.
  • Gemäß einer Ausführungsform eines Halbleiterbauteils umfasst das Bauteil: einen Halbleiterkörper mit einer ersten Oberfläche und einer zweiten Oberfläche; eine erste Kontaktelektrode in einem Bereich der ersten Oberfläche; eine zweite Kontaktelektrode in einem Bereich der zweiten Oberfläche; einen Viabereich, der sich zwischen der ersten und der zweiten Kontaktelektrode erstreckt; und eine Isolationsschicht, die den Viabereich in einer horizontalen Richtung des Halbleiterkörpers von anderen Bereichen des Halbleiterkörpers trennt.
  • Der Fachmann auf dem Gebiet erkennt zusätzliche Merkmale und Vorteile beim Lesen der folgenden ausführlichen Beschreibung und beim Betrachten der begleitenden Zeichnungen.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Die Komponenten in den Figuren sind nicht notwendigerweise maßstäblich, wobei die Betonung stattdessen auf der Erläuterung der Prinzipien der Erfindung liegt. Überdies bezeichnen in den Figuren gleiche Bezugszeichen entsprechende Teile. In den Zeichnungen gilt:
  • 1, die 1A bis 1H umfasst, stellt vertikale Querschnitte durch einen Halbleiterkörper während eines Verfahrens gemäß einer ersten Ausführungsform zur Herstellung eines Halbleiterbauteils mit einem Halbleitervia dar;
  • 2 stellt einen horizontalen Querschnitt durch einen Halbleiterkörper dar, der einen rechteckigen Halbleiterviabereich umfasst;
  • 3 stellt einen horizontalen Querschnitt durch einen Halbleiterkörper dar, der einen kreisförmigen Halbleiterviabereich umfasst;
  • 4 stellt einen horizontalen Querschnitt durch einen Halbleiterkörper dar, der einen ringförmigen Halbleiterviabereich umfasst;
  • 5, die 5A bis 5C umfasst, stellt vertikale Querschnitte durch einen Halbleiterkörper während Verfahrensschritten eines Verfahrens gemäß einer zweiten Ausführungsform dar;
  • 6 stellt einen vertikalen Querschnitt durch das Halbleiterbauteil nach den Prozessschritten eines Verfahrens gemäß einer weiteren Ausführungsform dar;
  • 7, die 7A bis 7E umfasst, stellt vertikale Querschnitte durch einen Halbleiterkörper während Verfahrensschritten eines Verfahrens dar, das neben einem Halbleitervia ein weiteres Via im Halbleiterviabereich erzeugt;
  • 8 stellt einen vertikalen Querschnitt durch ein Halbleiterbauteil dar, das gemäß einer Modifikation des Verfahrens gemäß 7 hergestellt wird;
  • 9 stellt einen vertikalen Querschnitt durch ein Transistorbauteil dar, das ein Halbleitervia umfasst;
  • 10 stellt eine Draufsicht auf eine Oberfläche eines Transistorbauteils gemäß einer ersten Ausführungsform dar;
  • 11 stellt eine Draufsicht auf eine Oberfläche eines Transistorbauteils gemäß einer zweiten Ausführungsform dar;
  • 12 stellt eine Draufsicht auf eine Oberfläche eines Transistorbauteils gemäß einer dritten Ausführungsform dar;
  • 13 stellt eine Draufsicht auf eine Oberfläche eines Halbleiterkörpers dar, in dem zwei Transistorbauteile mit jeweils einem Halbleitervia integriert sind;
  • 14 stellt eine zweite Ausführungsform einer Halbleiteranordnung dar, in der zwei Transistorbauteile mit jeweils einem Halbleitervia integriert sind;
  • 15 stellt einen vertikalen Querschnitt durch das Bauteil gemäß 14 in einer Schnittebene C-C dar;
  • 16 stellt einen Teil eines vertikalen Querschnitts durch einen Halbleiterkörper dar, in dem zwei Transistorbauteile integriert sind;
  • 17 stellt einen horizontalen Querschnitt durch die Anordnung von 16 dar;
  • 18 stellt einen horizontalen Querschnitt durch einen Halbleiterkörper gemäß einer weiteren Ausführungsform dar, in der zwei Transistorbauteile integriert sind;
  • 19 bis 27 stellen vertikale Querschnitte durch einen Halbleiterkörper während Verfahrensschritten eines Verfahrens gemäß weiteren Ausführungsformen dar;
  • 28 bis 29 stellen vertikale Querschnitte durch einen Halbleiterkörper während Verfahrensschritten eines Verfahrens gemäß noch weiteren Ausführungsformen dar;
  • 30 stellt einen vertikalen Querschnitt durch einen Halbleiterkörper einer integrierten Schaltung mit mehreren Halbleitermesas, die jeweils eine jeweilige elektronische Schaltung umfassen, gemäß einer Ausführungsform dar;
  • 31 stellt einen vertikalen Querschnitt durch einen Halbleiterkörper einer Halbleitervorrichtung mit mehreren Halbleitermesas, die jeweils eine jeweilige elektronische Schaltung umfassen, gemäß einer weiteren Ausführungsform dar;
  • 32 stellt einen vertikalen Querschnitt durch einen Halbleiterkörper einer Halbleitervorrichtung mit mehreren Halbleitermesas, die jeweils eine jeweilige elektronische Schaltung umfassen, gemäß noch einer weiteren Ausführungsform dar;
  • 33 stellt einen vertikalen Querschnitt durch einen Halbleiterkörper einer Halbleitervorrichtung mit zwei Halbleitermesas, die jeweils eine jeweilige elektronische Schaltung umfassen, gemäß noch einer weiteren Ausführungsform dar.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die 1A bis 1H stellen eine erste Ausführungsform eines Verfahrens zur Herstellung eines Halbleiterbauteils mit einem elektrisch leitfähigen Via, das sich durch einen Halbleiterkörper erstreckt, dar. Im folgenden wird das elektrisch leitfähige Via auch als elektrisch leitfähiger Viakontakt, als elektrisch leitfähige Durchkontaktierung und als elektrisch leitfähiges Halbleitervia bezeichnet. Diese Figuren zeigen vertikale Querschnitte durch einen Halbleiterkörper während oder nach speziellen Verfahrensschritten.
  • Mit Bezug auf 1A wird der Halbleiterkörper 100 bereitgestellt. Der Halbleiterkörper 100 umfasst eine erste Oberfläche 101 und eine der ersten Oberfläche 101 gegenüberliegende zweite Oberfläche 102. Die in 1A bis 1H dargestellten vertikalen Querschnitte sind Querschnitte in einer vertikalen Schnittebene, die zur ersten und zur zweiten Oberfläche 101, 102 senkrecht ist.
  • Der Halbleiterkörper 100 kann ein herkömmliches Halbleitermaterial umfassen, z. B. Silizium (Si), Siliziumcarbid (SiC), Galliumarsenid (GaAs), Galliumnitrid (GaN) usw. Der Halbleiterkörper 100 ist insbesondere ein monokristalliner Halbleiterkörper.
  • Gemäß einer ersten Ausführungsform weist der Halbleiterkörper 100 eine homogene Basisdotierung auf. In Abhängigkeit vom spezifischen Typ des Halbleiterbauteils, das implementiert werden soll, kann die Basisdotierung eine n-Dotierung oder eine p-Dotierung sein. Gemäß einer weiteren Ausführungsform umfasst der Halbleiterkörper 100 zwei unterschiedlich dotierte Halbleiterschichten: eine erste Halbleiterschicht 110; und eine zweite Halbleiterschicht 120 auf der ersten Halbleiterschicht 110. Die erste Halbleiterschicht 110 ist beispielsweise ein Halbleitersubstrat und die zweite Halbleiterschicht 120 ist beispielsweise eine Epitaxieschicht, die auf dem Substrat 110 gewachsen ist. Die zwei Halbleiterschichten 110, 120 können verschiedene Dotierungskonzentrationen und/oder Dotierungstypen aufweisen. Gemäß einer Ausführungsform weist die erste Schicht 110 eine höhere Dotierungskonzentration als die zweite Schicht 120 auf. Die Dotierungskonzentration der ersten Schicht 110 liegt beispielsweise im Bereich zwischen 1018 cm–3 und 1021 cm–3, während die Dotierungskonzentration der zweiten Schicht 120 beispielsweise im Bereich zwischen 1014 cm–3 und 10 liegt. Die Dotierungstypen der Dotierungen der ersten und der zweiten Schicht 110, 120 können identisch sein oder können komplementär sein.
  • Mit Bezug auf 1B wird mindestens ein Isolationsgraben ausgebildet, der sich von der ersten Oberfläche 101 in den Halbleiterkörper 100 erstreckt. In einer horizontalen Ebene des Halbleiterkörpers 100 bildet der mindestens eine Isolationsgraben 103 eine geschlossene Schleife oder einen Ring, so dass der mindestens eine Isolationsgraben 103 einen Bereich 11 des Halbleiterkörpers 100 umschließt. Der durch den Isolationsgraben 103 in der horizontalen Richtung des Halbleiterkörpers 100 umschlossene Bereich 11 wird im Folgenden als Viabereich, Halbleiterviabereich bzw. als Durchkontaktierungsbereich bezeichnet. In der horizontalen Ebene kann der Isolationsgraben 103 in vielen verschiedenen Weisen implementiert werden, d. h. mit vielen verschiedenen Geometrien. Für Erläuterungszwecke werden einige Beispiele mit Bezug auf die in 2 bis 4 dargestellten Ausführungsformen erläutert.
  • 2 zeigt eine Draufsicht auf den Halbleiterkörper 100 nach dem Ausbilden des Isolationsgrabens 103. In der in 2 dargestellten Ausführungsform weist der Isolationsgraben 103 eine rechteckige Geometrie auf. In diesem Fall wird der Isolationsgraben 103 als rechteckiger Ring oder rechteckige Schleife in einer horizontalen Ebene des Halbleiterkörpers 100 implementiert. Folglich ist der durch den Isolationsgraben 103 umschlossene Halbleiterviabereich 11 in der horizontalen Ebene rechteckig.
  • In der in 3 dargestellten Ausführungsform weist der Isolationsgraben 103 eine ellipsenförmige und insbesondere eine kreisförmige Geometrie auf. Folglich weist der durch den Isolationsgraben 103 umschlossene Halbleiterviabereich 11 eine ellipsenförmige und insbesondere eine kreisförmige Geometrie auf.
  • In den in 2 und 3 dargestellten Ausführungsformen ist der Halbleiterviabereich 11 durch einen Isolationsgraben 103 definiert, der den Halbleiterviabereich 11 umschließt. Ein Isolationsgraben 103 mit einer rechteckigen Geometrie (siehe 2) oder einer ellipsenförmigen Geometrie (siehe 3) sind jedoch nur beispielhafte Ausführungsformen. Der Isolationsgraben 103 kann eine beliebige andere Geometrie aufweisen, vorausgesetzt, dass der Isolationsgraben 103 eine geschlossene Schleife oder einen geschlossenen Ring bildet, die bzw. der den Halbleiterviabereich 11 umschließt.
  • Gemäß einer weiteren Ausführungsform, die in 4 dargestellt ist, ist der Halbleiterviabereich 11 von zwei Isolationsgräben umschlossen, von denen jeder eine geschlossene Schleife bildet: einem ersten Isolationsgraben 103 1 und einem zweiten Isolationsgraben 103 2, der innerhalb der durch den ersten Graben 103 1 definierten Schleife angeordnet ist. Der erste und der zweite Graben 103 1, 103 2 sind voneinander beabstandet, so dass der Halbleiterviabereich 11 zwischen den zwei Gräben 103 1, 103 2 angeordnet ist. In der in 4 dargestellten Ausführungsform weisen der erste und der zweite Graben 103 1, 103 2 grundsätzlich eine rechteckige Geometrie auf. Dies ist jedoch nur ein Beispiel. Diese zwei Gräben 103 1, 103 2 können ebenso eine beliebige andere Geometrie in geschlossener Schleife als eine rechteckige Geometrie aufweisen.
  • In den in 2, 3 und 4 dargestellten Ausführungsformen bildet der Graben 103 (in der horizontalen Ebene) eine geschlossene Schleife, die einen Halbleiterbereich umgibt, wobei der vom Graben umgebene Halbleiterbereich den Viabereich 11 bildet.
  • Der Graben mit der Geometrie in geschlossener Schleife trennt den Viabereich 11 in der horizontalen Richtung von anderen Bereichen des Halbleiterkörpers 100. Es ist jedoch nicht erforderlich, dass der Graben 103 eine Geometrie in geschlossener Schleife aufweist, um den Viabereich 11 zu definieren. Wenn der Graben 103 beispielsweise nahe einer Kante des Halbleiterkörpers 100 angeordnet ist und an der Kante des Halbleiterkörpers 100 endet, ist eine Geometrie in geschlossener Schleife nicht erforderlich. Dies ist in gestrichelten Linien in 2 dargestellt. In dieser Figur bezeichnet das Bezugszeichen 105 eine Kante des Halbleiterkörpers 100, an der der Halbleiterkörper 100 endet.
  • Ein Graben 103' (in gestrichelten Linien dargestellt) endet an der Kante 105 und bildet eine geschlossene Schleife mit der Kante, so dass der Graben (zusammen mit der Kante 105 des Halbleiterkörpers) einen Viabereich 11 definiert. In diesem Zusammenhang werden gewöhnlich mehrere Halbleiterkörper, die ein Teil eines Halbleiterwafers (nicht dargestellt) sind, zusammen bearbeitet und der Wafer wird am Ende einer solchen Bearbeitung zertrennt, um die individuellen Halbleiterkörper auszubilden. Wenn die Gräben 103 bzw. 103' ausgebildet werden, wurde folglich der Wafer noch nicht zertrennt. Zu diesem Zeitpunkt definieren Linien (Ritzlinien) auf dem Wafer, wo der Wafer zertrennt werden soll, und definieren daher, wo die Kanten der individuellen Wafer liegen. Zu diesem Zeitpunkt der Bearbeitung definieren der Graben 103' und die Ritzlinie den Viabereich 11. Der Graben 103' kann auch mit einer Geometrie in geschlossener Schleife ausgebildet werden, so dass der Graben 103' sich in die Ritzlinie erstreckt. In diesem Fall wird die durch diesen Graben 103' definierte geschlossene Schleife ”geöffnet”, wenn der Wafer durch Schneiden entlang der Ritzlinien in die individuellen Halbleiterkörper (Chips) geschnitten wird.
  • In den Ausführungsformen von 2 und 3, die in durchgezogenen Linien gezeichnet sind, definieren die Gräben 103 ein Siliziumvia 11, das vom Graben umschlossen ist. Außerhalb der durch den Graben definierten geschlossenen Schleife kann ein aktiver Bauteilbereich wie aktive Bereiche eines Transistors angeordnet sein. In den Ausführungsformen von 2 und 3 ist die Fläche des durch den Graben umschlossenen Halbleiterkörpers 100 derart ausgewählt, dass ein Via mit einem geeigneten/gewünschten ohmschen Widerstand erhalten wird. Gemäß einer weiteren Ausführungsform sind aktive Bauteilbereiche in der Halbleiterfläche angeordnet, die durch den Graben 103 umschlossen ist, und das Via ist durch den Graben und die Kante 105 des Halbleiterkörpers 100 definiert. In diesem Fall ist das Via 11 (wie in gestrichelten Linien in 2 und 3 gezeigt) zwischen der Kante 105 und dem Graben 103 angeordnet und bildet eine geschlossene Schleife, die den Graben 103 umschießt, wobei der Graben 103 eine geschlossene Schleife bildet, die die aktiven Bereiche wie z. B. ein Feld von Transistorzellen umschließt.
  • 1B stellt einen vertikalen Querschnitt durch jede der in 2, 3 und 4 dargestellten Ausführungsformen dar. In 1B stellen die Bezugszeichen in Klammern die Bezugszeichen für die Ausführungsform gemäß 4 dar. Im Folgenden bedeutet ”mindestens ein Isolationsgraben” entweder einen Graben 103, wie in 2 und 3 dargestellt, oder zwei Gräben 103 1, 103 2, wie in 4 dargestellt.
  • Der mindestens eine Isolationsgraben 103, der sich in einer vertikalen Richtung des Halbleiterkörpers 100 erstreckt, kann unter Verwendung eines Ätzverfahrens hergestellt werden. Ätzverfahren zur Herstellung eines vertikalen Grabens in einem Halbleiterkörper sind üblicherweise bekannt, so dass in dieser Hinsicht keine weitere Erläuterung erforderlich ist. ”In einer vertikalen Richtung erstrecken” bedeutet, dass sich der mindestens eine Graben 103 im Allgemeinen in der vertikalen Richtung erstreckt. Der Graben kann jedoch auch relativ zur ersten Oberfläche 101 geneigt sein, so dass ein Winkel zwischen den Seitenwänden des Grabens 103 und der ersten Oberfläche 101 von 90° verschieden sein kann. Die Grabenbreite kann mit der Tiefe abnehmen oder zunehmen. Beide Seitenwände können auch in derselben Richtung geneigt sein, wobei die Grabenbreite z. B. über die Grabentiefe konstant ist. Die Richtung, in der die Gräben 103 geneigt sind, kann beispielsweise über den Wafer variieren.
  • Der mindestens eine Isolationsgraben 103 wird derart hergestellt, dass er sich nicht vollständig durch den Halbleiterkörper 100 zur zweiten Oberfläche 102 erstreckt. Eine Tiefe des Isolationsgrabens 103 liegt beispielsweise im Bereich zwischen 5 μm und 200 μm, insbesondere zwischen 30 μm und 60 μm, wie etwa 50 μm. Eine Breite des Grabens liegt beispielsweise im Bereich zwischen 200 nm und 20 μm.
  • Mit Bezug auf 1C wird eine erste Isolationsschicht 21 zumindest auf den Seitenwänden des mindestens einen Isolationsgrabens 103 ausgebildet. In der in 1C dargestellten Ausführungsform wird die erste Isolationsschicht 21 auf den Seitenwänden und auf dem Boden des mindestens einen Isolationsgrabens 103 ausgebildet. Die erste Isolationsschicht 21 ist beispielsweise eine Oxidschicht. Die Oxidschicht kann durch einen thermischen Oxidationsprozess und/oder durch einen Abscheidungsprozess hergestellt werden. Das Verfahren ist jedoch nicht auf die Verwendung eines Oxids als Isolationsschicht 21 begrenzt. Ein beliebiger anderer Typ von Isolations- oder dielektrischem Material kann ebenso verwendet werden, wie ein Nitrid, Aluminiumoxid (Al2O3) oder ein Dielektrikum mit niedrigem k. Gemäß einer Ausführungsform ist die erste Isolationsschicht 21 eine Verbundschicht, die zwei oder mehr Schichten eines Isolationsmaterials umfasst, die übereinander angeordnet sind.
  • Wahlweise wird ein dotierter Halbleiterbereich 12 (in gestrichelten Linien dargestellt) im Halbleiterkörper 100 benachbart zum Isolationsgraben 103 hergestellt. Der dotierte Halbleiterbereich 12 weist eine höhere Dotierungskonzentration auf als die Basisdotierung des Halbleiterkörpers 100 oder, wenn der Halbleiterkörper 100 eine stärker dotierte erste Schicht 110 und eine schwächer dotierte zweite Schicht 120 umfasst, weist er eine Dotierungskonzentration auf, die zumindest höher ist als die Dotierungskonzentration der schwächer dotierten Halbleiterschicht 120. Der dotierte Halbleiterbereich 12 wird benachbart zum Graben 103 zumindest im Viabereich 11 erzeugt, kann jedoch auch entlang der vollständigen Seitenwände und des Bodens des Isolationsgrabens 103 erzeugt werden. Das Ausbilden des stärker dotierten Bereichs 12 umfasst beispielsweise: einen Abscheidungsprozess, in dem ein dotiertes Glas oder dotiertes Polysilizium abgeschieden wird, gefolgt von einem Diffusionsprozess; einen Gasphasendotierungsprozess; oder einen Implantations- und/oder Diffusionsprozess, in dem Dotierungsatome über die Seitenwände (und wahlweise den Boden) des Isolationsgrabens 103 in den Halbleiterkörper 100 implantiert oder diffundiert werden.
  • In der in 1C dargestellten Ausführungsform wird die Isolationsschicht 21 entlang der Seitenwände und des Bodens des Isolationsgrabens 103 derart hergestellt, dass ein restlicher Graben verbleibt, nachdem die Isolationsschicht 21 hergestellt wurde. Mit Bezug auf 1D wird dieser restliche Graben mit einem Füllmaterial 22 gefüllt. Das Füllmaterial 22 ist beispielsweise ein elektrisch leitfähiges Material wie ein dotiertes amorphes oder polykristallines Halbleitermaterial wie z. B. Polysilizium, ein Metall, Silicid oder Kohlenstoff. Gemäß einer weiteren Ausführungsform ist das Füllmaterial 22 ein Isolationsmaterial, so dass der Isolationsgraben 21 vollständig mit einem Isolationsmaterial gefüllt ist. Gemäß einer weiteren Ausführungsform, die in 6 dargestellt ist, wird die Isolationsschicht 21 derart hergestellt, dass sie den Isolationsgraben 103 vollständig füllt, so dass kein restlicher Graben vorhanden ist, nachdem die Isolationsschicht 21 hergestellt wurde. In weiteren Ausführungsformen kann ein Leerraum im Graben 103 eingeschlossen werden, wenn z. B. die Öffnung des Grabens 103 während der Abscheidung geschlossen wird, bevor der Graben 103 vollständig gefüllt wurde.
  • Die Isolations- und Füllmaterialien werden typischerweise auch auf der ersten Oberfläche 101 (z. B. auf der Grabenätzmaske) und der zweiten Oberfläche 102, die in 1C nicht gezeigt ist, abgeschieden. Nach dem Grabenfüllen können diese Schichten von der ersten und der zweiten Oberfläche 101, 102 entfernt werden.
  • Mit Bezug auf 1E wird Halbleitermaterial von der zweiten Oberfläche 102 entfernt, so dass eine Dicke – die einer vertikalen Abmessung des Halbleiterkörpers 100 entspricht – verringert wird. Die Entfernung des Halbleitermaterials an der zweiten Oberfläche 102 umfasst beispielsweise einen Ätzprozess, einen mechanischen Polierprozess und/oder einen chemisch-mechanischen Polierprozess (CMP-Prozess). In 1E bezeichnet das Bezugszeichen 102' die zweite Oberfläche des Halbleiterkörpers 100 nach dem Entfernungsprozess. Im Folgenden wird die zweite Oberfläche 102' des Halbleiterkörpers 100 auch als hintere Oberfläche 102' bzw. als Rückfläche 102' bezeichnet. Es sollte erwähnt werden, dass der Halbleiterkörper gewöhnlich umgedreht oder auf den Kopf gestellt wird, nachdem die Bearbeitung der ersten Oberfläche beendet wurde und bevor die zweite Oberfläche bearbeitet wird. Für ein besseres Verständnis ist jedoch ein solches Umdrehen des Halbleiterkörpers 100 nicht dargestellt.
  • Mit Bezug auf die in 1E dargestellte Ausführungsform kann der Entfernungsprozess derart durchgeführt werden, dass am Ende des Entfernungsprozesses die erste Isolationsschicht 21 an der zweiten Oberfläche 102' aufgedeckt wird. In der dargestellten Ausführungsform wird das Halbleitermaterial bis unter den Boden des Isolationsgrabens 103 entfernt, so dass am Ende des Entfernungsprozesses die erste Isolationsschicht 21 am Boden des Isolationsgrabens an den zweiten Oberflächen aufgedeckt wird und von der zweiten Oberfläche 102' vorsteht. Folglich wird die zweite Oberfläche in diesem Verfahren nicht planarisiert.
  • In den nächsten Verfahrensschritten wird eine zweite Isolationsschicht 31 auf der zweiten Oberfläche 102' ausgebildet, wobei die zweite Isolationsschicht 31 den unbedeckten Bereich der ersten Isolationsschicht 21 bedeckt. Mit Bezug auf 1F und 1G umfasst die Herstellung der zweiten Isolationsschicht 31 beispielsweise das Ausbilden einer Isolationsschicht 31', die die zweite Oberfläche 102' vollständig bedeckt (siehe 1F), und das Ausbilden einer Kontaktöffnung in der Isolationsschicht 31', wobei sich die Kontaktöffnung zum Viabereich 11 erstreckt. Die Kontaktöffnung wird derart hergestellt, dass restliche Abschnitte 31 der Isolationsschicht 31' die zweite Isolationsschicht 31 bilden, die den mindestens einen Isolationsgraben 103 mit der ersten Isolationsschicht 21 an der zweiten Oberfläche 102' bedeckt. Die zweite Isolationsschicht 31 ist beispielsweise eine Oxidschicht oder eine Nitridschicht. Die zweite Schicht 31 umfasst insbesondere ein Material, das keine hohen Temperaturen, wie Temperaturen unterhalb 400°C, im Abscheidungsprozess erfordert. Weitere geeignete Materialien sind z. B. ein Aufschleuderglas oder ein Imid. Vor dem Entfernen des Halbleitermaterials an der zweiten Oberfläche 102 können die Vorrichtungsstrukturen an und unter der ersten Oberfläche fertiggestellt oder endbearbeitet werden. Dies kann die Abscheidung von Metallisierungsschichten (nicht dargestellt) auf der ersten Oberfläche 101 umfassen. Solche Metallisierungsschichten können jedoch hohen Temperaturen wie Temperaturen oberhalb 400°C nicht standhalten.
  • Das Ausbilden der zweiten Isolationsschicht 31 ist optional. Die Isolationsschicht 21 am Boden der Gräben kann ausreichen, um den Viabereich von umgebenden Halbleiterbereichen am Boden des Grabens zu isolieren.
  • Zum Ausbilden der zweiten Isolationsschicht 31, die an die erste Isolationsschicht 21 angrenzt, ist es nicht erforderlich, die erste Isolationsschicht 21 im Entfernungsprozess, der in 1E dargestellt ist, aufzudecken. Gemäß einer alternativen Ausführungsform wird das Halbleitermaterial nicht bis auf die erste Isolationsschicht 21 entfernt, sondern eine (dünne) Schicht aus Halbleitermaterial mit einer Dicke von weniger als 1 μm bleibt unter der ersten Isolationsschicht 21 im Bereich der zweiten Oberfläche 102'. Dies ist in gestrichelten Linien in 1E dargestellt. In diesem Fall beinhaltet das Ausbilden der Isolationsschicht 31' (siehe 1F) einen Prozess, der die Halbleiterschicht zwischen der zweiten Oberfläche 102' und der ersten Isolationsschicht 21 in eine Isolationsschicht umwandelt. Ein solcher Prozess ist beispielsweise ein Oxidationsprozess wie ein anodischer Oxidationsprozess und/oder ein Prozess, in dem Sauerstoff in den Halbleiterkörper 100 über die zweite Oberfläche 102' implantiert wird.
  • Nach den in 1E bis 1G dargestellten Prozessschritten ist der Halbleiterviabereich 11 in einer horizontalen Richtung vollständig durch den Isolationsgraben mit der ersten Isolationsschicht 21 und durch die zweite Isolationsschicht 31 umschlossen. Der Halbleiterviabereich 21 bildet eine elektrisch leitfähige Verbindung zwischen der ersten Oberfläche 101 und der zweiten Oberfläche 102' des Halbleiterkörpers 100 und ist von anderen Bereichen des Halbleiterkörpers 100 elektrisch isoliert.
  • Mit Bezug auf 1H wird eine erste Kontaktelektrode 41 auf dem Halbleiterviabereich 11 in dem Bereich der ersten Oberfläche 101 ausgebildet und eine zweite Kontaktelektrode 42 wird auf dem Halbleiterviabereich 11 im Bereich der zweiten Oberfläche 102' ausgebildet. Die erste und die zweite Kontaktelektrode 41, 42 in dem Bereich der ersten bzw. der zweiten Oberfläche 101, 102 auszubilden, bedeutet, dass diese Elektroden 41, 42 auf den jeweiligen Oberflächen 101, 102 ausgebildet werden können. Einer oder beide dieser Gräben könnten jedoch auch in Gräben ausgebildet werden, wobei sich jeder von diesen Gräben von einer der Oberflächen 101, 102 in den Viabereich erstreckt und eine der ersten und der zweiten Elektrode 41, 42 umfasst, die mit dem Viabereich innerhalb des jeweiligen Grabens in Kontakt stehen.
  • Die erste Kontaktelektrode 41 ist beispielsweise ein Metall, ein Silicid oder ein stark dotiertes polykristallines Halbleitermaterial wie z. B. Polysilizium. Wahlweise wird ein dotierter Kontaktbereich 13 im Viabereich 11 unter der ersten Oberfläche 101 ausgebildet, bevor die erste Kontaktelektrode 41 ausgebildet wird. Ein solcher Kontaktbereich kann auch unter der zweiten Oberfläche 102' ausgebildet werden, bevor die zweite Kontaktelektrode 42 ausgebildet wird. Ein solcher Kontaktbereich kann jedoch weggelassen werden, wenn der Halbleiterkörper eine hohe Basisdotierung aufweist, wie im Bereich der stärker dotierten ersten Halbleiterschicht 110.
  • Obwohl die Verfahrensschritte zur Herstellung des Halbleitervias 11 mit der ersten und der zweiten Kontaktelektrode 41, 42 in einer bestimmten Reihenfolge dargestellt wurden, ist das Verfahren nicht auf die Durchführung dieser Schritte in irgendeiner speziellen Reihenfolge eingeschränkt. Vielmehr kann die Reihenfolge der Verfahrensschritte geändert werden. Die erste Kontaktelektrode 41 auf der ersten Oberfläche 101 und der optionale Kontaktbereich 13 können beispielsweise vor dem Entfernungsprozess oder sogar vor der Herstellung des Isolationsgrabens 103 hergestellt werden.
  • 5A bis 5C stellen eine weitere Ausführungsform zur Herstellung eines Halbleitervias 11 in einem Halbleiterkörper 100 dar. Dieses Verfahren ist grundsätzlich zu dem in 1A bis 1H dargestellten Verfahren äquivalent, mit dem Unterschied, dass die zweite Oberfläche 102' am Ende oder während des Entfernungsprozesses planarisiert wird, so dass die erste Isolationsschicht 21 im Bodenbereich des Isolationsgrabens 103 entfernt wird. 5A stellt einen vertikalen Querschnitt durch den Halbleiterkörper 100 nach diesen Verfahrensschritten dar. Nach diesen Verfahrensschritten ist die erste Isolationsschicht 21 auf gegenüberliegenden Seitenwänden des Isolationsgrabens 103 vorhanden und ein Füllmaterial 22 ist an der zweiten Oberfläche 102' aufgedeckt. Mit Bezug auf die vorstehend hier bereitgestellte Erläuterung ist das Füllmaterial 22 optional. An sich kann der Isolationsgraben 103 vollständig mit der ersten Isolationsschicht 21 gefüllt werden.
  • Die in 5B und 5C dargestellten Verfahrensschritte zum Ausbilden der zweiten Isolationsschicht 31 auf der zweiten Oberfläche 102' und zum Ausbilden der ersten und der zweiten Kontaktelektrode 41, 42 entsprechen den in 1F bis 1H dargestellten Verfahrensschritten, auf die jeweils Bezug genommen wird. Die zweite Isolationsschicht 31 bedeckt den Isolationsgraben 103 an der zweiten Oberfläche 102' und belässt eine Kontaktöffnung über dem Halbleiterviabereich 11.
  • Die in 4, 5A und 5B dargestellten Verfahrensschritte können auch als Verfahren zur Herstellung eines Halbleiterbauteils mit mehreren Halbleitermesas beschrieben werden, die durch eine erste Isolationsschicht 21 seitlich voneinander isoliert sind, die auf einem oder mehreren Isolationsgräben 103 1, 103 2 ausgebildet ist. Das Verfahren umfasst: Bereitstellen eines Halbleiterkörpers 100 mit einer ersten Oberfläche 101 und einer der ersten Oberfläche 101 gegenüberliegenden zweiten Oberfläche 102; Ätzen von einem oder mehreren Isolationsgräben 103 1, 103 2 von der ersten Oberfläche 101 teilweise in den Halbleiterkörper 100; Ausbilden einer ersten Isolationsschicht 21 auf einer oder mehreren Seitendwänden der Isolationsgräben 103 1, 103 2; Bearbeiten der zweiten Oberfläche 102 durch Schleifen, Polieren, einen CMP-Prozess, chemisches Ätzen und/oder Plasmaätzen, um die erste Isolationsschicht 21 freizulegen; und Abscheiden einer zweiten Isolationsschicht 31' auf der bearbeiteten zweiten Oberfläche 102', die sich zur ersten Isolationsschicht 21 erstreckt.
  • In der in 5B dargestellten beispielhaften Ausführungsform sind drei Halbleitermesabereiche gezeigt, die durch die erste Isolationsschicht 21, die auf den Seitenwänden der Isolationsgräben angeordnet ist, und durch die zweite Isolationsschicht 31', die auf der hinteren Oberfläche 102' angeordnet ist, voneinander isoliert sind. Später kann die zweite Isolationsschicht 31' teilweise entfernt werden, um einen Viabereich in der mittleren Halbleitermesa auszubilden, wie in 5C dargestellt. In weiteren Ausführungsformen bleiben alle oder zumindest mehrere Halbleitermesabereiche des endgültigen Halbleiterbauteils auf der hinteren Oberfläche 102' vollständig isoliert. In diesen Ausführungsformen bilden die restlichen Abschnitte 31 der Isolationsschicht 31' die zweite Isolationsschicht 31, die zusammen mit der ersten Isolationsschicht 21 eine Isolationsstruktur für die voneinander isolierten Halbleitermesas bildet. Typischerweise umfassen die isolierten Halbleitermesas getrennte Halbleiterstrukturen, die zumindest Teile von verschiedenen elektronischen Schaltungen bilden. Folglich kann eine integrierte Schaltung mit geringem Übersprechen zwischen den verschiedenen elektronischen Schaltungen und/oder einem geringen Kriechstrom geschaffen werden. Weitere Beispiele werden nachstehend im Hinblick auf 19 bis 33 erläutert. Solche Halbleiterbauteile können auch durch die SOI-Technologie hergestellt werden, jedoch mit höheren Kosten. Dies liegt hauptsächlich an den Kosten von SOI-Wafern, die typischerweise etwa vier- bis zehnmal höher sind im Vergleich zu ähnlichen Wafern, jedoch ohne vergrabene Oxidschicht.
  • Mit Bezug auf die vorstehend vorgesehene Erläuterung kann der erste Isolationsgraben 103 vollständig mit der ersten Isolationsschicht 21 gefüllt werden, wobei die erste Isolationsschicht 21 auch als Stapel von verschiedenen Materialschichten hergestellt werden kann und Leerräume enthalten kann. Ein vertikaler Querschnitt durch den Halbleiterkörper 100, bei dem der Isolationsgraben 103 vollständig mit der ersten Isolationsschicht 21 gefüllt ist, ist in 6 dargestellt. 6 zeigt einen vertikalen Querschnitt durch den Halbleiterkörper 100 vor dem Entfernen von Halbleitermaterial von der zweiten Oberfläche 102 und vor der Herstellung der ersten und der zweiten Kontaktelektrode 41, 42.
  • Der ohmsche Widerstand des Halbleiterviabereichs 11 zwischen der ersten und der zweiten Kontaktelektrode 41, 42 hängt unter anderem von der Länge des Viabereichs 11, wobei die Länge der vertikalen Dicke des Halbleiterkörpers 100 entspricht, der Fläche des horizontalen Querschnitts des Halbleiterviabereichs 11 und der Dotierungskonzentration des Viabereichs 11 ab. Der ohmsche Widerstand des Halbleiterviabereichs 11 kann durch Bereitstellen der stärker dotierten Bereiche 12 entlang der Seitenwände des Isolationsgrabens 103 verringert werden.
  • Gemäß einer weiteren Ausführungsform kann der ohmsche Widerstand des Halbleiterviabereichs 11 durch zusätzliches Bereitstellen eines Kontaktgrabens, der mit einem elektrisch leitfähigen Material gefüllt ist, innerhalb des Halbleiterviabereichs 11 verringert werden. Ein solcher Kontaktgraben kann wahlweise oder zusätzlich zum stärker dotierten Halbleiterbereich 12 vorgesehen werden. Eine Ausführungsform eines Verfahrens zur Herstellung eines Halbleiterviabereichs 11 mit einem Kontaktgraben wird als nächstes mit Bezug auf 7A bis 7E erläutert. Diese Figuren zeigen jeweils einen vertikalen Querschnitt durch den Halbleiterkörper 100 während spezieller Schritte des Verfahrens. Obwohl diese Verfahrensschritte in einer bestimmten Reihenfolge in den Figuren dargestellt sind, kann diese Reihenfolge geändert werden.
  • Mit Bezug auf 7A beinhaltet dieses Verfahren neben dem Ausbilden des Isolationsgrabens 103 und Füllen des Isolationsgrabens 103 das Ausbilden eines Kontaktgrabens 104, der sich von der ersten Oberfläche 101 in den Halbleiterkörper erstreckt, und das Füllen des Kontaktgrabens 104 mit einem elektrisch leitfähigen Material 23. Das elektrisch leitfähige Material 23 ist beispielsweise ein dotiertes amorphes oder polykristallines Halbleitermaterial wie z. B. Polysilizium, ein Metall, ein Silicid oder Kohlenstoff. Gemäß einer Ausführungsform wird der Kontaktgraben 104 mit einem Schichtstapel gefüllt, der mindestens zwei verschiedene elektrisch leitfähige Schichten umfasst. Wahlweise wird eine Diffusionsbarriere oder eine dritte Isolationsschicht 24 entlang der Seitenwände des Kontaktgrabens 104 ausgebildet, bevor der Graben 104 mit dem elektrisch leitfähigen Material 23 gefüllt wird. Das elektrisch leitfähige Material 23 bildet ein leitfähiges Via innerhalb des Halbleiterviabereichs 11. Der Kontaktgraben 104 kann derart hergestellt werden, dass er entfernt vom Isolationsgraben 103 angeordnet ist. Die Position des Kontaktgrabens 104 innerhalb des Halbleiterviabereichs 11 ist in gestrichelten Linien in den in 2, 3 und 4 dargestellten Ausführungsformen dargestellt.
  • Die Isolationsgräben können die erste Isolationsschicht 21 und ein elektrisch leitfähiges Füllmaterial 22 umfassen, wie in 7A dargestellt. Alternativ kann der Isolationsgraben 103 vollständig mit der ersten Isolationsschicht 21 gefüllt sein, wie in 6 dargestellt.
  • Die in 7B bis 7E dargestellten restlichen Verfahrensschritte entsprechen jeweils den in 1E bis 1H dargestellten Verfahrensschritten. Diese Verfahrensschritte umfassen das teilweise Entfernen des Halbleiterkörpers 100 an der zweiten Oberfläche 102 (siehe 7B), das Ausbilden der zweiten Isolationsschicht 31 benachbart zur ersten Isolationsschicht 21 (siehe 7C und 7D). Die Kontaktöffnung in der Isolationsschicht 31' wird derart ausgebildet, dass die Kontaktöffnung das Via 23 an der zweiten Oberfläche 102' aufdeckt. Mit Bezug auf 7E werden die erste und die zweite Kontaktelektrode 41, 42 auf dem Via 23 und dem Halbleitervia 11 auf der ersten Oberfläche 101 bzw. auf der zweiten Oberfläche 102 ausgebildet.
  • Das Ausbilden des Isolationsgrabens 103 und des Kontaktgrabens 104 kann gemeinsame Verfahrensschritte umfassen. Gemäß einer Ausführungsform werden diese Gräben 103, 104 durch denselben Ätzprozess geätzt. Wenn das Füllmaterial 22 der Isolationsgräben 103 ein elektrisch leitfähiges Material ist, können ferner das Füllmaterial 22 in den Isolationsgräben 103 und das elektrisch leitfähige Material 23 im Kontaktgraben 104 durch dieselben Verfahrensschritte erzeugt werden.
  • In dem in 7A bis 7E dargestellten Verfahren wird die erste Isolationsschicht 21 am Boden des Isolationsgrabens 103 während des Prozesses der teilweisen Entfernung des Halbleiterkörpers 100 an der zweiten Oberfläche 102 bewahrt. Dies entspricht dem in 1A bis 1H dargestellten Verfahren.
  • Gemäß einer Ausführungsform wird der Kontaktgraben 104 so hergestellt, dass er sich von der ersten Oberfläche 101 tiefer in den Halbleiterkörper 100 erstreckt als die Isolationsgräben 103. Ein tieferer Kontaktgraben 104 kann unter Verwendung desselben Prozesses, der die Isolationsgräben 103 erzeugt, hergestellt werden, wenn der Kontaktgraben 104 breiter ist als die Isolationsgräben 103. Nachdem der Kontaktgraben 104 mit dem elektrisch leitfähigen Material 23 gefüllt ist, und wenn das Halbleitermaterial von der zweiten Oberfläche 102 entfernt wird, wird die Kontaktelektrode 23 im (tieferen) Kontaktgraben 104 aufgedeckt, bevor die Isolationsgräben 103 erreicht sind. Dies ermöglicht es, die Kontaktelektrode 23 an der zweiten Oberfläche 102' aufzudecken, ohne die Isolationsschicht 21 am Boden der Isolationsgräben 103 zu entfernen.
  • Ähnlich zu dem in 5A bis 5C dargestellten Verfahren kann jedoch die erste Isolationsschicht 21 teilweise am Boden des Isolationsgrabens 103 während des Entfernungsprozesses entfernt werden, so dass das Füllmaterial 22 am Boden des Grabens 103 aufgedeckt wird, wenn sich Füllmaterial 22 neben der ersten Isolationsschicht 22 befindet. Ein gemäß dieser Modifikation hergestelltes Halbleiterbauteil ist in 8 dargestellt.
  • Der Halbleiterviabereich 11 und das optionale Via 23 können verwendet werden, um einen beliebigen Typ von Bauteilbereich oder Vorrichtungsstruktur, die im Bereich der ersten Oberfläche 101 des Halbleiterkörpers 100 angeordnet ist, mit der zweiten Kontaktelektrode 42 an der zweiten Oberfläche 102' zu verbinden. 9 stellt einen vertikalen Querschnitt durch einen Transistor, insbesondere einen vertikalen MOS-Transistor, dar. Der MOS-Transistor wird in einem Halbleiterkörper 100 implementiert, der eine stark dotierte erste Halbleiterschicht 110 und eine schwächer dotierte zweite Halbleiterschicht 120 umfasst. Der MOS-Transistor umfasst einen Drainbereich 54, der durch die erste Halbleiterschicht 110 implementiert wird und der von einer Drainelektrode 56 kontaktiert ist, die auf der zweiten Oberfläche 102' angeordnet ist. Die Drainelektrode 56 bildet einen Drainanschluss D des MOS-Transistors. Der MOS-Transistor umfasst ferner einen Driftbereich 53 benachbart zum Drainbereich 54. Der Driftbereich 53 ist durch diejenigen Abschnitte der ersten Halbleiterschicht 120 ausgebildet, die eine Basisdotierung der zweiten Schicht 120 aufweisen. Der Transistor umfasst ferner mindestens eine Transistorzelle mit einem Sourcebereich 51, einem Körperbereich 52 der zwischen dem Sourcebereich 52 und dem Driftbereich 53 angeordnet ist, und einer Gateelektrode 61, die benachbart zum Körperbereich 52 angeordnet ist und vom Körperbereich 52 durch ein Gatedielektrikum 62 dielektrisch isoliert ist.
  • In 9 sind mehrere Transistorzellen mit einem Sourcebereich 51 und einem Körperbereich 52 dargestellt. In der in 9 dargestellten Ausführungsform ist die Gateelektrode 61 als Grabengateelektrode implementiert, die eine Gateelektrode ist, die in einem Graben angeordnet ist und sich von der ersten Oberfläche 101 in den Halbleiterkörper 100 erstreckt. Die Implementierung der Gateelektrode 61 als Grabenelektrode ist jedoch nur ein Beispiel. Die Gateelektrode 61 könnte auch als planare Elektrode implementiert werden, die eine Elektrode ist, die über der ersten Oberfläche 101 des Halbleiterkörpers 100 angeordnet ist. In 9 sind verschiedene Abschnitte der Gateelektrode 61 gezeigt. Diese Abschnitte der Gateelektrode 61 sind in einer nicht dargestellten Weise elektrisch miteinander verbunden. Die Gateelektrode 61 weist beispielsweise in der horizontalen Ebene eine gitterförmige Geometrie auf. Oder die in 9 in einer zur in 9 dargestellten Schnittebene senkrechten Richtung dargestellten individuellen Abschnitte 61 sind longitudinale Elektrodenabschnitte. Diese longitudinalen Gateelektrodenabschnitte können durch eine Verbindung, die in einem Graben (nicht dargestellt) angeordnet ist, der sich senkrecht zu den Gateelektrodenabschnitten 61 erstreckt, elektrisch miteinander verbunden sein.
  • Die Gateelektrode 61 ist mit der ersten Kontaktelektrode 41 elektrisch verbunden, wobei die erste Kontaktelektrode 41 durch eine Isolationsschicht 71 von Bereichen des Halbleiterkörpers 100, die außerhalb des Viabereichs 11 liegen, und optional vom Grabenfüllmaterial 22 dielektrisch isoliert ist. Über die Kontaktelektrode 41 und das Halbleitervia 11 ist die Gateelektrode 61 mit der zweiten Kontaktelektrode 42 elektrisch verbunden, die auf der zweiten Oberfläche 102' angeordnet ist. Im Folgenden wird die erste Kontaktelektrode 41 auch als Verdrahtung bezeichnet. In der beispielhaften Ausführungsform ist nur eine Verdrahtung 41 auf der ersten Oberfläche 101 ausgebildet.
  • Folglich ist ein Gateanschluss G des MOS-Transistors durch die zweite Kontaktelektrode 42 ausgebildet, die auf der zweiten Oberfläche 102' des Halbleiterkörpers angeordnet ist. Die individuellen Sourcebereiche 51 und die Körperbereiche 52 sind mit einer Sourceelektrode 55 elektrisch verbunden, die von der Gateelektrode 61 dielektrisch isoliert ist. Die Sourceelektrode 55 ist auf der ersten Oberfläche 101 des Halbleiterkörpers angeordnet. Die Sourceelektrode 55 dieses vertikalen MOS-Transistors liegt über der ersten Oberfläche 101 und seine Gateelektrode 42 und seine Drainelektrode 56 sind auf der zweiten Oberfläche 102' des Halbleiterkörpers angeordnet.
  • Die Sourceelektrode 55 ist mit einer Elektrodenschicht 57 wie einer Metallisierungsschicht, die über der Sourceelektrode 55 und der Gatekontaktelektrode 41 angeordnet ist und die von der Gatekontaktelektrode 41 durch eine weitere dielektrische Schicht 72 dielektrisch isoliert ist, elektrisch verbunden. Die Elektrodenschicht 57 bildet eine äußere Sourceelektrode, die durch ihre planare Oberfläche an einem Leiterrahmen (nicht dargestellt) angebracht werden kann.
  • Alternativ kann eine Einzelschichtmetallisierung mit einer vorwiegend flachen Oberfläche verwendet werden und die Gatekontaktelektrode 41 kann aus einem anderen Material wie stark dotiertem Polysilizium hergestellt werden.
  • In diesem Zusammenhang sollte erwähnt werden, dass vor der Herstellung der Gateelektrode 42 und der Drainelektrode 56 auf der zweiten Oberfläche 102' Kontaktimplantierungen durchgeführt werden können, die Implantierungen sind, die zum Verringern des ohmschen Widerstandes zwischen dem Viabereich 11 und der Gateelektrode 42 und zwischen dem Drainbereich 54 und der Drainelektrode 56 dienen.
  • In der in 9 dargestellten Ausführungsform ist der Drainbereich 54 durch eine stark dotierte Halbleiterschicht 110 wie ein Substrat, auf dem eine schwächer dotierte Schicht 120 wie eine Epitaxieschicht, in der der Driftbereich 53 implementiert ist, angeordnet ist, ausgebildet. Gemäß einer weiteren Ausführungsform weist der Halbleiterkörper 100 eine Basisdotierung auf, die der Dotierung des Driftbereichs 53 entspricht. In diesem Fall werden der Drainbereich 54 – und ein optionaler Feldstoppbereich in einem IGBT – durch einen Implantations- und/oder Diffusions- und/oder Ausheilungsprozess ausgebildet, bevor die Drainelektrode 56 hergestellt wird. In diesem Fall definiert die vertikale Dicke des Halbleiterkörpers 100 die Länge des Driftbereichs 53.
  • Mit Bezug auf 9 kann eine Passivierungsschicht 73 auf der zweiten Oberfläche 102' oder auf der zweiten Isolationsschicht 31 (wenn eine zweite Isolationsschicht hergestellt wurde) ausgebildet werden. Die Passivierungsschicht 73 weist Kontaktöffnungen über der Gateelektrode 41 und der Drainelektrode 56 auf. An sich können die Gateelektrode 42 und die Drainelektrode mit denselben Verfahrensschritten hergestellt werden oder können ein Teil von einer strukturierten Metallisierungsschicht sein.
  • Der MOS-Transistor kann als Transistor vom n-Typ oder Transistor vom p-Typ implementiert werden. In einem Transistor vom n-Typ sind der Sourcebereich 51 und der Driftbereich 53 n-dotiert, während der Körperbereich 52 p-dotiert ist. Ein einem Transistor vom p-Typ sind der Sourcebereich 51 und der Driftbereich 53 p-dotiert, während der Körperbereich 52 n-dotiert ist. Der MOS-Transistor kann als MOSFET oder als IGBT implementiert werden. In einem MOSFET weist der Drainbereich 54 denselben Dotierungstyp wie der Sourcebereich 51 auf, und in einem IGBT weist der Drainbereich 54 (der auch als Kollektorbereich bezeichnet wird) einen Dotierungstyp auf, der zum Dotierungstyp des Sourcebereichs 51 komplementär ist.
  • Die zweite Kontaktelektrode oder Gateelektrode 42 und die Drainelektrode 56 können in vielen verschiedenen Weisen auf der zweiten Oberfläche 102' des Halbleiterkörpers 100 angeordnet sein. Drei verschiedene Ausführungsformen werden als nächstes mit Bezug auf 10 bis 12 erläutert, von denen jede einen horizontalen Querschnitt durch die zweite Kontaktelektrode 42 und die Drainelektrode 56 in einer horizontalen Schnittebne B-B, die in 9 dargestellt ist, zeigt.
  • In der in 10 dargestellten Ausführungsform sind die Drainelektrode 56 und die Gateelektrode 52 nebeneinander angeordnet, wobei der Drainbereich 56 einen Ausschnittbereich aufweist, in dem die Gateelektrode 42 angeordnet ist. Die Drainelektrode 56 und die Gateelektrode 42 sind durch die zweite Isolationsschicht 31 und/oder Isolationsschicht 21 elektrisch voneinander isoliert.
  • In der in 11 dargestellten Ausführungsform ist die Gateelektrode 42 von der Drainelektrode 56 umgeben, wobei die Gateelektrode 42 und die Drainelektrode 56 durch die zweite Isolationsschicht 31 elektrisch voneinander isoliert sind.
  • In der in 12 dargestellten Ausführungsform umgibt die Gateelektrode 42 die Drainelektrode 56, wobei diese zwei Elektroden 42, 56 durch die zweite Isolationsschicht 31 und/oder die Isolationsschicht 21 elektrisch voneinander isoliert sind. In der Ausführungsform gemäß 12 weist die Gateelektrode 42 wie der Halbleiterviabereich 11 eine ringförmige Geometrie auf.
  • In anderen Ausführungsformen weisen die Gateelektrode 42 und der Viabereich 11 verschiedene Formen auf. Die Drainelektrode 56 kann den Viabereich 11 überlappen. Dies erfordert jedoch einen Isolationsbereich zwischen der Gateelektrode 42 und den Drainbereichen sowie zwischen der Drainelektrode 56 und dem Viabereich 11.
  • Zwei MOS-Transistoren können in einem einzelnen Halbleiterkörper implementiert werden. 13 und 14 zeigen horizontale Querschnitte durch Gateelektroden und Drainelektroden von zwei MOS-Transistoren, die in einem Halbleiterkörper 100 implementiert sind. In der in 13 dargestellten Ausführungsform sind eine erste Gateelektrode 42 1 und eine erste Drainelektrode 56 1 eines ersten MOS-Transistors nebeneinander angeordnet und durch eine zweite Isolationsschicht 31 1 elektrisch voneinander isoliert. Ferner sind eine zweite Gateelektrode 42 2 und eine zweite Drainelektrode 56 2 eines zweiten MOS-Transistors nebeneinander angeordnet und durch eine zweite Isolationsschicht 31 2 elektrisch voneinander isoliert. Außerdem können ein oder mehrere Isolationsgräben 103 zwischen den Drainelektroden 56 1 und 56 2 vorgesehen sein oder einen oder beide MOS-Transistoren umgeben, um die Drain- und Sourcepotentiale seitlich voneinander zu isolieren. Die Sourcebereiche können mit einer gemeinsamen Sourceelektrode oder mit elektrisch isolierten Sourceelektroden verbunden sein. Folglich können Vorrichtungen mit gemeinsamer Source oder gemeinsamem Drain verwirklicht werden.
  • In der in 14 dargestellten Ausführungsform ist eine erste Drainelektrode 56 1 von einer ersten Gateelektrode 42 1 umgeben und eine zweite Drainelektrode 56 2 ist von einer zweiten Gateelektrode 42 2 umgeben, wobei die erste und die zweite Gateelektrode 42 1, 42 2 entfernt voneinander in einer horizontalen Richtung des Halbleiterkörpers angeordnet sind.
  • 15 stellt einen vertikalen Querschnitt durch den Halbleiterkörper 100 von 14 ist einer vertikalen Schnittebene C-C dar. In diesem vertikalen Querschnitt ist ein Abschnitt der ersten und der zweiten Gateelektrode 42 1, 42 2, der entsprechenden ersten Kontaktelektroden 42 1, 42 2 und der Halbleiterviabereiche 11 1, 11 2 gezeigt. Die Bezugszeichen 21 1 und 21 2 bezeichnen jeweilige erste Isolationsschichten. In der in 15 dargestellten Ausführungsform sind die Isolationsgräben vollständig mit den ersten Isolationsschichten 21 1, 21 2 gefüllt. Dies ist jedoch nur ein Beispiel. Diese Isolationsgräben könnten auch so implementiert werden, dass sie mit der ersten Isolationsschicht und einem Füllmaterial, z. B. wie in 1D gezeigt, gefüllt sind.
  • Das erste und das zweite Halbleitervia 11 1, 11 2, die in 15 dargestellt sind, sind jeweils durch zwei Isolationsgräben 103 11, 103 12 bzw. 103 21, 103 22 hergestellt (definiert). In einer horizontalen Richtung sind das erste und das zweite Via 11 1, 11 2 durch zwei erste Isolationsschichten 21 1, 21 2 und einen Halbleiterbereich 13, der zwischen den zwei ersten Isolationsschichten 21 1, 21 2 angeordnet ist, voneinander getrennt.
  • 16 stellt eine weitere Ausführungsform dar, in der die zwei Halbleiterviabereiche 11 1, 11 2 nur durch einen Isolationsgraben mit einer ersten Isolationsschicht 21 12 getrennt sind. In dieser Ausführungsform ist der Isolationsgraben zwischen den Halbleiterkontaktlöchern 11 1, 11 2 vollständig mit der Isolationsschicht 21 12 gefüllt. Dies ist jedoch nur ein Beispiel, dieser Isolationsgraben könnte auch mit der ersten Isolationsschicht 21 12 und einem zusätzlichen Füllmaterial, z. B. wie in 1D gezeigt, gefüllt sein. 17 stellt einen horizontalen Querschnitt durch die Anordnung gemäß 16 in einer horizontalen Schnittebene D-D dar.
  • 18 stellt eine weitere Ausführungsform einer Transistoranordnung mit zwei MOS-Transistoren, die in einen Halbleiterkörper 100 integriert sind, dar. 18 stellt einen horizontalen Querschnitt in einer horizontalen Schnittebene durch die Gateelektrode und die Drainelektrode dar. In dieser Ausführungsform ist zwischen den Halbleiterviabereichen 11 1 und 11 2 ein Halbleiterbereich 13 angeordnet und zwischen den Halbleiterviabereichen 11 1, 11 2 und den Drainelektroden oder Drainbereichen 54 1, 54 2 sind zusätzliche Halbleiterbereiche 14 1, 14 2 angeordnet, wobei die zusätzlichen Halbleiterbereiche 14 1, 14 2 von den Drainbereichen 54 1, 54 2 durch zusätzliche Isolationsgräben isoliert sind, die entsprechend den Isolationsgräben 103 1, 103 2 ausgebildet sind. Diese zusätzlichen Isolationsgräben sind mit zusätzlichen Isolationsschichten 24 1, 24 2 gefüllt. Wahlweise sind diese zusätzlichen Isolationsgräben mit den zusätzlichen Isolationsschichten 24 1, 24 2 und einem Füllmaterial wie die Isolationsgräben 103, die in 1D dargestellt sind, gefüllt. In dieser Ausführungsform trennen die zusätzlichen Halbleiterbereiche 14 1, 14 2 die Viabereiche 11 1, 11 2 von den Drainbereichen.
  • Gemäß einer Ausführungsform sind der Halbleiterbereich 13 und die Halbleiterbereiche 14 mit Anschlüssen für ein definiertes elektrisches Potential wie z. B. Masse oder Sourcepotential verbunden, wobei das Sourcepotential das elektrische Potential der Sourceelektrode 55 ist. Dadurch wird die kapazitive Kopplung zwischen den Gates der zwei Transistoren oder zwischen dem Gate und dem Drain eines Transistors signifikant verringert.
  • Im Hinblick auf 19 bis 27 werden weitere Ausführungsformen eines Verfahrens zur Herstellung eines Halbleiterbauteils 1000 mit zumindest seitlich isolierten Halbleitermesas dargestellt. Diese Figuren zeigen vertikale Querschnitte durch einen Halbleiterkörper 100 während oder nach speziellen Verfahrensschritten.
  • Mit Bezug auf 19 wird ein Halbleiterkörper 100 bereitgestellt. Der Halbleiterkörper 100 umfasst eine erste Oberfläche 101 und eine der ersten Oberfläche 101 gegenüberliegende zweite Oberfläche 102.
  • Gemäß einer Ausführungsform umfasst der Halbleiterkörper 100 zwei unterschiedlich dotierte Halbleiterschichten: eine erste Halbleiterschicht 110; und eine zweite Halbleiterschicht 120 auf der ersten Halbleiterschicht 110. Die erste Halbleiterschicht 110 ist beispielsweise ein Halbleitersubstrat und die zweite Halbleiterschicht 120 ist beispielsweise durch die dargestellte eine oder durch mehrere Epitaxieschichten 2 gebildet, die auf dem Substrat 110 bzw. übereinander gewachsen sind. Die zwei Halbleiterschichten 110, 120 können verschiedene Dotierungskonzentrationen und/oder Dotierungstypen aufweisen, wie vorstehend im Hinblick auf 1A erläutert. Die Dotierungstypen der Dotierungen der ersten und der zweiten Schicht 110, 120 können identisch sein oder können komplementär sein, so dass ein im Wesentlichen horizontaler pn-Übergang 14 zwischen der ersten Schicht 110 und der zweiten Schicht 120 ausgebildet ist. Alternativ kann der Halbleiterkörper 100 eine homogene Basisdotierung aufweisen. In der beispielhaften Ausführungsform ist die erste Halbleiterschicht 110 stärker dotiert als die zweite Halbleiterschicht 120.
  • Mit Bezug auf 20 wird mindestens ein Isolationsgraben 103 1, 103 2 ausgebildet, der sich von der ersten Oberfläche 101 in den Halbleiterkörper 100 erstreckt. Typischerweise werden die Isolationsgräben 103 1, 103 2 in den Halbleiterkörper 100 beispielsweise unter Verwendung eines Bosch-Prozesses geätzt.
  • In einer horizontalen Ebene kann der mindestens eine Isolationsgraben 103 1, 103 2 in vielen verschiedenen Weisen implementiert werden, d. h. mit vielen verschiedenen Geometrien. Die dargestellten Isolationsgräben 103 1, 103 2 können im Wesentlichen ringförmig sein, wie vorstehend mit Bezug auf die in 2 bis 4 dargestellten Ausführungsformen erläutert.
  • Folglich können zwei Isolationsgräben 103 1, 103 2, die in vertikalen Querschnitten voneinander getrennt sind, Abschnitten eines verbundenen Isolationsgrabens 103 1, 103 2 entsprechen.
  • Es ist zu beachten, dass der gezeigte vertikale Querschnitt typischerweise nur einem Abschnitt durch den Halbleiterkörper 100 entspricht. Das Halbleiterbauteil 1000 kann mehrere Isolationsgräben 103 1, 103 2 umfassen, die in der horizontalen Ebene eine Anordnung von Halbleitermesabereichen 100a, 100b und 100c im Halbleiterkörper 100 definieren. Die Anordnung kann zumindest in einer horizontalen Fläche regelmäßig sein. In anderen Ausführungsformen sind die Halbleitermesabereiche 100a, 100b, 100c in Abhängigkeit von den darin auszubildenden Halbleiterstrukturen in der horizontalen Ebene unterschiedlich geformt und/oder bemessen.
  • Wie in 20 dargestellt, erstrecken sich die Isolationsgräben 103 1, 103 2 typischerweise vollständig durch die Epitaxieschicht 120 und teilweise in das Substrat 110. Folglich ist die Epitaxieschicht 120 zumindest in dem gezeigten vertikalen Querschnitt in verschiedene Abschnitte 2a, 2b und 2c unterteilt. Wenn die gezeigten Isolationsgräben 103 1, 103 2 Abschnitten eines einzelnen Isolationsgrabens 103 1, 103 2 entsprechen, sind die Abschnitte 2a, 2c der Epitaxieschicht 120 typischerweise auch verbunden.
  • In der beispielhaften Ausführungsform umfasst jeder Halbleitermesabereich 100a, 100b, 100c einen Abschnitt 14a, 14b, 14c des pn-Übergangs 14. Die pn-Übergänge 14a, 14b, 14c können beispielsweise einen Teil einer jeweiligen Diodenstruktur oder von Transistorstrukturen im endgültigen Halbleiterbauteil 1000 bilden.
  • Insbesondere können Isolationsgräben 103 1, 103 2 mit hohem Seitenverhältnis unterschiedlich ausgebildet werden. In einem ersten Schritt kann ein breiter Graben, der sich in der horizontalen Richtung des gezeigten vertikalen Querschnitts im Wesentlichen zwischen den äußeren Seitenwänden der gezeigten Isolationsgräben 103 1, 103 2 erstreckt, unter Verwendung einer Ätzmaske, beispielsweise eines Photoresists, einer Siliziumoxid- oder Siliziumnitridhartmaske geätzt werden. Danach kann eine Oxidschicht auf den Seitenwänden des breiten Grabens ausgebildet werden. Dies wird typischerweise durch thermische Oxidation und anisotropes Ätzen durchgeführt, um das an der Bodenwand des breiten Grabens sowie an der ersten Oberfläche 101 ausgebildete thermische Oxid zu entfernen, während ein Teil der Hartmaske auf der ersten Oberfläche 101 belassen wird. Die Breite der Oxidschicht und des thermischen Oxids auf der Seitenwand des breiten Grabens entspricht im Wesentlichen der gewünschten Breite oder etwa der Hälfte der gewünschten Breite der gezeigten Isolationsgräben 103 1, 103 2. Danach wird der breite Graben unter Verwendung von selektiver Epitaxie mit Halbleitermaterial gefüllt. Ein beliebiges Halbleitermaterial, das aus der ersten Oberfläche 101 vorsteht, wird typischerweise entfernt, beispielsweise durch einen CMP-Prozess. Die Ätzmaske und/oder die Oxidschicht können nun entfernt werden. Diese Prozesssequenz führt auch zu einer Struktur, wie in 20 gezeigt.
  • Wie vorstehend im Hinblick auf 1E und 5A erläutert, soll der Halbleiterkörper 100 später an der zweiten Oberfläche 102 zumindest bis zu den Isolationsgräben 103 1, 103 2 verdünnt werden, um getrennte Halbleitermesabereiche 100a, 100b, 100c auszubilden. Folglich werden die Isolationsgräben 103 1, 103 2 typischerweise auf eine vertikale Tiefe d2 geätzt, die um etwa 5 bis etwa 30 typischer etwa 15 bis etwa 25 größer ist als die endgültige vertikale Dicke des Halbleiterkörpers 100. Die endgültige vertikale Dicke des Halbleiterkörpers 100 kann kleiner als 100 μm oder sogar kleiner als 50 μm sein. Ein Wafer mit einer solchen vertikalen Ausdehnung soll typischerweise während der Bearbeitung abgestützt werden. Daher ist die vertikale Ausdehnung d1 des Halbleiterkörpers 100 vor dem Verdünnen typischerweise größer, beispielsweise größer als etwa 250 μm. Die vertikale Ausdehnung d1 des Halbleiterkörpers 100 vor dem Verdünnen kann beispielsweise etwa 700 μm sein.
  • Danach wird eine erste Isolationsschicht 21 zumindest auf einer Seitenwand der Isolationsgräben 103 1, 103 2, typischerweise auf allen Seitenwänden der Isolationsgräben 103 1, 103 2 ausgebildet. Das resultierende Halbleiterbauteil 1000 ist in 21 dargestellt.
  • In der beispielhaften Ausführungsform wird der Isolationsgraben 103 1 vollständig mit der ersten Isolationsschicht 21 gefüllt, während die erste Isolationsschicht 21 nur die Seitenwände des Isolationsgrabens 103 2 bedeckt. Dies ist jedoch nur ein Beispiel. Typischerweise werden die Isolationsgräben 103 1, 103 2 des Halbleiterbauteils 1000 in gemeinsamen Prozessen ausgebildet, um die Bearbeitungskomplexität zu verringern. Folglich können die Isolationsgräben 103 1, 103 2 des Halbleiterbauteils 1000 dieselbe Struktur aufweisen.
  • Der innere Teil des Isolationsgrabens 103 2, d. h. der restliche Graben, wird mit einem Füllmaterial 22 gefüllt, das ein Isolationsmaterial oder ein elektrisch leitfähiges Material sein kann, wie vorstehend erläutert, beispielsweise mit Bezug auf 1C, wie z. B. ein amorphes oder polykristallines Halbleitermaterial, beispielsweise Polysilizium, ein Metall wie Kupfer oder Wolfram, ein Silicid oder Kohlenstoff. Das Füllen des inneren Teils des Isolationsgrabens 103 2 mit einem Material, das vom Material der ersten Isolationsschicht 21 verschieden ist, kann die mechanische Beanspruchung verringern. Folglich kann das Risiko eines Bruchs des Halbleiterkörpers 100 während der weiteren Bearbeitung verringert werden.
  • Die erste Isolationsschicht 21 kann durch thermische Oxidation und/oder durch Abscheidung und einen anschließenden Planarisierungsprozess ausgebildet werden. Das Füllmaterial 22 wird typischerweise durch Abscheidung und einen anschließenden Planarisierungsprozess ausgebildet. Dies ermöglicht ein im Wesentlichen hohlraumfreies Füllen des Isolationsgrabens 103 2. Folglich kann das Risiko eines Bruchs des Halbleiterkörpers 100 während der weiteren Bearbeitung weiter verringert werden.
  • Wie in 22 dargestellt, können die Isolationsgräben 103 1, 103 2 verjüngt sein. Folglich kann eine horizontale Ausdehnung der Isolationsgräben 103 1, 103 2 in einem unteren Abschnitt der Isolationsgräben 103 1, 103 2 im Vergleich zu einem jeweiligen oberen Abschnitt, der näher an der ersten Oberfläche 101 liegt, kleiner sein. Dies kann durch einen Bosch-Prozess erreicht werden.
  • In Abhängigkeit von den Funktionen des Halbleiterbauteils 1000 können mehrere Halbleiterbereiche oder Halbleiterzonen wie z. B. Source- oder Emitterbereiche zusätzlich von der ersten Oberfläche 101 in den Abschnitten 2a, 2b und 2c der Epitaxieschicht 120 ausgebildet werden. In oder auf jedem Halbleitermesabereich 100a, 100b und 100c kann ein aktives und/oder passives elektrisches Bauteil wie z. B. ein Widerstand, ein Kondensator, eine Diode und ein Transistor oder sogar eine vollständige Schaltungsanordnung ausgebildet werden. Eine MOSFET-Struktur kann beispielsweise in mindestens einer der Halbleitermesas 100a, 100b und 100c ausgebildet werden. Neben zusätzlichen Halbleiterzonen kann eine isolierte Gateelektrodenstruktur auf der ersten Oberfläche 101 oder in einem Graben, der sich von der ersten Oberfläche 101 in die jeweilige Halbleitermesa 100a, 100b, 100c erstreckt, ausgebildet werden. Der Deutlichkeit halber sind diese Strukturen in 22 nicht dargestellt.
  • Danach wird ein Zwischenschichtdielektrikum 8, beispielsweise eine Phosphosilikatglasschicht (PSG-Schicht) mit leitfähigen Durchgangskontakten 10a, 10b, 10c in Kontakt mit zumindest einigen der Halbleiterzonen auf der ersten Oberfläche 101 ausgebildet. Das resultierende Halbleiterbauteil 1000 ist in 23 dargestellt.
  • Ferner kann eine Verdrahtung (in 23 nicht dargestellt) zwischen mindestens zwei der Halbleitermesas 100a, 100b, 100c auf der ersten Oberfläche 101 ausgebildet werden.
  • Danach kann mindestens eine Metallisierung oder ein Anschluss 55 auf der ersten Oberfläche 101 ausgebildet werden, um die elektrischen Bauteile bzw. Schaltungen, die in den Halbleitermesas 100a, 100b und 100c ausgebildet sind, zu kontaktieren. Das resultierende Halbleiterbauteil 1000 ist in 24 dargestellt.
  • Der Deutlichkeit halber ist nur eine Metallisierung 55, die beispielsweise eine Sourcemetallisierung für eine Transistorstruktur und/oder eine Emittermetallisierung für eine IGBT-Struktur und/oder eine Diodenstruktur bildet, in 24 dargestellt. In Abhängigkeit von der Funktion des endgültigen Halbleiterbauteils 1000 können mehrere Metallisierungen auf der ersten Oberfläche 101 angeordnet werden. Eine Drainmetallisierung und eine Gatemetallisierung können beispielsweise zusätzlich auf der ersten Oberfläche 101 angeordnet werden. In anderen Ausführungsformen werden die Drainmetallisierung und/oder Gatemetallisierung später entgegengesetzt zur Sourcemetallisierung 55 angeordnet. In diesen Ausführungsformen kann ein Viabereich durch den Halbleiterkörper zusätzlich zum Kontaktieren der Gateelektroden, die neben der ersten Oberfläche 101 ausgebildet sind, mit der Gatemetallisierung, die gegenüberliegend zur ersten Oberfläche 101 ausgebildet ist, vorgesehen werden, wie vorstehend im Hinblick auf 1 bis 18 erläutert. In noch weiteren Ausführungsformen können zusätzliche Viabereiche durch den Halbleiterkörper vorgesehen werden, um andere Elektroden mit zusätzlichen Metallisierungen auf einer auszubildenden hinteren Oberfläche 102' zu verbinden. Nun ist die Bearbeitung des Halbleiterbauteils 1000 von der ersten Oberfläche 101 aus typischerweise beendet.
  • Zum Verdünnen und zur weiteren Rückseitenbearbeitung wird der Halbleiterkörper 100 danach typischerweise mit der ersten Oberfläche 101 an einem Trägersystem 60 angebracht, beispielsweise an ein Glassubstrat oder einen Glaswafer 60 geklebt. Wenn die Enddicke des Halbleiterkörpers 100 größer als etwa 200 μm ist, kann der Halbleiterkörper 100 auch an einer Folie angebracht werden oder sogar ohne irgendein Trägersystem weiter bearbeitet werden.
  • Danach wird Halbleitermaterial des Halbleiterkörpers 100 von der zweiten Oberfläche 102 entfernt, um untere Abschnitte der ersten Isolationsschicht 21 bzw. der Isolationsgräben 103 1, 103 2 freizulegen und eine hintere Oberfläche 102' auszubilden. Folglich werden Halbleitermesas 100a, 100b, 100c ausgebildet, die zumindest im vertikalen Querschnitt voneinander getrennt sind und durch die Isolationsgräben 103 1, 103 2 bzw. die erste Isolationsschicht 21 seitlich voneinander isoliert sind. Das resultierende Halbleiterbauteil 1000 ist in 25 dargestellt. In der beispielhaften Ausführungsform umfasst jede der Halbleitermesas 100a, 100b, 100c einen Abschnitt 2a, 2b bzw. 2c einer Epitaxieschicht 120 und einen jeweiligen angrenzenden Abschnitt 1a, 1b, 1c des Substrats 110.
  • Durch Entfernen von Halbleitermaterial des Halbleiterkörpers wird der Halbleiterkörper 100 auf eine vertikale Enddicke d3 zwischen der ersten Oberfläche 101 und der hinteren Oberfläche 102' verdünnt. Ein unterster Abschnitt der Isolationsgräben 103 1, 103 2 kann während dieses Prozesses entfernt werden. Die vertikale Enddicke d3 kann beispielsweise etwa 5 bis 30 typischer etwa 15 bis etwa 25 kleiner als die vertikale Ätztiefe d2 der Isolationsgräben 103 1, 103 2 sein.
  • Gemäß einer Ausführungsform wird der Halbleiterkörper 100 auf eine vertikale Dicke d3 zwischen der ersten Oberfläche 101 und der hinteren Oberfläche 102' von weniger als etwa 50 μm verdünnt, beispielsweise auf etwa 40 μm, indem Halbleitermaterial des Halbleiterkörpers 100 entfernt wird. Wenn der Halbleiterkörper 100 an einem ausreichend stabilen Trägersystem 60 wie z. B. einem Glaswafer befestigt wird, können Halbleiterbauteile 1000 mit einem sehr dünnen Halbleiterkörper 100 hergestellt werden. Dies ist für Anwendungen mit niedriger Spannung besonders interessant.
  • Das Entfernen von Halbleitermaterial des Halbleiterkörpers 100 wird typischerweise durch eine Kombination von mechanischem Verdünnen, beispielsweise Schleifen oder Polieren, einem CMP-Prozess, mit chemischem und/oder Plasmaätzen erreicht, um eine ausreichend geringe Oberflächenrauheit der hinteren Oberfläche 102' zu erreichen. Beispielsweise wird ein Schleifprozess verwendet, um einen größeren Abschnitt des Halbleitermaterials zu entfernen. Danach kann Ätzen verwendet werden, um weiteres Halbleitermaterial des Halbleiterkörpers 100 zu entfernen, beispielsweise einige Mikrometer, bis die gewünschte endgültige vertikale Dicke d3 des Halbleiterkörpers 100 erreicht ist. Das Halbleitermaterial kann selektiv bis auf die erste Isolationsschicht 21 und/oder das Füllmaterial 22 geätzt werden. In dieser Ausführungsform können die erste Isolationsschicht 21 und/oder das Füllmaterial 22 geringfügig von der hinteren Oberfläche 102' vorstehen.
  • Gemäß einer Ausführungsform wird das Entfernen von Halbleitermaterial des Halbleiterkörpers 100 derart ausgeführt, dass die hintere Oberfläche 102' im Wesentlichen kratzerfrei ist. Beispielsweise liegt die Oberflächenrauheit der hinteren Oberfläche 102' typischerweise unter 50 nm, typischer unter 10 nm und noch typischer unter 1 nm. Folglich werden spätere Abscheidungen auf die hintere Oberfläche 102' erleichtert.
  • Gemäß noch einer weiteren Ausführungsform wird das Entfernen von Halbleitermaterial des Halbleiterkörpers 100 derart ausgeführt, dass die erste Isolationsschicht 21 und/oder das Füllmaterial 22 nicht freigelegt werden. In dieser Ausführungsform bedeckt eine dünne Schicht aus Halbleitermaterial die erste Isolationsschicht 21 und/oder das Füllmaterial 22 nach dem Entfernen des Halbleitermaterials des Halbleiterkörpers 100. Die dünne Schicht kann in einem späteren Schritt vollständig oxidiert werden.
  • Mit Bezug auf 26 wird eine zweite Isolationsschicht 31' auf der hinteren Oberfläche 102' derart abgeschieden, dass sich die zweite Isolationsschicht 31' zur ersten Isolationsschicht 21 erstreckt bzw. an diese angrenzt. Folglich werden Halbleitermesas 100a, 100b, 100c ausgebildet, die durch die erste Isolationsschicht 21 und die zweite Isolationsschicht 31' voneinander isoliert sind.
  • Typischerweise wird die zweite Isolationsschicht 31' maskenlos auf der hinteren Oberfläche 102' abgeschieden. Folglich werden die Halbleitermesas 100a, 100b, 100c auf der hinteren Oberfläche 102' durch die zweite Isolationsschicht 31' vollständig isoliert. In der beispielhaften Ausführungsform ist zumindest die mittlere Halbleitermesa 100b an den Seitenwänden und an der hinteren Oberfläche 102' durch eine Isolationsstruktur, die durch die erste Isolationsschicht 21 auf den Seitenwänden der Isolationsgräben 103 1, 103 2 und durch die zweite Isolationsschicht 31' ausgebildet ist, vollständig isoliert. Dies gilt auch für Ausführungsformen, in denen die erste Isolationsschicht 21 und/oder das Füllmaterial 22 geringfügig von der hinteren Oberfläche 102' nach dem Entfernen von Halbleitermaterial des Halbleiterkörpers 100 vorstehen. In diesen Ausführungsformen wird die zweite Isolationsschicht 31' auch auf und in direktem Kontakt mit der ersten Isolationsschicht 21 und dem Füllmaterial 22 ausgebildet. In Ausführungsformen, in denen eine dünne Schicht aus Halbleitermaterial die erste Isolationsschicht 21 und das optionale Füllmaterial 22 nach dem Entfernen von Halbleitermaterial des Halbleiterkörpers 100 bedeckt, wird die zweite Isolationsschicht 31' typischerweise durch anodische Oxidation des Halbleitermaterials ausgebildet, so dass die zweite Isolationsschicht 31' an die erste Isolationsschicht 21 und das optionale Füllmaterial 22 angrenzt.
  • Die zweite Isolationsschicht 31' kann die hintere Oberfläche 102' in dem endgültig hergestellten Halbleiterbauteil als zweite Isolationsschicht 31 vollständig bedecken. Alternativ kann die abgeschiedene zweite Isolationsschicht 31' später teilweise vertieft werden, so dass restliche Abschnitte 31 der Isolationsschicht 31' die zweite Isolationsschicht 31 in dem endgültig hergestellten Halbleiterbauteil bilden. In beiden Fällen ist mindestens eine der Halbleitermesas 100a, 100b, 100c, beispielsweise die mittlere Halbleitermesa 100b, an der hinteren Oberfläche 102' vollständig mit der zweiten Isolationsschicht 31 bedeckt, die an die erste Isolationsschicht 21 angrenzt. Folglich sind die in der Halbleitermesa 100b ausgebildeten Halbleiterstrukturen von den benachbarten Halbleitermesas 100a, 100c isoliert. Dies verringert zumindest den Kriechstrom und ungewolltes Übersprechen zwischen den Halbleitermesas 100a, 100b und 100c. Die im Hinblick auf 19 bis 26 erläuterten Prozesse können daher verwendet werden, um integrierte Schaltungen, in denen verschiedene Funktionen verwirklicht sind, in den isolierten Halbleitermesas 100a, 100b, 100c oder isolierten Halbleiterpotentialtöpfen 100a, 100b, 100c herzustellen.
  • Danach kann eine Stabilisierungsschicht 56', beispielsweise eine Metallschicht, auf der zweiten Isolationsschicht 31 abgeschieden werden. Das resultierende Halbleiterbauteil 1000 ist in 27 dargestellt.
  • In der beispielhaften Ausführungsform sind die in der Halbleitermesa 100b ausgebildeten Halbleiterstrukturen von den benachbarten Halbleitermesas 100a, 100c durch eine Isolationsstruktur, die durch die erste Isolationsschicht 21 auf den Seitenwänden der Isolationsgräben 103 1, 103 2 und durch die zweite Isolationsschicht 31 ausgebildet ist, isoliert. Folglich wird ein Kriechstrom und ungewolltes Übersprechen zwischen den Halbleitermesas 100a, 100b und 100c zumindest verringert.
  • Das Halbleiterbauteil 1000 kann nun vom Trägersystem 60 entfernt werden. Typischerweise werden mehrere Halbleiterbauteile 1000 parallel auf einem gemeinsamen Wafer ausgebildet, der vor oder nach dem Entfernen des gemeinsamen Wafers vom Trägersystem 60 in individuelle Halbleiterkörper (Chips) geschnitten werden kann.
  • Ein ähnliches Halbleiterbauteil, wie in 26 und 27 dargestellt, kann auch unter Verwendung der SOI-Technologie hergestellt werden. Beispielsweise können tiefe vertikale Gräben bis zu einer vergrabenen Oxidschicht eines SOI-Wafers geätzt und mit einem dielektrischen Material gefüllt werden. Folglich können auch isolierte Potentialtöpfe ausgebildet werden. Dieses Herstellungsverfahren ist jedoch aufgrund des viel höheren Preises von SOI-Wafern im Vergleich zu normalen Wafern teurer.
  • Ferner können nicht nur Siliziumoxid und Saphir, die in der SOI-Technologie verwendet werden, als Material der zweiten Isolationsschicht 31 in den hier erläuterten Verfahren verwendet werden. In Abhängigkeit von der Anwendung und dem Halbleitermaterial des Halbleiterkörpers kann das Material der zweiten Isolationsschicht 31 gemäß mechanischen und/oder thermischen Kriterien ausgewählt werden. Ein dielektrisches Material mit hoher Wärmeleitfähigkeit wie z. B. Aluminiumnitrid (AlN), diamantartiger Kohlenstoff oder ein Organosilikatdielektrikum, das auch als C-dotiertes Oxid (CDO) bekannt ist, oder Organosilikatglas (OSG) wie z. B. SiCOH kann beispielsweise als Material der zweiten Isolationsschicht 31 verwendet werden, um die Entfernung von übermäßiger Wärme vom Halbleiterbauteil 1000 zu verbessern. Ferner ist es möglich, die Wärmeausdehnungskoeffizienten des Halbleitermaterials und des Materials der zweiten Isolationsschicht 31 besser anzupassen. Folglich wird die Wärmebelastung während der Operation und/oder des Lötens des Halbleiterbauteils 1000 mit seiner Rückseite 102' an einen Leiterrahmen verringert. Aluminiumnitrid kann beispielsweise als Material der zweiten Isolationsschicht 31 auf einem Siliziumhalbleiterkörper 100 verwendet werden, um sowohl eine hohe Wärmeleitung als auch eine geringe thermische Beanspruchung bei veränderlichen Temperaturen zu erreichen.
  • Wie bereits vorstehend im Hinblick auf 1F und 1G erläutert, wird das Abscheiden der zweiten Isolationsschicht 31 typischerweise bei vergleichsweise niedrigen Temperaturen wie Temperaturen unterhalb 600°C oder sogar unterhalb 400°C durchgeführt, um Strukturen, die bereits neben der ersten Oberfläche 101 ausgebildet sind, zu schützen. Weitere geeignete Materialien für die Niedertemperaturausbildung der zweiten Isolationsschicht 31 sind Borsilikatglas, Aufschleuderglas, Silikon, ein polymerisiertes Imid, ein Parylen oder ein polymerisiertes Benzocyclobuten, ein gehärtetes Harz, beispielsweise ein gehärtetes Epoxidharz wie z. B. SU8 oder andere synthetische Materialien. Andere dielektrische Standardmaterialien der Halbleitertechnologie wie z. B. Siliziumnitrid können natürlich auch als zweite Isolationsschicht 31 abgeschieden werden. Ferner kann die zweite Isolationsschicht 31 durch galvanische Oxidation ausgebildet werden.
  • Gemäß einer Ausführungsform umfasst das hergestellte Halbleiterbauteil 1000 einen Halbleiterkörper 100 mit einer ersten Oberfläche 101 und einer der ersten Oberfläche 101 gegenüberliegenden hinteren Oberfläche 102' und mindestens einen Isolationsgraben 103 1, 103 2, der im Halbleiterkörper 100 ausgebildet ist. Eine erste Isolationsschicht 21 erstreckt sich auf mindestens einer Seitenwand des mindestens einen Isolationsgrabens 103 1, 103 2 von der ersten Oberfläche 101 zur hinteren Oberfläche 102'. Eine zweite Isolationsschicht 31 ist auf der hinteren Oberfläche 102' abgeschieden und umfasst Aluminiumnitrid, diamantartigen Kohlenstoff, Borsilikatglas, ein Aufschleuderglas, ein Organosilikatdielektrikum, ein Silikon, ein polymerisiertes Imid, ein Parylen oder ein polymerisiertes Benzocyclobuten und ein gehärtetes Harz oder/oder ein anderes synthetisches Material. Die zweite Isolationsschicht 31 kann auch ein Oxid sein, das beispielsweise durch anodische Oxidation ausgebildet wird. Mindestens zwei Halbleitermesas 100a, 100b, 100c sind im Halbleiterkörper 100 ausgebildet, die durch die erste Isolationsschicht 21 seitlich voneinander isoliert sind. Mindestens eine der zwei Halbleitermesas 100a, 100b, 100c ist auf der hinteren Oberfläche 102' durch die zweite Isolationsschicht 31 vollständig isoliert. Folglich wird ein Halbleiterbauteil 1000, typischerweise eine IC, mit geringem Kriechstrom und geringem Übersprechen zwischen den Halbleitermesas 100a, 100b und 100c geschaffen.
  • Typischerweise ist der mindestens eine Isolationsgraben 103 1, 103 2 im Wesentlichen lunkerfrei. Die erste Isolationsschicht 21 bedeckt beispielsweise nur die Seitenwände von mindestens einem Isolationsgraben 103 1, 103 2 und der restliche Graben ist mit einem anderen dielektrischen Material oder leitfähigen Material gefüllt.
  • Das Halbleiterbauteil 1000 bildet typischerweise eine integrierte Schaltung mit mehreren Halbleitermesas 100a, 100b, 100c, die durch die zweite Isolationsschicht 31 und erste Isolationsschichten 21, die in jeweiligen Isolationsgräben 103 1, 103 2 bzw. an den Seitenwänden der jeweiligen Isolationsgräben 103 1, 103 2 angeordnet sind, voneinander isoliert sind. Weitere Beispiele werden nachstehend im Hinblick auf 30 bis 33 erläutert.
  • Mit Bezug auf 28 und 29 werden weitere Ausführungsformen zur Herstellung von Halbleiterbauteilen erläutert. Nach dem Abscheiden der zweiten Isolationsschicht 31 auf der hinteren Oberfläche 102', wie vorstehend im Hinblick auf 26 erläutert, kann die zweite Isolationsschicht 31 teilweise vertieft werden, um mindestens eine der Halbleitermesas 100a, 100b und 100c auf der hinteren Oberfläche 102' freizulegen. Das resultierende Halbleiterbauteil 1002 mit beispielhaft freiliegender Halbleitermesa 100b ist in 28 dargestellt. Vor oder nach der Ausbildung der zweiten Isolationsschicht 31 kann eine Kontakt- oder Emitterimplantation mit z. B. P, As, Sb, B angewendet werden.
  • Danach kann eine Metallisierung 56 auf der Rückseite 102' in ohmschem Kontakt mit der freiliegenden Halbleitermesa 100b ausgebildet werden. Folglich wird ein Rückseitenkontakt 56 ausgebildet. Das resultierende Halbleiterbauteil 1002 ist in 29 dargestellt.
  • Der Rückseitenkontakt 56 kann beispielsweise eine Drainelektrode für eine MOSFET-Struktur oder eine Kollektorelektrode für eine IGBT-Struktur bilden. Die Metallisierung 56 kann durch Abscheidung ausgebildet werden und kann die hintere Oberfläche 102' vollständig bedecken. In anderen Ausführungsformen wird die Metallisierung 56 so strukturiert, dass verschiedene Kontakte auf der Rückseite 102' ausgebildet werden. Beispielsweise können eine Gateelektrode und eine Drainelektrode auf der Rückseite 102' ausgebildet werden, wie vorstehend im Hinblick auf 9 erläutert. Wenn der Isolationsgraben 103 2 mit einem leitfähigen Material 22 gefüllt wird, kann diese Füllung auch auf der Rückseite 102' vertieft und als Durchgangskontakt zwischen einer Gatemetallisierung, die auf der Rückseite 102' angeordnet ist, und einer oder mehreren Gateelektroden, die neben der ersten Oberfläche 101 angeordnet sind, verwendet werden.
  • Ein ähnliches Halbleiterbauteil, wie in 29 dargestellt, kann auch unter Verwendung der SOI-Technologie hergestellt werden. Tiefe vertikale Gräben können beispielsweise zu einer lokalen vergrabenen Oxidschicht eines SOI-Wafers geätzt und mit einem dielektrischen Material gefüllt werden. Dieses Herstellungsverfahren ist jedoch aufgrund der vergleichsweise hohen Preise des SOI-Wafers teurer.
  • Mit Bezug auf 30 wird ein weiteres Halbleiterbauteil 2000, das mit den hier erläuterten Verfahren hergestellt werden kann, erläutert. Das Halbleiterbauteil 2000 ist ähnlich zum Halbleiterbauteil 1002 und umfasst auch zwei Isolationsgräben 103 1, 103 2 und eine zweite Isolationsschicht 31, die auf der hinteren Oberfläche 102' angeordnet ist und teilweise vertieft ist. Die Isolationsgräben 103 1, 103 2 und die zweite Isolationsschicht 31 bilden eine Isolationsstruktur, die die Halbleitermesas 100a, 100b, 100c voneinander isoliert. Der vertikale Querschnitt durch den Halbleiterkörper 100 des Halbleiterbauteils 2000 ist jedoch detaillierter.
  • Aufgrund der Isolationsstruktur sind drei verschiedene Schaltungen, die elektrisch entkoppelt sind, in jeweiligen Teilen 200a, 200b, 200c bzw. Halbleitermesas 100a, 100b, 100c des Halbleiterbauteils 2000 angeordnet. In der beispielhaften Ausführungsform steht nur die Halbleitermesa 100c mit der Rückseitenmetallisierung 56, die eine Metallisierung eines Leistungs-n-MOSFET bildet, der im Teil 200c ausgebildet ist, in ohmschem Kontakt. Die Rückseitenmetallisierung 56 kann aus Kupfer (Cu) bestehen, das mit einem Drainbereich 54, der durch einen unteren Abschnitt 1c der Halbleitermesa 100c gebildet ist, über eine optionale Kontakt- und Sperrschicht 54, die beispielsweise aus Aluminium, Titan oder Silber besteht, in Kontakt steht. Mehrere Gateelektroden 61 und Feldplatten 63 sind in vertikalen Gräben angeordnet, die sich von der ersten Oberfläche 101 in die Halbleitermesa 100c erstrecken. Die Gateelektroden 61 und Feldplatten 63 sind von einem Driftbereich 2c vom n-Typ, einem Körperbereich 3c vom p-Typ und Sourcebereichen 51 vom n+-Typ durch ein Gate- und ein Felddielektrikum 62 isoliert. Auf der ersten Oberfläche 101 ist ein Zwischenschichtdielektrikum 8 mit Durchgangskontakten 12c angeordnet, die die Source- und Körperbereiche 51, 3c mit einer Sourceelektrode 55c oder einem Sourceanschluss 55c verbinden, der durch eine Sourcemetallisierung 55c auf dem Zwischenschichtdielektrikum 8 ausgebildet ist. Die Sourcemetallisierung 55c kann auch aus Kupfer bestehen und kann mit einer Schutzschicht 11c beispielsweise aus NiP bedeckt sein. Der Deutlichkeit halber ist eine Gatemetallisierung des MOSFET in 30 nicht gezeigt.
  • Typischerweise bildet das Halbleiterbauteil 2000 eine IC, die ferner Schaltungen in den Teilen 200a und 200b umfasst. Diese Schaltungen können Leistungsschaltungen oder logische Schaltungen oder Messschaltungen sein, die mit jeweiligen Metallisierungen 55a (mit optionaler Schutzschicht 11a) und 55b (mit optionaler Schutzschicht 11b) durch die Durchgangskontakte 10a, 10b verbunden sind. Die beispielhaften Halbleiterzonen 4a und 4b können vom n-Typ sein und die beispielhaften Halbleiterzonen 3a und 3b können vom p-Typ sein. Die Dotierungsbeziehungen können jedoch auch umgekehrt sein. Ferner hängt die detaillierte Struktur der Halbleitermesas 100a, 100b typischerweise von den gewünschten Funktionen der IC ab. Um die Vorderseitenkontaktierung der IC zu erleichtern, sind die Metallisierungen 55a, 55b und 55c typischerweise voneinander und von einer weiteren Gatemetallisierung (in 30 nicht dargestellt) durch eine Isolationsschicht 17, beispielsweise eine IMID-Schicht, getrennt.
  • Mit Bezug auf 31 wird ein weiteres Halbleiterbauteil 3000, das mit den hier erläuterten Verfahren hergestellt werden kann, erläutert. Das Halbleiterbauteil 3000 ist ähnlich zum Halbleiterbauteil 1002, umfasst jedoch im gezeigten vertikalen Querschnitt drei Isolationsgräben 103 1, 103 2, 103 3. Eine zweite Isolationsschicht 31 ist auf der hinteren Oberfläche 102' angeordnet und teilweise vertieft. Die Isolationsgräben 103 1, 103 2, 103 3 und die zweite Isolationsschicht 31 bilden eine Isolationsstruktur, die die Halbleitermesas 100a, 100b, 100c voneinander isoliert.
  • Der Deutlichkeit halber ist nur ein rechter Abschnitt eines aktiven Bereichs des Halbleiterbauteils 3000 in 31 dargestellt. In der beispielhaften Ausführungsform kann die Halbleitervorrichtung 3000 als TEDFET (Grabenerweiterungsdrain-Feldeffekttransistor) betrieben werden. Folglich umfasst der Halbleiterkörper 100 eine vertikale MOSFET-Struktur in der Halbleitermesa 100a. Der Deutlichkeit halber ist in 31 nur ein ganz rechter Abschnitt der vertikalen MOSFET-Struktur dargestellt. Eine Gateelektrode 61a, die von benachbarten Halbleiterbereichen 2a, 3a durch einen dielektrischen Gatebereich 62a isoliert ist, erstreckt sich von der ersten Oberfläche 101 durch den Körperbereich 3a vom p-Typ und teilweise in einen Driftbereich 2a vom n-Typ, der einen pn-Übergang 14a mit dem Körperbereich 3a bildet. Ein Sourcebereich 51 vom n+-Typ und ein Körperkontaktbereich vom p+-Typ (in
  • 31 nicht gezeigt) sind in den Körperbereich 3a eingebettet und stehen mit einer durch das Zeichen S symbolisierten Sourcemetallisierung in ohmschem Kontakt. Der Driftbereich 2a steht mit einer Drainmetallisierung 56 über einen Drainkontaktbereich 1a in ohmschem Kontakt. Der Drainkontaktbereich 1a wird typischerweise nach dem Verdünnen des Halbleiterkörpers 100 beispielsweise durch Implantation und einen anschließenden Eintreibprozess oder Ausheilungsprozess von der hinteren Oberfläche 102' ausgebildet. In einer anderen Ausführungsform werden optionale Halbleiterbereiche 1b, 1c vom n+-Typ auch in der Halbleitermesa 100b bzw. in der Halbleitermesa 100c angeordnet, wie durch die Strich-Punkt-Linie in 31 angegeben. Die Herstellung eines solchen Halbleiterbauteils kann sogar einfacher sein, da kein zusätzlicher Implantationsprozess an der hinteren Oberfläche 102' erforderlich ist, beispielsweise wenn der anfänglich bereitgestellte Halbleiterkörper 100 ein Halbleitersubstrat vom n+-Typ und eine darauf angeordnete Epitaxieschicht vom n-Typ umfasst, wie im Hinblick auf 19 erläutert.
  • Außerdem ist eine Driftkanalsteuerstruktur in der Halbleitermesa 100b neben der MOSFET-Struktur ausgebildet, die in der benachbarten Halbleitermesa 100a ausgebildet ist. Ein Driftsteuerbereich 2b, der auch vom n-Typ oder p-Typ sein kann, ist benachbart zum Driftbereich 2a angeordnet. Der Driftsteuerbereich 2b ist vom Driftbereich 2a durch die erste Isolationsschicht 21, die im Isolationsgraben 103 1 angeordnet ist und sich zur zweiten Isolationsschicht 31 erstreckt, dielektrisch isoliert. Folglich ist der Driftsteuerbereich 2b auch von der Drainmetallisierung 56 isoliert. Die Funktion des Driftsteuerbereichs 2b besteht darin, einen leitenden Kanal im Driftbereich 2a entlang der ersten Isolationsschicht 21 des Isolationsgrabens 103 1 zu steuern, wenn sich die MOSFET-Struktur in ihrem Durchlasszustand befindet. Der Driftsteuerbereich 2b dient daher zum Verringern des Durchlasswiderstandes des gesamten Transistorbauteils.
  • Anders als in üblichen MOSFETs kann der Driftbereich 2a des Halbleiterbauteils 3000 ungeachtet des Typs der MOS-Transistorstruktur n-dotiert oder p-dotiert sein. Wenn beispielsweise in einer MOSFET-Struktur vom n-Typ der Driftbereich 2a n-dotiert ist, dann wird ein Anreicherungskanal entlang der ersten Isolationsschicht 21 des Isolationsgrabens 103 1 ausgebildet und wird durch den Driftsteuerbereich 2b gesteuert. In dieser Ausführungsform wird die erste Isolationsschicht 21 des Isolationsgrabens 103 1 auch als Anreicherungsschicht bzw. Anreicherungsoxid bezeichnet. Wenn der Driftbereich 2a in einer MOSFET-Struktur vom n-Typ p-dotiert ist, dann bildet sich ein Inversionskanal entlang der ersten Isolationsschicht 21 des Isolationsgrabens 103 1 im Driftbereich 2a, wenn sich das Bauteil in seinem Durchlasszustand befindet. Wie ein gewöhnlicher MOSFET befindet sich dieses Bauteil in seinem Durchlasszustand, wenn eine Spannung zwischen einem Sourcebereich 51 und einem Drainbereich 54, der durch einen unteren Abschnitt 1a der Halbleitermesa 100a gebildet ist, bzw. zwischen Source- und Drainmetallisierungen S, 56 angelegt wird, und wenn ein geeignetes elektrisches Potential an die Gateelektrode 61a angelegt wird, das einen leitenden Kanal im Körperbereich 3a zwischen dem Sourcebereich 51 und dem Driftbereich 2a bewirkt. In einer MOSFET-Struktur vom n-Typ ist die Spannung, die zwischen dem Drainbereich 54 und dem Sourcebereich 51 angelegt werden soll, um das Bauteil in seinen Durchlasszustand umzuschalten, eine positive Spannung und das Gatepotential ist ein positives Potential im Vergleich zum Sourcepotential.
  • Wenn sich das Halbleiterbauteil 3000 in seinem Durchlasszustand befindet, sind Ladungsträger im Driftsteuerbereich 2b erforderlich, um den Anreicherungs- oder Inversionskanal entlang der ersten Isolationsschicht 21 des Isolationsgrabens 103 1 im Driftbereich 2a auszubilden. In einem Halbleiterbauteil 3000 mit einer MOSFET-Struktur vom n-Typ sind Löcher im Driftsteuerbereich 2b zum Ausbilden dieses leitenden Kanals erforderlich. Diese Ladungsträger im Driftsteuerbereich 2b sind nur erforderlich, wenn sich das Bauteil in seinem Durchlasszustand befindet. Wenn sich das Bauteil in seinem Sperrmodus befindet, werden diese Ladungsträger vom Driftsteuerbereich 2b entfernt – und äquivalent zum Driftbereich 2a – bildet sich eine Raumladungszone oder Verarmungszone im Driftsteuerbereich 2b. In diesem Zusammenhang sollte erwähnt werden, dass der Driftsteuerbereich 2b vom gleichen Leitungstyp wie der Driftbereich 2a sein kann oder von einem komplementären Leitungstyp sein kann.
  • Die Ladungsträger, die vom Driftsteuerbereich 2b bewegt werden, wenn sich das Bauteil in seinem Sperrmodus befindet oder abgeschaltet ist, werden in einer integrierten Kondensatorstruktur gespeichert, bis das Bauteil das nächste Mal eingeschaltet wird. Diese integrierte Kondensatorstruktur ist in einem Verbindungsbereich 3b ausgebildet, der an den Driftsteuerbereich 2b angrenzt und der für ein Bauteil vom n-Typ p-dotiert ist. Ferner kann die integrierte Kondensatorstruktur sich teilweise in den Driftsteuerbereich 2b erstrecken. Der Verbindungsbereich 3b und der Driftsteuerbereich 2b wirken als Trägerschicht für eine isolierte Elektrode 61b der integrierten Kondensatorstruktur. Die Elektrode 61b ist durch eine dielektrische Schicht 62b isoliert und wird im Folgenden auch als isolierte Kondensatorelektrode bezeichnet. Zum Liefern von Ladungsträgern zur Driftsteuerzone 2b, wenn das Bauteil zum ersten Mal eingeschaltet wird, d. h. wenn die integrierte Kondensatorstruktur noch nicht aufgeladen wurde, kann der Driftsteuerbereich 2b mit einem Gateanschluss bzw. einer Gatemetallisierung G über einen Verbindungsbereich 3b gekoppelt werden. In diesem Fall werden Ladungsträger von einer Gatetreiberschaltung (in 31 nicht gezeigt), die bei der Operation des Halbleiterbauteils 400 mit dem Gateanschluss G gekoppelt wird, geliefert. Eine Diode 65 ist zwischen einer Halbleiterzone 3c vom p-Typ und einer Halbleiterzone 4c vom n-Typ in der Halbleitermesa 100c ausgebildet, die durch die erste Isolationsschicht 21 des Isolationsgrabens 103 2 und die zweite Isolationsschicht 31 isoliert ist. Die Diode 65 ist zwischen den Gateanschluss G und den Verbindungsbereich 3b gekoppelt und dient zum Verhindern der Entladung des Driftsteuerbereichs 2b in der Richtung des Gateanschlusses G. Aufgrund der Isolation der Halbleitermesa 100b durch eine Isolationsstruktur, die durch die erste Isolationsschicht 21 der Isolationsgräben 103 1, 103 2 und die zweite Isolationsschicht 31 gebildet ist, wird eine Entladung des Driftsteuerbereichs 2b zu benachbarten Halbleiterbereichen 1a, 2a und 2c verhindert. In der beispielhaften Ausführungsform sind zwei verschiedene Schaltungen, nämlich ein TEDTFET und die Diode 65, die durch eine Verdrahtung auf der ersten Oberfläche 101 elektrisch entkoppelt sind, in jeweiligen Teilen 300a, 300c des Halbleiterbauteils 3000 ausgebildet, das eine integrierte Schaltung bildet. In weiteren Ausführungsformen können die Gatetreiberschaltung und weitere Schaltungen auch integriert sein, typischerweise in weiteren isolierten Halbleitermesas ausgebildet sein. Ein Beispiel wird im Hinblick auf 32 erläutert.
  • Das im vertikalen Querschnitt von 32 dargestellte Halbleiterbauteil 3002 ist ähnlich zum Halbleiterbauteil 3000 und kann auch mit den hier erläuterten Verfahren ausgebildet werden. Das Halbleiterbauteil 3000 umfasst jedoch ferner eine Schaltung zum Aufladen des Anreicherungsoxids 21, das im Isolationsgraben 103 1 ausgebildet ist. In der beispielhaften Ausführungsform ist die Schaltung zum Aufladen des Driftsteuerbereichs 2b in der isolierten Halbleitermesa 100d ausgebildet, die von den anderen Halbleitermesas 100a, 100b, 100c zumindest durch die erste Isolationsschicht 21 der Isolationsgräben 103 3, 103 4 und durch die angrenzende zweite Isolationsschicht 31 isoliert ist. Die Schaltung zum Aufladen des Anreicherungsoxids umfasst eine Elektrode 61d, die durch einen dielektrischen Bereich 62d isoliert ist. Die Elektrode 61d sowie eine Halbleiterzone 5d vom p+-Typ und eine angrenzende Halbleiterzone 55d vom n+-Typ sind mit der Drainmetallisierung verbunden, wie durch das Bezugszeichen D angegeben. Eine Diode 67 ist zwischen einem Halbleiterbereich 3d vom p-Typ, der an die Halbleiterzonen 5d und 55d angrenzt, und einem Halbleiterbereich 2d vom n-Typ ausgebildet. Wie durch das Bezugszeichen DCR angegeben, ist eine Halbleiterzone 6d vom n+-Typ, die an den Halbleiterbereich 2d vom n-Typ angrenzt, mit dem Driftsteuerbereich 2b verbunden, der durch die Schaltung zum Aufladen des Anreicherungsoxids über eine nicht dargestellte Verdrahtung aufgeladen werden kann.
  • Die isolierte Halbleitermesa 100c umfasst eine Z-Diode 66, die zwischen einem Ladegateanschluss CHG und einem Sourceanschluss S verbunden ist. Es ist zu beachten, dass die beispielhafte Schaltungsanordnung, die in 32 dargestellt ist, typischerweise weitere Schaltungen bzw. Komponenten umfasst, die in weiteren isolierten Halbleitermesas angeordnet sind. Beispielsweise ist eine weitere Diode 65, wie in 31 dargestellt, typischerweise auch zwischen einem Gateanschluss G und einem Ladegateanschluss CHG integriert und verbunden. Ferner können eine Temperaturmessschaltung und/oder eine Strommessschaltung zusätzlich in jeweiligen isolierten Halbleitermesas ausgebildet sein. Folglich kann eine komplexe IC mit geringem Übersprechen und/oder geringem Kriechstrom geschaffen werden.
  • Mit Bezug auf 33, die einen vertikalen Querschnitt durch einen Halbleiterkörper 100 zeigt, wird ein weiteres Halbleiterbauteil 3004 erläutert. Das Halbleiterbauteil 3002 ist ähnlich zum Halbleiterbauteil 3000, 3002 und kann auch mit den hier erläuterten Verfahren ausgebildet werden. Der Deutlichkeit halber ist in 33 nur ein ganz rechter Abschnitt des Halbleiterbauteils 3004 gezeigt. Da der Driftsteuerbereich 2b vom Drainbereich (in 33 nicht gezeigt) und an einer hinteren Oberfläche 102' elektrisch isoliert ist, besteht das Risiko, dass sich Ladungsträger im Driftsteuerbereich 2b ansammeln. Im Fall eines n-dotierten Driftsteuerbereichs 2b können, wenn sich das Bauteil im Sperrmodus befindet, Elektronen und Löcher wegen einer Erzeugung thermischer Ladungsträger innerhalb des Driftsteuerbereichs 2b erzeugt werden, wobei die Löcher über den Verbindungsbereich 3b weggeleitet werden, während die Elektronen im Driftsteuerbereich 2b bleiben und die Driftsteuerzone 21 langfristig negativ aufladen können.
  • Um eine solche Aufladung des Driftsteuerbereichs 2b zu verhindern, kann der Driftsteuerbereich 2b mit der Drainmetallisierung 56 über ein Gleichrichterelement 69 wie z. B. eine Diode beispielsweise im Kantenbereich 104 des Halbleiterkörpers 100 verbunden sein. In der beispielhaften Ausführungsform ist der Kantenbereich 104 in der seitlich isolierten Halbleitermesa 100f ausgebildet, die zwischen den Isolationsgräben 103 2, 103 3 angeordnet ist. Ähnlich wie vorstehend im Hinblick auf 31 für die Diode 65 erläutert, kann das Gleichrichterelement 69 auch innerhalb der Halbleitermesa 100f als Diode 69 ausgebildet sein.
  • Typischerweise sind eine Vielzahl von Gitterdefekten entlang der Kante 13 vorhanden, wobei die Defekte eine ausreichende Leitfähigkeit des Halbleiterkörpers entlang der Kante 13 herbeiführen. Die Gitterdefekte ergeben sich aus der Teilung, beispielsweise Auseinandersägen, eines Wafers in die individuellen Halbleiterkörper. Aufgrund der ersten Isolationsschicht 21 des Isolationsgrabens 103 3 wird ein weiteres Driften von Gitterdefekten in einen aktiven Bereich vermieden und folglich wird die Zuverlässigkeit des Halbleiterbauteils 3004 erhöht.
  • Nahe der ersten Oberfläche 101 liegt der Kantenbereich 104 des Halbleiterkörpers 100 typischerweise auf demselben elektrischen Potential wie die Rückseite, beispielsweise auf dem Drainpotential. Wenn sich das Halbleiterbauteil 3004 im Sperrmodus befindet, liegt der Verbindungsbereich 3b auf einem elektrischen Potential, das signifikant niedriger ist als das Drainpotential. Wenn sich das Bauteil im Sperrmodus befindet, liegt der Kantenbereich 104 folglich auf dem Drainpotential, während der Verbindungsbereich 3b auf einem signifikant niedrigeren Potential liegt. Über das Gleichrichterelement 69 liegt eine Verbindungszone 4b ungefähr auf dem Drainpotential, wenn sich das Bauteil im Sperrmodus befindet. Wegen der Potentialdifferenz zwischen dem Verbindungsbereich 3b und der Verbindungszone 4b, wenn sich das Bauteil im Sperrmodus befindet, bildet sich ein Raumladungsbereich im Driftsteuerbereich 2b in einer seitlichen Richtung, wie durch die gestrichelte Linie 25 schematisch dargestellt. Der Raumladungsbereich nimmt die Spannungsdifferenz auf. Um das elektrische Feld zu beeinflussen, können Feldplatten 10 vorgesehen sein, von denen eine mit der Verbindungszone 4b der Halbleitermesa 100b verbunden ist und eine mit der Verbindungszone 6f der Halbleitermesa 100f über die Diode 69 verbunden ist.
  • Der optionale Halbleiterbereich 1b, der stärker dotiert ist als der Driftsteuerbereich 2b, stellt sicher, dass der Driftsteuerbereich 2b an seinem Drainseitenende, d. h. nahe der hinteren Oberfläche 102', an allen Punkten auf einem identischen elektrischen Potential liegt.
  • Es sollte darauf hingewiesen werden, dass anstelle des Kantenabschlusses mit Feldplatten 10 andere Kantenabschlüsse, die im Prinzip bekannt sind, auch möglich sind, z. B. auf der Basis von Feldringen, teilweise oder vollständig erschöpfbarer Dotierungen (VLD-Kanten, Veränderung der seitlichen Dotierung), Bedeckungen mit isolierenden, halbisolierenden oder elektroaktiven Schichten auch in Kombination oder in Kombination mit Feldplatten 10.
  • Das Gleichrichterelement 69 kann als Diode verwirklicht werden und kann keine besonders hohe Spannungssperrfähigkeit in der Sperrrichtung aufweisen, sondern vielmehr zumindest das Überlaufen der Anreicherungsladung von der Driftsteuerzone 21 in einer Richtung des Drains verhindern. Um jedoch zu verhindern, dass die in der Driftsteuerzone 2b angesammelten Ladungsträger, das heißt Löcher im Fall eines n-dotierten Bauteils, über das Gleichrichterelement 69 abfließen, wenn das Bauteil in den Durchlasszustand gesteuert ist, kann die Verbindungszone 4b sehr stark dotiert sein.
  • Typischerweise ist das Gleichrichterelement 69 auch in den Halbleiterkörper 100 integriert, ähnlich wie im Hinblick auf 31 für die Diode 65 erläutert. Ferner können die Kantenabschlussstruktur und der Kantenbereich 104 des Halbleiterbauteils 3004 auch in das Halbleiterbauteil 3000 und 3002 integriert sein, die vorstehend im Hinblick auf 31 bzw. 32 erläutert wurden. Die resultierenden Halbleiterbauteile können auch mit den hier beschriebenen Verfahren hergestellt werden.
  • Die Verfahren zur Herstellung von Halbleiterbauteilen, wie hier erläutert, haben die folgenden Prozesse gemeinsam: ein Halbleiterkörper mit einer ersten Oberfläche und einer der ersten Oberfläche gegenüberliegenden zweiten Oberfläche wird bereitgestellt; mindestens ein Isolationsgraben, der sich in den Halbleiterkörper von der ersten Oberfläche erstreckt, wird ausgebildet; eine erste Isolationsschicht wird auf einer oder mehrere Seitenwänden des mindestens einen Isolationsgrabens ausgebildet; Halbleitermaterial des Halbleiterkörpers wird von der zweiten Oberfläche entfernt und eine zweite Isolationsschicht, die sich zur ersten Isolationsschicht erstreckt, wird an der Oberfläche ausgebildet, die durch Entfernen des Halbleitermaterials von der zweiten Oberfläche ausgebildet wird. Typischerweise werden mindestens zwei Halbleitermesas ausgebildet, die durch die erste Isolationsschicht und die zweite Isolationsschicht voneinander isoliert sind.
  • Gemäß einer Ausführungsform eines Verfahrens zur Herstellung eines Halbleiterbauteils umfasst das Verfahren: ein Halbleiterkörper mit einer ersten Oberfläche und einer der ersten Oberfläche gegenüberliegende zweiten Oberfläche wird bereitgestellt; ein Isolationsgraben, der sich von der ersten Oberfläche in den Halbleiterkörper erstreckt, wird ausgebildet; eine erste Isolationsschicht wird auf einer oder mehreren Seitenwänden des Isolationsgrabens ausgebildet; Halbleitermaterial des Halbleiterkörpers wird von der zweiten Oberfläche entfernt, um zumindest Teile der ersten Isolationsschicht freizulegen oder um zumindest Teile der ersten Isolationsschicht zu entfernen, und eine zweite Isolationsschicht, die sich zur ersten Isolationsschicht erstreckt, wird auf der zweiten Oberfläche ausgebildet.
  • Typischerweise werden mindestens zwei Isolationsgräben in einem vertikalen Querschnitt ausgebildet, der zur ersten Oberfläche im Wesentlichen senkrecht ist, um Halbleitermesas voneinander zu trennen.
  • Alternativ werden die zwei Isolationsgräben oder 2 Abschnitte eines Isolationsgrabens durch Ätzen eines breiten Grabens, Bedecken der Seitenwände des breiten Grabens mit einem Isolator, Entfernen des Isolators vom Boden des Grabens und Füllen des leeren Raums mit monokristallinem Halbleitermaterial, typischerweise durch selektive Epitaxie, ausgebildet.
  • Gemäß einer Ausführungsform eines Verfahrens zur Herstellung eines Halbleiterbauteils umfasst das Verfahren: Bereitstellen eines Halbleiterkörpers mit einer ersten Oberfläche und einer der ersten Oberfläche 101 gegenüberliegenden zweiten Oberfläche; Ausbilden eines Isolationsgrabens, der sich von der ersten Oberfläche in den Halbleiterkörper erstreckt und der in einer horizontalen Ebene des Halbleiterkörpers einen Viabereich des Halbleiterkörpers definiert; Ausbilden einer ersten Isolationsschicht zumindest auf einer oder mehreren Seitenwänden des Isolationsgrabens; Entfernen von Halbleitermaterial des Halbleiterkörpers von der zweiten Oberfläche, um zumindest Teile der ersten Isolationsschicht freizulegen, um zumindest Teile der ersten Isolationsschicht zu entfernen, oder um zumindest teilweise eine Halbleiterschicht mit einer Dicke von weniger als 1 μm zwischen der ersten Isolationsschicht und der zweiten Oberfläche zu belassen; Ausbilden einer ersten Kontaktelektrode auf dem Viabereich im Bereich der ersten Oberfläche; und Ausbilden einer zweiten Kontaktelektrode auf dem Viabereich im Bereich der zweiten Oberfläche.
  • Gemäß einer Ausführungsform umfasst das Verfahren ferner das Ausbilden einer zweiten Isolationsschicht auf der zweiten Oberfläche, die sich zur ersten Isolationsschicht erstreckt.
  • Gemäß einer Ausführungsform wird der Isolationsgraben als geschlossene Schleife ausgebildet.
  • Typischerweise ist der Viabereich vom Isolationsgraben umschlossen. Ferner kann der Viabereich außerhalb des durch den Isolationsgraben umschlossenen Halbleiterbereichs angeordnet sein.
  • Gemäß einer Ausführungsform bildet der Isolationsgraben zusammen mit einer Kante des Halbleiterkörpers oder einer Ritzlinie, die auf dem Halbleiterkörper angeordnet ist, eine geschlossene Schleife.
  • Gemäß einer weiteren Ausführungsform wird das Halbleitermaterial von der zweiten Oberfläche so entfernt, dass die erste Isolationsschicht aufgedeckt wird.
  • Gemäß einer Ausführungsform umfasst das Verfahren ferner das Ausbilden eines ersten Isolationsgrabens, der eine erste geschlossene Schleife bildet, und das Ausbilden eines zweiten Isolationsgrabens, der eine zweite geschlossene Schleife bildet, innerhalb der ersten geschlossenen Schleife, wobei der Viabereich zwischen dem ersten Isolationsgraben und dem zweiten Isolationsgraben angeordnet ist.
  • Gemäß einer Ausführungsform umfasst das Verfahren ferner das Einführen von Dotierungsatomen in den Viabereich. Die Dotierungsatome können beispielsweise über den Isolationsgraben und/oder die erste Oberfläche eingeführt werden.
  • Gemäß einer Ausführungsform umfasst das Verfahren ferner das vollständige Füllen des Isolationsgrabens mit der ersten Isolationsschicht.
  • Gemäß einer Ausführungsform umfasst das Verfahren ferner das Ausbilden der ersten Isolationsschicht auf den Seitenwänden des Isolationsgrabens, so dass ein restlicher Graben verbleibt, und das Füllen des restlichen Grabens mit einem Füllmaterial. Das Füllmaterial kann ein elektrisch leitfähiges Material sein.
  • Gemäß einer Ausführungsform umfasst das Verfahren ferner das Ausbilden eines dotierten Kontaktbereichs in dem Viabereich unter der ersten Oberfläche und das Herstellen der ersten Kontaktelektrode derart, dass sie den dotierten Kontaktbereich kontaktiert.
  • Gemäß einer Ausführungsform umfasst das Verfahren ferner das Herstellen einer Isolation auf dem Isolationsgraben auf der zweiten Oberfläche nach dem Aufdecken der ersten Isolationsschicht.
  • Gemäß einer Ausführungsform umfasst das Verfahren ferner das Herstellen eines Kontaktgrabens im Viabereich, das zumindest teilweise Füllen des Kontaktgrabens mit einem elektrisch leitfähigen Material; das Aufdecken des leitfähigen Materials an der zweiten Oberfläche und das Herstellen der zweiten Kontaktelektrode so, dass die zweite Kontaktelektrode das leitfähige Material kontaktiert. Typischerweise ist das leitfähige Material ein Metall oder ein dotiertes polykristallines Halbleitermaterial.
  • Gemäß einer Ausführungsform werden der Isolationsgraben und der Kontaktgraben unter Verwendung von einem oder mehreren gemeinsamen Verfahrensschritten hergestellt.
  • Gemäß einer Ausführungsform umfasst das Verfahren ferner das Herstellen einer Gateelektrode, die mit der ersten Kontaktelektrode im Bereich der ersten Oberfläche elektrisch verbunden ist, das Herstellen eines Sourcebereichs unter der ersten Oberfläche und einer Sourceelektrode, die mit dem Sourcebereich elektrisch verbunden ist und von der Gateelektrode elektrisch isoliert ist, zumindest teilweise über der ersten Oberfläche und das Herstellen einer Drainelektrode, die von der zweiten Kontaktelektrode auf der zweiten Oberfläche elektrisch isoliert ist, so dass ein MOS-Transistor ausgebildet wird.
  • Gemäß einer Ausführungsform umfasst das Verfahren ferner das Bereitstellen des Halbleiterkörpers mit einer ersten Halbleiterschicht und einer zweiten Halbleiterschicht auf der ersten Halbleiterschicht, wobei die erste Halbleiterschicht die zweite Oberfläche definiert und die zweite Halbleiterschicht die erste Oberfläche definiert und wobei der Sourcebereich in der zweiten Halbleiterschicht ausgebildet wird.
  • Gemäß einer Ausführungsform eines Halbleiterbauteils umfasst das Bauteil: einen Halbleiterkörper mit einer ersten Oberfläche und einer zweiten Oberfläche; eine erste Kontaktelektrode in einem Bereich der ersten Oberfläche; eine zweite Kontaktelektrode in einem Bereich der zweiten Oberfläche; einen Halbleiterviabereich, der sich zwischen der ersten und der zweiten Kontaktelektrode erstreckt; und eine Isolationsschicht, die den Viabereich in einer horizontalen Richtung des Halbleiterkörpers von anderen Bereichen des Halbleiterkörpers trennt.
  • Gemäß einer Ausführungsform wird das Halbleiterbauteil als MOS-Transistor implementiert, der ferner eine Gateelektrode, die mit der ersten Kontaktelektrode im Bereich der ersten Oberfläche elektrisch verbunden ist, einen Sourcebereich, der unter der ersten Oberfläche angeordnet ist, eine Sourceelektrode, die mit dem Sourcebereich elektrisch verbunden ist, die von der Gateelektrode elektrisch isoliert ist und die zumindest teilweise über der ersten Oberfläche angeordnet ist, und eine Drainelektrode, die von der zweiten Kontaktelektrode auf der zweiten Oberfläche elektrisch isoliert ist, umfasst.
  • Obwohl verschiedene beispielhafte Ausführungsformen der Erfindung offenbart wurden, ist für den Fachmann auf dem Gebiet ersichtlich, dass verschiedene Änderungen und Modifikationen vorgenommen werden können, die einige der Vorteile der Erfindung erreichen, ohne vom Gedanken und Schutzbereich der Erfindung abzuweichen. Für den Fachmann auf dem Gebiet ist offensichtlich, dass andere Komponenten, die dieselben Funktionen durchführen, geeignet an die Stelle gesetzt werden können. Es sollte erwähnt werden, dass Merkmale, die mit Bezug auf eine spezifische Figur erläutert sind, mit Merkmalen anderer Figuren kombiniert werden können, selbst in jenen Fällen, in denen dies nicht explizit erwähnt wurde. Ferner können die Verfahren der Erfindung entweder ganz in Softwareimplementierungen unter Verwendung der geeigneten Prozessorbefehle oder in Hybridimplementierungen, die eine Kombination von Hardwarelogik und Softwarelogik verwenden, um dieselben Ergebnisse zu erreichen, erreicht werden. Solche Modifikationen am erfindungsgemäßen Konzept sollen von den beigefügten Ansprüchen abgedeckt sein.
  • Räumlich relative Begriffe wie z. B. ”unter”, ”unterhalb”, ”untere”, ”über”, ”obere” und dergleichen werden für eine leichte Beschreibung verwendet, um die Positionierung eines Elements relativ zu einem zweiten Element zu erläutern. Diese Begriffe sollen verschiedene Orientierungen der Vorrichtung zusätzlich zu anderen Orientierungen als den in den Figuren dargestellten umfassen. Ferner werden Begriffe wie z. B. ”erste”, ”zweite” und dergleichen auch verwendet, um verschiedene Elemente, Bereiche, Abschnitte usw. zu beschreiben, und sind auch nicht als Begrenzung vorgesehen. Gleiche Begriffe beziehen sich in der ganzen Beschreibung auf gleiche Elemente.
  • Wie hier verwendet, sind die Begriffe ”aufweisen”, ”enthalten”, ”einschließen”, ”umfassen” und dergleichen offene Begriffe, die die Anwesenheit von angegebenen Elementen oder Merkmalen angeben, aber zusätzliche Elemente oder Merkmale nicht ausschließen. Die Artikel ”ein”, ”eine” und ”das” sollen den Plural sowie den Singular einschließen, wenn der Zusammenhang nicht deutlich anderes angibt.
  • Unter Betrachtung des obigen Bereichs von Variationen und Anwendungen ist die vorliegende Erfindung selbstverständlich nicht durch die vorangehende Beschreibung begrenzt, und ist auch nicht durch die begleitenden Zeichnungen begrenzt. Stattdessen ist die vorliegende Erfindung nur durch die folgenden Ansprüche und ihre gesetzlichen Äquivalente begrenzt.

Claims (47)

  1. Verfahren zur Herstellung eines Halbleiterbauteils, das Folgendes umfasst: – Bereitstellen eines Halbleiterkörpers (100) mit einer ersten Oberfläche (101) und einer der ersten Oberfläche (101) gegenüberliegenden zweiten Oberfläche (102); – Ausbilden eines Isolationsgrabens (103 1, 103 2) von der ersten Oberfläche (101) in den Halbleiterkörper (100); – Ausbilden einer ersten Isolationsschicht (21, 22) zumindest auf einer oder mehreren Seitenwänden des Isolationsgrabens; – Entfernen von Halbleitermaterial des Halbleiterkörpers (100) von der zweiten Oberfläche (102), um untere Abschnitte der ersten Isolationsschicht (21, 22) freizulegen und eine hintere Oberfläche (102') auszubilden; und – Abscheiden einer zweiten Isolationsschicht (31) auf der hinteren Oberfläche (102'), so dass mindestens zwei Halbleitermesas (100a, 100b, 100c) ausgebildet werden, die durch die erste Isolationsschicht (21, 22) und die zweite Isolationsschicht (31) voneinander isoliert sind.
  2. Verfahren nach Anspruch 1, wobei die zweite Isolationsschicht (31) Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Aluminiumnitrid, diamantartigen Kohlenstoff, Borsilikatglas, ein Aufschleuderglas, ein Silikon, ein polymerisiertes Imid, ein Parylen oder ein polymerisiertes Benzocyclobuten, ein Organosilikatdielektrikum, ein synthetisches Material und/oder ein gehärtetes Harz umfasst.
  3. Verfahren nach Anspruch 1 oder 2, wobei der Isolationsgraben (103 1, 103 2) vollständig mit der ersten Isolationsschicht (21, 22) gefüllt wird.
  4. Verfahren nach einem der Ansprüche 1 bis 3, das ferner das Füllen des Isolationsgrabens (103 1, 103 2) mit einem leitfähigen Material vor dem Abscheiden der zweiten Isolationsschicht (31) umfasst.
  5. Verfahren nach einem der Ansprüche 1 bis 4, wobei die zweite Isolationsschicht (31) maskenlos auf der hinteren Oberfläche (102') abgeschieden wird.
  6. Verfahren nach einem der Ansprüche 1 bis 5, wobei das Ausbilden des Isolationsgrabens (103 1, 103 2) einen Bosch-Prozess umfasst.
  7. Verfahren nach einem der Ansprüche 1 bis 6, wobei der Isolationsgraben (103 1, 103 2) eine geschlossene Schleife bildet.
  8. Verfahren nach einem der Ansprüche 1 bis 7, wobei das Entfernen von Halbleitermaterial des Halbleiterkörpers (100) Schleifen, Polieren, einen CMP-Prozess und/oder Ätzen umfasst.
  9. Verfahren nach einem der Ansprüche 1 bis 8, wobei der Halbleiterkörper (100) auf eine vertikale Dicke zwischen der ersten Oberfläche (101) und der hinteren Oberfläche (102') von weniger als etwa 50 μm durch Entfernen von Halbleitermaterial des Halbleiterkörpers (100) gedünnt wird.
  10. Verfahren nach einem der Ansprüche 1 bis 9, wobei der Halbleiterkörper (100) eine Epitaxieschicht umfasst und wobei der Isolationsgraben (103 1, 103 2) vollständig durch die Epitaxieschicht hindurch geätzt wird.
  11. Verfahren nach einem der Ansprüche 1 bis 10, wobei der Halbleiterkörper (100) auf eine vertikale Dicke zwischen der ersten Oberfläche (101) und der hinteren Oberfläche (102') durch Entfernen von Halbleitermaterial des Halbleiterkörpers (100) gedünnt wird, wobei der Isolationsgraben (103 1, 103 2) auf eine vertikale Tiefe geätzt wird und wobei die vertikale Dicke etwa 5 bis 30 kleiner als die vertikale Tiefe ist.
  12. Verfahren nach einem der Ansprüche 1 bis 11, das ferner das Anbringen des Halbleiterkörpers (100) mit der ersten Oberfläche (101) an einem Trägersystem (60) vor dem Entfernen von Halbleitermaterial des Halbleiterkörpers (100) umfasst.
  13. Verfahren nach Anspruch 12, wobei das Anbringen des Halbleiterkörpers (100) am Trägersystem (60) das Befestigen des Halbleiterkörpers (100) an einem Glassubstrat umfasst.
  14. Verfahren nach einem der Ansprüche 1 bis 13, das ferner Folgendes umfasst: – Ausbilden einer Diodenstruktur in mindestens einer der mindestens zwei Halbleitermesas (100a, 100b, 100c); – Ausbilden einer Kondensatorstruktur in oder auf mindestens einer der mindestens zwei Halbleitermesas (100a, 100b, 100c); – Ausbilden einer Transistorstruktur in mindestens einer der mindestens zwei Halbleitermesas (100a, 100b, 100c); – Ausbilden einer Gateelektrodenstruktur auf der ersten Oberfläche (101) und auf mindestens einer der mindestens zwei Halbleitermesas (100a, 100b, 100c); – Ausbilden einer Grabengateelektrodenstruktur, die sich von der ersten Oberfläche (101) in mindestens eine der mindestens zwei Halbleitermesas (100a, 100b, 100c) erstreckt; und/oder – Ausbilden einer Verdrahtung (41) auf der ersten Oberfläche (101) zwischen den mindestens zwei Halbleitermesas (100a, 100b, 100c) und/oder zur Diodenstruktur und/oder zur Kondensatorstruktur und/oder zur Transistorstruktur und/oder zur Gateelektrodenstruktur und/oder zur Grabengateelektrodenstruktur.
  15. Verfahren nach einem der Ansprüche 1 bis 14, das ferner Folgendes umfasst: – teilweises Entfernen der zweiten Isolationsschicht (31), um mindestens eine der mindestens zwei Halbleitermesas (100a, 100b, 100c) auf der hinteren Oberfläche (102') freizulegen; und/oder – Ausbilden einer Metallisierung auf der hinteren Oberfläche (102') in ohmschem Kontakt mit der mindestens einen der mindestens zwei Halbleitermesas (100a, 100b, 100c).
  16. Verfahren zur Herstellung eines Halbleiterbauteils, das Folgendes umfasst: – Bereitstellen eines Halbleiterkörpers (100) mit einer ersten Oberfläche (101) und einer der ersten Oberfläche (101) gegenüberliegenden zweiten Oberfläche (102); – Ätzen eines Isolationsgrabens (103 1, 103 2) von der ersten Oberfläche (101) teilweise in den Halbleiterkörper (100); Ausbilden einer ersten Isolationsschicht (21, 22) auf einer oder mehreren Seitenwänden des Isolationsgrabens (103 1, 103 2); – Bearbeiten der zweiten Oberfläche (102), das Schleifen, Polieren, einen CMP-Prozess und/oder Ätzen umfasst, um die erste Isolationsschicht (21, 22) freizulegen; und – Abscheiden einer zweiten Isolationsschicht (31), die sich bis zur ersten Isolationsschicht (21, 22) erstreckt, auf der bearbeiteten zweiten Oberfläche (102).
  17. Verfahren nach Anspruch 16, wobei mindestens zwei Halbleitermesas (100a, 100b, 100c) im Halbleiterkörper (100) ausgebildet werden, die durch die erste Isolationsschicht (21, 22) seitlich voneinander isoliert sind.
  18. Verfahren nach Anspruch 17, wobei mindestens eine der zwei Halbleitermesas (100a, 100b, 100c) auf der bearbeiteten zweiten Oberfläche (102) durch die zweite Isolationsschicht (31) nach dem Beenden der Bearbeitung des Halbleiterbauteils vollständig isoliert ist.
  19. Verfahren nach Anspruch 17 oder 18, das ferner vor dem Bearbeiten der zweiten Oberfläche (102) Folgendes umfasst: – Ausbilden eines elektrischen Bauteils in oder auf mindestens einer der mindestens zwei Halbleitermesas (100a, 100b, 100c); und/oder – Ausbilden einer Verdrahtung (41) auf der ersten Oberfläche (101) zwischen den mindestens zwei Halbleitermesas (100a, 100b, 100c) und/oder zum elektrischen Bauteil.
  20. Verfahren nach einem der Ansprüche 16 bis 19, das ferner das Beenden der Bearbeitung des Halbleiterbauteils von der ersten Oberfläche (101) vor dem Bearbeiten der zweiten Oberfläche (102) umfasst.
  21. Verfahren nach einem der Ansprüche 16 bis 20, das ferner vor der Bearbeitung der zweiten Oberfläche (102) das Ausbilden einer TEDFET-Struktur im Halbleiterkörper (100) umfasst, wobei die erste Isolationsschicht (21, 22) ein Anreicherungsoxid der TEDFET-Struktur bildet.
  22. Halbleiterbauteil, das Folgendes umfasst: – einen Halbleiterkörper (100) mit einer ersten Oberfläche (101) und einer der ersten Oberfläche (101) gegenüberliegenden hinteren Oberfläche (102'); – mindestens einen Isolationsgraben (103 1, 103 2), der im Halbleiterkörper (100) ausgebildet ist und eine erste Isolationsschicht (21, 22), die sich von der ersten Oberfläche (101) zur hinteren Oberfläche (102') erstreckt, umfasst; – eine zweite Isolationsschicht (31), die auf der hinteren Oberfläche (102') des Halbleiterkörpers (100) abgeschieden ist, wobei die zweite Isolationsschicht (31) Aluminiumnitrid, diamantartigen Kohlenstoff, Borsilikatglas, ein Aufschleuderglas, ein Organosilikatdielektrikum, ein Silikon, ein polymerisiertes Imid, ein Parylen oder ein polymerisiertes Benzocyclobuten, ein synthetisches Material und/oder ein gehärtetes Harz umfasst; und – mindestens zwei Halbleitermesas (100a, 100b, 100c), die im Halbleiterkörper (100) ausgebildet sind, wobei die mindestens zwei Halbleitermesas (100a, 100b, 100c) durch die erste Isolationsschicht (21, 22) seitlich voneinander isoliert sind und mindestens eine der zwei Halbleitermesas (100a, 100b, 100c) auf der hinteren Oberfläche (102') durch die zweite Isolationsschicht (31) vollständig isoliert ist.
  23. Halbleiterbauteil nach Anspruch 22, wobei das Halbleiterbauteil ein TEDFET ist, und wobei die erste Isolationsschicht (21, 22) des mindestens einen Isolationsgrabens (103 1, 103 2) ein Anreicherungsoxid des TEDFET bildet.
  24. Halbleiterbauteil nach Anspruch 22 oder 23 mit mehreren Halbleitermesas (100a, 100b, 100c), die durch jeweilige Isolationsgräben und die zweite Isolationsschicht (31) voneinander isoliert sind.
  25. Halbleiterbauteil nach einem der Ansprüche 22 bis 24, wobei der mindestens eine Isolationsgraben (103 1, 103 2) im Wesentlichen lunkerfrei ist.
  26. Verfahren zur Herstellung eines Halbleiterbauteils, das Folgendes umfasst: – Bereitstellen eines Halbleiterkörpers (100) mit einer ersten Oberfläche (101) und einer der ersten Oberfläche (101) gegenüberliegenden zweiten Oberfläche (102); – Ausbilden eines Isolationsgrabens (103), der sich von der ersten Oberfläche (101) in den Halbleiterkörper (100) erstreckt und der in einer horizontalen Ebene des Halbleiterkörpers (100) eine Geometrie aufweist, so dass der Isolationsgraben (103) einen Viabereich (11) des Halbleiterkörpers (100) definiert; – Ausbilden einer ersten Isolationsschicht (21, 22) auf einer oder mehreren Seitenwänden des Isolationsgrabens (103); – Entfernen von Halbleitermaterial des Halbleiterkörpers (100) von der zweiten Oberfläche (102), um zumindest Teile der ersten Isolationsschicht (21, 22) freizulegen, um zumindest Teile der ersten Isolationsschicht (21, 22) zu entfernen oder um zumindest teilweise eine Halbleiterschicht mit einer Dicke von weniger als 1 μm zwischen der ersten Isolationsschicht (21, 22) und der zweiten Oberfläche (102) zu belassen; – Ausbilden einer ersten Kontaktelektrode auf dem Viabereich (11) im Bereich der ersten Oberfläche (101); und – Ausbilden einer zweiten Kontaktelektrode auf oder teilweise auf dem Viabereich (11) im Bereich der zweiten Oberfläche (102).
  27. Halbleiterbauteil nach Anspruch 26, weiter umfassend, Ausbilden einer zweiten Isolationsschicht (31) auf der zweiten Oberfläche (102), so dass sich die zweite Isolationschicht (21) bis zur ersten Isolationsschicht (21, 22) erstreckt.
  28. Verfahren nach Anspruch 26 oder 27, wobei der Isolationsgraben (103) eine geschlossene Schleife bildet.
  29. Verfahren nach einem der Ansprüche 26 bis 28, wobei der Viabereich (11) vom Isolationsgraben (103) umschlossen ist.
  30. Verfahren nach Anspruch 29, wobei der Viabereich (11) außerhalb des durch den Isolationsgraben (103) umschlossenen Halbleiterbereichs angeordnet ist.
  31. Verfahren nach einem der Ansprüche 26 bis 30, wobei der Isolationsgraben (103) zusammen mit einer Kante des Halbleiterkörpers (100) oder einer Ritzlinie, die auf dem Halbleiterkörper (100) angeordnet ist, eine geschlossene Schleife bildet.
  32. Verfahren nach einem der Ansprüche 26 bis 31, wobei das Halbleitermaterial von der zweiten Oberfläche (102) so entfernt wird, dass die erste Isolationsschicht (21, 22) aufgedeckt wird.
  33. Verfahren nach einem der Ansprüche 26 bis 32, das ferner Folgendes umfasst: – Ausbilden eines ersten Isolationsgrabens (103 1), der eine erste geschlossene Schleife bildet; und – Ausbilden eines zweiten Isolationsgrabens (103 2), der eine zweite geschlossene Schleife bildet, innerhalb der ersten geschlossenen Schleife, wobei der Viabereich (11) zwischen dem ersten Isolationsgraben (103 1) und dem zweiten Isolationsgraben (103 2) angeordnet ist.
  34. Verfahren nach einem der Ansprüche 26 bis 33, das ferner das Einführen von Dotierungsatomen in den Viabereich (11) umfasst.
  35. Verfahren nach Anspruch 34, wobei die Dotierungsatome über den Isolationsgraben (103) und/oder die erste Oberfläche (101) eingeführt werden.
  36. Verfahren nach einem der Ansprüche 26 bis 35, das ferner das vollständige Füllen des Isolationsgrabens (103) mit der ersten Isolationsschicht (21, 22) umfasst.
  37. Verfahren nach einem von Anspruch 26 bis 36, das ferner Folgendes umfasst: – Ausbilden der ersten Isolationsschicht (21, 22) auf den Seitenwänden des Isolationsgrabens (103), so dass ein restlicher Graben verbleibt; und – Füllen des restlichen Grabens mit einem Füllmaterial.
  38. Verfahren nach Anspruch 37, wobei das Füllmaterial ein elektrisch leitfähiges Material ist.
  39. Verfahren nach einem der Ansprüche 26 bis 38, das ferner Folgendes umfasst: – Ausbilden eines dotierten Kontaktbereichs im Viabereich (11) unter der ersten Oberfläche (101); und – Herstellen der ersten Kontaktelektrode derart, dass sie den dotierten Kontaktbereich kontaktiert.
  40. Verfahren nach einem der Ansprüche 26 bis 39, das ferner das Herstellen einer Isolation auf dem Isolationsgraben (103) auf der zweiten Oberfläche (102) nach dem Aufdecken der ersten Isolationsschicht (21, 22) umfasst.
  41. Verfahren nach einem der Ansprüche 26 oder 40, das ferner Folgendes umfasst: – Herstellen eines Kontaktgrabens (104) im Viabereich (11); – zumindest teilweise Füllen des Kontaktgrabens (104) mit einem elektrisch leitfähigen Material; – Aufdecken des leitfähigen Materials an der zweiten Oberfläche (102); und – Erzeugen der zweiten Kontaktelektrode so, dass die zweite Kontaktelektrode das leitfähige Material kontaktiert.
  42. Verfahren nach Anspruch 41, wobei das leitfähige Material ein Metall oder ein dotiertes polykristallines Halbleitermaterial ist.
  43. Verfahren nach Anspruch 41 oder 42, wobei der Isolationsgraben (103) und der Kontaktgraben (104) unter Verwendung von einem oder mehreren gemeinsamen Verfahrensschritten hergestellt werden.
  44. Verfahren nach einem der Ansprüche 26 bis 43, wobei das Halbleiterbauteil ein MOS-Transistor ist, wobei das Verfahren ferner Folgendes umfasst: – Erzeugen einer Gateelektrode, die mit der ersten Kontaktelektrode im Bereich der ersten Oberfläche (101) elektrisch verbunden ist; – Herstellen eines Sourcebereichs unter der ersten Oberfläche (101) und einer Sourceelektrode, die mit dem Sourcebereich elektrisch verbunden ist und von der Gateelektrode elektrisch isoliert ist, und die zumindest teilweise über der ersten Oberfläche (101) angeordnet ist; und – Herstellen einer Drainelektrode, die von der zweiten Kontaktelektrode auf der zweiten Oberfläche (102) elektrisch isoliert ist.
  45. Verfahren nach Anspruch 44, das ferner Folgendes umfasst: Bereitstellen des Halbleiterkörpers (100) mit einer ersten Halbleiterschicht und einer zweiten Halbleiterschicht auf der ersten Halbleiterschicht, wobei die erste Halbleiterschicht die zweite Oberfläche (102) definiert und die zweite Halbleiterschicht die erste Oberfläche (101) definiert, und wobei der Sourcebereich in der zweiten Halbleiterschicht ausgebildet wird.
  46. Halbleiterbauteil, das Folgendes umfasst: – einen Halbleiterkörper (100) mit einer ersten Oberfläche (101) und einer zweiten Oberfläche (102); – eine erste Kontaktelektrode in einem Bereich der ersten Oberfläche (101); – eine zweite Kontaktelektrode in einem Bereich der zweiten Oberfläche (102); – einen Halbleiterviabereich (11), der sich zwischen der ersten und der zweiten Kontaktelektrode erstreckt; und – eine Isolationsschicht, die den Halbleiterviabereich (11) in einer horizontalen Richtung des Halbleiterkörpers (100) definiert.
  47. Halbleiterbauteil nach Anspruch 46, wobei das Halbleiterbauteil als MOS-Transistor implementiert wird, wobei das Halbleiterbauteil ferner Folgendes umfasst: – eine Gateelektrode, die mit der ersten Kontaktelektrode im Bereich der ersten Oberfläche (101) elektrisch verbunden ist; – einen Sourcebereich, der unter der ersten Oberfläche (101) angeordnet ist; – eine Sourceelektrode, die mit dem Sourcebereich elektrisch verbunden ist, von der Gateelektrode elektrisch isoliert ist und zumindest teilweise über der ersten Oberfläche (101) angeordnet ist; und – eine Drainelektrode, die von der zweiten Kontaktelektrode auf der zweiten Oberfläche (102) elektrisch isoliert ist.
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