CN105990391B - 半导体结构以及形成半导体结构的方法 - Google Patents

半导体结构以及形成半导体结构的方法 Download PDF

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Abstract

在形成延伸通过顶部半导体层以及隐埋绝缘体层并且延伸到绝缘体上半导体(SOI)衬底的处理衬底中的第一沟槽之后，在第一沟槽内形成电介质波导材料堆叠，该电介质波导材料堆叠包括下电介质包覆层、核心层以及上电介质包覆层。接下来，在顶部半导体层的剩余部分中形成至少一个横向双极结型晶体管(BJT)，其可以是PNP BJT、NPN BJT或者一对互补的PNP BJT和NPN BJT。在形成延伸通过电介质波导材料堆叠的第二沟槽以重新暴露第一沟槽的底部表面的一部分之后，在第二沟槽中形成激光二极管。

Description

半导体结构以及形成半导体结构的方法
技术领域
本申请涉及半导体结构，更具体地，涉及包括在共用衬底上的电子和光子部件的半导体结构及其制造方法。
背景技术
已经积极地追求使用标准半导体过程在单一集成芯片上集成电子(例如，晶体管、电容器、电阻器)和光子(例如，调制器、激光器、光检测器、波导)部件，以便提供快速的光通信链路。互补金属氧化物半导体(CMOS)晶体管通常被使用在电子/光子集成电路中以驱动光子部件。CMOS晶体管也被广泛使用在接收器电路中。众所周知的是，双极结型晶体管(BJT)比CMOS晶体管具有更好的模拟和射频(RF)特性。因此，针对高频应用在RF集成电路中采用BJT是更为理想的。BJT还可以与CMOS晶体管组合在双极互补金属氧化物半导体(BiCMOS)集成电路中，以在构建电子/光子集成电路中利用两种晶体管类型的正面特性的优点。然而，常规的BJT制作过程并不与普遍的CMOS技术兼容，并且因此导致高得多的成本。此外，常规的BJT设计比CMOS晶体管需要更大的布局面积，这进一步增加到制造成本中。因此，仍然需要用于在共同衬底上集成CMOS技术兼容的BJT与各种光子部件的方法。
发明内容
本申请提供了一种采用与CMOS制造流程兼容的过程在共同的衬底上集成光子器件和双极BJT的方法，这可以是先栅极的流程或者是后栅极的流程。代替具有竖直堆叠的发射极-基极-集电极层的更为常规的BJT设计的是，使用了具有与CMOS晶体管中的源极-沟槽-漏极配置相似地横向布置的发射极-基极-集电极的横向BJT设计。光刻的近来发展已经允许高性能的对称薄基极横向BJT。光子器件包括被边缘耦合到电介质波导的激光二极管。在形成延伸通过顶部半导体层以及隐埋绝缘体层并且延伸到SOI衬底的处理衬底(handlesubstrate)中的第一沟槽之后，在第一沟槽内形成电介质波导材料堆叠，其包括下电介质包覆层、核心层以及上电介质包覆层。接下来，在顶部半导体层的剩余部分中形成至少一个横向BJT，其可以是PNP BJT、NPN BJT或者一对互补的PNP BJT和NPN BJT。在形成延伸通过电介质波导材料堆叠的第二沟槽以重新暴露第一沟槽的底部表面的一部分之后，在第二沟槽中形成激光二极管。
根据本申请的一个方面，提供了一种半导体结构。半导体结构包括位于绝缘体上半导体(semiconductor-on-insulator，SOI)衬底的一部分上的至少一个电子器件。至少一个电子器件包括至少一个双极结型晶体管(BJT)。半导体结构进一步包括在SOI衬底的另一部分内嵌入的光子器件。光子器件包括电介质波导，该电介质波导包括下电介质包覆部分、存在于下电介质包覆部分上的核心部分、以及存在于核心部分上的上电介质包覆部分，并且光子器件包括被边缘耦合到该电介质波导的光电器件。光电器件包括与电介质波导的核心部分横向对准的有源层。
根据本申请的另一个方面，提供了一种形成半导体结构的方法。
在一个实施例中，该方法包括首先在绝缘体上半导体(SOI)衬底内形成第一沟槽。第一沟槽延伸通过SOI衬底的顶部半导体层以及SOI衬底的隐埋绝缘体层并且延伸到SOI衬底的处理衬底中。随后在第一沟槽中形成电介质波导材料堆叠。在顶部半导体层中形成包括至少一个双极结型晶体管(BJT)的至少一个电子器件之后，形成延伸通过电介质波导材料堆叠的一部分的第二沟槽。第二沟槽重新暴露第一沟槽的底部表面的一部分。相继在第一沟槽的底部表面的暴露部分上外延地沉积复合半导体种子层以及在复合半导体种子层上外延地沉积复合半导体缓冲层之后，光电器件被形成在第二沟槽内、在复合半导体缓冲层上。
在另一个实施例中，该方法包括首先提供绝缘体上半导体(SOI)衬底，该SOI衬底包括处理衬底、存在于处理衬底上的下含锗半导体层、存在于下含锗半导体层上的隐埋绝缘体层堆叠、以及存在于隐埋绝缘体层堆叠上的顶部含锗半导体层。隐埋绝缘体层堆叠包括接触下含锗半导体层的第一电介质层、存在于第一电介质层上的第二电介质层、以及存在于第二电介质层上的第三电介质层。在SOI衬底内形成沟槽以使得该沟槽延伸通过顶部含锗半导体层和隐埋绝缘体层堆叠以暴露下含锗半导体层的一部分之后，在沟槽的侧壁上形成间隔物。随后，复合半导体缓冲层被外延地沉积在沟槽的底部表面上。接下来，在沟槽内、在复合半导体缓冲层上形成光电器件。在光电器件的最顶部表面上形成电介质覆盖之后，在顶部半导体层中形成至少一个电子器件。至少一个电子器件包括至少一个双极结型晶体管(BJT)。
附图说明
图1是根据本申请的第一实施例的在从底部到顶部依次包括处理衬底、隐埋绝缘体层和顶部半导体层的绝缘体上半导体(SOI)衬底上形成至少一个垫盘(pad)电介质层之后的第一示例性半导体结构的截面图。
图2是图1的第一示例性半导体结构在形成穿过顶部半导体层和隐埋绝缘体层并且进入处理衬底的第一沟槽之后的截面图。
图3是图2的第一示例性半导体结构在第一沟槽内形成电介质波导材料堆叠之后的截面图。
图4是图3的第一示例性半导体结构在顶部半导体层中形成浅沟槽绝缘(STI)结构以定义第一器件区域和第二器件区域之后的截面图。
图5是图4的第一示例性半导体结构在第一器件区域中形成PNP双极结型晶体管(BJT)并且在第二器件区域中形成NPN BJT之后的截面图。
图6是图5的第一示例性半导体结构在SOI衬底之上形成覆盖PNP BJT、NPN BJT、STI结构和电介质波导材料堆叠的第二电介质间隔物材料层之后的截面图。
图7是图6的第一示例性半导体结构在形成延伸穿过电介质波导材料堆叠的第二沟槽以重新暴露第一沟槽的底部表面的一部分之后的截面图。
图8是图7的第一示例性半导体结构在第二沟槽的底部表面上形成复合半导体种子层之后的截面图。
图9是图8的第一示例性半导体结构在复合半导体种子层上形成复合半导体缓冲层之后的截面图。
图10是图9的第一示例性半导体结构在形成激光二极管之后的截面图，该激光二极管包括存在于复合半导体缓冲层上的下半导体包覆层、存在于下半导体包覆层上的有源层、以及存在于第二沟槽中的有源层上的上半导体包覆层。
图11是图10的第一示例性半导体结构在PNP BJT和NPN BJT的每个侧壁上形成第二电介质间隔物之后的截面图。
图12是图11的第一示例性半导体结构在PNP BJT和NPN BJT的各个元件上形成金属半导体合金区域之后的截面图。
图13是图12的第一示例性半导体结构在提供延伸穿过上半导体包覆层和有源层的开口以暴露下半导体包覆层的一部分的截面图。
图14是图13的第一示例性半导体结构在PNP BJT、NPN BJT、第二电介质间隔物、STI结构、开口、激光二极管和电介质波导材料堆叠的剩余部分的暴露表面上形成电介质覆盖层以及在该电介质覆盖层上形成层间电介质(ILD)层之后的截面图。
图15是图14的第一示例性半导体结构在形成穿过ILD层和电介质覆盖层的接触过孔结构以向PNP BJT和NPN BJT和激光二极管的各个元件提供电气接触的截面图。
图16是根据本申请的第二实施例的可以由图4的第一示例性半导体结构在第一器件区域中形成包括牺牲栅极堆叠的PMOS晶体管、在第二器件区域中形成包括牺牲栅极堆叠的NMOS晶体管以及形成横向地围绕该牺牲栅极堆叠的ILD层之后得到的第二示例性半导体结构的截面图。
图17是图16的第二示例性半导体结构在移除牺牲栅极堆叠以在第一器件区域和第二器件区域中提供沟槽之后的截面图。
图18是图17的第二示例性半导体结构在栅极电介质上、在沟槽和U形牺牲金属层部分的每一个中形成U形栅极电介质之后的截面图。
图19是图18的第二示例性半导体结构在从第一器件区域的PNP BJT子区域中的以及第二器件区域的NPN BJT子区域中的沟槽移除牺牲金属层部分和栅极电介质之后的截面图。
图20是图19的第二示例性半导体结构在第一和第二器件区域中的沟槽内形成半导体覆盖层部分之后的截面图。
图21是图20的第二示例性半导体结构在第一器件区域的PNP BJT子区域中的沟槽内形成n型非本征基极以及在第二器件区域的NPN BJT子区域中的沟槽内形成p型非本征基极之后的截面图。
图22是图21的第二示例性半导体结构在从第一器件区域的PMOS子区域中的沟槽以及第二器件区域的NMOS子区域移除半导体覆盖层部分和牺牲金属层部分以产生凹进之后的截面图。
图23是图22的第二示例性半导体结构在PMOS子区域中的凹进中形成第一金属栅极并且在NMOS子区域中的凹进中形成第二金属栅极之后的截面图。
图24是图23的第二示例性半导体结构在第二沟槽内形成激光二极管之后的截面图，该激光二极管延伸通过位于ILD层上的牺牲电介质覆盖层、ILD层和电介质波导材料堆叠。
图25是图24的第二示例性半导体结构在形成穿过上半导体包覆层和有源层的开口以暴露下半导体包覆层的一部分之后的截面图。
图26是图25的第二示例性半导体结构在形成电介质覆盖以填充开口之后的截面图。
图27是图26的第二示例性半导体结构在移除牺牲电介质覆盖层以及在n型非本征基极上形成第一基极侧金属半导体合金区域以及在p型非本征基极上形成第二基极侧半导体合金区域之后的截面图。
图28是图27的第二示例性半导体结构在形成接触过孔结构以向PNP BJT和NPNBJT、PMOS晶体管和NMOS晶体管以及激光二极管的各种元件提供电气接触之后的截面。
图29是根据本申请的第三实施例的在从底部到顶部依次包括处理衬底、下含锗半导体层、隐埋绝缘体层和顶部含锗半导体层的SOI衬底上形成垫盘氮化层之后的第三示例性半导体结构的截面图。
图30是图29的第三示例性半导体结构在形成延伸通过顶部含锗半导体层和隐埋绝缘体层堆叠的沟槽以暴露下含锗半导体层的一部分的截面图。
图31是图30的第三示例性半导体结构在沟槽的侧壁上形成间隔物之后的截面图。
图32是图31的第三示例性半导体结构在沟槽内形成激光二极管并且在该激光二极管上形成电介质覆盖之后的截面图。
图33是图32的第三示例性半导体结构在第一器件区域中形成PNP BJT并且在第二器件区域中形成NPN BJT之后的截面图。
图34是图33的第三示例性半导体结构在形成接触过孔结构以向PNP BJT和NPNBJT和激光二极管的各种元件提供电气接触之后的截面。
图35是根据本申请的第四实施例的第四示例性半导体结构在本体半导体衬底和间隔物中形成第一沟槽并且在第一沟槽的侧壁上形成间隔物并且在第一沟槽的底部表面上形成复合半导体种子层之后的截面图。
图36是图35的第四示例性半导体结构在第一沟槽中、在复合半导体种子层上形成电介质波导材料堆叠之后的截面图。
图37是图36的第四示例性半导体结构在本体半导体衬底、间隔物和电介质波导材料堆叠之上形成隐埋绝缘体层并且在该隐埋绝缘体层上形成顶部半导体层之后的截面图。
图38是图37的第四示例性半导体结构在第一器件区域中形成PNP BJT并且在第二器件区域中形成NPN BJT之后的截面图。
图39是图38的第四示例性半导体结构在形成第二沟槽以暴露复合半导体种子层的一部分并且在该第二沟槽中形成激光二极管之后的截面图。
图40是图39的第四示例性半导体结构在形成开口以暴露激光二极管的下部半导体层的一部分并且在PNP BJT和NPN BJT和开口之上形成电介质覆盖层并且在该电介质覆盖层上形成ILD层以填充该开口之后的截面图。
图41是图39的第四示例性半导体结构在形成接触过孔结构以向PNP BJT和NPNBJT和激光二极管的各种元件提供电气接触之后的截面。
具体实施方式
现在将参照以下的讨论和伴随本申请附图对本申请进行更加详细的说明。应该注意的是，本申请的附图仅用于说明目的而提供，由此，附图不是按比例绘制的。还应当注意，相同和对应的元件用相同的附图标记表示。
在下面的描述中，许多具体的细节被阐述，例如特定的结构、部件、材料、尺寸、处理步骤和技术，以便于提供对本申请的各种实施例的理解。然而，本领域技术人员将理解的是，本申请的各种实施例可以在没有这些特定细节的情况下得以实践。在其它实例中，并未对已知的结构或处理步骤进行详细描述以避免模糊本申请。
参照图1，根据本申请的第一实施例的第一示例性半导体结构包括绝缘体上半导体(SOI)衬底8以及在其上形成的至少一个垫盘电介质层(16、18)。SOI衬底8从底部到顶部依次包括处理衬底10、隐埋绝缘体层12以及顶部半导体层14。隐埋绝缘体层12将顶部半导体层14与处理衬底10绝缘。
处理衬底10可以包括：诸如举例为Si、Ge、SiGe、SiC、SiGeC之类的半导体材料，诸如III-V复合半导体材料或II-VI复合半导体材料之类的复合半导体材料，或者前述的组合。在一个实施例中，处理衬底10由单晶硅组成。处理衬底层10的厚度可以从50μm到2mm，尽管也可以采用更小及更大的厚度。
处理衬底10可以掺杂有掺杂剂，其可以是p型或n型的。如在本文中使用的，术语“p型”指的是向本征半导体添加产生价电子的缺陷的杂质，而术语“n型”指的是添加向本征半导体添加贡献自由电子的杂质。示例性p型掺杂剂包括但不限于：硼、铝、镓和铟。示例性n型掺杂剂包括但不限于：锑、砷和磷。在一个实施例中，处理衬底10由掺杂有p型掺杂剂的硅组成。掺杂剂可以通过离子注入、气相掺杂或通过在处理衬底10的材料正被形成时被采用的原位掺杂过程，而被引入处理衬底10。存在于处理衬底10中的掺杂剂的浓度通常大于1×1015原子/cm3。在一个实施例中，存在于处理衬底10中的掺杂剂的浓度的范围为从1×1016原子/cm3到1×1017原子/cm3。
隐埋绝缘体层12可以包括电介质材料，诸如氧化硅、氮化硅、氮氧化硅，或它们的组合。在一个实施例中，隐埋绝缘体层12可以通过沉积过程而被形成，该沉积过程诸如为化学气相沉积(CVD)或物理气相沉积(PVD)。在另一示例中，隐埋绝缘体层12可以使用诸如热氧化之类的热生长过程而被形成，以将处理衬底10的表面部分转换为隐埋绝缘体层12。形成的处理衬底层12的厚度可以从100nm到200nm，尽管也可以采用更小或更大的厚度。
顶部半导体层14可以包括：诸如举例为Si、Ge、SiGe、SiC、SiGeC之类的半导体材料，诸如III-V复合半导体材料或II-VI复合半导体材料之类的复合半导体材料，或者它们组合。顶部半导体层14和处理衬底10的半导体材料可以相同或不同。在一个实施例中，顶部半导体层14包括单晶半导体材料，诸如举例为单晶硅。顶部半导体层14可以通过诸如CVD或等离子增强CVD(PECVD)之类的沉积过程或通过层转移过程而被形成。所形成的顶部半导体层14可以具有从50nm到100nm的厚度，尽管也可以采用更小或更大的厚度。
至少一个垫盘电介质层(16、18)可以被沉积在SOI衬底8上作为蚀刻掩膜，以用于形成SOI衬底8中的沟槽。在一个实施例中并且如在图1中所示，至少一个垫盘电介质层(16、18)是材料堆叠，该材料堆叠包括存在于SOI衬底8的最顶部表面(即，顶部半导体层14的顶部表面)上的垫盘氧化物层16以及存在于垫盘氧化物层16的顶部表面上的垫盘氮化物层18。
垫盘氧化物层16可以由诸如氧化硅或电介质金属氧化物之类的含氧化物电介质材料组成。垫盘氧化物层16可以通过诸如CVD或自旋沉积(spin on deposition)之类的沉积过程而被形成。垫盘氧化物层16可以具有从5nm到50nm范围的厚度，尽管也可以采用更小及更大的厚度。
垫盘氮化物层18可以由诸如氮化硅或电介质金属氮化物之类的含氮化物电介质材料组成。垫盘氮化物层18可以通过诸如CVD或PVD之类的沉积过程而被形成。垫盘氮化物层18可以具有从50nm到200nm范围的厚度，尽管也可以采用更小及更大的厚度。
参照图2，第一沟槽20被形成在SOI衬底8内。第一沟槽20可以通过如下来形成：在垫盘氮化物层18上施加光阻剂层(未示出)并且光刻地图案化光阻剂层以在其中形成开口。在光阻剂层中的开口的图案可以通过各向异性蚀刻而被转移到至少一个垫盘电介质层(16、18)以形成在至少一个垫盘电介质层(16、18)中的开口。各向异性蚀刻可以是诸如举例为反应离子蚀刻(RIE)之类的干法蚀刻或者湿法蚀刻。剩余的光阻剂层例如通过灰化而被随后移除。
随后，在至少一个垫盘电介质层(16、18)中的开口的图案被各向异性蚀刻转移通过顶部半导体层14、隐埋绝缘体层12和处理衬底10的上部分以提供第一沟槽20，该各向异性蚀刻采用至少一个垫盘电介质层(16、18)作为蚀刻掩膜。各向异性蚀刻可以是诸如举例为RIE之类的干法蚀刻或者湿法蚀刻。第一沟槽20定义了光子器件区域，在其中光子器件待被形成。顶部半导体层14的剩余部分定义了电子器件区域，在其中电子器件待被形成。第一沟槽20被蚀刻到这样的深度，该深度允许与随后形成的电介质波导的最大量的光耦合。蚀刻深度通常是数微米的等级。在一个实施例中，蚀刻深度大于2μm。
参照图3，包括下电介质包覆层22L、核心层24L和上电介质包覆层26L的电介质波导材料堆叠被形成在第一沟槽20内。为了用作电介质波导，下电介质包覆层22L和上电介质包覆层26L中的每一个具有比核心层24L的折射率低的折射率。在下电介质包覆层和上电介质包覆层22L、26L与核心层24L之间的折射率反差被选择为允许光在核心层24L内的严格约束。在一个实施例中，下电介质包覆层22L和上电介质包覆层26L可以包括诸如举例为氧化硅之类的电介质氧化物，而核心层24L可以包括诸如举例为氮化硅之类的电介质氮化物。
下电介质包覆层22L可以通过利用诸如举例为CVD、PECVD或PVD之类的常规的沉积过程在沟槽20的底部表面上沉积第一电介质材料而被形成。下电介质包覆层22L被沉积至比在电介质波导中传播的光的波长大的厚度(通常在390nm与2000nm之间)。
核心层24L可以通过利用CVD、PECVD或PVD在下电介质包覆层22L的顶部表面上沉积第二电介质材料而被形成。核心层24L的厚度被选择为在电介质波导中传播的光的波长的分数，其可以从光的波长的1/10到1/2。
上电介质包覆层26L可以通过在核心层24L的顶部表面上并且在至少一个垫盘电介质层(16、18)的最顶部表面(即，垫盘氮化物层18的顶部表面)以上沉积第三电介质材料而被形成。第三电介质材料可以与第一电介质材料相同或不同，并且可以通过CVD或PVD而被形成。第三电介质材料层的位于顶部半导体层14的顶部表面和至少垫盘电介质层(16、18)以上的部分可以使用诸如举例为采用顶部半导体层14的顶部表面作为停止层的化学机械平坦化(CMP)之类的平坦化过程而被移除。所形成的上电介质包覆层26L具有与顶部半导体层14的顶部表面共面的顶部表面。上电介质包覆层24L的厚度被选择为比在波导中传播的光的波长大。
参照图4，浅沟槽隔离(STI)结构28被形成在顶部半导体层14中以定义晶体管器件区域。STI结构28可以通过形成延伸通过顶部半导体层14的浅沟槽(未示出)、并且利用诸如氧化硅和/或氮化硅之类的电介质材料填充该浅沟槽而被形成。浅沟槽可以例如通过以下步骤而被形成：应用及光刻地图案化被施加在顶部半导体层14和上电介质包覆层26L的顶部表面上的光阻剂层(未示出)，以及转移光阻剂层中的图案通过顶部半导体层14以暴露隐埋绝缘体层12的顶部表面。在移除剩余的光阻剂层之后，电介质材料被沉积在浅沟槽中并且随后被平坦化以形成STI结构28。STI结构28横向地围绕并且接触顶部半导体层14的剩余部分。STI结构28的顶部表面与顶部半导体层14的顶部表面共面。在一个实施例中并且如图4所示，STI结构28定义了在第一器件区域中的第一顶部半导体层部分14A以及在第二器件区域中的第二顶部半导体层部分14B，在第一顶部半导体层部分14A中可以构建具有第一导电性的至少一个第一器件，在第二顶部半导体层部分14B中可以构建具有与第一导电性类型相对的第二导电性类型的至少一个第二器件。在一个实施例中，第一器件区域是p型器件区域并且被用在PNP BJT 30(图5)的制作中，而第二器件区域是n型器件区域并且被用在NPN BJT 40(图5)的制作中。在本申请的一些实施例中并且当单一导电性类型的BJT被形成在顶部半导体层14中时，STI结构28定义了单一器件区域(未示出)。
参照图5，至少一个BJT被形成在顶部半导体层14的剩余部分中。至少一个BJT可以是PNP BJT、NPN BJT或者一对互补的PNP BJT和NPN BJT。在一个实施例中并且如图5所示，形成了一对互补BJT，该对互补BJT包括位于第一器件区域中的PNP BJT 30以及位于第二器件区域中的NPN BJT 40。
PNP BJT 30包括以相对于彼此横向的关系而被设置在第一顶部半导体层部分14A中的第一本征基极32、第一发射极34和第一集电极36。第一本征基极32是n型半导体区域，并且第一发射极34和第一集电极36是由第一本征基极32间隔开的重掺杂p型半导体区域。如本文中使用的，重掺杂意味着每十万硅原子中引入多于一个掺杂剂原子。PNP BJT 30也包括接触第一本征基极32的顶部表面的第一非本征基极38。第一非本征基极区域38是重掺杂n型半导体区域。第一非本征基极38被掺杂到比第一本征基极32更大的程度。
NPN BJT 40包括以相对于彼此横向的关系被设置在第二顶部半导体层部分14B中的第二本征基极42、第二发射极44和第二集电极46。第二本征基极42是p型半导体区域，并且第二发射极44和第二集电极46是由第二本征基极42间隔开的重掺杂n型半导体区域。第二横向双极晶体管40也包括接触第二本征基极42的顶部表面的第二非本征基极48。第二非本征基极区域48是重掺杂p型半导体区域。第二非本征基极48被掺杂到比第一本征基极42更大的程度。
PNP BJT 30和NPN BJT 40中的每一个还包括存在于第一和第二非本征基极38、48的每个侧壁上的第一电介质间隔物50。
PNP BJT 30和NPN BJT 40可以使用对于本领域技术人员已知的技术而被制作。例如，可以首先执行掩膜离子注入步骤，以在掩盖第二器件区域时利用n型掺杂剂来掺杂第一顶部半导体层部分14A，并且在掩盖第一器件区域时利用p型掺杂剂掺杂第二顶部半导体层部分14B。在第一器件区域中的n型掺杂剂或在第二器件区域中的p型掺杂剂的掺杂浓度的范围可以从1×1017单位/cm3到1×1019单位/cm3。
接下来，半导体材料层(未示出)被沉积在第一和第二顶部半导体层部分14A、14B的顶部表面上，STI结构28和上电介质包覆层26L被光刻地图案化以形成图案化的半导体材料层，其具有由其引出第一非本征基极38的、接触第一顶部半导体层部分14A的一部分的第一部分以及由其引出第二非本征基极48的、接触第二顶部半导体层部分14B的一部分的第二部分。半导体材料层可以包括硅或硅锗，并且可以通过外延生长过程被沉积为本征半导体材料层。半导体材料层的厚度可以从50nm到300nm，尽管也可以采用更小及更大的厚度。随后，图案化的半导体材料层的第一部分被掺杂有n型掺杂剂以在第二器件区域被掩盖时提供第一非本征基极38。图案化的半导体材料层的第二部分被掺杂有p型掺杂剂以在第一器件区域被掩盖时提供第二非本征基极48。在第一非本征基极38和第二非本征基极48中的每一个中的掺杂浓度的范围可以从5×1019单位/cm3到5×1020单位/cm3。
接下来第一电介质间隔物50通过以下步骤而被形成：围绕第一和第二非本征基极38、48并且在第一和第二顶部半导体层部分14A、14B、STI结构28和上电介质包覆层26L之上共形地(conformally)沉积第一电介质间隔物材料层(未示出)，接着是各向异性蚀刻，以移除第一电介质间隔物材料层的水平部分。第一电介质间隔物材料层可以包括氧化硅，氮化硅或氧氮化硅，并且可以通过CVD或原子层沉积(ALD)而被形成。如在接触第一和第二顶部半导体层部分14A、14B的基极处测量到的，被形成的第一电介质间隔物50的厚度可以从10nm到300nm，尽管也可以采用更小及更大的厚度。
接下来，在第二器件区域被掩盖时执行成角度离子注入以掺杂第一顶部半导体层部分14A的位于具有p型掺杂剂的第一非本征基极38的相对两侧上的那些部分。第一发射极34和第一集电极36因而被形成在第一顶部半导体层部分14A中。第一顶部半导体部分14A的剩余的未注入区域构成横向地接触第一发射极34和第一集电极36的第一本征基极32。随后，在第一器件区域被掩盖时执行另一成角度离子注入以掺杂第二顶部半导体层部分14B的位于具有n型掺杂剂的第二非本征基极48的相对两侧上的那些部分。第二发射极44和第二集电极46因而被形成在第二顶部半导体层部分14B中。第二顶部半导体层部分14B的剩余的未注入区域构成横向地接触第二发射极44和第二集电极46的第二本征基极42。在第一发射极34、第一集电极36、第二发射极44和第二集电极46中的掺杂浓度的范围可以从5×1019单位/cm3到5×1020单位/cm3。
在PNP BJT 30和NPN BJT 40中的掺杂剂可以随后通过诸如举例为激光退火之类的快速热退火而被激活。
参照图6，第二电介质间隔物材料层52L被形成在SOI衬底8以上，以便覆盖PNP BJT30、NPN BJT 40、STI结构28以及上电介质包覆层26L。第二电介质间隔层材料层52L可以包括氮化硅或氧氮化硅，并且可以通过PECVD或ALD被共形地沉积。第二电介质间隔物材料层52L在随后的蚀刻和沉积过程期间保护PNP BJT 30和NPN BJT 40。
参照图7，第二沟槽54被形成为延伸通过电介质波导材料堆叠(22L、24L、26L)以重新暴露第一沟槽20的底部表面的一部分(即，处理衬底10的子表面)。第二沟槽54可以通过在第二电介质间隔物材料层52L以上施加光阻剂层(未示出)并且光刻地图案化光阻剂层以在其中形成开口而被形成。在光阻剂层中的开口的图案可以通过各向异性蚀刻而被转移到第二电介质间隔物材料层52L以形成在第二电介质间隔物材料层52L中的开口。各向异性蚀刻可以是诸如举例为RIE之类的干法蚀刻或者湿法蚀刻。剩余的光阻剂层例如通过灰化而被随后移除。
随后，在第二电介质间隔物材料层52L中的开口的图案可以通过采用第二电介质间隔物材料层52L作为蚀刻掩膜的各向异性蚀刻而被转移通过电介质波导材料堆叠(22L、24L、26L)以提供第二沟槽54。各向异性蚀刻可以是诸如举例为RIE之类的干法蚀刻或者湿法蚀刻。第二沟槽54定义了这样的区域，在该区域中随后形成诸如光检测器或激光二极管之类的光电器件。下电介质包覆层22L的剩余部分在本文中指的是下电介质包覆部分22。核心层24L的剩余部分在本文中指的是核心部分24。上电介质包覆层26L的剩余部分在本文中指的是上电介质包覆部分26。下电介质包覆部分22、核心部分24和上电介质包覆部分26共同构成电介质波导(22、24、26)。
参照图8，复合半导体种子层56被形成在第二沟槽54的底部表面上。复合半导体种子层56可以包括锗或硅锗并且可以通过选择性外延沉积而被形成。在选择性外延沉积期间，半导体材料仅在诸如下列的半导体表面上生长：在第二沟槽54的底部处被物理暴露并且不在电介质表面上生长的处理衬底10的子表面；第二电介质间隔物材料层52L、下电介质包覆部分和上电介质包覆部分22、26和核心部分24的表面。复合半导体种子层56可以通过分子束外延(MBE)、金属有机化学气相沉积(MOCVD)或者任何本领域已知的其它外延生长技术而被沉积，从而使得复合半导体种子层56与处理衬底10外延地对准。所形成的复合半导体种子层56的厚度可以从10nm到100nm，尽管也可以采用更小及更大的厚度。随后，复合半导体种子层56可以在其上沉积另一层之前在850℃被烘干5分钟。
参照图9，复合半导体缓冲层58被形成在复合半导体种子层56上。复合半导体缓冲层58被提供以减小可存在于随后形成的激光二极管的组成材料与复合半导体种子层56的材料之间的晶格失配/应变。复合半导体缓冲层58可以包括具有与下面的复合半导体种子层56紧密匹配的晶格结构的III-V复合半导体材料。在一个实施例中并且当复合半导体种子层56包括锗时，复合半导体缓冲层58可以包括GaAs。在另一实施例中并且当复合半导体种子层56包括硅锗时，复合半导体缓冲层58可以包括GaAsP。复合半导体缓冲层58可以通过诸如举例为MBE或MOCVD之类的选择性外延而被生长，使得复合半导体缓冲层58可以与复合半导体种子层56外延地对准。所形成的复合半导体缓冲层58可以具有从50nm到500nm的厚度，尽管也可以采用更小及更大的厚度。
参照图10，光电器件被形成在复合半导体缓冲层58的顶部上并且被边缘耦合到电介质波导(22、24、26)。在一个实施例中，光电器件是激光二极管60。激光二极管60的发射方向被定向为朝向电介质波导(22、24、26)。激光二极管60包括有源层64，该有源层64被层夹在具有第一导电性的下半导体包覆层62与具有与第一导电性相对的第二导电性类型的上半导体包覆层66之间。在一个实施例中，下半导体包覆层62是n型的导电性，并且上半导体包覆层66是p型导电性。有源层64与电介质波导(22、24、26)的核心部分24横向对准并且相毗邻，从而使得从激光二极管60发射的光被有效地耦合到电介质波导(22、24、26)并且由电介质波导(22、24、26)引导。
下半导体包覆层62和上半导体包覆层66中的每一个可以包括第一复合半导体材料。有源层64可以包括当下半导体包覆层62和上半导体包覆层66被正向偏压时能够发射受激辐射的第二复合半导体材料。在有源层64中采用的第二复合半导体材料可以与在下半导体包覆层和上半导体包覆层62、66中采用的第一复合半导体材料相同或不同。第二复合半导体材料优选具有比第一复合半导体材料的带隙小的带隙，从而使得从下半导体包覆层和上半导体包覆层62、66注射的电子和空穴可以有效地被约束在有源层64中。在一个实施例中，下半导体包覆层和上半导体包覆层62、66中的每一个包括AlGaAs，并且有源层64包括GaAs。
下半导体包覆层和上半导体包覆层62、66和有源层64的复合半导体材料可以通过采用选择性外延沉积而被沉积，在该选择性外延沉积中复合半导体材料从半导体表面生长并且并不从电介质表面生长。所形成的下半导体包覆层62和上半导体包覆层66中的每一个可以具有大约1μm的厚度。所形成的有源层64可以具有从100nm到500nm的厚度。有源层64的厚度被选择为大于电介质波导(22、24、26)的核心部分24的厚度，从而使得核心部分24的顶部表面位于有源层64的顶部表面以下、而核心部分24的底部表面位于有源层64的底部表面以上，因此允许有效的光耦合到核心部分24。
在一个实施例中，下半导体包覆层62和上半导体包覆层66可以在第一复合半导体材料的选择性外延沉积期间被原位掺杂。在另一实施例中，下半导体包覆层62和上半导体包覆层66可以通过本征第一复合半导体材料的选择性外延沉积而被沉积为本征复合半导体材料层，其可以随后通过分别注入n型或p型掺杂剂而被掺杂。
参照图11，第二电介质间隔物52被形成在第一电介质间隔物50的每个侧壁上。第二电介质间隔物52可以由通过诸如RIE之类的各向异性蚀刻移除第二电介质间隔物材料层52L的水平部分而被形成。第二电介质间隔物材料层52L在第一电介质间隔物50的侧壁上存在的剩余竖直部分构成第二电介质间隔物52。
参照图12，金属半导体合金区域被可选地形成在PNP BJT 30和NPN BJT 40的各个元件上。金属半导体合金区域包括在第一发射极34上形成的第一发射极侧金属半导体合金区域35、在第一集电极上形成的第一集电极侧金属半导体合金区域37、以及在第一非本征基极38上形成的第一基极侧金属半导体合金区域39。第二金属半导体合金区域也包括在第二发射极44上形成的第二发射极侧金属半导体合金区域45、在第二集电极46上形成的第二集电极侧金属半导体合金区域47、以及在第二非本征基极48上形成的第二基极侧金属半导体合金区域49。金属半导体合金区域(35、37、39、45、47、49)例如可以通过如下步骤而被形成：沉积金属层、引起在升高温度处的退火期间的金属半导体合金区域的形成、以及随后相对于金属半导体合金区域有选择性地移除金属层未反应部分。金属半导体合金区域(35、37、39、45、47、49)可以包含金属硅化物或金属锗化物。
参照图13，开口68被形成为延伸通过上半导体包覆层66和有源层64，以物理地暴露下半导体包覆层62的一部分。开口68可以通过在图12的整个半导体结构上施加光阻剂层(未示出)并且光刻地图案化光阻剂层以在其中形成开口而被形成。在光阻剂层中的开口的图案可以通过各向异性蚀刻被转移到上半导体包覆层66和有源层64中以形成开口68。各向异性蚀刻可以是诸如举例为RIE之类的干法蚀刻或者湿法蚀刻。剩余的光阻剂层例如通过灰化而被随后移除。
参照图14，利用诸如举例为CVD或ALD之类的常规沉积过程，电介质覆盖层70被共形地沉积在图13的半导体结构的暴露的表面上。电介质覆盖层70通常由诸如举例为氮化硅、氮氧化硅、氮化硅硼或硅碳氮化硅之类的电介质氮化物组成。电介质覆盖层70在随后的接触过孔打开过程中用作蚀刻停止层。电介质覆盖层70的厚度可以从5nm到30nm，尽管可以采用更小及更大的厚度。在本申请的一些实施例中，电介质覆盖层70是可选的并且可以被省略。
接下来，层间电介质(ILD)层72被沉积以覆盖电介质覆盖层70并且完全地填充开口68。ILD层72可以包括与电介质覆盖层70的电介质材料不同的电介质材料。在一个实施例中，当电介质覆盖层70包括氮化硅时，ILD层72可以包括诸如氧化硅之类的电介质氧化物。ILD层72例如可以由CVD或旋涂形成。ILD层72可以是自平面化的，或者ILD 72的顶部表面可以例如由CMP被平面化。在一个实施例中，ILD层72的平面化的顶部表面位于PNP BJT 30和NPN BJT 40的最顶部表面之上。
参照图15，接触过孔结构被形成通过ILD层72和电介质覆盖层70，以向PNP BJT30、NPN BJT 40和激光二极管60的各个元件提供电气接触。接触过孔结构可以包括与第一和第二发射极34、44接触或者与第一和第二发射极侧金属半导体合金区域35、45(如存在的话)接触的发射极侧接触过孔结构82，以及与第一和第二集电极36、46接触或者第二集电极侧金属半导体合金区域37、47(如存在的话)接触的集电极侧接触过孔结构84。接触过孔结构还可以包括与下半导体包覆层62接触的第一包覆导电过孔结构86以及与上半导体包覆层62接触的第二包覆接触过孔结构88。接触过孔结构(82、84、86、88)可以由通过接触过孔开口(未示出)的形成而被形成，接触过孔开口通过以下步骤而被形成：光刻图案化和各向异性蚀刻的组合、随后的导电材料(例如钨)的沉积以及从ILD层72的顶部表面上移除导电材料的过量部分的平坦化。在一个实施例中，当形成暴露下半导体包覆层62的一部分的深接触过孔开口时，可需要光刻图案化和蚀刻的单独步骤。可选地，接触衬里(未示出)可以在利用导电材料填充接触过孔开口之前被形成在接触过孔开口的侧壁和底部表面上。接触衬里可以包括TiN。
参照图16，根据本申请的第二实施例的本申请的第二示例性半导体结构通过首先在第一器件区域200A和第二器件区域200B形成牺牲栅极结构而从图4的第一示例性半导体结构得到。在一个实施例中，第一器件区域200A是包括p型金属氧化物半导体(PMOS)子区域210A和PNP BJT子区域220A的p型器件区域的p型器件区域，并且第二器件区域200B是包括n型金属氧化物半导体(NMOS)子区域210B和NPN BJT子区域220B的n型器件区域。
牺牲栅极结构中的每个牺牲栅极结构包括牺牲栅极电介质132和牺牲栅极导体134的牺牲栅极堆叠。牺牲栅极堆叠(132、134)可以使用本领域中已知的常规技术而被形成。例如，牺牲栅极堆叠(132、134)可以通过沉积包括牺牲栅极电介质层的牺牲栅极材料层和牺牲栅极导体层的堆叠以及使用光刻和各向异性蚀刻图案化牺牲栅极材料层而被形成。在一个实施例中，牺牲栅极电介质层可以包括氧化硅，而牺牲栅极导体层可以包括多晶硅。
牺牲栅极结构中的每个牺牲栅极结构进一步包括存在于牺牲栅极堆叠(132、134)的每个侧壁上的栅极间隔物136。栅极间隔物136可以通过以下步骤而被形成：共形地沉积或生长电介质间隔物材料层，之后是移除电介质间隔物材料层的水平部分的各向异性蚀刻。在一个实施例中，栅极间隔物136可以包括氮化硅。
接下来，利用块掩膜(block mask)技术，第一源极区域和第一漏极区域(共同称为第一源极/漏极区域240A)可以被形成在p型器件区域200A中的牺牲栅极结构(132、134、136)中的每个牺牲栅极结构的相对侧上，并且第二源极区域和第二漏极区域(共同地称为第二源极/漏极区域240B)可以被形成在n型器件区域200B中的牺牲栅极结构(132、134、136)的每个牺牲栅极结构的相对侧上。在一个实施例中，可以通过采用p型器件区域200A中的牺牲栅极结构(132、134、136)作为注入掩膜而同时掩盖n型器件区域200B、而将p型掺杂剂注入到第一顶部半导体层部分14A的部分中，来形成第一源极/漏极区域240A。可以通过采用n型器件区域200B中的牺牲栅极结构(132、134、136)作为注入掩膜而同时掩盖p型器件区域200A、来将n型掺杂剂注入到第二顶部半导体层部分14B的部分中，来形成第二源极/漏极区域240B。在另一实施例中并且如图16所示，第一源极/漏极区域240A和第二源极/漏极区域240B是抬升的源极/漏极区域并且可以通过选择性外延过程而被形成。例如，第一源极/漏极区域240可以通过以下步骤而被形成：首先对未被p型器件区域200A中的牺牲栅极结构(132、134、136)覆盖的第一顶部半导体层部分14A的部分形成凹进，并且在掩盖n型器件区域200B时将第一半导体材料外延地沉积在第一顶部半导体层部分14A的凹进的表面上。在一个实施例中，第一半导体材料是SiGe，其使得应变效应被调整以增强p型晶体管的性能。第一源极/漏极区域240A被掺杂有p型掺杂剂。第一源极/漏极区域240A的掺杂可以在第一源极/漏极区域240A的沉积期间通过原位掺杂而被执行，或者可以通过在第一源极/漏极区域240A的沉积之后的离子注入而被执行。第二源极/漏极区域240B可以通过以下步骤而被形成：首先对未被n型器件区域200B中的牺牲栅极结构(132、134、136)覆盖的第二顶部半导体层部分14B的部分形成凹进，并且在掩盖p型器件区域200A时将第二半导体材料外延地沉积在第二顶部半导体层部分14B的凹进的表面上。在一个实施例中，第二半导体材料是Si:C，其使得应变效应被调整以增强n型晶体管的性能。第二源极/漏极区域240B被掺杂有n型掺杂剂。第二源极/漏极区域240B的掺杂可以在第二源极/漏极区域240B的沉积期间通过原位掺杂而被执行，或者可以通过在第二源极/漏极区域240B的沉积之后的离子注入而被执行。第一顶部半导体层部分14A的横向接触第一源极/漏极区域240A的每个剩余部分构成第一沟道部分230A。第二顶部半导体层部分14B的横向接触第二源极/漏极区域240B的每个剩余部分构成第二沟道部分230B。
接下来，以上在图14中描述的处理步骤可以被执行以在牺牲栅极结构(132、134、136)，第一和第二源极/漏极区域240A、240B，STI结构28和上电介质包覆层26L上形成电介质覆盖层170，并且在电介质覆盖层170上形成ILD层172。电介质覆盖层170和ILD层172位于栅极结构(132、134、136)的最顶部表面(即，牺牲栅极导体134的顶部表面)以上的部分可以通过CMP或凹入蚀刻被移除。电介质覆盖层170和ILD层172的最顶部表面因而与牺牲栅极结构(132、134、136)的最顶部表面共面。
参照图17，牺牲栅极堆叠(132、134)被移除以提供沟槽138。可以通过本领域已知的适当蚀刻技术，对栅极间隔物136和第一及第二沟道部分230A、230B有选择性地移除牺牲栅极堆叠(132、134)。例如，牺牲栅极堆叠(132、134)可以通过诸如氨蚀刻之类的湿法蚀刻或者诸如RIE之类的干法蚀刻而被选择性地蚀刻。沟槽138中的每个沟槽占据从该处移除每个牺牲栅极堆叠(132、134、136)的体积并且被栅极间隔物136横向约束。
参照图18，栅极电介质142被形成在沟槽138中的每个沟槽的侧壁以及底部表面上，之后牺牲金属层部分144形成在栅极电介质142上。如图所示，栅极电介质142和牺牲金属层部分144两者均是U形的。栅极电介质142可以通过本领域中已知的任何适当沉积技术(诸如举例为CVD或ALD)来将栅极电介质层(未示出)共形地沉积在沟槽138的侧壁和底部表面上并且到电介质覆盖层170和ILD层172的最顶部表面。形成的栅极电介质层可以具有从1nm到5nm的厚度，尽管也可以采用更小及更大的厚度。栅极电介质层可以包括氧化硅，或可替代地包括高k电介质，诸如HfO2、ZrO2、La2O3、Al2O3、TiO2、SrTiO3、LaAlO3或Y2O3。
在栅极电介质层的沉积之后，牺牲金属层(未示出)可以通过CVD或ALD被共形地沉积在栅极电介质层的顶部上。形成的牺牲金属层可以具有从3nm到10nm的厚度，尽管也可以采用更小及更大的厚度。在一个实施例中，牺牲金属层可以包括氮化钛、碳化钛或氮化钽。
栅极电介质层和牺牲金属层位于ILD层172的最顶部表面之上的部分通过诸如举例为CMP之类的平坦化过程而被移除。在每个沟槽138内的栅极电介质层的剩余部分构成栅极电介质142。在每个沟槽138内的牺牲金属层的剩余部分构成牺牲金属层部分144。
参照图19，在由第一光阻剂层(未示出)掩盖PMOS和NMOS子区域210A、210B时，栅极电介质142和牺牲金属层部分144相对于栅极间隔物136和第一与第二沟道部分230A、230B有选择性地从PNP BJT子区域220A和NPN BJT子区域220B中的沟槽138被移除。PNP BJT子区域220A和NPN BJT子区域220B中的沟槽138的侧壁和底部表面因而被重新暴露。在从PNPBJT子区域220A和NPN BJT子区域220B中的沟槽138移除栅极电介质142和牺牲金属层部分144之后，第一光阻剂层可以利用诸如举例为灰化之类的常规光阻剂剥离过程而被移除。
参照图20，半导体覆盖层部分146可以被沉积在沟槽138内。在PMOS和NMOS子区域210A、210B中，半导体覆盖层部分146可以被形成在牺牲金属层部分144的顶部上，填充沟槽138内的剩余体积。在PNP BJT和NPN BJT子区域220A、220B中，半导体覆盖层部分146可以基本上填充沟槽138。半导体覆盖层部分146可以由本领域中已知的任何沉积方法(包括但不限于CVD和PECVD)并且通过从电介质覆盖层170和ILD层172的最顶部表面移除过度的半导体材料来形成。在一个实施例中，半导体覆盖层部分146可以包括非晶硅(a-Si)材料或多晶硅材料。半导体覆盖层部分146提供了用来形成可以构成分别针对PNP BJT或NPN BJT的非本征基极的n型或p型半导体材料的介质，如以下步骤所述。
参照图21，n型非本征基极250A被形成在PNP BJT子区域220A中并且p型非本征基极250B被形成在NPN BJT子区域220B中。n型非本征基极250A可以通过如下而被形成：首先形成第二光阻剂层(未示出)来覆盖PMOS、NMOS和NPN BJT子区域210A、210B、220B，同时暴露PNP BJT子区域220A。离子注入可以随后被执行以在PNP BJT子区域220A中用诸如磷或砷之类的n型掺杂剂掺杂半导体覆盖层146的暴露部分，从而向半导体覆盖层部分146提供适当的极性，因而形成用于PNP BJT的n型非本征基极250A。n型非本征基极250A向通常被称为PNP BJT的本征基极的下面的沟道部分230A提供了低阻接触。应当注意的是，在BJT中，p型第一源极/漏极区域240A通常被称为p型发射极-集电极区域。第二光阻剂层可以随后利用诸如举例为灰化之类的常规光阻剂剥离过程而被移除。
p型非本征基极250B可以通过如下而被形成：首先形成第三光阻剂层(未示出)来覆盖PMOS、NMOS和PNP BJT子区域210A、210B、220B，同时暴露NPN BJT子区域220A。离子注入可以被随后执行以在NPN BJT子区域220B中用诸如硼之类的p型掺杂剂掺杂半导体覆盖层部分146的暴露部分，从而向半导体覆盖层部分146提供适当的极性，因而形成用于NPN BJT的p型非本征基极250B。p型非本征基极250B向通常被称为NPN BJT的本征基极的下面的沟道部分230B提供了低阻接触。应当注意的是，在BJT中，n型第二源极/漏极区域240B同城被称为n型发射极-集电极区域。第三光阻剂层可以随后利用诸如举例为灰化之类的常规光阻剂剥离过程而被移除。
随后，可以进行退火过程以激活图21的第二示例性结构中的掺杂剂，并且移除由离子辐射导致的晶体结构损坏。该退火过程可以通过诸如举例为快速热退火之类的本领域中的已知方法进行。退火温度的范围可以从800℃到1000℃。
参照图22，半导体覆盖层部分146和牺牲金属层部分144可以通过各向异性蚀刻而从PMOS和NMOS子区域210A、210B中的沟槽138中移除。PNP BJT和NPN BJT子区域220A、220B被第四光阻剂层(未示出)掩盖以保护PNP BJT(230A、240A、250A)和NPN BJT(230B、240B、250B)。各向异性蚀刻可以是诸如RIE之类的干法蚀刻。半导体覆盖层部分146和牺牲金属层部分144的蚀刻可以产生PMOS和NMOS子区域210A、210B的沟槽138中的凹进148。
参照图23，包括U形第一功函数金属(work function metal)252A和第一栅极电极254A的第一金属栅极被形成在PMOS子区域210A中的凹进148内，并且包括U形第二功函数金属252B和第二栅极电极254B的第二金属栅极被形成在NMOS子区域210B中的凹进148内。第一功函数金属252A可以包括诸如举例为Pt、Ni、Co或TiN之类的第一金属，其可以优化p型FET的性能。第二功函数金属252B可以包括诸如举例为La、Ti、Ta或TiAl之类的第二金属，其可以优化n型FET的性能。第一栅极电极254A和第二栅极电极254B中的每一个可以包括诸如举例为掺杂多晶硅、Al、Au、Ag、Cu或W之类的导电材料。第一金属栅极(252A、254A)和第二金属栅极(252B、254B)可以由本领域中已知的任意合适的沉积过程而被形成。
随后，栅极电介质142、第一金属栅极(252A、254A)和第二金属栅极(252B、254B)可以利用干法蚀刻或湿法蚀刻而被竖直地凹入，以在PMOS和NMOS子区域210A、210B的每个沟槽138中提供空隙(未示出)。随后用电介质材料填充这些空隙，以在第一金属栅极(252A、254A)和PMOS子区域210A中的栅极电介质142的顶部上提供第一栅极盖256A，并且在第二金属栅极(252B、254B)和NMOS子区域210B中的栅极电介质142的顶部上提供第二栅极盖256B。PMOS子区域210A中的栅极电介质142、第一金属栅极(252A、254A)、第一栅极盖256A和横向地围绕PMOS子区域210A中的栅极电介质142的栅极间隔物136共同构成了第一功能栅极结构。NMOS子区域210B中的栅极电介质142、第二金属栅极(252B、254B)、第二栅极盖256B和横向地围绕NMOS子区域210B中的栅极电介质142的栅极间隔物136共同构成了第二功能栅极结构。
PMOS晶体管因而被形成在PMOS子区域210A中。PMOS晶体管包括存在于第一沟道部分230A上的第一功能栅极结构(142、252A、254A、256A、136)以及横向地接触第一沟道部分230A的第一源极漏极区域240A。
NMOS晶体管因而被形成在NMOS子区域210B中。NMOS晶体管包括存在于第二沟道部分230B上的第二功能栅极结构(142、252B、254B、256B、136)以及横向地接触第二沟道部分230B的第二源极漏极区域240B。
位于第一器件区域的PMOS子区域210A中的PMOS晶体管、位于第一器件区域的PNPBJT子区域220A中的PNP BJT、位于第二器件区域的NMOS子区域210B中的NMOS晶体管、以及位于第二器件区域的NPN BJT子区域220B中的NPN BJT共同定义了BiCMOS结构。
在本申请的另一个实施例中，第一器件区域可以是包括PMOS子区域和NMOS子区域的CMOS晶体管区域，而第二器件区域可以是包括PNP BJT子区域和NPN BJT子区域的互补BJT区域(未示出)。在第一器件区域中的PMOS子区域以及在第二器件区域中的PNP BJT子区域是n型半导体区域并且可以通过执行图5的处理步骤而被形成。在第一器件区域中的NMOS子区域以及在第二器件区域中的NPN BJT子区域是p型半导体区域并且也可以通过执行图5的处理步骤而被形成。在通过执行图16的处理步骤形成第一器件区域的子区域以及第二器件区域的子区域中的源极/漏极区域和牺牲栅极结构之后，沟槽被形成，之后通过执行图17至图18的处理步骤形成在每个沟槽的底部表面和侧壁上的牺牲金属层部分和栅极电介质。接下来，栅极电介质和牺牲金属层144可以通过执行图19的处理步骤而从位于第二器件区域中的沟槽移除。接下来，图20-23的处理步骤被执行以形成第一器件区域的PMOS子区域中的PMOS晶体管、第一器件区域的NMOS子区域中的NMOS晶体管、第二器件区域的PNP BJT子区域中的PNP BJT、以及第二器件区域的NPN BJT子区域中的NPN BJT。
参照图24，牺牲电介质覆盖层174可以被形成在电介质覆盖层170、ILD层172、PMOS晶体管(230A、240A、142、252A、254A、256A、136)和NMOS晶体管(230B、240B、142、252B、254B、256B、136)、PNP BJT(230A、240A、250A、136)和NPN BJT(230B、240B、250B、136)的最顶部表面上。牺牲电介质覆盖层174可以包括电介质氮化物，其可以是氮化硅，并且可以通过CVD或PVD被沉积。在形成牺牲电介质覆盖层174之后，延伸通过ILD层172、电介质覆盖层170和电介质波导材料堆叠(22L、24L、26L)的第二沟槽(未示出)通过执行图7的处理步骤而被形成。电介质波导材料堆叠(22L、24L、26L)的剩余部分构成了电介质波导。电介质波导包括下部电介质包覆部分22、核心部分24、上部电介质包覆部分26。随后，通过执行图8至图10的处理步骤，复合半导体种子层56、复合半导体缓冲层58和包括下半导体包覆层62、有源层64和上半导体包覆层66的激光二极管60被形成在第二沟槽内。激光二极管60的有源层64与电介质波导(22、24、26)的核心部分24横向地对准。
参照图25，通过执行图13的处理步骤，开口168被形成为延伸通过上半导体包覆层66和有源层64以物理地暴露下半导体包覆层62的一部分。
参照图26，电介质盖176被形成在激光二极管60上。电介质填充材料层(未示出)被沉积在开口168内并且在上半导体包覆层66和牺牲电介质覆盖层174的顶部表面之上。电介质填充材料层可以包括诸如未掺杂的氧化硅、掺杂的氧化硅、多孔或无孔的有机硅酸盐玻璃，多孔的或无孔的掺杂氮的有机硅酸盐玻璃或其组合之类的电介质材料，并且可以由CVD或PECVD形成。
电介质填充材料层例如可以由凹入蚀刻而被凹入以提供电介质盖176。电介质填充材料的凹入深度可以被选择为使得电介质盖176的顶部表面与ILD层172的顶部表面共面。牺牲电介质覆盖层174随后可以使用诸如利用ILD层172的顶部表面作为停止层的CMP之类的平坦化过程而被移除。
参照图27，在移除牺牲电介质覆盖层174之后，通过执行图12的处理步骤，第一基极侧金属半导体合金区域260A被形成在n型非本征基极250A的顶部上，并且第二基极侧半导体合金区域260B被形成在p型非本征基极250B的顶部上。
参照图28，各种接触过孔结构被形成以提供p型器件区域200A中的PNP BJT(230A、240A、250A、260A)和PMOS晶体管(230A、240A、142、252A、254A、256A、136)、n型器件区域200B中的NPN BJT(230B、240B、250B、260B)和NMOS晶体管(230B、240B、142、252B、254B、256B、136)以及激光二极管60的各种元件。接触过孔结构可以包括延伸通过ILD层172和电介质覆盖层170并且接触第一和第二源极/漏极区域240A、240B的有源接触区域接触过孔结构182、延伸通过电介质盖176并且接触下半导体包覆层62的第一包覆导电过孔结构186、以及延伸通过电介质盖176并且接触上半导体包覆层66的第二包覆接触过孔结构188。在本申请的一些实施例中，接触衬里(未示出)可以围绕各种接触过孔结构(180、186、188)而被形成。通过执行图15的处理步骤，接触过孔结构(182、186、188)可以被形成。在本申请的一些实施例中，并且在如以上对图15中描述的用导电材料填充接触过孔开口之前，金属半导体合金部分(未示出)可以通过执行图12的处理步骤而被形成在第一和第二源极/漏极区域240A、240B的顶部上。
参照图29，根据本申请的第三实施例的第三示例性半导体结构可以通过提供双含锗层SOI衬底8'和在其上形成的垫盘氮化物层18而被形成。该双含锗层SOI衬底8'从底部到顶部依次包括处理衬底10、下含锗半导体层356、隐埋绝缘体层堆叠(322、324、326)以及顶部含锗半导体层314。处理衬底10可以由诸如硅之类的半导体材料构成，如以上在本申请的第一实施例中所述的。在一个实施例中，下含锗半导体层356和顶部含锗半导体层314中的每一个可以包括锗或硅锗。下含锗半导体层356用作用于生长III-V复合半导体的复合半导体种子层。下含锗半导体层356可以在处理衬底10上被外延地生长。形成的下含锗半导体层356可以具有从10nm到1000nm的厚度，尽管也可以采用更小或更大的厚度。顶部含锗半导体层314可以通过常规的层转移技术而被形成。例如，薄的锗层可以从锗晶片(即，施主性晶片)转移到包括处理衬底10、下含锗半导体层和隐埋绝缘体层堆叠(322、324、326)的处理晶片上。
隐埋绝缘体层堆叠(322、324、326)将顶部含锗半导体层314从下含锗半导体层356和处理衬底10分开。隐埋绝缘体层堆叠(322、324、326)包含具有相应厚度以及折射率的电介质层，电介质波导可以由其被随后形成。在一个实施例中，隐埋绝缘体层堆叠(322、324、326)包括在下含锗半导体层310之上的第一电介质层322、在第一电介质层322之上的第二电介质层324、以及在第二电介质层324之上的第三电介质层326。在本申请的第三实施例中，在电介质波导中，第一电介质层322的一部分用作下部电介质包覆部分，第二电介质层324的一部分用作核心部分，并且第三电介质层326的一部分用作上电介质包覆层。图3的被采用以形成电介质波导材料堆叠(22L、24L、26L)的处理步骤可以被执行以形成隐埋绝缘体层堆叠(322、324、326)。在一个实施例中，隐埋绝缘体层堆叠(322、324、326)包括氧化硅/氮化硅/氧化硅的堆叠。
垫盘氮化物18随后可以通过执行图1的处理步骤而被形成在顶部含锗半导体层的顶部表面上。
参照图30，通过执行图2的处理步骤，沟槽320被形成为延伸通过顶部含锗半导体层314和隐埋绝缘体层堆叠(322、324、326)。沟槽320暴露下含锗半导体层356的顶部表面的一部分以便于定义在其中要形成诸如光检测器或激光二极管之类的光电器件的区域。
参照图31，间隔物321被形成在沟槽320的侧壁上。间隔物321可以包括电介质氧化物，其可以是氧化硅。间隔物321可以通过以下步骤而被形成：在沟槽320的侧壁和底部表面以及垫盘氮化物层18的顶部表面上共形地沉积电介质材料，以及从垫盘氮化物层18的顶部表面以及沟槽320的底部表面移除沉积的电介质材料的水平部分。存在于沟槽320的侧壁上的沉积电介质材料的剩余竖直部分构成间隔物321。
参照图32，通过执行图9和图10的处理步骤，复合半导体缓冲层58和包括下半导体包覆层62、有源层64和上半导体包覆层66的激光二极管60被形成在沟槽320内。在一个实施例中并且如图32所示，上半导体包覆层66的顶部表面位于顶部含锗半导体层314的顶部表面以下。
随后，电介质二极管327被形成在上半导体包覆层66的顶部表面上。电介质二极管盖327可以包括诸如氮化硅或氧氮化硅之类的电介质氮化物。电介质二极管盖327可以通过以下步骤而被形成：在沟槽320内沉积电介质材料层(未示出)，以及随后通过诸如凹入蚀刻或者CMP之类的平坦化而从顶部含锗半导体层314的顶部表面之上移除电介质材料层的部分。平坦化过程还从顶部含锗半导体层314的顶部表面移除氮化物垫盘层18。形成的电介质二极管盖327具有与顶部含锗半导体层314的顶部表面共面的顶部表面。
参照图33，通过执行图4的处理步骤而在顶部含锗半导体层314中形成STI结构28以定义第一器件区域和第二器件区域之后，通过执行图5和图6的处理步骤，PNP BJT 30被形成在第一器件区域中并且NPN BJT 40被形成在第二器件区域中。
参照图34，提供向PNP BJT和NPN BJT和激光二极管60的各种元件的电气接触的各种接触过孔结构通过执行图13-15的处理步骤而被形成。接触过孔结构可以包括与第一和第二发射极34、44接触或者与第一和第二发射极侧金属半导体合金区域35、45(如存在的话)接触的发射极侧接触过孔结构82，以及与第一和第二集电极36、46接触或者第二集电极侧金属半导体合金区域37、47(如存在的话)接触的集电极侧接触过孔结构84。接触过孔结构还可以包括与下半导体包覆层62接触的第一包覆导电过孔结构86以及与上半导体包覆层62接触的第二包覆接触过孔结构88。
参照图35，根据本申请的第四实施例的第四示例性半导体结构例如可以通过用本体半导体衬底(本文指的是处理衬底10)取代图1的SOI衬底8而被形成，该本体半导体衬底可以由图1的SOI衬底8的半导体材料构成。在通过执行图2的处理步骤在处理衬底10内形成第一沟槽20以及通过执行图32的处理步骤在第一沟槽20的侧壁上形成间隔物421时，复合半导体种子层56通过执行图8的处理步骤而被新城在第一沟槽20的底部表面上。
参照图36，包括下电介质包覆层22L、核心层24L和上电介质包覆层26L的电介质波导材料堆叠通过执行图2的处理步骤而被形成在第一沟槽20中。电介质波导材料堆叠(22L、24L、26L)的最顶部表面与处理衬底10的顶部表面共面。
参照图37，隐埋绝缘体层12和顶部半导体层14通过执行图1的处理步骤而被相继形成在处理衬底10和间隔物421的顶部表面以及电介质波导材料堆叠(22L、24L、26L)的最顶部表面上。顶部半导体层14可以由层转移过程被获得。
参照图38，在顶部半导体层14中形成STI结构28以定义第一器件区域和第二器件区域之后，通过执行图4和图5的处理步骤，PNP BJT 30被形成在第一器件区域中并且NPNBJT 40被形成在第二器件区域中。围绕PNP BJT 30和NPN BJT 40第一电介质间隔物50和第二电介质间隔物材料层52L通过执行图5和图6的处理步骤而被相继形成。
参照图39，通过执行图7的处理步骤，第二沟槽(未示出)被形成为延伸通过第二电介质间隔物材料层52L、STI结构28、隐埋绝缘体层12和电介质波导材料堆叠(22L、24L、26L)。第二沟槽暴露复合半导体种子层56的一部分。电介质波导材料堆叠(22L、24L、26L)的图案化提供了包括下部电介质包覆部分22、核心部分24和上部电介质包覆部分26的电介质波导。随后，通过执行图9和图10的处理步骤，复合半导体缓冲层58和包括下半导体包覆层62、有源层64和上半导体包覆层66的激光二极管60被形成在第二沟槽内。
参照图40，通过执行图13的处理步骤，在形成开口(未示出)以暴露下半导体包覆层62的一部分之后，通过执行图14的处理步骤相继地形成电介质覆盖层70和ILD层72。
参照图41，通过执行图15的处理步骤，各种接触过孔结构(82、84、86、88)被形成。接触过孔结构可以包括与第一和第二发射极34、44接触或者与第一和第二发射极侧金属半导体合金区域35、45(如存在的话)接触的发射极侧接触过孔结构82，以及与第一和第二集电极36、46接触或者第二集电极侧金属半导体合金区域37、47(如存在的话)接触的集电极侧接触过孔结构84。接触过孔结构还可以包括与下半导体包覆层62接触的第一包覆导电过孔结构86以及与上半导体包覆层62接触的第二包覆接触过孔结构88。
虽然本申请已经参考相对于各种实施例被特定地示出及描述，但本领域技术人员将理解的是，可以在形式和细节上做出上述以及其它变化而不脱离本申请的精神和范围。因此，本申请并不旨在被限制为所述及所示的确切的形式和细节，而是落在所附权利要求书的范围之内。

Claims (20)

1.一种半导体结构，包括：
位于绝缘体上半导体(SOI)衬底的一部分上的至少一个电子器件，其中所述至少一个电子器件包括至少一个双极结型晶体管(BJT)；以及
嵌入在所述SOI衬底的另一部分内的光子器件，其中所述光子器件包括：
电介质波导，包括下电介质包覆部分、存在于所述下电介质包覆部分上的核心部分、以及存在于所述核心部分上的上电介质包覆部分；以及
被边缘耦合到所述电介质波导的光电器件，所述光电器件包括与所述电介质波导的所述核心部分横向对准的有源层。
2.根据权利要求1所述的半导体结构，其中所述光电器件是激光二极管，其中所述有源层被层夹在下半导体包覆层与上半导体包覆层之间。
3.根据权利要求1所述的半导体结构，其中所述至少一个BJT包括横向地接触发射极和集电极的本征基极以及存在于所述本征基极上的非本征基极，其中所述本征基极、所述发射极和所述集电极位于所述SOI衬底的顶部半导体层中并且竖直地接触所述SOI衬底的隐埋绝缘体层。
4.根据权利要求3所述的半导体结构，其中所述至少一个BJT是NPN BJT，其中所述NPNBJT的所述本征基极是p型半导体区域，所述NPN BJT的所述发射极和集电极是由所述本征基极间隔开的重掺杂n型半导体区域，并且所述NPN BJT的所述非本征基极是重掺杂p型半导体区域。
5.根据权利要求3所述的半导体结构，其中所述至少一个BJT是PNP BJT，其中所述PNPBJT的所述本征基极是n型半导体区域，所述PNP BJT的所述发射极和集电极是由所述本征基极间隔开的重掺杂p型半导体区域，并且所述PNP BJT的所述非本征基极是重掺杂n型半导体区域。
6.根据权利要求3所述的半导体结构，其中所述至少一个BJT包括互补BJT，其中所述互补BJT包括位于所述顶部半导体层的第一区域中的PNP BJT、以及位于所述顶部半导体层的第二区域中的NPN BJT。
7.根据权利要求6所述的半导体结构，其中所述至少一个电子器件进一步包括互补金属氧化物半导体(CMOS)晶体管，其中所述CMOS晶体管包括：位于所述顶部半导体层的第三区域中、并且包括由第一源极/漏极区域横向地接触的第一沟道部分和存在于所述第一沟道部分上的第一栅极结构的p型金属氧化物半导体(PMOS)晶体管，以及位于所述顶部半导体层的第四区域中、并且包括由第二源极/漏极区域横向地接触的第二沟道部分和存在于所述第二沟道部分上的第二栅极结构的n型金属氧化物半导体(NMOS)晶体管。
8.根据权利要求2所述的半导体结构，其中所述SOI衬底包括处理衬底、在所述处理衬底上的隐埋绝缘体层以及在所述隐埋绝缘体层上的顶部半导体层，其中所述半导体结构还包括与所述SOI衬底的所述处理衬底的子表面接触的复合半导体种子层以及存在于所述复合半导体种子层上的复合半导体缓冲层，并且其中所述下半导体包覆层存在于所述复合半导体缓冲层上。
9.根据权利要求1所述的半导体结构，其中所述SOI衬底包括处理衬底、在所述处理衬底上的隐埋绝缘体层以及在所述隐埋绝缘体层上的顶部半导体层，并且其中所述下电介质包覆层部分竖直地接触所述SOI衬底的处理衬底的子表面。
10.根据权利要求1所述的半导体结构，其中所述SOI衬底包括处理衬底、在所述处理衬底上的隐埋绝缘体层以及在所述隐埋绝缘体层上的顶部半导体层，并且其中所述SOI衬底进一步包括存在于所述SOI衬底的所述隐埋绝缘体层与所述处理衬底之间的下含锗层。
11.根据权利要求10所述的半导体结构，其中所述隐埋绝缘体层是存在于所述下含锗层上的第一电介质层、存在于所述第一电介质层上的第二电介质层、以及存在于所述第二电介质层上的第三电介质层的堆叠。
12.一种形成半导体结构的方法，包括：
在绝缘体上半导体(SOI)衬底内形成第一沟槽，所述第一沟槽延伸通过所述SOI衬底的顶部半导体层以及所述SOI衬底的隐埋绝缘体层并且延伸到所述SOI衬底的处理衬底中；
在所述第一沟槽中形成电介质波导材料堆叠；
在所述顶部半导体层中形成至少一个电子器件，其中所述至少一个电子器件包括至少一个双极结型晶体管(BJT)；
形成延伸通过所述电介质波导材料堆叠的一部分的第二沟槽，所述第二沟槽重新暴露所述第一沟槽的底部表面的一部分；
在所述第一沟槽的所述底部表面的暴露的所述一部分上外延地沉积复合半导体种子层；
在所述复合半导体种子层上外延地沉积复合半导体缓冲层；以及
在所述第二沟槽内、在所述复合半导体缓冲层上形成光电器件。
13.根据权利要求12所述的方法，其中在所述顶部半导体层中形成所述至少一个电子器件包括在所述顶部半导体层的第一器件区域中形成PNP BJT并且在所述顶部半导体层的第二器件区域中形成NPN BJT。
14.根据权利要求13所述的方法，其中在所述顶部半导体层中形成所述至少一个电子器件包括：
在所述顶部半导体层中形成由浅沟槽隔离(STI)结构横向地围绕的所述第一器件区域和所述第二器件区域；
向所述顶部半导体层的所述第一器件区域注入n型掺杂剂以提供n型半导体区域；
向所述顶部半导体层的所述第二器件区域注入p型掺杂剂以提供p型半导体区域；
在所述顶部半导体层的所述第一器件区域和所述第二器件区域之上形成半导体层；
对所述半导体层进行图案化以在所述n型半导体区域之上形成第一半导体层部分并且在所述p型半导体区域之上形成第二半导体层部分；
向所述第一半导体层部分注入n型掺杂剂以提供第一非本征基极；
向所述第二半导体层部分注入p型掺杂剂以提供第二非本征基极；
在所述第一非本征基极和所述第二非本征基极的每个侧壁上形成电介质间隔物；
向所述第一器件区域中的所述顶部半导体层的不被所述第一非本征基极和所述电介质间隔物覆盖的部分注入p型掺杂剂；以及
在掩盖所述第一器件区域时，向所述第二器件区域中的所述顶部半导体层的不被所述第二非本征基极和栅极间隔物覆盖的部分注入n型掺杂剂。
15.根据权利要求12所述的方法，其中在所述顶部半导体层中形成所述至少一个电子器件包括在所述顶部半导体层的第一器件区域中形成互补金属氧化物半导体(CMOS)晶体管并且在所述顶部半导体层的第二器件区域中形成互补双极结型晶体管(BJT)，其中所述CMOS晶体管包括位于所述第一器件区域的第一子区域中的p型金属氧化物半导体(PMOS)晶体管以及位于所述第一器件区域的第二子区域中的n型金属氧化物半导体(NMOS)晶体管，并且其中所述互补BJT包括位于所述第二器件区域的第一子区域中的PNP BJT以及位于所述第二器件区域的第二子区域中的NPN BJT。
16.根据权利要求15所述的方法，其中在所述顶部半导体层中形成所述至少一个电子器件包括：
在所述第一器件区域的所述第一子区域和所述第二子区域以及所述第二器件区域的所述第一子区域和所述第二子区域中形成牺牲栅极结构，所述牺牲栅极结构中的每个牺牲栅极结构包括接触所述顶部半导体层的牺牲栅极堆叠以及存在于所述牺牲栅极堆叠的每个侧壁上的栅极间隔物；
在位于所述第一器件区域的所述第一子区域和所述第二子区域中的所述牺牲栅极结构的相对侧上形成源极/漏极区域，并且在位于所述第二器件区域的所述第一子区域和所述第二子区域中的所述牺牲栅极结构的相对侧上形成发射极/集电极区域；
移除所述牺牲栅极堆叠以提供沟槽；
在所述沟槽中的每个沟槽中形成U形栅极电介质；
在所述沟槽中的每个沟槽中、在所述U形栅极电介质上形成U形牺牲金属层部分；
从所述第二器件区域的所述第一子区域和所述第二子区域中的所述沟槽移除所述U形栅极电介质和所述U形牺牲金属层部分、而不从所述第一器件区域的所述第一子区域和所述第二子区域中的所述沟槽移除所述U形栅极电介质和所述U形牺牲金属层部分；
沉积半导体覆盖层部分以填充所述沟槽；
将n型掺杂剂注入到位于所述第二器件区域的所述第一子区域中的所述沟槽中的所述半导体覆盖层部分；
将p型掺杂剂注入到位于所述第二器件区域的所述第二子区域中的所述沟槽中的所述半导体覆盖层部分；
从所述第一器件区域的所述第一子区域和所述第二子区域中的所述沟槽移除所述半导体覆盖层部分和所述U形牺牲金属层部分，以暴露在所述第一器件区域的所述第一子区域和所述第二子区域中的所述沟槽中的每个沟槽中的所述栅极电介质；以及
在暴露的所述栅极电介质之上形成第一金属栅极以填充在所述第一器件区域的所述第一子区域中的所述沟槽，并且在暴露的所述栅极电介质之上形成第二金属栅极以填充在所述第一器件区域的所述第二子区域中的所述沟槽。
17.根据权利要求12所述的方法，其中所述电介质波导材料堆叠的剩余部分中的一部分构成电介质波导。
18.根据权利要求12所述的方法，其中所述光电器件是由以下步骤形成的激光二极管：
在所述复合半导体缓冲层上形成下半导体包覆层；
在所述下半导体包覆层上形成有源层，其中所述有源层与所述电介质波导的核心层的剩余部分中的一部分横向地对准；以及
在所述有源层上形成上半导体包覆层。
19.一种形成半导体结构的方法，包括：
提供绝缘体上半导体(SOI)衬底，所述SOI衬底包括处理衬底、存在于所述处理衬底上的下含锗半导体层、存在于所述下含锗半导体层上的隐埋绝缘体层堆叠、以及存在于所述隐埋绝缘体层堆叠上的顶部含锗半导体层，所述隐埋绝缘体层堆叠包括接触所述下含锗半导体层的第一电介质层、存在于所述第一电介质层上的第二电介质层、以及存在于所述第二电介质层上的第三电介质层，所述第一电介质层、所述第二电介质层和所述第三电介质层形成电介质波导；
在所述SOI衬底内形成沟槽，所述沟槽延伸通过所述顶部含锗半导体层和所述隐埋绝缘体层堆叠以暴露所述下含锗半导体层的一部分；
在所述沟槽的侧壁上形成间隔物；
在所述沟槽的底部表面上外延地沉积复合半导体缓冲层；
在所述沟槽内的所述复合半导体缓冲层上形成光电器件，所述光电器件被边缘耦合到所述隐埋绝缘体层堆叠的所述第二电介质层；
在所述光电器件的最顶部表面上形成电介质盖；以及
在所述顶部半导体层中形成至少一个电子器件，其中所述至少一个电子器件包括至少一个双极结型晶体管(BJT)。
20.根据权利要求19所述的方法，其中所述光电器件是包括存在于所述复合半导体缓冲层上的下半导体包覆层、存在于所述下半导体包覆层上的有源层、以及存在于所述有源层上的上半导体包覆层的激光二极管。
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