DE102013204344B4 - Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung - Google Patents

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Abstract

Halbleitervorrichtung (1), umfassend:
einen Chip (10), der eine erste Chip-Elektrode (12) auf einer ersten Oberfläche auf einer Seite und eine zweite Chip-Elektrode (14) auf einer zweiten Oberfläche auf der anderen Seite enthält;
einen elektrisch leitenden Rahmen (16), der ausgebildet ist als rechteckiger Rahmen mit einer rechteckigen Öffnung (16a), wobei der Chip in der Öffnung ausgebildet ist und der elektrisch leitende Rahmen dicker als die Dicke des Chips ist;
eine Neuverdrahtung (17), die eingerichtet ist zum elektrischen Verbinden der zweiten Chip-Elektrode (14) und des elektrisch leitenden Rahmens (16) auf der anderen Seite des Chips (10); und
einen Isolationsseitenabschnitt (15), der zwischen dem elektrisch leitenden Rahmen (16) und der Seitenperipherie auf dem Chip (10) bereitgestellt wird, der die Seitenoberfläche des Chips (10) abdeckt und der in Kontakt mit dem elektrisch leitenden Rahmen (16) ist.

Description

  • Technisches Gebiet
  • Hierin beschriebene Ausführungsformen betreffen im Allgemeinen eine Halbleitervorrichtung und ein Verfahren zum Herstellen der Halbleitervorrichtung.
  • Stand der Technik
  • Im Gebiet von Halbleiterchips und Leistungsmodulen werden Leistungs-Halbleitervorrichtungen, wie zum Beispiel ein multipin IGBT (Insulated Gate Bipolar Transistor; Bipolartransistor mit isolierter Gate-Elektrode), die Elektroden, genannt Gate bzw. Gatter (G), Source bzw. Quelle (S) und Drain bzw. Abfluss (D), auf Vor- und Rückseiten des Halbleiterchips aufweisen, und eine Zweipin-Diode mit einer Gleichrichtungsfunktion und mit Elektroden auf Vorder- und Rückseite davon verwendet.
  • Ein TO (Transistor Outline; Transistorgehäuse) und ein SIP (Single Inline Package; einreihiges Packet), in denen Leistungs-Halbleiterchips, wie z.B. IGBTs gepackt sind, Dioden und Leistungsmodule, in denen diese Halbleiterchips versiegelt sind, werden in vielen Produkten angewandt, wie zum Beispiel DC-DC-Wandler (Gleichspannungswandler) für Verbrauchergeräte, Inverter für Fahrzeuge und Klimaanlagen, Transportmittel wie elektrische Züge und Hochgeschwindigkeitszüge, und elektrische Leistungsübertragung/Verteilung. Der Anwendungsbereich und die Marktgröße vergrößern sich.
  • Im Allgemeinen ist ein Einfügungstyp-Leistungstransistor wie zum Beispiel ein TO oder SIP, die auf dem Markt sind, ein Paket, das so konfiguriert ist, dass ein Halbleiterchip auf einem Leitungsrahmen (lead frame) montiert ist, ein Drahtanschluss von Elektroden auf der Chipoberfläche zu anderen Leitungsrahmen durchgeführt wird und der Chip harzversiegelt ist. Zusätzlich sind in einem Leistungsmodul eine Vielzahl von IGBTs und Dioden COB (Chip on Board) montiert, und nach einem Drahtanschluss werden die IGBTs und die Dioden mit einem Gelversiegelungsmaterial zur Isolierung und zum Schutz versiegelt. Im Allgemeinen ist in dem Leistungsmodul mit dieser Struktur eine Befestigungsplatine/Montageplatine (ein Verdrahtungsmuster ist auf einem metallischen Material, wie z.B. Cu, auf einer Keramikplatine gebildet) in dem Gehäuse angeordnet. IGBT-Chips und Dioden-Chips werden mittels Chip-Befestigung (diemounting) mit vorbestimmten Musterorten auf der Befestigungsplatine unter Verwendung eines Bindematerials, wie zum Beispiel Lot, verbunden und Drahtverbindungen werden durch Drahtanschluss von typischerweise A1 hergestellt.
  • DE 10 2008 057 707 A1 betrifft ein Verfahren zum Herstellen eines Bauelements einschließlich des Platzierens eines Halbleiterchips auf dem Substrat. Ein Halbleiterchip besitzt eine erste Elektrode auf einer ersten Oberfläche und eine zweite Elektrode auf einer zweiten Oberfläche gegenüber der ersten Oberfläche. Es wird ein Substrat mit einem von dem Substrat vorstehenden ersten Element bereitgestellt. Der Halbleiterchip ist über dem ersten Element des Substrats platziert, wobei die erste Oberfläche des Halbleiterchips dem Substrat zugewandt ist. Weiterhin wird ein dielektrisches Material auf dem Substrat abgeschieden.
  • DE 10 2006 021 959 A1 beschreibt ein Leistungshalbleiterbauteil. Das Leistungshalbleiterbauteil weist mindestens einen Leistungshalbleiterchip auf, der auf seiner Oberseite und auf seiner Rückseite großflächige Elektroden besitzt. Die Elektroden stehen über Verbindungselemente mit Außenkontakten elektrisch inVerbindung, wobei der Leistungshalbleiterchip und die Verbindungselemente in ein Kunststoffgehäuse eingebettet sind.
  • DE 10 2010 017 768 A1 offenbart ein Verfahren zum Herstellen eines Halbleiterbauelements. Das Verfahren umfasst das Bereitstellen von mehreren Chips, die an einem ersten Träger angebracht sind, denen des ersten Trägers, sodass der Abstand zwischen benachbarten einzelnen der mehreren Chips vergrößert ist, und Aufbringen eines Laminats auf die mehreren Chips und den gedehnten ersten Träger, um ein erstes Werkstück bereitzustellen, dass die mehreren Chips einbettet.
  • US 2006/0060891 A1 betrifft ein Halbleiterpaket mit einem ausgedünnten Halbleiter, der in einer Öffnung eines leitenden Körpers fixiert ist.
  • Figurenliste
    • 1 ist eine Querschnittsansicht eines Halbleiterpakets gemäß einer ersten Ausführungsform.
    • 2 ist eine Draufsicht des Halbleiterpakets.
    • 3 ist eine Unteransicht des Halbleiterpakets.
    • 4 ist eine Querschnittsansicht eines Halbleiterchips in dem Halbleiterpaket.
    • 5 ist eine Draufsicht des Halbleiterchips.
    • 6 ist eine Unteransicht des Halbleiterchips.
    • 7 ist eine erklärende Ansicht, die einen Stromfluss in einem Platinen-Befestigungszustand des Halbleiterpakets darstellt.
    • 8 ist eine erklärende Ansicht, die einen Wärmestrahlungspfad in dem Platinen-Befestigungszustand des Halbleiterpakets darstellt.
    • 9A ist eine erklärende Ansicht, die einen Montageprozess des Halbleiterpakets darstellt.
    • 9B ist eine erklärende Ansicht, die den Montageprozess des Halbleiterpakets darstellt.
    • 10A ist eine erklärende Ansicht, die den Montageprozess des Halbleiterpakets darstellt.
    • 10B ist eine erklärende Ansicht, die den Montageprozess des Halbleiterpakets darstellt.
    • 11 ist eine erklärende Ansicht, die den Herstellungsprozess des Halbleiterpakets darstellt.
    • 12 ist eine erklärende Ansicht, die eine Dickenbedingung eines elektrisch leitenden Rahmens des Halbleiterpakets darstellt.
    • 13A ist eine detaillierte erklärende Ansicht eines Harzversiegelungsschrittes in dem Montageprozess des Halbleiterpakets.
    • 13B ist eine detailliert erklärende Ansicht eines Harzversiegelungsschritts in dem Montageprozess des Halbleiterpakets.
    • 13C ist eine detaillierte erklärende Ansicht eines Harzversiegelungsprozesses in dem Montageprozess des Halbleiterpakets.
    • 13D ist eine detaillierte erklärende Ansicht eines Harzversiegelungsschritts in dem Montageprozess des Halbleiterpakets.
    • 13E ist eine detaillierte erklärende Ansicht eines Harzversiegelungsschritts in dem Montageprozess des Halbleiterpakets.
    • 14 ist eine Querschnittsansicht eines Halbleiterpakets gemäß einer zweiten Ausführungsform.
    • 15 ist eine Draufsicht des Halbleiterpakets.
    • 16 ist eine Querschnittsansicht eines Halbleiterpakets gemäß einer dritten Ausführungsform.
    • 17 ist eine Draufsicht des Halbleiterpakets.
    • 18 ist eine Seitenansicht eines Halbleiterpakets gemäß einer vierten Ausführungsform.
    • 19 ist eine erklärende Ansicht, die Fabrikationsschritte des Halbleiterpakets darstellt.
    • 20 ist eine Seitenansicht eines Halbleiterpakets gemäß einer anderen Ausführungsform.
    • 21 ist eine Seitenansicht eines Halbleiterpakets gemäß einer anderen Ausführungsform.
    • 22 ist eine Seitenansicht eines Halbleiterpakets gemäß einer anderen Ausführungsform.
    • 23 ist eine Querschnittsansicht, die einen Platine-Montagezustand eines Halbleiterpakets gemäß einer fünften Ausführungsform darstellt.
    • 24 ist eine Draufsicht des Halbleiterpakets.
    • 25 ist eine Unteransicht des Halbleiterpakets.
    • 26 ist eine erklärende Ansicht, die ein Herstellungsverfahren des Halbleiterpakets darstellt.
    • 27 ist eine erklärende Ansicht, die das Herstellungsverfahren des Halbleiterpakets darstellt.
    • 28 ist eine erklärende Ansicht, die das Herstellungsverfahren des Halbleiterpakets darstellt.
  • DETAILLIERTE BESCHREIBUNG
  • Der Gegenstand der Erfindung wird durch die unabhängigen Patentansprüche definiert. Die abhängigen Patentansprüche definieren bevorzugte Ausführungsformen.
  • Gemäß eines Beispiels umfasst eine Halbleitervorrichtung im Allgemeinen einen Chip, der eine erste Chip-Elektrode auf einer ersten Oberfläche auf einer Seite und eine zweiten Chip-Elektrode auf einer zweiten Oberfläche auf der anderen Seite enthält, einen elektrisch leitenden Rahmen, der auf einer Seitenperipherie auf dem Chip bereitgestellt wird, eine Neuverdrahtung, die eingerichtet ist, die zweite Chip-Elektrode und den elektrisch leitenden Rahmen auf der anderen Seite des Chips elektrisch zu verbinden, und einen Isolationsseitenabschnitt, der zwischen dem elektrisch leitenden Rahmen und der Seitenperipherie des Chips bereitgestellt wird.
  • [Erste Ausführungsform]
  • Mit Bezug auf 1 bis 13 wird eine Beschreibung eines Halbleiterpakets (Halbleitervorrichtung) 1 gemäß einer Ausführungsform und ein Herstellungsverfahren selbiger gegeben. Die jeweiligen Figuren zeigen schematisch Strukturen durch Vergrößern, Verkleinern oder Weglassen, wenn nötig.
  • 1 ist eine Querschnittsansicht, die das Halbleiterpaket 1 gemäß der vorliegenden Ausführungsform schematisch darstellt. 2 ist eine Draufsicht, die das Halbleiterpaket schematisch darstellt. 3 ist eine Unteransicht, die das Halbleiterpaket schematisch darstellt. Das Halbleiterpaket 1 enthält einen Halbleiterchip 10 mit Elektroden auf beiden Seiten; eine elektrisch leitenden Rahmen 16, der den Halbleiterchip 10 umgibt; einen Isolationsseitenabschnitt 15, der zwischen dem Halbleiterchip 10 und dem leitenden Rahmen 16 bereitgestellt wird; eine Neuverdrahtung (rewiring) 17, die durch Löten einer rückwärtigen Oberflächenseite des Halbleiterchips 10 gebildet wird; eine Vielzahl von Neuverdrahtungselektroden 18, 19 und 20, die gebildet werden durch Löten einer vorderen Oberflächenseite des Halbleiterchips 10 und die externe Elektroden bilden; Elektrodenisolationsabschnitte 21a bis 21e, die Chip-Elektroden 12 und 13, leitenden Rahmen 16 und Neuverdrahtungselektroden 18, 19 und 20 auf der Vorderoberflächenseite des Halbleiterchips 10 gegenseitig isolieren; und ein Isolationsfilm 24, der die Rückoberflächenseite des Halbleiterpakets 1 abdeckt.
  • Der in 4 bis 6 gezeigte Halbleiterchip 10 ist zum Beispiel ein IGBT-Halbleiterchip 10, der wenigstens drei Elektroden 12, 13 und 14 und Isolationsabschnitte 11, die die Elektroden 12, 13 und 14 isolieren, enthält. In diesem Beispiel sind ein Gate (G) und eine Source (S) auf einer Vorderoberflächenseite des Halbleiterchips, wie in 5 gezeigt, bereitgestellt und ein Drain (D) wird auf einer Rückoberflächenseite des Halbleiterchips, wie in 6 gezeigt, bereitgestellt. In dieser Ausführungsform ist ein vereinfachtes System dargestellt, in dem Elektroden weggelassen sind, die für eine Temperaturüberwachungsfunktion und eine Spannungsüberwachungsfunktion nötig sind. In dieser Ausführungsform ist die Source-Elektrode auf der Vorderoberfläche die erste Chip-Elektrode 12, die Drain-Elektrode auf der Rückoberfläche ist die zweite Chip-Elektrode 14 und die Gate-Elektrode auf der Vorderoberfläche ist die dritte Chip-Elektrode 13.
  • Der leitende Rahmen 16 ist aus einem elektrisch leitenden Material wie zum Beispiel Kupfer (Cu) gebildet. Der leitende Rahmen 16 ist in Kontakt mit der Außenseite des Isolationsseitenabschnitts 15, der die Seitenoberflächen des Halbleiterchips 10 abdeckt, und der leitende Rahmen 16 umgibt die äußere Peripherie des Isolationsseitenabschnitts 15. In einem Herstellungsprozess, der später beschrieben werden wird, wird ein leitender Rahmen 16 mit einer Vielzahl von rechteckigen Öffnungen 16a verwendet, Halbleiterchips 10 werden in den jeweiligen Öffnungen 16a angeordnet und die Halbleiterchips 10 werden gepackt und dann vereinzelt. In der Struktur eines einzelnen Halbleiterpakets 1 ist der leitende Rahmen 16 in einer rechteckigen Rahmenform ausgebildet, wobei eine rechteckige Öffnung 16a im Mittelpunkt des leitenden Rahmens 16 ausgebildet ist.
  • In der Zwischenzeit wird die Differenz zwischen den äußeren Dimensionen des Halbleiterchips und den inneren Dimensionen der Öffnungen im Hinblick auf eine Toleranz eingestellt, in der eine Verarbeitungspräzision berücksichtigt wird, wie auch die Montagepräzision des Halbleiterchips 10. Zum Beispiel wird diese Differenz auf ungefähr 50 µm auf einer Seite eingestellt. Entsprechend ist es möglich, wenn nötig, eine adäquate Distanz (Harzdicke) in Bezug auf eine Stehspannung eines allgemeinen Isolationsmaterials bereitzustellen.
  • Wie in 12 dargestellt, falls die praktische Verwendung von SiC, das eine Zukunftstechnologie ist, in dem Halbleiterchip 10 erwogen wird, wird angenommen, dass es eine Dickenvarianz von ungefähr ±50 µm relativ zu einer Solldicke (Stärke) gibt, da SiC ein Material ist, das schwierig zu schleifen ist. Deshalb wird die Dicke eingestellt, um eine Montageprozess und eine Paketstruktur zu implementieren, die sich flexibel an die Stärkenvarianz anpassen kann. In diesem Beispiel, im Hinblick die angenommen Varianz von ±50 µm in der Dicke des Halbleiterchips 10, wird der leitende Rahmen 12 verwendet mit einer Dicke größer als wenigstens die Dicke des Halbleiterchips 10, enthaltend eine Varianz. Zum Beispiel, wie in Teil (a) von 12 dargestellt, wenn der leitende Rahmen 16 dünner als der Chip 10 ist, tritt ein Hindernis auf in einem späteren Schritt, wenn ein Isolationsmaterial durch einen Wischer 51 planarisiert wird, auf den gleichen Level wie die obere Oberfläche des leitenden Rahmens 16. Andererseits, durch Verwenden einer Dicke in der eine Dickenvarianz berücksichtigt wird, kann die Dickenvarianz des Chips 10 ausgeglichen werden und ist es möglich, sich flexibel an die Dickenvarianz anzupassen. In der Zwischenzeit, aufgrund der Verbesserungen in der Schleiftechnologie in der neuesten SiC-Chip-Entwicklung, ist es möglich geworden, eine Chip-Dickenvarianz zu reduzieren. Vom Standpunkt der Dickenpräzision des leitenden Rahmens 16 ist es jedoch nötig, den maximalen Wert der Dickenvarianz des Chips kleiner zu machen als den minimalen Wert der Dickenvarianz des Rahmens.
  • Der in 1 und 3 gezeigte Isolationsseitenabschnitt 15 wird gebildet durch Versiegeln mit einem Isolationsharz zwischen dem leitenden Rahmen 16 und der Seitenwand des Halbleiterchips 10 und der Isolationsseitenabschnitt 15 beeinflusst eine elektrische Isolation zwischen dem leitenden Rahmen und dem Halbleiterchip 10. Speziell überdeckt der Isolationsseitenabschnitt 15 die gesamte Peripherie der Seitenoberflächen des Halbleiterchips 10 mit dem Isolationsmaterial.
  • In der Struktur der Ausführungsform kann eine Wärmestrahlung durch leitende Pfade von metallischen Material beeinflusst werden, die sich von den Chip-Elektroden 12 bis 14 des Halbleiterchips 10 zu der Neuverdrahtung 17, leitenden Rahmen 16 und Neuverdrahtungselektroden 18 bis 20 erstrecken. Deshalb soll das Isolationsmaterial, das auf den Seitenoberflächen des Halbleiterchips ausgebildet ist, keine hohe Wärmeleitfähigkeit aufweisen. Deshalb kann das Isolationsmaterial ausgewählt werden aus allgemeinen, massenproduzierten Isolationsharzen. Beispiele, die anwendbar sind, enthalten PW-1500T (Durchschlagspannung: 420 kV/mm), hergestellt von TORAY Industries, Inc., CRC-8350 (Durchschlagspannung: 250 kV/mm), hergestellt von Sumitomo Bakelite Co., Ltd., KS6600-7F (Durchschlagspannung: 440 kV/mm), hergestellt von Hitachi Chemical Company Ltd., und Pyromax HR-16NN (Durchschlagspannung: 300 kV/mm), hergestellt von TOYOBO Co., Ltd. Im Fall dieser Isolationsharze, wenn die Dicke ungefähr 20 µm ist, kann die Stehspannung erfüllt werden, die benötigt für das Halbleiterpaket 1 wird. Wie oben beschrieben, da der Raum von ungefähr 50 µm auf der Seitenoberfläche des Halbleiterchips vorhanden ist, falls der Raum mit dem Inversionsmaterial versiegelt ist, kann eine adäquate Dicke für die nötige Stehspannung gehalten werden. Zusätzlich, wenn nötig, ist es möglich, ein bereits hergestelltes Epoxy-Versiegelungsmaterial für Leistungspakete oder Versiegelungsharze der nächsten Generation, die auf ihrer Anpassung an SiC geprüft wurden, angewandt werden. Wenn eine besonders hohe Steifheit für ein Paket notwendig ist, gibt es einen Fall, in dem ein Epoxy-basiertes Hochelastizitätsmaterial anstatt des oben beschriebenen Niedrigelastizitätsmaterials benötigt wird.
  • Die Neuverdrahtung 17 wird gebildet aus zum Beispiel einem Kupferbeschichtungsfilm (Cu plating) und ist ausgebildet an vorbestimmten Orten auf der Oberfläche der Rückseite (anderen Seite) der zweiten Chip-Elektrode 14 auf der Rückoberfläche des Halbleiterchips 10, und der Oberfläche der Rückseite (anderen Seite) des Isolationsseitenabschnitts 15. Die zweite Chip-Elektrode 14 auf der Rückoberfläche des Halbleiterchips 10 und der leitende Rahmen 16, der auf der Seitenoberfläche des Halbleiterchips 10 angeordnet ist, sind mechanisch und elektrisch über die Neuverdrahtung 17 verbunden.
  • Die Neuverdrahtungselektroden 18, 19 und 20, die erste bis dritte externe Elektroden bilden, sind in der gleichen Ebene auf der Vorderoberflächenseite des Halbleiterpakets 1 angeordnet. Die Neuverdrahtungselektroden 18, 19 und 20, wie die Neuverdrahtung 17, sind zum Beispiel gebildet aus Kupferbeschichtungsfilmen. Wie in 1 und 2 gezeigt, ist die erste Neuverdrahtungselektrode in diesem Beispiel aus einem Beschichtungsfilm gebildet, der auf einer vorbestimmten Fläche ausgebildet ist, enthaltend eine Fläche oberhalb der ersten Chip-Elektrode 12 auf der Vorderseite des Halbleiterchips 10, einer Fläche über dem Isolationsseitenabschnitt 15 und einer Fläche oberhalb des Elektrodenisolationsabschnitts 21e auf dem leitenden Rahmen 16. In dem Fall, dass der Elektrodenisolationsabschnitt 21e den Isolationsseitenabschnitt 15 vollständig überdeckt, ist die ersten Neuverdrahtungselektrode jedoch nur aus dem Elektrodenisolationsabschnitt 21e und der ersten Chip-Elektrode 12 gebildet. Die erste Neuverdrahtungselektrode 18 ist auf einer breiteren Fläche als die erste Chip-Elektrode ausgebildet, ist mit der ersten Chip-Elektrode 12 verbunden und fungiert als externe Elektrode der Source-Elektrode.
  • Die zweite Neuverdrahtungselektrode 20 ist aus einem Beschichtungsfilm (Überzugsfilm) gebildet, der auf einem vorbestimmten Bereich ausgebildet ist, enthaltend eine Fläche oberhalb einer Einseitenoberfläche des leitenden Rahmens 16, der an den Seitenabschnitten des Halbleiterchips 10 angeordnet ist, eine Fläche oberhalb des Isolationsabschnitts 11 auf der Oberfläche des Halbleiterchips 10 und einer Fläche oberhalb des Elektrodenisolationsabschnitts 21e. Die zweite Neuverdrahtungselektrode 20 ist neben und in der gleichen Ebene wie die erste Neuverdrahtungselektrode angeordnet, ist mit der zweiten Chip-Elektrode 14 über den leitenden Rahmen 16 und die Neuverdrahtung 17 verbunden und fungiert als externe Elektrode der Drain-Elektrode.
  • Die dritte Neuverdrahtungselektrode 19 ist aus einem Überzugsfilm gebildet, der auf einem vorbestimmten Bereich ausgebildet ist, enthaltend einen Bereich oberhalb der dritten Chip-Elektrode 13 auf der Oberfläche des Halbleiterchips 10, einer Fläche oberhalb des Isolationsabschnitts 11 auf der Oberfläche des Halbleiterchips 10, einer Fläche oberhalb des Elektrodenisolationsabschnitts 21e. Die dritte Neuverdrahtungselektrode 19 ist nicht in Kontakt mit der ersten Chip-Elektrode 12 und ist isoliert. Die dritte Neuverdrahtungselektrode ist auf einer breiteren Fläche als die dritte Chip-Elektrode 13 ausgebildet, ist mit der dritten Chip-Elektrode 13 verbunden und fungiert als externe Elektrode der Gate-Elektrode.
  • In der Zwischenzeit werden Kupferüberzugsfilme, die ausgebildet werden als die Neuverdrahtung 17 und Neuverdrahtungselektroden 18, 19 und 20, ausgebildet mittels Saatschichten 40 (haftenden Schichten) aus typischerweise Ti/Cu, um die Haftung der Kupferüberzugsfilme zu verbessern, und werden mit einer Zweischichtstruktur gebildet.
  • Wie in 2 gezeigt, enthalten Elektrodenisolationsabschnitte 21 Abschnitte 21a, 21b und 21c, die gebildet werden zwischen den mehreren Neuverdrahtungselektroden 18, 19 und 20, die auf bei einer ersten Oberflächenseite gebildet sind, und einen Isolationsabschnitt 21d, der um die Neuverdrahtungselektroden 18, 19 und 20 gebildet ist.
  • Die Elektrodenisolationsabschnitte 21a bis 21d sind gebildet aus zum Beispiel dem gleichen Isolationsharz wie der Isolationsseitenabschnitt 15. Wenn ein einen Füllstoff enthaltendes Epoxyharz für den Isolationsseitenabschnitt 15 verwendet wird, wird ein füllstoffloses Isolationsharz wie zum Beispiel Lötstopplack verwendet.
  • Die Neuverdrahtungselektroden 18, 19 und 20 werden voneinander durch die Isolationsabschnitte 21a, 21b und 21c isoliert. Die Isolationsabschnitte 21a, 21b, 21c und 21d auf der Oberfläche fungieren auch zum Anpassen der Benetzbarkeit und der Verteilung von Lot zur Zeit der Montage der Platine.
  • Zusätzlich wird ein Elektrodenisolationsabschnitt 21e als der Elektrodenisolationsabschnitt 21 gebildet zum Isolieren von Orten, an denen der leitende Rahmen 16, die externe Elektrode 20, die Typelektrode 12 und die Chip-Elektrode 13 einander beeinträchtigen. Der Elektrodenisolationsabschnitt 21e ist aus einem Isolationsfilm gebildet, in dem nur Kontaktabschnitte der Elektrodenabschnitte 12 und 13 auf der Vorderoberfläche des Chips 10 und leitender Rahmen 16 geöffnet sind.
  • Wenn die Neuverdrahtungselektroden 18 und 19 gebildet werden durch Beschichten an den Teilen der ersten Chip-Elektrode 12 und der dritten Chip-Elektrode 13 des Halbleiterchips 10, dient der Elektrodenisolationsabschnitt 21e dazu, eine Isolation von dem leitenden Rahmen 16 sicherzustellen und dient gleichzeitig dazu, eine Isolation von Orten sicherzustellen, an denen die externe Elektrode 20 mit der Chip-Elektrode 12 interferiert. Der Elektrodenisolationsabschnitt 21e wird hergestellt durch Bilden eines Films eines Isolationsharzes auf einem vorbestimmten Bereich durch PEP oder Drucken. Als das Material des Elektrodenisolationsabschnitts 21e können verschiedene Isolationsharze verwendet werden, ähnlich dem oben beschriebenen Isolationsseitenabschnitt 15 und das Isolationsharz wird gemäß dem Design des Halbleiterpakets verteilt.
  • Der in 1 und 3 gezeigte Isolationsfilm 24 wird gebildet durch Versiegeln der gesamten Rückoberfläche (der anderen Seitenoberfläche) des Halbleiterpakets 1 mit einem Isolationsharzfilm. Als das Material des Isolationsfilms 24 können verschiedene Isolationsharze ausgewählt werden, ähnlich dem oben beschriebenen Isolationsseitenabschnitt 15. Dieser Isolationsfilm 24 realisiert eine Verhinderung einer Variation von elektrischen Charakteristiken aufgrund einer Oxidation der Neuverdrahtung 17, eine Verbesserung der externen Erscheinung, eine Einebnung von vorstehenden Abschnitten auf der Neuverdrahtung und eine Markierung einer Produktnummer etc..
  • Auf der Vorderseite (obere Seite in 1) des Halbleiterchips 10 sind die Elektrodenoberflächen den Chip-Elektroden 12 und 13, die Oberflächen des Isolationsseitenabschnitts 15 und die Oberfläche des leitenden Rahmens 16 in der gleichen Ebene eingerichtet. Auf der Rückseite (untere Seite in 1) des Halbleiterchips sind die Elektrodenoberfläche der Chip-Elektrode 14, die Oberfläche des Isolationsseitenabschnitts 15 und die Oberfläche des leitenden Rahmens 16 nicht in der gleichen Ebene, da die Varianz der Dicke des Halbleiterchips von dem leitenden Rahmen 16 ausgeglichen wird.
  • Das Halbleiterpaket 1 mit der oben beschriebenen Struktur ist so konfiguriert, dass der Halbleiterchip 10 mit der Elektrode auf der Vorderseite 1a und Rückseite 1b als ein Ziel bereitgestellt wird und die externen Elektroden des Halbleiterpakets 1 können auf einer Seite angesammelt oder zusammengesetzt werden. Deshalb ist dieses Halbleiterpaket 1 als ein Oberflächenmontagetyp- (einseitige Montagestruktur) Halbleiterpaket 1 eingerichtet, das mit einer Montageplatine (Befestigungsplatine) 31 über die externen Elektrode verbunden werden kann, die auf der Vorderseite 1a des Halbleiterpakets 1 angeordnet sind, oder einer Seite des Halbleiterpakets 1, und kann auf der Platine durch das gleiche Verbindungsverfahren befestigt werden wie mit Oberflächenbefestigungskomponenten unter Verwendung verschiedener elektrisch leitender Verbindungsteile 33, wie zum Beispiel Lot oder leitenden Pasten.
  • 7 und 8 sind Querschnittsansichten, die einen Zustand darstellen, nachdem das Halbleiterpaket 1 auf der Platine befestigt ist. 7 stellt Stromleitungspfade zwischen der Befestigungsplatine 31 und dem Halbleiterpaket 1 dar, und 8 stellt Wärmestrahlungspfade dar. Die Richtungen der Pfeile in 7 haben keinen Zusammenhang mit der Richtung des elektrischen Stroms.
  • Wie in 7 dargestellt, ist ein elektrisch leitender Pfad der zweiten Chip-Elektrode 14 (Drain) in einer horizontalen Richtung (X-Richtung) gebildet durch die Neuverdrahtung 17, die auf der Elektrodenoberfläche der zweiten Chip-Elektrode 14 (Drain) gebildet ist, und ist in einer vertikalen Richtung (Z-Richtung) gebildet durch den leitenden Rahmen 16, der auf der Seitenoberfläche des Halbleiterchips 10 angeordnet ist. Die zweite Chip-Elektrode 14 (Drain) ist mit der Platine über Verbindungsteile 33, wie zum Beispiel Lot, elektrisch verbunden.
  • Zusätzlich sind die erste Chip-Elektrode 12 (Source) und die dritte Chip-Elektrode 13 (Gate) elektrisch mit den Platinenelektroden 32 der Befestigungsplatine 31 mittels der Neuverdrahtungselektroden 18 und 19 und Verbindungsmaterialen 33, wie zum Beispiel Lot, elektrisch verbunden.
  • Wie in 8 dargestellt, können die in 7 gezeigten Stromleitungspfade als Wärmestrahlungspfade verwendet werden zum Strahlen der Wärme des Halbleiterchips 10 nach außen. Zusätzlich kann Wärme in seitlicher Richtung des Halbleiterpakets 1 von dem leitenden Rahmen 16 auf der seitlichen Seite des Halbleiterchips 10 abgestrahlt werden. Außerdem kann Hitze von der Neuverdrahtung 17 auf der Rückseite (die obere Seite in 8) des Halbleiterpakets 1 abgestrahlt werden. Wenn der Isolationsfilm 24 auf dem Halbleiterpaket 1 weggelassen wird, kann die Wärmestrahlungsfähigkeit verbessert werden. Auf diese Weise, da die Isolationsmaterialen (Schichten) in einer senkrechten Richtung in Bezug auf die Strahlungspfade des Halbleiterpakets 1 existieren und es weniger strukturelle Teile gibt, die Wärmestrahlung verhindern, muss das Isolationsmaterial keine hohe Wärmeleitfähigkeit aufweisen und es ist möglich, Materialien dadurch auszuwählen, Augenmerk auf eine hohe Stehspannung zu richten.
  • Als Nächstes wird ein Verfahren zum Herstellen des Halbleiterpakets 1 gemäß der Ausführungsform mit Bezug auf 9 bis 13 beschrieben. 9 bis 11 stellen sukzessive einen Montageprozess (Herstellungsprozess) dar. In diesem Montageprozess wird ein Auffächern für Elektroden eines vereinzelten Halbleiterchips 10 implementiert durch Neuverdrahten durch Beschichten, wodurch eine Verdrahtung von der Rückoberflächenseite des Halbleiterchips 10 in Richtung der Vorderoberflächenseite des Halbleiterchips 10 ausgebreitet wird, und Zusammensetzen externer Elektroden auf einer Seite des Halbleiterpakets 1. In dem dargestellten Prozess, nachdem eine Vielzahl von Halbleiterpaketen 1 zu einer Zeit gebildet werden, werden die Halbleiterpakete 1 vereinzelt.
  • Wie in Teil (a) der 9A gezeigt, wird zunächst ein provisorisches Befestigungsmaterial 37, das wiederablösbar ist, auf einem Substrat 36 angeordnet. Ein doppelt beschichtetes haftendes Blatt (sheet) oder ein Klebstoff, der wiederablösbar ist, werden als das provisorische Befestigungsmaterial 37 verwendet. Im Fall eines wiederablösbaren, doppelt beschichteten, haftenden Blattes ist das doppelt beschichtete haftende Blatt zum Beispiel laminiert. Im Fall eines Klebstoffs wird der Klebstoff gebildet durch Beschichten mittels eines Rotationsbeschichters oder durch Drucken mittels eines Siebdruckers.
  • Verschiedene Klebemittel können zur Anwendung kommen, wie zum Beispiel ein Wärmeschäumungsabzugtyp, ein UV-Strahlungsschäumungsabzugtyp, ein temperatursensitiver Typ mit einer Haftstärke, die sich extrem erniedrigt, oder ein Typ, der durch Lösen in einem Lösungsmittel oder heißem Wasser ablösbar ist. In dem Fall des Hitzeschaumabzugtyps oder des temperatursensitiven Typs, wird die Wärmebeständigkeit eines Blatts berücksichtigt zu der Zeit eines Bildens eines Isolationsmaterials, das in einem nachfolgenden Schritt durchgeführt wird, oder ein Sputter-Prozess.
  • Die notwendige Haftstärke variiert in Abhängigkeit von zum Beispiel den Dimensionen des Halbleiterchips 10. Zum Beispiel wird die nötige Haftstärke so eingestellt, dass keine Positionsverschiebung auftreten kann, wenn der Wafer nach einer Wiederdisposition des Halbleiterchips 10 befördert wird oder wenn der Halbleiterchip 10 mit Harz versiegelt wird. Zum Beispiel ist es vorzuziehen, dass die Haftstärke auf 2N/25mm oder mehr gesetzt wird. In Abhängigkeit von den äußeren Dimensionen des Chips ist die Haftstärke jedoch nicht auf diesen Wert beschränkt.
  • Zum Beispiel wird eine SUS-Platte oder ein Glas-Wandler für das Substrat 36 verwendet. Das Material des Substrats 36 in Übereinstimmung mit Charakteristiken des provisorischen Befestigungsmaterials 37 wird ausgewählt. Falls das provisorische Befestigungsmaterial 37 vom UV-sensitiven Typ ist, ist zum Beispiel ein Glas-Wafer wünschenswert, der das notwendige UV-Licht durchlässt.
  • Wie in Teil (b) der 9A gezeigt, wird dann ein elektrisch leitender Rahmen 16 angeordnet und auf dem provisorischen Befestigungsmaterial 37 befestigt. In diesem Schritt wird ein elektrisch leitender Rahmen 16 aus zum Beispiel Kupfermaterial verwendet, in dem eine Vielzahl von rechteckigen Chip-Befestigungsflächen geöffnet sind.
  • Nachfolgend, wie in Teil (c) der 9A dargestellt, werden Halbleiterchips 10 in Öffnungen 16a des leitenden Rahmens 16 angeordnet. In diesem Schritt werden die Halbleiterchips 10, die aus dem Wafer vereinzelt wurden, wieder angeordnet, wobei deren Neigung erhöht ist, und werden provisorisch auf dem provisorischen Befestigungsmaterial 37, wie zum Beispiel ein bereits laminiertes haftendes Blatt, befestigt.
  • Da die Elektrodendimensionen jedes Halbleiterchips 10 groß sind, wird eine große Präzision nicht benötigt. Unter Berücksichtigung nachfolgender Fabrikationsschritte werden die Halbleiterchips 10 jedoch in zentralen Teilen der Öffnungen 16a wieder angeordnet, die in dem leitenden Rahmen 16 ausgebildet sind. Zu dieser Zeit, da der leitende Rahmen 16 und die Halbleiterchips 10 auf dem provisorischen Befestigungsmaterial 37 auf dem Substrat befestigt sind, werden die Oberflächen von sowohl dem leitenden Rahmen 16 als auch den Halbleiterchips 10, die in Kontakt mit dem doppelt beschichteten Blatt sind, in der gleichen Ebene existieren, wenn die Fabrikation des Halbleiterpakets 1 beendet ist.
  • Obwohl die Form des leitenden Rahmens 16 zum Beispiel von den Vorrichtungsspezifikationen in nachfolgenden Fabrikationsschritten abhängt, wird ein leitender Rahmen 16 mit einer rechteckigen Form oder einer Waferform (runde Form) verwendet. In diesem Beispiel, da eine Vielzahl von Halbleiterpaketen gleichzeitig fabriziert werden, wird eine leitender Rahmen 16 verwendet, in dem eine Vielzahl von Öffnungen 16a mit einer vorbestimmten Neigung (pitch) ausgebildet sind. Obwohl die Neigung der Öffnungen 16a in Abhängigkeit mit dem Paketdesign variiert wird, wird diese Neigung auf eine Distanz eingestellt, die eine Straßenbreite zum Aufteilen (dicing) in einem nachfolgenden Schritt enthält.
  • Wie in Teil (d) in 9a gezeigt, wird dann ein Isolationsmaterial verfüllt und die Halbleiterchips 10 werden versiegelt. Speziell werden die Seitenoberflächen und Vorderoberflächen des wieder angeordneten Halbleiterchips 10 mit Isolationsharz versiegelt. Was die Versiegelungsverfahren betrifft, kann eine Harzversiegelung durch Verfahren durchgeführt werden, wie zum Beispiel Siebdrucken, Vakuumdrucken, Rotationsbeschichten und Rotationsbeschichten nach Freigabe. In diesem Schritt wird der äußere peripherere Teil der Seitenoberfläche jedes Halbleiterchips 10 vollständig mit den Isolationsharz versiegelt. Da das Isolationsharz beschichtet ist und auf dem provisorischen Befestigungsmaterial 37 gebildet ist, das dem Substrat 36 anhaftet, existieren auf diese Weise die Oberflächen jedes Halbleiterchips 10, der in Kontakt mit dem provisorischen Befestigungsmaterial 37 ist, die Oberfläche des Isolationsharzes, das den Isolationsseitenabschnitt 15 bildet, und die Oberfläche des leitenden Rahmens 16 in der gleichen Ebene.
  • Wie in Teil (e) der 9b dargestellt, werden als Nächstes Öffnungen in dem Isolationsversiegelungsmaterial gebildet und Chip-Elektroden 14 werden exponiert. In diesem Schritt wird das Isolationsharz entfernt durch Gestalten durch PEP (Maskenbelichtung, Entwicklung, Aushärten) auf dem photosensitiven Isolationsmaterial, oder durch Laserverarbeitung, und die Rückseitenelektroden (Source-Elektroden) 14 des Halbleiterchips 10 werden exponiert. Zusätzlich können Öffnungen gebildet werden durch Drucken mit einer Metallmaske zur Zeit eines Harzdruckens. Durch die obigen Fabrikationsschritte wird die Öffnung 15a einer vorbestimmten Form, die die Peripherie jedes Halbleiterchips 10 abdeckt und die Chip-Elektroden exponiert, gebildet und der Isolationsseitenabschnitt 15 wird ausgebildet.
  • In dem in Teil (e) der 9B dargestellten Öffnungsformationsschritt, wenn die Öffnung 15a durch Laserverarbeitung oder Drucken gebildet wird und die Chip-Elektrode exponiert wird, wird ein vollständiges Wärmeaushärten des Harzmaterials in dem in Teil (d) der 9a dargestellten Versiegelungsschritt durchgeführt. Wenn die Öffnung 15a andererseits durch PEP gebildet wird, wird ein provisorischer Aushärtungsschritt, der Vorbacken genannt wird, in dem Versiegelungsschritt durchgeführt und ein vollständiges Aushärten wird nicht durchgeführt. In diesem Fall wird eine vollständige Wärmeaushärtung durchgeführt nachdem die Öffnung durch PEP gebildet ist.
  • Was die Einzelheiten des Schritts zum Bilden des Isolationsseitenabschnitts 15 angeht, werden Verfahren 1 bis Verfahren 5 in 13A bis 13E dargestellt. Wie in 13A dargestellt, wird in Verfahren 1 des Ausbildungsschritts des Isolationsseitenabschnitts 15, ohne Platzieren einer Materialmaske, ein Isolationsmaterial auf der den Seitenoberflächen und Vorderoberfläche des Halbleiterchips 10 durch ein Druckverfahren beschichtet, das den leitenden Rahmen 16 wie eine Maske behandelt. In dem Fall eines solchen Druckverfahrens wird ein Vakuumdruckverfahren angewandt, wenn nötig, um ein Mixen einer Lücke auf den Seitenoberflächen des Halbleiterchips zu vermeiden.
  • Wie in 13B dargestellt, wird in Verfahren 2 Siebdruck oder Vakuumdruck angewandt und Gestalten durch eine Metallmaske 52 wird zur Zeit eines Drucks durchgeführt. In diesem Fall, um einen stufenförmigen Abschnitt aufgrund eines Isolationsharzes zu reduzieren, ist es wünschenswert, die Dicke der Metallmaske 52 zu reduzieren, und in diesem Beispiel wird eine dünne Maschenmaske mit einer Dicke von zum Beispiel ungefähr 10 µm verwendet.
  • Wie in 13C dargestellt, werden in Verfahren 3 eine Harzbeschichtung durch Siebdruck und ein Ausbilden einer Öffnung 15a durch Gestalten (Patterning) durchgeführt. In Verfahren 3, wenn eine unvollständige Füllung oder eine Lückenmischung in dem Druck in atmosphärischer Luft auftritt, wird Vakuumdruck durchgeführt. In diesem Falle wird eine Maske für die Öffnung 15a auf der Chip-Elektrode in der Metallmaske gebildet, und dadurch ist es möglich, eine Harzbildung an einer Chip-Elektrodenposition zu vermeiden, wo eine Öffnung in einem späteren Schritt gebildet wird. Somit kann ein PEP-loser Prozess oder ein laserverarbeitungsloser Prozess nach einer Harzversiegelung implementiert werden. In der Zwischenzeit, aufgrund des Einflusses der oben beschriebenen Varianz von ±50 µm in der Dicke des Halbleiterchips 10 ist es möglich, dass Oberflächenunebenheiten auf der Metallmaskenoberfläche auftreten, wenn die Metallmaske auf der Probe platziert wird. Wenn jedoch ein Wischer 51 mit einer relativ hohen Elastizität (z.B. ein Wischer, hergestellt aus Urethanharz oder einem Nylonharz niedriger Härte) angewandt wird, ist es möglich, eine genügende Füllkraft zu erhalten, während die Maskenunebenheiten aufgrund des Halbleiterchips 10 verfolgt werden können.
  • Wie in 13D dargestellt, ist Verfahren 4 ein Hartfüllverfahren durch einen Rotationsbeschichter. In diesem Verfahren wird das gesamte Werk angeordnet durch Ansaugen an die Vorrichtung und eine relativ große Menge von Isolationsharz wird auf der gesamten Oberfläche beschichtet. Dann wird durch Rotation der Probe mit einer festen Rotationsgeschwindigkeit überschüssiges Isolationsharz auf der Oberfläche durch die Zentrifugalkraft entfernt und ein Film von Isolationsharz mit einer festen Filmdicke wird auf der Probenoberfläche gebildet. In Verfahren 4 wird ein Glas-Wafer 53, auf dem Masken 53a in Positionen entsprechend der Verlängerungsabschnitte des zurückgezogenen Teils gebildet werden, platziert und Öffnungen werden in dem Isolationsharz durch Exposition und Entwicklung gebildet, wie in 13d dargestellt. Spezifisch werden nur vorbestimmte Abschnitte der Chip-Elektrodenteile geöffnet. Obwohl das Isolationsharz, das angewandt wird, Photosensitivität aufweisen soll, weisen die meisten der oben beschriebenen im Augenblick dominanten Isolationsmaterialien (ausgenommen das Epoxy-basierte Versigelungsmaterial) eine Photosensitivität auf und verschiedene Isolationsharze können ausgewählt werden. Was den Positiv-/Negativtyp angeht, ist es zusätzlich möglich, diesen Typ durch Verändern des Lichtschirmmusters auf der Glasmaske anzupassen. Abgesehen davon, was einige nicht photosensitive Isolationsmaterialien betrifft, sogar wenn solche Materialien durch den Rotationsbeschichter beschichtet werden, werden Öffnungen durch Bilden von Öffnungen mittels Laserverarbeitung gebildet.
  • Wie in 13E dargestellt, ist Verfahren 5 ein Verfahren zum Verbessern der Fülleigenschaften von Verfahren 4. Wenn die Tiefe zwischen dem Halbleiterchip 10 und dem leitenden Rahmen 16 groß ist, ist es schwierig, ein vollständiges Füllen mit dem Isolationsmaterial durch Rotationsbeschichtung zu erreichen. Deshalb wird in Verfahren 5 ein Isolationsharz zunächst um den Halbleiterchip 10 durch einen Spender beschichtet. Durch die niedrige Viskosität und Oberflächenspannung des Isolationsharzes wird das Isolationsharz auf eine Weise verfüllt, um die Seitenoberflächen des Halbleiterchips 10 abzudecken. Dann wird das Isolationsharz erneut auf der Oberfläche beschichtet, ein überschüssiger Abschnitt durch die Zentrifugalkraft durch Rotationsbeschichtung wird entfernt und die Ebenheit der Oberfläche wird erhalten. In diesem Verfahren wird auch ein zurückgezogener Teil ausgebildet nach einer Rotationsbeschichtung in dem Bereich, wo der Halbleiterchip 10 befestigt ist. In diesem Verfahren wird ein Glas-Wafer 53, auf dem Masken 53a an Positionen entsprechend Verlängerungsabschnitten des zurückgezogenen Teils gebildet sind, platziert und Öffnungen werden in dem Isolationsharz durch Exposition und Entwicklung gebildet, wie in 13e dargestellt. Speziell werden nur die Chip-Elektrodenteile geöffnet. Obwohl das Isolationsharz, das angewandt wird, Photosensitivität aufweisen soll, weisen die meisten oben beschriebenen, aktuell dominanten Isolationsmaterialien, ausgenommen das Epoxy-basierte Versiegelungsmaterial, eine Photosensitivität auf. Zusätzlich, was den Positiv/Negativ-Typ betrifft, ist es möglich, diesen Typ durch Verändern des Lichtschildmusters der Glasmaske anzupassen. Abgesehen davon, was einige nicht photosensitive Isolationsmaterialien betrifft, sogar wenn solche Materialien durch den Rotationsbeschichter beschichtet werden, werden Öffnungen durch Bilden von Öffnungen durch Laserverarbeitung ausgebildet.
  • In der Zwischenzeit, wenn Öffnungen gebildet an den Chip-Elektrodenteilen durch Laserverarbeitung oder Drucken werden, wird eine vollständige Hitzeaushärtung des Harzmaterials in dem Versiegelungsschritt durchgeführt. Wenn Öffnungen andererseits durch PEP gebildet werden, wird ein provisorischer Aushärtungsschritt, der Vorbacken genannt wird, in dem Versiegelungsschritt durchgeführt und eine vollständige Aushärtung wird nicht durchgeführt. In diesem Fall wird eine vollständige Aushärtung durchgeführt, nachdem Öffnungen mittels PEP gebildet werden.
  • Nachdem die Isolationsseitenabschnitte 15 durch die oben beschriebenen Verfahren gebildet werden, wird eine Saatschicht 40, die eine Unterschicht zu der Zeit eines Bildens der Neuverdrahtung 17 wird, wie in Teil (f) der 9b gezeigt ausgebildet. Die Saatschicht 40 ist eine Metallschicht. In diesem Beispiel wird eine Ti/Cu-Schicht als die Saatschicht 40 ausgebildet. Von dieser Schicht ist eine Ti-Schicht eine Schicht, die bereitgestellt wird, um die Haftstärke zwischen dem Cu-Beschichtungsfilm und dem Al der Chip-Elektrode zu verbessern. Somit wird das Material der Saatschicht 40 in Übereinstimmung mit der Beschichtungsart ausgewählt. Da die Beschichtung eine Kupferbeschichtung ist, wird in dieser Ausführungsform die Saatschicht 40 aus wenigstens zwei Schichten gebildet, die die Ti-Schicht enthält, die die Haftschicht ist.
  • Die Saatschicht 40 wird gebildet durch zum Beispiel ein Sputter-Verfahren. Wenn die Saatschicht 40 durch ein Sputter-Verfahren gebildet wird, wird ein Oberflächenreinigungsschritt, der reversibles Sputtern genannt wird, durchgeführt bevor der Ti-Film gebildet wird. In dem reversiblen Sputter-Schritt wird die Probenoberfläche durch Herstellen eines Plasmas in einer Edelgas-Atmosphäre aus zum Beispiel Ar aktiviert. Speziell gibt es einen Vorteil, dass eine neue Oberfläche durch Entfernen eines Oxidfilms auf der Al-Elektrodenoberfläche des Halbleiterchips 10 exponiert wird. Sogar wenn die Chip-Elektrode nicht aus Al-Material gebildet ist, wird dieser Vorteil erhalten. Da Aluminium jedoch im Speziellen sehr leicht oxidiert und sich ein Oxidfilm schnell in atmosphärischer Luft bildet, was in einer Verschlechterung der elektrischen Charakteristik resultiert, ist der reverse Sputter-Schritt jedoch ein effektiver Prozess.
  • In der Zwischenzeit wird die Saatschicht 40 aus einem Material gebildet mit einer Dicke von zum Beispiel Ti/Cu gleich ungefähr 150/200 nm. Wenn Oberflächenunebenheiten auf der gebildeten Filmoberfläche wie in der vorliegenden Struktur auftreten, wird die Dicke jedoch auf zum Beispiel Ti/Cu = 200/600 nm oder 300/900 nm vergrößert. Dadurch wird ein Filmbildungsdefekt (Schrittbruch) der Saatschicht 40 verhindert.
  • Um die Drahterosion aufgrund eines Lötens nach der Platinenmontage zu reduzieren, ist es möglich, eine Ni-Schicht bereitzustellen, so dass das Material der Saatschicht 40 die Zusammensetzung Ti/Ni/Cu 150/600/300 nm aufweisen kann. In Abhängigkeit von der Lotmenge und der angedachten Verwendung und einer Umgebung der Verwendung des Halbleiterpakets 1 kann die Dicke von Ni weiterhin vergrößert oder verkleinert werden. Abgesehen davon können zum Beispiel Zusammensetzungen wie Ti/Ni/Pd/Cu oder Ti/Ni/Pd/Au oder andere Materialien, mit denen eine Haftstärke erhalten werden kann, verwendet werden kann. Zusätzlich ist es möglich, ein Verfahren zum Entfernen eines Al-Oberflächenoxidfilms in einem WET-Schritt anzuwenden, wie zum Beispiel ein Zinkatprozess.
  • Wie in Teil (g) der 9B dargestellt, wird weiterhin ein Abdecklack 41 auf die Saatschicht 40 aufgebracht und gestaltet. In diesem Schritt wird ein Gestalten (patterning) einer Neuverdrahtung 17 auf der Rückseite des Halbleiterchips 10 durchgeführt. Da ein Kontakt mit dem leitenden Rahmen 16, der auf der Seitenoberfläche des Halbleiterchips 10 angeordnet ist, nötig ist, wird der Abdecklack (Fotolack) 41 (z.B. THB-151N, etc., hergestellt durch JSR Corperation) so gestaltet, dass der größte Teil davon in Kontakt mit dem leitenden Rahmen 16 kommen kann.
  • Die Modellnummer des Abdecklacks 41 wird so ausgewählt, dass ein Film mit einer nötigen Dicke gebildet werden kann in Übereinstimmung mit der Dicke der Neuverdrahtung 16, die Dicke des Abdecklacks 41 sollte bevorzugter Weise jedoch so eingestellt sein, dass ein Film mit einer Dicke, der um ca. 20% größer als ein Sollwert der Dicke der Neuverdrahtung 17 ist, ausgebildet werden kann, unter Berücksichtigung einer Einheitlichkeit einer Ebenendicke zur Zeit eines Lötens. Zusätzlich werden das Material, das Oberflächenunebenheiten verfolgt, und die Filmbildungsbedingungen aus der Anpassung einer Viskosität angepasst. Obwohl der Abdecklack 41 durch ein Druckverfahren gebildet werden kann, sollte der Abdecklack 41 vorzugsweise ausgebildet werden durch PEP, falls es schwierig ist, ein Druckverfahren auf der ablösbaren Abdecklack 41 anzuwenden, der in Photolithographie verwendet wird.
  • Wie in Teil (h) der 9B dargestellt, wird ein Beschichtungsfilm gebildet und dadurch eine Neuverdrahtung auf der Drain-Elektrodenseite gebildet. In diesem Fall wird eine Cu-Dicke, die nötig ist, um die Paketspezifikationen zu erfüllen berechnet und die Neuverdrahtung wird mit einer Dicke von zum Beispiel ungefähr 85 µm gebildet. Das Cu der Saatschicht 40 und der Cu-Beschichtungsfilm der Neuverdrahtung bilden eine metallische Bindung und es ist schwierig, die Grenze davon zu bestimmen, sogar durch Querschnittsbeobachtung. Deshalb werden die Saatschicht 40 und der Beschichtungsfilm kombiniert und die Neuverdrahtungsstruktur von Ti/Cu wird bereitgestellt. Im Übrigen wird die die Saatschicht 40 enthaltene Neuverdrahtungsstruktur in den Figuren, ausgenommen die Figuren, die den Formationsschritt der Saatschicht 40 darstellen, als die Neuverdrahtung 17 dargestellt. In der Zwischenzeit macht es das Beschichtungsverfahren möglich, chargenweise Neuverdrahtungen auf vielen Halbleiterpaketen 1 zu einer Zeit zu bilden und ist geeignet zum Verbessern der Produktivität, obwohl dies von der Anzahl von Chips pro Wafer abhängt.
  • Das Beschichtungsmetall muss ein mit Material mit niedrigem Widerstand sein und ein Material mit hoher Wärmeleitfähigkeit, da dies ein Faktor ist, der den Widerstand und die Wärmeleitfähigkeit des Halbleiterpakets 1 bestimmt. In dieser Ausführungsform wird ein Cu-Material als Beispiel genommen, unter Berücksichtigung, dass dies eine relativ einfache Beschichtung ist, es können jedoch andere Metalle verwendet werden.
  • Wie ein Teil (a) der 10A dargestellt, wird als Nächstes der Abdecklack 41 abgelöst, der als die Maske des Beschichtungsfilms verwendet wurde, und die Saatschicht 40 wird abgeätzt. Obwohl der Abdecklack 41 durch einen WET-Prozess abgelöst wird, kann der Abdecklack 41 in diesem Beispiel abgelöst werden durch andere Verfahren unter Verwendung zum Beispiel eines Lösungsmittel-basierenten Ablösungsmittels (Aceton, etc.), ein Alkali-Ablösungsmittel (THB-S17, hergestellt durch JSR Corporation, Ablösungsmittel 106, etc., hergestellt durch TOK Co. Ltd.) etc., die in Übereinstimmung mit Charakteristiken des Abdecklacks 41 ausgewählt werden können. Es ist wünschenswert, den Abdecklack 41 auszuwählen, der nicht aufgrund der Art der Beschichtungsflüssigkeit beschädigt wird und eine hohe Ablösefähigkeit aufweist. Es ist bevorzugt, die Art von Flüssigkeit, Vorrichtung, Flüssigkeitstemperatur und Rührverfahren auszuwählen, die sowohl auf eine Einzelwafer-Verarbeitung als auch eine Batch-Verarbeitung angewandt werden können, so dass kein Rückstand zurückbleibt.
  • Wie in Teil (b) der 10A dargestellt, wird als Nächstes ein Isolationsfilm 24 gebildet. In diesem Schritt wird ein Isolationsharz auf der Oberfläche entsprechend der Rückoberfläche (auf der keine externe Elektrode existiert) des Halbleiterpakets 1 ausgebildet. In dem Fall eines Bildens des Isolationsfilms 24 kann der Isolationsfilm 4 gleichmäßig durch einen Rotationsbeschichter oder dergleichen gebildet werden und kann auch auf der gesamten Oberfläche durch ein Druckverfahren gebildet werden. Als das Verfahren kann ein Material verwendet werden, das Permanentabdecklack genannt wird, oder ein Material, das Lötabdecklack genannt wird, und wenn nötig kann Grün, Blau oder Schwarz ausgewählt werden. Zum Verbessern von Lasermarkierungseigenschaften und Lichtabschirmung auf der Rückoberfläche des Halbleiterchips 10, ist es auch möglich, ein Material auszuwählen, das nicht semitransparent und nicht lichtdurchlässig ist. Um einen Stufenabschnitt, der sich aufgrund der Neuverdrahtung 17 bildet, einzuebnen, ist es zusätzlich möglich, ein Harz mit großer Dicke zu bilden. Da der Wärmewiderstand sich vergrößert, wenn die Dicke größer wird, werden jedoch die Wärmestrahlungseigenschaften in der Einstellung berücksichtigt.
  • Wie in Teil (c) der 10A dargestellt, wird als Nächstes das provisorische Befestigungsmaterial 37 abgelöst. In diesem Schritt wird als Erstes das provisorische Befestigungsmaterial 37, das mit dem Substrat 36 verbunden ist, abgelöst und dann werden der leitende Rahmen 16, der Halbleiterchip 10, das Isolationsmaterial 15 und die Neuverdrahtung 17, die in einem integralen Zustand sind, freigesetzt. In diesem Beispiel wird die freigesetzte Probe, das heißt der leitende Rahmen 16, der Halbleiterchip 10, das Isolationsmaterial 15 und Beschichtungsfilm, die in dem integralen Zustand sind, als „Pseudo-Wafer 1c“ bezeichnet.
  • Wie in Teil (d) der 10A dargestellt, wird nachfolgend der Pseudo-Wafer 1c invertiert und eine Schutzschicht 45 wird auf der Oberfläche (die mit dem Isolationsharz versiegelte Oberfläche) angebracht, auf der die Neuverdrahtung 17 ausgebildet ist. Dies hat den Vorteil, dass Oberflächenungenauigkeiten auf der Isolationsharzoberfläche ausgeglichen werden, und einen Vorteil, dass ein Absaugen des Pseudo-Wafers 1c auf jeder Vorrichtung zur Zeit eines Produktflusses (Beförderung) vereinfacht wird, und Oberflächenrauhigkeiten auf der Oberfläche flexibel ausgeglichen werden durch die Schutzschicht, die eine relativ dicke haftende Schicht enthält. Im Übrigen kann die Schutzschicht 45 vom Standpunkt der Kostenreduktion weggelassen werden. Als der Schutz 45 wird zum Beispiel ein UV-Aushärtungstyp, die normalerweise eine Aufteilungsschicht (Dicing Sheet) 46 oder eine Schicht mit niedriger Haftung ist.
  • Wie in Teil (e) der 10B dargestellt, wird als Nächstes ein Isolationsharz durch PEP oder Drucken gebildet und dadurch werden Elektrodenisolationsabschnitte 21e gebildet. Die Elektrodenisolationsabschnitte 21e dienen dazu, die Isolation von dem leitenden Rahmen 16 zu beeinflussen, wenn Neuverdrahtungselektroden 18 und 19 gebildet werden durch Beschichten an Teilen der dritten Chip-Elektrode 13 und zweiten Chip-Elektrode 12 des Halbleiterchips 10. Die Elektrodenisolationsabschnitte 21e werden in Übereinstimmung mit dem Design des Halbleiterpakets 1 verteilt. Ähnlich wird auch der Elektrodenisolationsabschnitt 21e auf einer Fläche gebildet, wo die externe Elektrode 20 und Chip-Elektrode 12 (Source) zu einer Zeit eines Bildens der Neuverdrahtungselektrode 20 interferieren, und verhindert einen Kurzschluss.
  • Der leitende Rahmen 16, der auf den Seitenoberfläche des Halbleiterchips 10 angeordnet ist, existiert um die vier Seiten der äußeren Peripherie des Halbleiterchips 10, sogar nachdem das Halbleiterpaket 1 vereinzelt wird, und eine elektrische Leitung zu der Drain-Elektrode 14 des Halbleiterchips 10 durch die Neuverdrahtung auf der Drain-Elektroden-14-Seite wird erhalten. Zusätzlich befindet sich der Elektrodenisolationsabschnitt 21e zwischen dem leitenden Rahmen und der Neuverdrahtungselektrode 18 der ersten Chip-Elektrode 12, und da der Bereich in der Dickenrichtung, die Wärmestrahlungseigenschaften erniedrigt, dünn ist, sollte es ausreichen, wenn das Material dieses Isolationsharzes, die das Material des Isolationsseitenabschnitts 15 und Isolationsfilms 24, ausgewählt wird durch höchste Aufmerksamkeit auf die hohe Stehspannung.
  • Wie in Teil (f) der 10B dargestellt, wird als Nächstes eine Saatschicht 40 gebildet (Ti/Cu-Sputter). In diesem Schritt wird die Saatschicht 40 aus Ti/Cu gebildet durch Sputtern über die Gesamtheit einer Seitenoberfläche des Halbleiterchips 10, leitenden Rahmens 16 und des Isolationsharzes.
  • Wie in Teil (g) der 10B dargestellt, wird als Nächstes ein Abdecklack beschichtet und durch PEP gestaltet. In diesem Schritt wird die Neuverdrahtung auf der Vorderoberflächen-(Gate- und Source-Elektroden) Seite des Halbleiterchips 10 gestaltet und die Neuverdrahtungselektroden (externe Elektrode) 18 bis 20 des Gates, Source und Drain werden gebildet. Zu dieser Zeit muss die Distanz zwischen den Verdrahtungen und die Distanz zwischen den externen Elektroden angepasst werden, so dass die Neuverdrahtungselektroden 18 bis 20 des Gates, Source und Drain genügende Isolationseigenschaften in der horizontalen Richtung an Elektrodenisolationsabschnitten 21, die später gebildet werden, aufweisen können. Die Modellnummer des Abdecklacks 41 wird so ausgewählt, dass ein Film mit einer nötigen Dicke gebildet werden kann in Übereinstimmung mit der Dicke der Neuverdrahtungselektroden 18 bis 20. Die Dicke des Abdecklacks 41 sollte bevorzugter Weise so eingestellt werden, dass ein Film mit einer Dicke gebildet werden kann, die um etwa 20% größer ist als ein Zielwert der Dicke der Neuverdrahtung, in Anbetracht der Gleichmäßigkeit einer in-Ebenen-Dicke zu einer Zeit eines Lötens. Zusätzlich werden das Material, das Oberflächengenauigkeiten nachverfolgt, und die Filmbildungsbedingung aus der Anpassung der Viskosität angepasst.
  • Wie in Teil (h) der 10B dargestellt, werden als Nächstes Beschichtungsfilme an vorbestimmten Flächen gebildet und dadurch werden Neuverdrahtungselektroden 18 bis 20, die die externen Elektroden des Gates, Drain und Source werden, gebildet. Dieser Schritt ist der gleiche wie der oben beschriebene Beschichtungsschritt und zum Beispiel werden Cu-Beschichtungsfilme gebildet. In der Zwischenzeit bilden das Cu der Saatschicht 40 und der Cu-Beschichtungsfilm eine metallische Verbindung und es ist schwierig, deren Grenze zu bestimmen, sogar durch Querschnittsbeobachtung. Als Ergebnis werden die Saatschicht 40 und der Beschichtungsfilm kombiniert und die Neuverdrahtungsstruktur von Ti/Cu wird bereitgestellt.
  • Wie in Teil (a) der 11 dargestellt, wird der Abdecklack 41 abgelöst und die Saatschicht 40 wird abgeätzt. In diesem Schritt wird der Abdecklack 41 abgelöst, der als Maske der Beschichtung verwendet wurde. Dieser Schritt ist der gleiche wie der oben beschriebene Abdecklack-Ablöseschritt.
  • Wie in Teil (b) der 11 dargestellt, wird ein Isolationsfilm (entsprechend einem Lotabdecklack) gebildet und Elektrodenisolationsabschnitte 21 werden gebildet. In diesem Schritt wird ein Isolationsharz (entsprechend einem Lötabdecklack) gebildet auf der Oberfläche, die der Vorderoberfläche (der Oberfläche, auf der sich die externen Elektroden befinden) des Halbleiterpakets 1 entspricht.
  • In dem Fall eines Bildens des Isolationsharzes, kann das Isolationsharz gleichmäßig durch einen Rotationsbeschichter oder dergleichen gebildet werden und eine Öffnung kann durch PEP gebildet werden. Das Isolationsharz kann auch gebildet werden durch Gestalten unter Verwendung einer Metallmaske durch ein Druckverfahren. Als das Isolationsmaterial kann ein Material verwendet werden, das Permanentabdecklack genannt wird, oder ein Material, das Lötabdecklack genannt wird, und wo nötig kann Grün, Blau oder Schwarz ausgebildet werden. Zum Zweck der Lichtabschirmung und Verborgenheit ist es zusätzlich auch möglich, ein Material auszuwählen, das nicht semitransparent und nicht lichtdurchlässig ist. Zum Beispiel ist in diesem Beispiel eine Dicke von ungefähr 3 bis 5 µm an der Öffnung der externen Elektrode nötig und die Gesamtdicke wird angepasst in Abhängigkeit von der Dicke der Neuverdrahtung.
  • Wie in Teil (c) der 11 dargestellt, wird die Schutzschicht 45 abgelöst und eine Vereinzelung durch Dicing wird durchgeführt. In diesem Schritt wird die Schutzschicht 45, die mit der Rückoberfläche des Halbleiterpakets 41 verbunden ist, als Erstes abgelöst und anstelle dessen wird eine Aufteilungsschicht 46 angebracht. Was das Ablösen der Schutzschicht 45 betrifft, wird die Haftstärke durch UV-Strahlung verringert, die Schutzschicht 45 wird abgelöst oder die Schutzschicht kann abgelöst werden unter Verwendung einer Schicht mit einer niedrigen Haftstärke von Beginn an. Falls die Aufteilungsschicht 46 für die Schutzschicht 45 verwendet wird, kann zusätzlich dieser Schritt zum Ersetzen der Schicht weggelassen werden.
  • Die Aufteilungsschicht 46 sollte bevorzugter Weise eine relativ hohe Haftstärke aufweisen, so dass eine Bewegung des Halbleiterpakets 1 zur Zeit einer Vereinzelung eine Klinge 47 nicht beschädigt oder die Varianz in äußeren Dimensionen jedes Halbleiterpakets 1 nicht beeinflusst. In jedem Fall wird eine Aufteilungsschicht 46 vom UV-Härtungstyp angewandt. Falls die Größe des Halbleiterpakets 1 groß ist und eine Struktur aufweist, die relativ einfach eine Haftstärke sicherstellen kann, ist es jedoch möglich, eine Aufteilungsschicht 46 vom Nicht-UV-Aushärtungstyp anzuwenden.
  • Es wird allgemein gesagt, dass die Grenze der Verarbeitungstiefe der Aufteilungsklinge 47 ca. 5 bis 10 Mal die Breite der Klinge 47 ist. Falls die Dicke des Halbleiterpakets etwa 300 µm ist, sollte die Klinge 47 deshalb bevorzugter Weise eine Breite von wenigstens 30 µm oder mehr aufweisen und sollte wünschenswerter Weise eine Breite von zum Beispiel 50 µm oder mehr aufweisen.
  • Als die Klinge 47 gibt es verschiedene Modellnummern mit verschiedenen Merkmalen, wie zum Beispiel eine Ni-Elektroformklinge, Metallklinge und eine Harzklinge. In Anbetracht dessen, dass die Verarbeitung von Metallmaterial relativ schwierig ist und dass eine stabile Verarbeitung auch schwierig ist zum Aufteilen (Dicing) einer Vielschichtstruktur von verschiedenen Materialien, wie zum Beispiel Isolationsharz und Metall, ist es bevorzugt, eine Harzbinderklinge mit einer hohen Schneidekraft anzuwenden, obwohl sich die Klingenlebenszeit verkürzt. Andererseits ist die Elektroformklinge oder Metallklinge auch anwendbar, falls sie in der Lage ist zum Verarbeiten in Anbetracht anderer Charakteristiken (Diamantkorngröße, Verbindungsmaterial-Befestigungskraft) der Klinge 47 oder Vorrichtungen in Verarbeitungszuständen. Nach einer Vereinzelung wird die Aufteilungsschicht 46 abgelöst. Ein Charakteristikentest jedes Halbleiterpakets 1, Markierung auf der Rückoberfläche des Halbleiterpakets 1 und Packen in ein Reel oder dergleichen werden durchgeführt und das Halbleiterpaket 1 ist vollständig.
  • Wie in Teil (d) der 11 dargestellt, wird das Halbleiterpaket 1 invertiert und an der Befestigungsplatine 31 durch Löten befestigt. Das Halbleiterpaket 1 nach Vereinzelung kann mit der Platine, wie Oberflächenbefestigungskomponenten, verbunden werden, wie in der Figur gezeigt. Durch die Neuverdrahtungselektroden 18 bis 20, die die auf einer Seite des Halbleiterpakets 1 angesammelten externen Elektroden sind, ist das Halbleiterpaket 1 mechanisch und elektrisch verbunden über ein Lötaugenmuster, das auf der Befestigungsplatine 31 gebildet ist, und Verbindungsmaterialien 31, wie zum Beispiel Lot, Ag-Paste und Cu-Paste. Was konkrete Verbindungsverfahren betrifft, wie Oberflächenbefestigungskomponenten, wird das Halbleiterpaket 1 durch Lötpastenbeschichtung, Komponentenbefestigung und Batch-Verbindung durch Rückfluss verbunden.
  • In dem Halbleiterpaket 1 gemäß der vorliegenden Ausführungsform und dem Herstellungsverfahren des Halbleiterpakets 1, wird kein Drahtanschluss durchgeführt, und die Elektroden für beide Seiten werden auf einer Seite zusammengefasst und das Halbleiterpaket wird fabriziert. Dadurch werden vorteilhafte Effekte erhalten, wie ein niedriger AN-Widerstand einer Leistungshalbleitervorrichtung, hohe Verlässlichkeit, hohe Betriebseffizienz, eine Verbesserung in allgemeiner Verwendung, Reduktion in Größe und Dicke eines Leistungsmoduls, hohe Verlässlichkeit des Leistungsmoduls, eine Verbesserung im Design-Freiheitsgrad und eine Verbesserung der Produktivität.
  • Speziell wird eine elektrische Verbindung hauptsächlich unter Verwendung des Beschichtungsverfahrens hergestellt. Dadurch kann eine Anpassung einer Verdrahtungsdicke einfacher gemacht werden. Verglichen mit einem Drahtanschluss oder anderen Verbindungsverfahren kann eine Verbindung mit einem niedrigen elektrischen Widerstand hergestellt werden. Da ein großer Bereich mit einem Metall verbunden ist, wird eine Struktur hergestellt, so dass eine Verbesserung hinsichtlich Wärmestrahlung in der Dickenrichtung erwartet werden kann. Zusätzlich wird die Verlässlichkeit (Gleichmäßigkeit des elektrischen Stroms, Reduktion von Wärmeschäden und Verbindungsstärke) verbessert.
  • Abgesehen davon ist eine Batch-Neuverdrahtungsformation in dem Waferlevel möglich, und eine Produktivität kann verbessert werden. Mit anderen Worten können aufgrund der oben beschriebenen vorteilhaften Effekte die Charakteristiken des Halbleiterchips 10 verbessert werden (höhere Ausgabe ist möglich) und als ein Ergebnis können die Charakteristiken des Leistungsmoduls verbessert werden.
  • Der leitende Rahmen 16 wird übernommen und die elektrische Verbindung wird unter Verwendung des Beschichtungsverfahrens. hergestellt Dadurch kann ein elektrischer Leitungspfad in der Dickenrichtung des Halbleiterpakets 1 ausgebildet werden und die Oberflächenkomponentenmontage (einseitige Komponentenmontage) des Halbleiterchips 10, der Elektroden auf Vorder- und Rückseite aufweist, wird realisiert. Somit können konventionelle individuelle Verbindungsschritte, wie zum Beispiel ein Verbinden des Halbleiterchips 10 mit der Platine durch Montage oder Verbinden des Halbleiterchips 10 mit den Platinenelektroden durch Drahtanschluss, weggelassen werden. Da eine Einebnung durch Versiegeln des leitenden Rahmens 16 und des Isolationsseitenabschnitts 15 beeinflusst werden kann, kann weiterhin eine Varianz unter Chips ausgeglichen werden.
  • Da eine Beschichtungsverbindung auf der gesamten Oberfläche der Chip-Elektrode hergestellt wird, gibt es eine Signifikanz in mechanischer Verbindungszuverlässigkeit, elektrischer Verbindungszuverlässigkeit und Verbindungszuverlässigkeit zu der Platine (elektrische Charakteristiken, mechanische Verbindungsstärke, Wärmeerschöpfungswiderstands-Charakteristiken und Wärmeleitfähigkeitsgrad-Charakteristiken). Zusätzlich tritt ein Bruch von Verbindungsteilen aufgrund von Wärmeausdehnung oder Kontraktion kaum auf, ein großer Querschnittsbereich zum Neuverdrahten und ein Neuverdrahtungselektroden-Verbindungsbereich kann erhalten werden, und ein niedriger elektrischer Widerstand (ein niedriger AN-Widerstand des Halbleiterpakets 1) kann erhalten werden. Da es keinen heißen Punkt gibt, der zur Zeit eines Drahtanschlusses auftritt, kann der Wärmeschaden für den Halbleiterchip 10 reduziert werden.
  • Da niedriger Widerstand und niedriger Wärmeschaden realisiert werden kann, ist es möglich, einen größeren Strom fließen zu lassen. Somit können die Charakteristiken des Halbleiterchips 10 verbessert werden, die Charakteristiken des Halbleiterpakets 1 und die Charakteristiken des Moduls können verbessert werden und eine niedrigere Höhe ist möglich.
  • In der Struktur des Halbleiterpakets 1 der vorliegenden Ausführungsform ist eine Batch-Fabrikation im Waferlevel möglich und die Produktivität ist hoch. Weiterhin kann in dem Verfahren zum Herstellen des Halbleiterpakets 1 gemäß der vorliegenden Ausführungsform eine Varianz in der Dicke, was ein Hauptproblem ist, ausgeräumt werden für SiC-Halbleiterchips 10, die fortgeschrittene Produkte genannt werden, und Halbleiterpakete 1, in denen SiC angewandt wird, können realisiert werden.
  • Als eine Vergleichsobjektstruktur gibt es eine Drahtanschluss-/Bandverbindungtechnik. In dieser Struktur ist ein Drahtwiderstand hoch, eine Stromdichte ist nicht gleichmäßig, Verbindungszuverlässigkeit und Wärmezuverlässigkeit sind niedrig und eine Höhenreduktion (Reduktion hinsichtlich der Dicke) ist schwierig. Da ein hoher elektrischer Strom an einem Verbindungsteil der Drähte konzentriert wird, gibt es zum Beispiel einen lokalen Hochtemperaturbereich, der Hotspot (heißer Punkt) genannt wird, die Nicht-Gleichmäßigkeit eines Wärmeschadens beeinflusst eine Wärmezuverlässigkeit nachteilig und ein Wärmewiderstand vergrößert sich. Zusätzlich ist die Dicke von Al-Draht groß, um sich an einen großen elektrischen Strom anzupassen, es ist schwierig, die Anzahl von Drähten zu aufgrund eines Mangels an Verbindungsfläche vergrößern, eine Ausgabevergrößerung des Moduls ist schwierig und ein An-Widerstand ist hoch. Aufgrund des lokalen Verbindungverfahrens ist weiterhin die Verbindungszuverlässigkeit niedrig und es ist schwierig, die Zuverlässigkeit des Moduls zu verbessern.
  • Da Drahtanschluss auf jedem Halbleiterchip durchgeführt wird, nachdem der Halbleiterchip montiert und mit der Platine verbunden ist, gibt es viele verschiedene Drahtfabrikationsschritte. Folglich ist eine Produktivitätsverbesserung schwierig und die Flexibilität für Gestaltungsdesign auf der Befestigungsplatine ist niedrig.
  • Als eine andere Vergleichobjektstruktur gibt es zum Beispiel einen Connector (Stecker) oder eine Lead-Bonding-Technik. Obwohl der Drahtwiderstand verbessert werden kann, gibt es in dieser Technik wenige andere Vorteile.
  • Als eine andere Vergleichsobjektstruktur gibt es zum Beispiel eine Technik, in der ein Leistungsmodul durch Herstellen einer Verbindung zu der platinenseitigen Gestalt durch Neuverdrahtung gebildet wird. In dieser Struktur ist es nötig, eine hohe Stehspannung bereitzustellen durch einen Isolationsfilm in der Dickenrichtung. Zur gleichen Zeit, vom Standpunkt von Wärmestrahlungseigenschaften in der Dickenrichtung, muss ein den Halbleiterchip und die Platine bedeckender Isolationsfilm ein Isolationsfilm mit einer hohen Wärmeleitfähigkeit sein. Da ein Spezialmaterial verwendet wird, erhöhen sich dadurch die Materialkosten. Nachdem der Halbleiterchip montiert ist und mit der Befestigungsplatine verbunden ist, wird zusätzlich der Isolationsfilm gebildet und durch Laminieren und eine Öffnung wird durch einen Laser gebildet. Danach wird eine Gestaltung zum Beschichten durchgeführt und Beschichten wird ausgeführt. Deshalb ist eine Flexibilität zum Verändern des Gestaltungsdesigns niedrig. Da die Anzahl erhaltener Halbleiterchips kleiner ist, relativ mit dem großflächigen Beschichtungsschritt, ist die Produktivität wesentlich niedriger. Deshalb ist der Kostenvorteil niedrig. Ähnlich ist die Distanz (Verdrahtungslänge) nötig zum Beschichten von Verdrahtung ist lang und eine hohe Materialqualität wird verwendet, was zu Nachteilen in der Umweltbelastung und Kosten führt.
  • Verglichen mit diesen Techniken hat das Halbleiterpaket gemäß der Ausführungsform viele Vorteile. In dem Halbleiterpaket 1 kann eine elektrische Verbindung durch Beschichten auf der gesamten Oberfläche der Chip-Elektroden 12 bis 14 hergestellt werden und eine Dickenanpassung kann auch gemacht werden. Deshalb ist der Verdrahtungswiderstand niedrig und die Stromdichte kann gleichmäßig gemacht werden, die Zuverlässigkeit von Verbindungen kann verbessert werden und eine Höhenreduktion wird realisiert.
  • Zusätzlich sind in der Struktur der Ausführungsform die Chips 12 bis 14 auf dem Halbleiterchip 10 nicht mit dem Muster (Pad auf dem Board) verbunden, sondern das einzelne Halbleiterpaket 1 wird hergestellt. Verglichen mit dem den Halbleiterchip 10 abdeckenden Isolationsfilm wird weder eine hohe Stehspannung noch die hohe Wärmeleitfähigkeit benötigt. Da der Auswahlbereich von Materialien breiter wird und Produkte für den allgemeinen Gebrauch verwendet werden können, können somit die Kosten reduziert werden. Um eine sichere elektrische Isolation jeder externen Elektrode sicherzustellen, ist es in dem Halbleiterpaket 1 nötig, ein Isolationsmaterial (entsprechend einem Lötabdecklack) zu verwenden. Dies zielt jedoch hauptsächlich ab auf Bereitstellen einer Funktion zum Sichern einer Isolation in der horizontalen Richtung, gesehen von dem Querschnitt des Halbleiterpakets 1, und Teile, die eine Isolation in der Dickenrichtung des Halbleiterpakets 1 benötigen, sind wenig und dünn. Da es wenige Teile gibt, wo das Isolationsharz auf eine Weise gebildet ist, um den Strahlungspfad des Halbleiterpakets 1 abzuschirmen, benötigt das Isolationsharz weiterhin keine speziellen hohen Weiterleit-Charakteristiken.
  • Weiterhin kann die Distanz zwischen den Neuverdrahtungselektroden 18 bis 20, die die externen Elektroden werden, durch das Design variiert werden und eine genügende Zwischenelektrodendistanz und Dicke kann für die Stehspannungs-Charakteristiken der aktuellen allgemeinen Isolationsmaterialien bereitgestellt werden. Dementsprechend kann ein Isolationsharzmaterial mit niedrigen Kosten einfach ausgewählt werden.
  • Weiterhin kann durch Konstruktion des Halbleiterpakets 1 durch Anwenden von Beschichtung im Waferlevel eine batchweise Verdrahtung hergestellt werden. Verglichen mit dem Fall, in dem Beschichtungsgestaltung nach Montageverbindung auf der Platine durchgeführt wird, kann die Produktivität verbessert werden. Da universelle Oberflächenbefestigungsmaterialien, wie zum Beispiel Lot oder leitende Pasten, in dem Verfahren zum Verbinden des Halbleiterpakets 1 mit dem Board angewandt werden können, wird der Freiheitsgrad zum Gestalten der Platine verbessert und die Produktivität wird vergrößert.
  • [Zweite Ausführungsform]
  • Als Nächstes wird ein Halbleiterpaket 2 gemäß einer zweiten Ausführungsform mit Bezug auf 14 und 15 beschrieben. Diese Ausführungsform richtet sich auf einen Halbleiterchip 100 mit einer Elektrode auf der Vorderoberfläche und einer Elektrode auf der Rückoberfläche. Die anderen Merkmale sind die gleichen wie in der ersten Ausführungsform und eine Beschreibung gemeinsamer Teile wird weggelassen.
  • Das Halbleiterpaket 2 weist eine Struktur auf, enthaltend, als ein Objekt, den Halbleiterchip 100, der ein sogenannter Dioden-Halbleiterchip ist, der eine Elektrode auf der Vorderoberflächenseite des Halbleiterchips 100 und eine Elektrode auf der Rückoberflächenseite aufweist. 14 ist eine Querschnittsansicht des Halbleiterpakets 2 gemäß der vorliegenden Ausführungsform und 15 ist eine Draufsicht davon. Da die Unteransicht die gleiche wie in 3 ist, ist diese hier weggelassen. Das Halbleiterpaket 2 enthält einen Halbleiterchip 100 mit Elektroden auf beiden Seiten; einen elektrisch leitenden Rahmen 16, der den Halbleiterchip 100 umgibt; einen Isolationsseitenabschnitt 15, der zwischen dem Halbleiterchip 100 und dem leitenden Rahmen 16 bereitgestellt wird; eine Neuverdrahtung 17, die auf einem Beschichtungsfilm auf der Rückoberflächenseite des Halbleiterchips 100 ausgebildet ist; eine Vielzahl von Neuverdrahtungselektroden 18 und 20, die gebildet sind aus Beschichtungsfilmen auf der Vorderoberflächenseite des Halbleiterchips 100 und externe Elektroden bilden; Elektrodenisolationsabschnitte 21, die die Chip-Elektrode 12, leitenden Rahmen 16 und Neuverdrahtungselektrode 18 und 20 auf der Vorderoberflächenseite des Halbleiterchips 100 isolieren; und ein Isolationsfilm 24, der die Rückoberflächenseite abdeckt. Speziell ist das Halbleiterpaket 2 auch so konfiguriert, dass die Neuverdrahtungselektroden 18 und 20, die die externen Elektroden werden, auf einer Seite zusammengefasst sind. Die Elektrode 14 auf der Rückoberflächenseite des Halbleiterchips 100 wird von der Vorderoberflächenseite über die Neuverdrahtung in die horizontale Richtung geführt durch Beschichten und den leitenden Pfad in der Dickenrichtung durch den leitenden Rahmen 16, wodurch die externen Elektroden des Halbleiterpakets 2 auf einer Seite gesammelt werden, nämlich der Vorderoberflächenseite des Halbleiterchips 100.
  • Mit dem Halbleiterpaket 2 gemäß der Ausführungsform werden die gleichen vorteilhaften Effekte wie in der oben beschriebenen ersten Ausführungsform erhalten.
  • [Dritte Ausführungsform]
  • Als Nächstes wird ein Halbleiterpaket 3 gemäß einer dritten Ausführungsform mit Bezug auf 16 und 17 beschrieben. Diese Ausführungsform richtet sich auf einen Halbleiterchip 110 mit einer Multielektrodenstruktur. Zum Beispiel ist diese Ausführungsform auf einen Halbleiterchip 110 gerichtet, der drei Elektroden auf der Vorderseite und eine Elektrode auf der Rückseite aufweist. Die anderen Merkmale sind die gleichen wie in der ersten Ausführungsform und eine Beschreibung gemeinsamer Teile wird weggelassen.
  • In dieser Ausführungsform wird angenommen, dass der Halbleiterchip 110 zum Beispiel ein IGBT-Chip ist. Der Halbleiterchip 110 weist eine Multielektrodenstruktur auf, so dass drei Elektroden auf der Vorderoberflächenseite bereitgestellt werden, eine Elektrode auf der Rückoberflächenseite bereitgestellt wird und eine Vielzahl von Elektroden für eine Temperaturüberwachung oder eine Spannungsüberwachung zusätzlich für Source, Gate und Drain bereitgestellt wird.
  • 16 ist eine Querschnittsansicht des Halbleiterpakets 3 gemäß der vorliegenden Ausführungsform und 17 ist eine Draufsicht davon. Da die Unteransicht die gleiche ist wie in 3, wird diese hier weggelassen. Das Halbleiterpaket 3 enthält einen Halbleiterchip 110 mit Elektroden auf beiden Seiten davon; einen elektrisch leitenden Rahmen 16, der den Halbleiterchip 110 umgibt; einen Isolationsseitenabschnitt 15, der zwischen dem Halbleiterchip 110 und dem leitenden Rahmen 16 bereitgestellt wird; eine Neuverdrahtung, die durch Beschichten auf der Rückoberflächenseite des Halbleiterchips 110 gebildet wird; eine Vielzahl von Neuverdrahtungselektroden 18, 19, 20 und 62, die gebildet werden durch Beschichten auf der Vorderoberflächenseite des Halbleiterchips 110 und externe Elektroden bilden; Elektrodenisolationsabschnitte 21, die Chip-Elektroden 12, 13 und 61, leitenden Rahmen 16 und Neuverdrahtungselektroden 18, 19, 20 und 62 auf der Vorderoberflächenseite des Halbleiterchips 110 isolieren; und einen Isolationsfilm 24, der die Rückoberflächenseite abdeckt.
  • Speziell ist das Halbleiterpaket 3 so konfiguriert, dass eine vierte Chip-Elektrode 61 auf der Vorderoberflächenseite, eine Neuverdrahtungselektrode 62, die durch Bilden zum Beispiel eines Cu-Beschichtungsfilms auf der vierten Chip-Elektrode 61 erhalten wird und eine externe Elektrode wird, einen Elektrodenisolationsabschnitt 21f, der die vierte Chip-Elektrode 61 und Neuverdrahtungselektrode 62 isoliert, zu dem Halbleiterpaket 1 hinzugefügt werden.
  • Das Halbleiterpaket 3 weist eine Struktur auf, so dass die externen Elektroden auf einer Seite zusammengefasst werden. Die zweite Chip-Elektrode 14 auf der Rückoberflächenseite des Halbleiterchips 110 wird zu der Vorderseite geführt mittels der Neuverdrahtung 17 in der horizontalen Richtung durch Beschichtung und dem leitenden Pfad in der Dickenrichtung durch den leitenden Rahmen 16 und dadurch werden die externen Elektroden des Halbleiterpakets 1 auf einer Seite gesammelt, nämlich der Seite des Gates, Source und der zusätzlichen Elektrode des Halbleiterchips 110.
  • Mit dem Halbleiterpaket 3 gemäß dieser Ausführungsform können auch die gleichen vorteilhaften Effekte wie in der oben beschriebenen ersten Ausführungsform erreicht werden. Da der leitende Rahmen 16 den gesamten äußeren peripheren Teil des Halbleiterchips 110 abdeckt, wenn eine Vielzahl von Elektroden mit dem leitenden Rahmen 16 verbunden sind, wodurch leitende Pfade in der Dickenrichtung gebildet werden, würde dies unerwünschte Kurzschlüsse verursachen. Was Drahtverlängerungen zum Zusammensetzen von Verdrahtungen auf einer Seite durch den leitenden Rahmen betrifft, wird eine solche Verdrahtungsverlängerung nur für eine Elektrode durchgeführt.
  • Obwohl keine Auswahl hinsichtlich der Vorder-/Rückseite des Halbleiterchips 110 der Diode gemacht wird, in dem Fall, dass es eine Vielzahl von Elektroden wie in einem IGBT etc. gibt, ist es dadurch wünschenswert, eine Verdrahtungsverlängerung nur für die zweite Chip-Elektrode 14 auf der Rückoberfläche des Halbleiterchips 110 durchzuführen.
  • [Vierte Ausführungsform]
  • Als Nächstes wird ein Halbleiterpaket 4 gemäß einer vierten Ausführungsform mit Bezug auf 18 und 19 beschrieben. In dieser Ausführungsform liegt ein elektrisch leitendes Bauteil 50 zwischen der zweiten Chip-Elektrode 14 und der Neuverdrahtung 17. Die anderen Merkmale sind die gleichen wie in der ersten Ausführungsform und eine Beschreibung gemeinsamer Teile wird weggelassen. Da die Fabrikationsschritte mit Ausnahme des Schritts zum Bilden des Isolationsseitenabschnitts 15 die gleichen sind wie diejenigen in der ersten Ausführungsform, wird zusätzlich eine Beschreibung der gemeinsamen Teile weggelassen.
  • 18 ist eine Querschnittsansicht, die die Struktur des Halbleiterpakets 4 darstellt. In diesem Halbleiterpaket 4 wird ein elektrisch leitendes Bauteil (z.B. Cu-Paste oder Ag-Paste) 50 auf der Chip-Elektrode 14 (Drain-Elektrode) auf der Oberfläche des Halbleiterpakets 1 gebildet, die der Oberfläche gegenüberliegt, auf der die externen Elektroden gebildet sind. Speziell ist das leitende Bauteil 50, das elektrisch mit der zweiten Chip-Elektrode 14 verbunden ist, auf der zweiten Oberfläche des Halbleiterchips 10 bereitgestellt und die Neuverdrahtung 17 wird auf der anderen Seitenoberfläche des leitenden Bauteils 50 gebildet. Der leitende Rahmen 16 und die zweite Elektrode 14 sind elektrisch über das leitende Bauteil 50 und die Neuverdrahtung 17 verbunden.
  • Das leitende Bauteil 50 kann auf eine Weise gebildet werden, um die gesamte Oberfläche der Drain-Elektrode des Halbleiterchips 10 zu überdecken, das leitende Bauteil 50 kann jedoch auch in solch einer Form ausgebildet sein, dass ein äußerer peripherer Teil der Drain-Elektrode exponiert ist. Der exponierte äußere periphere Teil der Elektrode wird von dem Isolationsseitenabschnitt 15 abgedeckt und ist isoliert. Das leitende Bauteil 50 soll zum Beispiel niedrige Widerstandselektrische Charakteristiken und eine hohe Wärmeleitfähigkeit aufweisen und es wird angenommen, dass das leitende Bauteil aus Cu- oder Ag-Paste durch Drucken oder Gießen gebildet wird, es kann jedoch aus Metall durch Beschichten oder Sputtern gebildet sein.
  • 19 ist eine beispielhafte Ansicht, die als einen Teil eines Fabrikationsschritts des Halbleiterpakets 1 einen Schritt zum Bilden des leitenden Bauteils 50, das ein charakteristischer Punkt ist, und einen Schritt zum Bilden des Isolationsseitenabschnitts 15 darstellt. Der Isolationsseitenabschnitt 15 des Halbleiterpakets 4 wird durch die folgenden Schritte gebildet. Ein elektrisch leitendes Bauteil 50 wird auf der zweiten Chip-Elektrode auf der zweiten Oberfläche gebildet und ausgehärtet. Danach wird ein Film eines Isolationsmaterials in einer Öffnung 16a gebildet und das Isolationsmaterial und das leitende Bauteil 50 werden geerdet. Danach wird das leitende Bauteil 50 exponiert und der Isolationsseitenabschnitt wird gebildet.
  • Wie in Teil (a) der 19 dargestellt, wird am Anfang ein Halbleiterchip 10 in einer Öffnung 16a des leitenden Rahmens 16 angeordnet. In diesem Zustand wird ein elektrisch leitendes Bauteil 50, das aus Cu- oder Ag-Paste oder einem Metallmaterial gebildet ist, auf der Rückseitenoberfläche des Halbleiterchips 10 gebildet. Was das Herstellungsverfahren angeht, kann das leitende Bauteil 50 gebildet werden durch Musterdrucken mit Gestalten durch eine Metallmaske oder durch Gießen mittels eines Spenders (Dispensor). Zusätzlich kann das leitende Bauteil 50 durch Beschichten oder Sputtern gebildet werden. In diesem Fall ist solch ein Verfahren geeignet, dass eine Maskierung auf dem Wafer durchgeführt wird, das leitende Bauteil 50 wird gebildet und dann in der Öffnung 16a des leitenden Rahmens 16 montiert. Die gesamte Oberfläche der Elektrode 14 kann mit dem leitenden Bauteil 50 überdeckt sein und ein äußerer peripherer Teil der Elektrode 14 kann exponiert sein.
  • Wie in Teil (b) der 19 dargestellt, wird im Anschluss durch ein Verfahren, wie zum Beispiel Siebdruck oder Vakuumdruck oder Druck nach Gießen, ein Isolationsharz in einer Region versiegelt, das Seitenoberflächen des Halbleiterchips 10, die Oberfläche des leitenden Rahmens 16 und die obere Oberfläche des leitenden Bauteils 50 auf der Chip-Elektrode enthält, und das Harz wird ausgehärtet.
  • Weiterhin wird ein Schleifen durch eine Schleifvorrichtung oder dergleichen durchgeführt und, wie in Teil (c) der 19 dargestellt, wird die Oberfläche planarisiert (geebnet) und ein oberster Abschnitt des leitenden Bauteils 50 auf der Chip-Elektrode 14 wird exponiert. Berücksichtigend die Schleifpräzision etc., wird der Schleifbetrag zu dieser Zeit so eingestellt, dass eine kleine Menge von Isolationsharz auf dem leitenden Rahmen 16 verbleibt. Obwohl eine Anpassung in Abhängigkeit von der Schleifpräzision notwendig ist, sollte ein Isolationsharz von ungefähr 10 µm vorzugsweise verbleiben.
  • Um eine elektrische Verbindung zwischen dem leitenden Bauteil 50 und dem leitenden Rahmen 16 sicherzustellen, muss nach dem Schleifen eine Öffnung 15b in dem Isolationsmaterial ausgebildet werden. In dem Fall einer Laserverarbeitung kann eine Verarbeitung durchgeführt werden nach Aushärten des Harzes. Im Fall einer Bildung durch PEP wird die Öffnung ausgebildet vor dem Aushärten, das heißt in einer Stufe vor dem Schleifen.
  • Mit dem Halbleiterpaket 4 gemäß dieser Ausführungsform können die gleichen vorteilhaften Effekte wie in der oben beschriebenen ersten Ausführungsform erhalten werden. Zusätzlich kann die Fülleigenschaft des Isolationsmaterials verbessert werden. Weiterhin können Oberflächenunebenheiten durch Schleifen eliminiert werden und batchweise Verdrahtungsbildung wird ermöglicht.
  • Abgesehen von den oben beschriebenen Ausführungsformen sind verschiedene Modifikationen möglich. Zum Beispiel wird in den obigen Ausführungsformen das Isolationsharz 24 (entsprechend einem Lotabdecklack) gebildet auf der Gesamtheit einer Oberfläche des Halbleiterpakets 1 auf der Rückoberflächenseite des Halbleiterchips 10. Die Ausführungsformen sind jedoch nicht auf dieses Beispiel beschränkt. Zum Beispiel kann ein Isolationsfilm 25 wie in 20 dargestellt weiter auf Seitenoberflächen des Pakets gebildet sein. Unter Berücksichtigung von Isolations-Charakteristiken ist dieses Halbleiterpaket eingerichtet zum Sicherstellen eines Gegenmittels zu einer Verschlechterung einer externen Erscheinung aufgrund einer Oxidation eines Metalls etc. und zum Sicherstellen eines Schutzes vor äußeren Reizen, wie zum Beispiel Feuchtigkeitsabsorption. Der Isolationsfilm 25 wird gebildet und auf der gesamten Oberfläche des Halbleiterpakets 5 harzversiegelt, ausgenommen die Öffnungen der Verdrahtungselektroden 18 bis 20, die die externen Elektroden werden.
  • Mit dieser Ausführungsform können auch die gleichen vorteilhaften Effekte wie in der oben beschriebenen ersten Ausführungsform erhalten werden. Nach dem Halbleiterpaket-Vereinzelungsschritt durch Dicing, der der letzte Schritt einer Montage im Waferlevel ist, wird das Isolationsharz in Einschnitten, die aufgrund des Dicings (Aufteilens) auftreten, durch einen Rotationsbeschichter, Siebdruck oder Vakuumdruck beschichtet. Nachdem das Isolationsharz 25 gebacken ist, kann das Halbleiterpaket fabriziert werden durch Wiedervereinzeln mittels einer Klinge mit einer schmaleren Breite als die Klinge 47, die in der Vereinzelung verwendet wurde.
  • Zusätzlich kann wie in dem in 21 gezeigten Halbleiterpaket 6 der Isolationsfilm 24 weggelassen werden. In diesem Fall können höhere Wärmestrahlungs-Charakteristiken erhalten werden. Wenn Leistungsmodule gebildet werden, wird speziell in vielen Fällen die Oberfläche der Montageplatine 31 vollständig mit einem semitransparenten Isolationsmaterial (Gelmaterial) versiegelt. Da es wenige Bedenken hinsichtlich eines elektrischen Isolationsdefekts von der Rückseite des Pakets gibt, ist diese Technik anwendbar. Nach dem Versiegeln mit dem semitransparenten Gel ist weiterhin eine Oxidation der Metalloberfläche selbstverständlich unterdrückt.
  • In jeder der oben beschriebenen Ausführungsformen wird ein Chip in einem Halbleiterpaket aufgenommen. Die Ausführungsformen sind jedoch nicht auf dieses Beispiel beschränkt. Der Fall, in dem zwei oder mehr Chips gepackt sind, ist zum Beispiel auch anwendbar. In vielen Fällen werden zwei Chips, zum Beispiel ein IGBT und eine Diode, als eine Einheit verwendet. Wie in dem in 22 dargestellten Halbleiterpaket 7 ist der Fall einer Zweichipstruktur anwendbar. In den Fabrikationsschritten des Halbleiterpakets 7 der Zweichipstruktur unter Verwendung zum Beispiel eines IGBT und einer Diode, sind der IGBT und die Diode in Öffnungen in dem Rahmen 16 angeordnet. Zum Beispiel wird eine notwendige Verdrahtungsverbindung, wie zum Beispiel eine Verbindung zwischen der Drain-Elektrode des IGBT und einer Oberfläche der Diode, hergestellt, wenn Neuverdrahtungen durch Beschichtung gebildet werden. Die zwei Chips werden als ein einzelnes Paket angesehen und werden zu der Zeit des Dicings des letzten Schritts vereinzelt. Somit wird ein einzelnes funktionales Paket erhalten. Dieses trägt zu einer Reduktion der Anzahl von Schritten hinsichtlich der Montage auf der Platine bei und einer Produktionsverbesserung und einer Verringerung des elektrischen Widerstandes zwischen Chips und einer Verbesserung der Zuverlässigkeit können erwartet werden.
  • [Fünfte Ausführungsform]
  • Als Nächstes wird ein Halbleiterpaket 7 gemäß einer fünften Ausführungsform mit Bezug auf 23 bis 25 beschrieben. In dieser Ausführungsform ist die Drain-Elektrode auf der ersten Oberflächenseite eine erste Chip-Elektrode 12, die Source-Elektrode auf der zweiten Oberflächenseite ist zweiter Chip und die Gate-Elektrode auf der zweiten Oberflächenseite ist eine dritte Chip-Elektrode 13. In der Struktur dieser Ausführungsform sind die Source-Elektrode und die Gate-Elektrode mit der gegenüberliegenden Seite mittels Neuverdrahtungen 17A und 17B und einem elektrisch leitenden Rahmen 16 verdrahtet, die Oberfläche der Drain-Elektrodenseite ist direkt montiert und Neuverdrahtungselektroden 18 und 19 werden weggelassen. In weiterer Hinsicht ist die fünfte Ausführungsform die gleiche wie die erste Ausführungsform und eine Beschreibung gleicher Teile wird weggelassen.
  • 23 ist eine Querschnittsansicht, die das Halbleiterpaket 7 gemäß der vorliegenden Ausführungsform schematisch darstellt, 24 ist eine Draufsicht, die das Halbleiterpaket 7 schematisch darstellt, und 25 ist eine Unteransicht, die das Halbleiterpaket 7 schematisch darstellt. Das Halbleiterpaket 7 enthält einen Halbleiterchip 10 mit Chip-Elektroden 12, 13 und 14 auf beiden Seiten davon; einen elektrisch leitenden Rahmen 16, der den Halbleiterchip 10 umgibt; einen Isolationsseitenabschnitt 15, der zwischen dem Halbleiterchip 10 und dem leitenden Rahmen 16 bereitgestellt wird; eine Vielzahl von Neuverdrahtungen 17a und 17b, die gebildet werden durch Beschichten der Vorderoberflächenseite des Halbleiterchips 10; ein Elektrodenisolationsabschnitt 21e, der die Neuverdrahtung 17A und 17B voneinander isoliert; und ein Isolationsfilm 24, der die Rückoberflächenseite des Halbleiterpakets 7 abdeckt.
  • Der leitende Rahmen, wie in der oben beschriebenen ersten Ausführungsform, ist aus einem elektrisch leitenden Material wie zum Beispiel Cu gebildet. Der leitende Rahmen 16 ist in Kontakt mit der Außenseite des Isolationsseitenabschnitts 15, der die Seitenoberflächen des Halbleiterchips 10 abdeckt, und der leitende Rahmen 16 umgibt die äußere Peripherie des Isolationsseitenabschnitts 15. Wie in 24 dargestellt, ist der leitende Rahmen 16 eingerichtet zum Enthalten eines Rahmenabschnitts 16A, der mit der Source-Elektrode verbunden ist, und eines Rahmenabschnitts 16B, der mit der Gate-Elektrode verbunden ist. Der Rahmenabschnitt 16A und Rahmenabschnitt 16B sind durch den Isolationsseitenabschnitt 15 isoliert.
  • Der Isolationsseitenabschnitt 15 wird gebildet durch Versiegeln mit einem Isolationsharz zwischen dem leitenden Rahmen 16 und der Seitenwand des Halbleiterchips 10, und der Isolationsseitenabschnitt dient dazu, die elektrische Isolation zwischen dem leitenden Rahmen 16 und dem Halbleiterchip 10 und zwischen den Rahmenabschnitten 16A und 16B zu beeinflussen. Der Isolationsseitenabschnitt 15 deckt die gesamte Peripherie der Seitenoberflächen des Halbleiterchips 10 mit dem Isolationsmaterial ab und erstreckt sich zwischen den Rahmenabschnitten 16A und 16B. Der Isolationsseitenabschnitt 15 fungiert auch dazu, den Chip und den Rahmen mechanisch zu fixieren (zu verbinden).
  • Die Neuverdrahtungen 17A und 17B, sind wie die Neuverdrahtungen 17 der ersten Ausführungsform aus zum Beispiel Cu-Beschichtungsfilmen gebildet. Die Neuverdrahtung 17A wird an vorbestimmten Orten auf der Oberfläche der zweiten Chip-Elektrode 14 des Halbleiterchips 10 und auf der Oberfläche des Isolationsseitenabschnitts 15 gebildet. Die zweite Chip-Elektrode 14 des Halbleiterchips 10 und der leitende Rahmen 16, die auf der Seitenoberfläche des Halbleiterchips 10 angeordnet sind, sind mechanisch und elektrisch über die Neuverdrahtung 17A verbunden.
  • Die Neuverdrahtung 17B ist an vorbestimmten Orten auf der Oberfläche der dritten Chip-Elektrode 13 auf dem Halbleiterchip 10 und auf der Oberfläche des Isolationsseitenabschnitts 15 gebildet. Die dritte Chip-Elektrode 13 des Halbleiterchips 10 und der leitende Rahmen 16, der auf der Seitenoberfläche des Halbleiterchips 10 angeordnet ist, sind mechanisch und elektrisch über die Neuverdrahtung 17B verbunden.
  • Der Elektrodenisolationsabschnitt 21e ist zum Beispiel aus dem gleichen Isolationsharz wie der Isolationsseitenabschnitt 15 gebildet, und isoliert die Neuverdrahtungen 17A und 17B voneinander. In der Zwischenzeit ist dieser Elektrodenisolationsabschnitt 21a in dieser Ausführungsform nicht unabdingbar und kann in dieser Struktur weggelassen werden.
  • Das Halbleiterpaket 7 mit der oben beschriebenen Struktur ist so eingerichtet, dass der Halbleiterchip 10 mit den Elektroden auf der Vorderseite 1a und Rückseite 1b das Objekt ist und die externen Elektroden des Halbleiterpakets 7 können auf einer Seite zusammengeführt werden. Somit ist dieses Halbleiterpaket 7 als ein Oberflächenbefestigungstyp- (einseitiger Montagestruktur) Halbleiterpaket 7 konfiguriert, das mit einer Montageplatine 31 über die externen Elektroden verbunden werden kann, das heißt der Vorderseite 1a des Halbleiterpakets 7, und kann auf der Platine montiert werden durch das gleiche Verbindungsverfahren wie die Oberflächenbefestigungskomponenten unter Verwendung verschiedener elektrisch leitender Verbindungsbauteile 33, wie zum Beispiel Lot oder leitenden Pasten.
  • Ein elektrisch leitender Pfad der zweiten Chip-Elektrode 14 (Source) und der dritten Chip-Elektrode 13 (Gate) wird gebildet in einer horizontalen Richtung (X-Richtung) durch die Neuverdrahtung 17A und 17B, die auf deren Elektrodenoberfläche gebildet sind, und ist in einer vertikalen Richtung (Z-Richtung) gebildet durch den leitenden Rahmen 16A und 16B, der auf der Seitenoberfläche des Halbleiterchips 10 angeordnet ist. Sowohl die zweite Chip-Elektrode 14 (Source) als auch die dritte Chip-Elektrode 13 (Gate) ist elektrisch mit der Platine über das Verbindungsmaterial 13, wie zum Beispiel Lot, verbunden.
  • Zusätzlich ist die erste Chip-Elektrode 12 (Drain) direkt elektrisch mit einer Platinenelektrode auf der Montageplatine 31 über ein Verbindungsmaterial 33, wie zum Beispiel Lot, verbunden.
  • Als Nächstes wird ein Verfahren zum Herstellen des Halbleiterpakets 7 gemäß der Ausführungsform mit Bezug auf 26 bis 28 beschrieben. In diesem Montageprozess ist ein Auffächern für Elektroden eines vereinzelten Halbleiterchips 10 implementiert durch Neuverdrahtung unter Verwendung von Beschichtung, wodurch eine Verdrahtung von der zweiten Oberfläche oder der anderen Seite des Halbleiterchips 10 in Richtung der ersten Oberfläche oder einer Seite des Halbleiterchips 10, ausgedehnt wird und externe Elektroden auf einer Seite des Halbleiterpakets 7 zusammengeführt werden. In dem dargestellten Prozess sind der Schritt zum Invertieren und der Schritt zum Bilden einer Neuverdrahtungselektrode weggelassen. Einzelheiten der anderen gemeinsamen Schritte sind die gleichen wie in der oben beschriebenen ersten Ausführungsform und eine detaillierte Beschreibung wird weggelassen. W
  • ie im Teil (a) der 26 dargestellt, wird zum Beginn ein provisorisches Befestigungsmaterial 37, das wiederablösbar ist, auf einem Substrat 36 angeordnet.
  • Wie in Teil (b) der 26 gezeigt, wird dann ein elektrisch leitender Rahmen 16 angeordnet und auf dem provisorischen Befestigungsmaterial 37 befestigt. Der leitende Rahmen 16 enthält Rahmen 16A und 16B als ein Bauteil, die voneinander separiert werden können, wenn eine Vereinzelung durchgeführt wird, und enthält Öffnungen 16a, in denen Halbleiterchips 10 angeordnet werden.
  • Wie in Teil (c) der 26 dargestellt, werden nachfolgend Halbleiterchips 10 in den Öffnungen 16a des leitenden Rahmens 16 angeordnet. In diesem Schritt werden die Halbleiterchips 10 so befestigt, dass die Chip-Elektrode, die die Drain-Elektrode ist, auf der unteren Seite positioniert ist.
  • Wie in Teil (d) der 26 dargestellt, wird dann ein Isolationsmaterial verfüllt, die Halbleiterchips 10 werden versiegelt und die Seitenoberflächen und Vorderoberflächen des Halbleiterchips 10 werden mit Isolationsharz versiegelt.
  • Wie in Teil (e) der 27 gezeigt, werden als Nächstes Öffnungen in dem Isolationsversiegelungsmaterial gebildet und Chip-Elektroden 13 und 14 werden exponiert. Durch die obigen Schritte werden Öffnungen 15a einer vorbestimmten Form, die die Peripherien der Halbleiterchips 10 umgeben und die Chip-Elektroden 13 und 14 exponieren, gebildet und die Isolationsseitenabschnitte 15 werden gebildet. Was die Einzelheiten des Schritts zum Bilden der Isolationsseitenabschnitte 15 angeht, können im Übrigen wie in der ersten Ausführungsform das Verfahren 1 bis Verfahren 5, die in 13A bis 13E gezeigt sind, verwendet werden. In dieser Ausführungsform wird das Isolationsmaterial in Teil (d) der 27 verfüllt und Öffnungen werden in Teil (e) der 27 gebildet. Wenn Drucken durchgeführt wird durch Gestalten der Oberfläche mit einer Bildschirmmaske etc., kann der Schritt des Teils (e) der 27 jedoch weggelassen werden.
  • Nachdem der Isolationsseitenabschnitt 15 gebildet ist oder zu der gleichen Zeit wie die Formation des Isolationsseitenabschnitts 15, wird der Elektrodenisolationsabschnitt 21e gebildet durch Bilden eines Isolationsharzes (entsprechend einem Lotabdecklack) durch PEP oder Drucken. Der Elektrodenisolationsabschnitt 21e fungiert zum Sicherstellen einer Isolation, wenn die Neuverdrahtungen 17A und 17B gebildet werden durch Beschichten an Teilen der dritten Chip-Elektrode und zweiten Chip-Elektrode des Halbleiterchips 10, und ist gestaltet in Übereinstimmung mit dem Design des Halbleiterpakets 7.
  • Wie in Teil (f) der 27 dargestellt, wird nachfolgend eine Saatschicht 40, die eine Unterschicht wird, wenn die Neuverdrahtungen 17A und 17b gebildet werden, gebildet (Ti/Cu-Sputtern). In diesem Schritt wird die Saatschicht 14 aus Ti/Cu gebildet durch Sputtern über der Gesamtheit einer einseitigen Seitenoberfläche des Halbleiterchips 10, leitenden Rahmen 16, Elektrodenisolationsabschnitt 21e und Isolationsharz.
  • Wie in Teil (g) der 27 dargestellt, wird weiterhin ein Abdecklack 41 auf der Saatschicht 40 aufgetragen und wird gestaltet. In diesem Schritt wird eine Gestaltung der Neuverdrahtung 17A und 17B auf der Vorderoberflächenseite (Gate- und Source-Elektroden) des Halbleiterchips 10 durchgeführt. Der Abdecklack 41 ist nicht unabdingbar in dieser Ausführungsform und kann weggelassen werden.
  • Wie im Teil (h) der 27 gezeigt, wird als Nächstes ein Beschichtungsfilm gebildet auf vorbestimmten Bereichen und dadurch werden Neuverdrahtungen 17A und 17B gebildet, die mit der Source-Elektrode und Gate-Elektrode verbunden sind. Dieser Schritt ist der gleiche wie der Beschichtungsschritt der ersten Ausführungsform und zum Beispiel Cu-Beschichtungsfilme werden gebildet. In der Zwischenzeit bilden das Kupfer der Saatschicht 40 und der Cu-Beschichtungsfilm eine metallische Verbindung und als Ergebnis werden die Saatschicht 40 und der Beschichtungsfilm kombiniert, um die Neuverdrahtungsstruktur aus Ti/Cu zu bilden. In den Figuren, ausgenommen die den Schritt zum Bilden der Saatschicht 40 darstellende Figur, ist eine Darstellung der Saatschicht 40 weggelassen, wenn nötig.
  • Wie in Fig. (i) der 28 dargestellt, wird der Abdecklack 41 abgelöst, der als die Maske des Beschichtungsfilms verwendet wurde, und die Saatschicht wird weggeätzt. Dieser Schritt ist auch der gleiche wie der Ablösungsschritt in der oben beschriebenen ersten Ausführungsform.
  • Wie in Teil (j) der 28 dargestellt, wird nachfolgend ein Isolationsfilm 24 auf der Oberfläche gebildet, enthaltend den leitenden Rahmen 16, Neuverdrahtungen 17A und 17B und Elektrodenisolationsabschnitt 21e.
  • Wie in Teil (k) der 28 dargestellt, wird als Nächstes die Platine abgelöst und Vereinzelung durch Dicing wird durchgeführt. In diesem Schritt wird die Platine 36, die an der Rückoberfläche des Halbleiterpakets 7 angebracht ist, als Erstes abgelöst und stattdessen wird eine Aufteilungsschicht 46 angebracht, und Aufteilung unter Verwendung einer Aufteilungsklinge 47 wird durchgeführt.
  • Nach der Vereinzelung wird die Aufteilungsschicht 46 abgelöst. Ein charakteristischer Test jedes Halbleiterpakets 7, Markieren der Rückoberfläche des Halbleiterpakets 7 und Packen auf ein Band oder dergleichen werden durchgeführt und das Halbleiterpaket 7 ist vollständig.
  • Das Halbleiterpaket 7 nach Vereinzelung kann mit der Platine verbunden werden, wie Oberflächenbefestigungskomponenten, wie in 23 gezeigt. Durch die Drain-Elektrode und die Rahmenabschnitte 16A und 16B des leitenden Rahmens 16, die die externen Elektroden werden, die auf einer Seite des Halbleiterpakets 1 zusammengefasst sind, ist das Halbleiterpaket 7 mechanisch und elektrisch verbunden mittels eines auf der Montageplatine 31 gebildeten Bildaugenmusters und Verbindungsmaterialien 33, wie zum Beispiel Lot, Ag-Paste und Cu-Paste. Was konkrete Verbindungsverfahren betrifft, wie Oberflächenmontagekomponenten, ist das Halbleiterpaket 7 verbunden durch Lotpastenbeschichtung, Komponentenmontage und Batch-Befestigung durch Rückfluss.
  • Mit dem Halbleiterpaket 7 gemäß der vorliegenden Ausführungsform und dem Herstellungsverfahren des Halbleiterpakets 7, können die gleichen vorteilhaften Effekte wie in der ersten Ausführungsform erhalten werden. Da die Chip-Elektrode 14 auf der ersten Seitenoberfläche und die Rahmenabschnitte 16A und 16B auf der gleichen Oberflächenseite angeordnet sind und als externe Elektroden als solche verwendet werden können, können die Neuverdrahtungselektroden 18, 19 und 20 weggelassen werden und die Struktur und der Herstellungsprozess können vereinfacht werden.
  • Wie in anderen Ausführungsformen, ist der Fall anwendbar, indem der Chip 10 in dem Halbleiterpaket 7 invertiert wird. Speziell können in dem Halbleiterpaket 1 gemäß der ersten Ausführungsform die Neuverdrahtungselektroden 18, 19 und 20 weggelassen werden, die Neuverdrahtung 17, die eine elektrische Verbindung zwischen der Drain-Elektrode und dem leitenden Rahmen 16 herstellt, kann gebildet werden und der leitende Rahmen, Source-Elektrode 12, Gate-Elektrode 13, können als externe Elektroden konfiguriert sein und können direkt auf der Montageplatine montiert sein. Zusätzlich können in dem Halbleiterpaket 2 der zweiten Ausführungsform die Neuverdrahtungselektroden 18 und 20, die die externen Elektroden werden, weggelassen werden und die Chip-Elektrode 12 und leitender Rahmen 16 können als externe Elektroden konfiguriert werden und können direkt auf der Montageplatine montiert sein. Weiterhin können in dem Halbleiterpaket 3 der dritten Ausführungsform die Neuverdrahtungselektroden 18, 62 und 19, die die externen Elektroden werden, weggelassen werden und die Chip-Elektroden 12, 61 und 13 können als externe Elektroden konfiguriert sein und direkt auf der Montageplatine montiert sein.

Claims (10)

  1. Halbleitervorrichtung (1), umfassend: einen Chip (10), der eine erste Chip-Elektrode (12) auf einer ersten Oberfläche auf einer Seite und eine zweite Chip-Elektrode (14) auf einer zweiten Oberfläche auf der anderen Seite enthält; einen elektrisch leitenden Rahmen (16), der ausgebildet ist als rechteckiger Rahmen mit einer rechteckigen Öffnung (16a), wobei der Chip in der Öffnung ausgebildet ist und der elektrisch leitende Rahmen dicker als die Dicke des Chips ist; eine Neuverdrahtung (17), die eingerichtet ist zum elektrischen Verbinden der zweiten Chip-Elektrode (14) und des elektrisch leitenden Rahmens (16) auf der anderen Seite des Chips (10); und einen Isolationsseitenabschnitt (15), der zwischen dem elektrisch leitenden Rahmen (16) und der Seitenperipherie auf dem Chip (10) bereitgestellt wird, der die Seitenoberfläche des Chips (10) abdeckt und der in Kontakt mit dem elektrisch leitenden Rahmen (16) ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei eine elektrische Verbindung von der einen Seite zu der zweiten Chip-Elektrode (14) über den elektrisch leitenden Rahmen (16) und die Neuverdrahtung (17) ermöglicht wird.
  3. Halbleitervorrichtung nach Anspruch 2, wobei die Halbleitervorrichtung als eine Halbleiterpaketvorrichtung konfiguriert ist, eine dritte Chip-Elektrode (13) auf der zweiten Oberfläche auf dem Chip (10) gebildet ist, die Halbleiterpaketvorrichtung enthält: eine Neuverdrahtung (17A, 17B), die eingerichtet ist zum elektrischen Verbinden der dritten Chip-Elektrode (13) und des elektrisch leitenden Rahmens (16) auf der anderen Seite des Chips; und ein Isolationsabschnitt, der zwischen einer Neuverdrahtung (17A, 17B) der zweiten Chip-Elektrode (14) und der Neuverdrahtung (17A) der dritten Chip-Elektrode (14) bereitgestellt wird, jede der ersten bis dritten Chip-Elektroden (13) entweder eine Source, Gate oder Drain ist, und eine elektrische Verbindung zu den ersten bis dritten Chip-Elektroden (12 - 14) von der einen Seite ermöglicht ist.
  4. Halbleitervorrichtung nach Anspruch 1, weiterhin umfassend: eine ersten Neuverdrahtungselektrode (18), die elektrisch mit der ersten Chip-Elektrode (12) auf der einen Seite des Chips (10) verbunden ist und eine erste externe Elektrode bildet; eine zweite Neuverdrahtungselektrode (20), die elektrisch mit dem elektrisch leitenden Rahmen (16) auf der einen Seite des Chips (10) verbunden ist und eine zweite externe Elektrode bildet; und einen Elektrodenisolationsabschnitt, der eingerichtet ist zum gegenseitigen Isolieren einer Vielzahl der Neuverdrahtungselektroden auf der einen Seite des Chips, wobei eine elektrische Verbindung mit der ersten Chip-Elektrode (12) von der einen Seite über die erste Neuverdrahtungselektrode (18) ermöglicht ist, und eine elektrische Verbindung mit der zweiten Chip-Elektrode (14) von der einen Seite über die zweite Neuverdrahtungselektrode, den elektrisch leitenden Rahmen (16) und die Neuverdrahtung (17) ermöglicht ist.
  5. Halbleitervorrichtung nach Anspruch 4, wobei die Halbleitervorrichtung als eine Halbleiterpaketvorrichtung konfiguriert ist, eine dritte Chip-Elektrode (13) auf der ersten Oberfläche auf dem Chip (10) gebildet ist, die Halbleiterpaketvorrichtung eine dritte Neuverdrahtungselektrode (19) enthält, die elektrisch mit der dritten Chip-Elektrode (13) auf der einen Seite des Chips (10) verbunden ist und eine dritte Neuverdrahtungselektrode (19) bildet, jeder der ersten bis dritten Chip-Elektroden (12, 14, 19) entweder eine Source, Gate oder Drain ist, und eine elektrische Verbindung mit den ersten bis dritten Chip-Elektroden von der einen Seite ermöglicht ist.
  6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, wobei die Neuverdrahtung (17) aus einem Beschichtungsfilm gebildet ist.
  7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, wobei ein elektrisches Leitungsbauteil, das elektrisch mit der zweiten Chip-Elektrode (14) verbunden ist, auf der Oberfläche der anderen Seite des Chips (10) bereitgestellt wird, die Neuverdrahtung (17) auf einer Oberfläche auf der anderen Seite des elektrisch leitenden Bauteils gebildet ist, und der elektrisch leitende Rahmen (16) und die Neuverdrahtung (17) elektrisch über das elektrisch leitende Bauteil verbunden sind.
  8. Verfahren zum Herstellen einer Halbleitervorrichtung, umfassend: Bereitstellen eines elektrisch leitenden Rahmens (16), der als rechteckiger Rahmen mit einer rechteckigen Öffnung (16a) zum Anordnen eines Chips (10) eingerichtet ist, wobei der elektrisch leitende Rahmen (16) dicker als die Dicke des Chips (10) ist; Anordnen eines Chips (10) in der Öffnung, der eine erste Chip-Elektrode (12) auf einer ersten Oberfläche auf einer Seite und eine zweite Chip-Elektrode (14) auf einer zweiten Oberfläche auf der anderen Seite enthält; Bilden eines Isolationsseitenabschnitts (15), der eingerichtet ist zum Beeinflussen einer Versiegelung zwischen der Öffnung und eines Seitenteils des Chips (10), der die Seitenoberfläche des Chips (10) abdeckt und der in Kontakt mit dem elektrisch leitenden Rahmen (16) ist; Bilden eines Beschichtungsfilms auf der zweiten Oberflächenseite des Chips (10), wodurch eine Neuverdrahtung (17) gebildet wird, die eingerichtet ist zum elektrischen Verbinden der zweiten Chip-Elektrode (14) auf der zweiten Oberfläche auf der anderen Seite des Chips (10) und des elektrisch leitenden Rahmens (16); und Ermöglichen einer elektrischen Verbindung mit der zweiten Chip-Elektrode (14) von der einen Seite über die Neuverdrahtung (17) und den elektrisch leitenden Rahmen (16) .
  9. Verfahren nach Anspruch 8, weiterhin umfassend: Ablösen eines Substrats nach Bilden der Neuverdrahtung (17); Invertieren eines Pseudo-Wafers, in dem der Isolationsseitenabschnitt, der elektrisch leitende Rahmen (16) und der Chip (10) integral gebildet sind; Bilden, auf der ersten Oberflächenseite des Chips, eines Beschichtungsfilms auf der ersten Chip-Elektrode (12) des Chips (10), wodurch eine erste Neuverdrahtungselektrode (18) gebildet wird, die elektrisch mit der ersten Chip-Elektrode (12) verbunden ist und eine externe Elektrode bildet; Bilden eines Beschichtungsfilms auf der Oberfläche auf der einen Seite des elektrisch leitenden Rahmens (16), wodurch eine zweite Neuverdrahtungselektrode (20) gebildet wird, die elektrisch mit der zweiten Chip-Elektrode (14) verbunden ist und eine externe Elektrode bildet, und Ermöglichen einer elektrischen Verbindung mit der zweiten Chip-Elektrode (14) von der einen Seite über die Neuverdrahtung (17), den elektrisch leitenden Rahmen (16) und die zweite Neuverdrahtungselektrode (20) .
  10. Verfahren nach Anspruch 9, wobei mit Verwenden eines elektrisch leitenden Rahmens (16), der eine Vielzahl von Öffnungen zum Aufnehmen einer Vielzahl von Chips (10) enthält, eine Vielzahl von Halbleitervorrichtungen gebildet werden durch Durchführen der Anordnung von Chips (10), des Bildens des Isolationsseitenabschnitts (15), des Bildens der Neuverdrahtung (17), des Ablösens, des Invertierens, und des Bildens der Neuverdrahtungselektrode, und danach Vereinzelung der Halbleitervorrichtung durchgeführt wird.
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