DE102008057707A1 - Verfahren zum Herstellen eines Bauelements einschließlich des Plazierens eines Halbleiterchips auf einem Substrat - Google Patents

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Abstract

Es wird ein Verfahren zum Herstellen eines Bauelements (100; 200; 300; 400) offenbart. Eine Ausführungsform stellt ein Substrat (10) mit einem von dem Substrat (10) vorstehenden ersten Element (110; 210) bereit. Ein Halbleiterchip (20) besitzt eine erste Elektrode (21) auf einer ersten Oberfläche (20a) und eine zweite Elektrode (22) auf einer zweiten Oberfläche (20b) gegenüber der ersten Oberfläche (20a). Der Halbleiterchip (20) ist über dem ersten Element (110; 210) des Substrats (10) platziert, wobei die erste Oberfläche (20a) des Halbleiterchips (20) dem Substrat (10) zugewandt ist. Die zweite Elektrode (22) des Halbleiterchips (20) ist elektrisch an das Substrat (10) gekoppelt, und das Substrat (10) wird mindestens teilweise entfernt.

Description

  • Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen eines Bauelements einschließlich des Platzierens eines Halbleiterchips auf einem Substrat und ein Bauelement einschließlich eines auf einem Substrat platzierten Halbleiterchips.
  • Beispielsweise können Leistungshalbleiterchips auf einem Substrat platziert werden. Leistungshalbleiterchips eignen sich für das Schalten oder Steuern von Strömen und/oder Spannungen. Leistungshalbleiterchips können als Leistungstransistoren, Leistungsdioden oder IGBTs (Insulated Gate Bipolar Transistors) konfiguriert sein.
  • Die beiliegenden Zeichnungen sind aufgenommen, um ein eingehenderes Verständnis der Ausführungsformen zu vermitteln, und sind in diese Spezifikation aufgenommen und stellen einen Teil dieser dar. Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung der Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele damit einhergehenden Vorteile von Ausführungsformen lassen sich ohne weiteres verstehen, wenn sie unter Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden werden. Die Elemente der Zeichnungen sind relativ zueinander nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.
  • Die 1A bis 1D veranschaulichen schematisch ein Verfahren gemäß eines Ausführungsbeispiels.
  • 2A bis 2D veranschaulichen schematisch ein weiteres Verfahren gemäß einem weiteren Ausführungsbeispiel.
  • 3A bis 3D veranschaulichen schematisch ein weiteres Verfahren gemäß einem weiteren Ausführungsbeispiel.
  • 4A bis 4D veranschaulichen schematisch ein weiteres Verfahren gemäß einem weiteren Ausführungsbeispiel.
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa „Oberseite", „Unterseite", „Vorderseite", „Rückseite", „vorderer", „hinterer" usw. unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) beschrieben. Da Komponenten von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zu Zwecken der Darstellung verwendet und ist in keinerlei Weise beschränkend. Es versteht sich, dass andere Ausführungsformen genutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung ist deshalb nicht in einem beschränkenden Sinne zu verstehen, und der Schutzbereich der vorliegenden Erfindung wird durch die beigefügten Ansprüche definiert.
  • Es versteht sich, dass die Merkmale der verschiedenen hierin beschriebenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch etwas anderes angegeben ist.
  • Bauelemente mit Halbleiterchips werden unten beschrieben. Die Halbleiterchips können von extrem unterschiedlichen Typen sein und können beispielsweise integrierte elektrische oder elektrooptische Schaltungen enthalten. Die Halbleiterchips können beispielsweise als Leistungs-MOSFETs wie etwa Leis tungstransistoren, Leistungsdioden oder IGBTs (Insulated Gate Bipolar Transistors) konfiguriert sein. Weiterhin können die Halbleiterchips Steuerschaltungen, Mikroprozessoren oder mikroelektromechanische Komponenten enthalten. Bei einer Ausführungsform können Halbleiterchips vom vertikalen Typ involviert sein, die derart hergestellt werden, dass elektrische Ströme in einer Richtung im Wesentlichen senkrecht zu den Hauptoberflächen der Halbleiterchips fließen können. Bei einem Halbleiterchip mit einer vertikalen Struktur sind die Elektroden, durch die der Strom geführt wird, auf mindestens zwei Oberflächen des Halbleiterchips angeordnet, wobei die Oberflächen auf zwei gegenüberliegenden Seiten des Halbleiterchips angeordnet sind. Bei einer Ausführungsform können Leistungstransistoren, Leistungsdioden oder IGBTs eine vertikale Struktur besitzen. Beispielsweise können die Source- und Drain-Elektrode eines Leistungstransistors, die Anoden- und Kathodenelektroden einer Leistungsdiode und die Emitter- und Kollektorelektroden eines IGBT auf gegenüberliegenden Oberflächen des jeweiligen Leistungshalbleiterchips angeordnet sein.
  • Die unten beschriebenen Bauelemente können integrierte Schaltungen enthalten, um andere integrierte Schaltungen zu steuern, beispielsweise die integrierten Schaltungen von Leistungstransistoren, Leistungsdioden oder IGBTs. Die Halbleiterchips brauchen nicht aus einem spezifischen Halbleitermaterial hergestellt worden zu sein und können weiterhin anorganische und/oder organische Materialien enthalten, die keine Halbleiter sind, wie etwa beispielsweise Isolatoren, Kunststoffe oder Metalle. Zudem können die Halbleiterchips gekapselt oder ungekapselt sein.
  • Die Halbleiterchips können Elektroden (oder Kontaktpads) aufweisen, die das Herstellen eines elektrischen Kontakts mit dem Halbleiterchip gestatten. Die Elektroden können aus einem beliebigen elektrisch leitenden Material bestehen, beispielsweise aus einem Metall wie etwa Kupfer, Aluminium oder Gold, einer Metalllegierung oder einem elektrisch leitenden organischem Material. Die Halbleiterchips können unter Verwendung von Die-Bonding-Technologien an einem Substrat montiert werden, bei einer Ausführungsform Diffusionslöten.
  • Substrate wie unten dargelegt können aus einem beliebigen geeigneten Material einschließlich Metallen, Metalllegierungen und organischen Materialien hergestellt sein. Die Substrate können von beliebiger Gestalt, Größe oder aus einem beliebigen Material sein. Während der Fabrikation der Bauelemente kann das Substrat auf eine Weise bereitgestellt werden, dass andere Substrate in der Nähe angeordnet werden und durch Verbindungsmittel mit dem Substrat mit dem Zweck verbunden werden, die Substrate zu trennen. Bei einer Ausführungsform können Substrate wie unten beschrieben als Systemträger konfiguriert sein, die mindestens ein Die-Pad (Chipträger) besitzen und mehrere Zuleitungen aufweisen, die so angeordnet sind, dass sie Elektroden der Halbleiterchips mit den Zuleitungen kontaktieren, um das Bauelement elektrisch mit elektrischen Kontakten außerhalb des Bauelements zu verbinden. Das Substrat kann jedoch auch nur aus einem Die-Pad ohne jegliche Zuleitungen bestehen. Die Substrate können aus Metallen oder Metalllegierungen, Kupfer, Eisen-Nickel oder anderen Materialien hergestellt sein. Weiterhin können die Substrate mit einem elektrisch leitenden Material plattiert sein, beispielsweise Kupfer, Silber oder Nickelphosphor.
  • Dielektrische Materialien wie unten dargelegt können ein elektrisch isolierendes oder hauptsächlich isolierendes Material sein. Beispielsweise kann das dielektrische Material ein Formmaterial wie etwa ein thermoplastisches oder wärmehärtendes Material sein. Verschiedene Techniken können eingesetzt werden, um das Formmaterial abzuscheiden, beispielsweise Formpressen oder Spritzgießen. Weiterhin kann das dielektrische Material ein polymeres Material sein, das bei Temperaturen unter 50°C, beispielsweise bei Raumtemperaturen, abgeschieden werden kann. Das polymere Material kann durch Sieb druck abgeschieden werden. Das dielektrische Material kann weiterhin ein beliebiges dielektrisches Füllmaterial enthalten, bei einer Ausführungsform SiO2, Al2O3 oder AlN. Die dielektrischen Materialien können mechanische Eigenschaften besitzen, die unter üblichen Nutzungsbedingungen einen hohen Grad an mechanischer Stabilität für den mit dem dielektrischen Material hergestellten Chipbaustein sicherstellen.
  • Verfahren zum Montieren von Halbleiterchipbausteinen wie hierin beschrieben können das gleichzeitige Montieren mehrerer Chipbausteine auf einem größeren Substrat und Vereinzeln individueller Chipbausteine durch Trennen des Substrats an geeigneten Grenzlinien zwischen den Bausteinen beinhalten. Halbleiterchipbausteine, wie hierin beschrieben, können mehr als einen Halbleiterchip enthalten. Weiterhin können Halbleiterchipbausteine wie durch die hierin beschriebenen Verfahren montiert vollständig mit Formmaterial oder teilweise mit Formmaterial bedeckt sein, um Teile des Substrats, des Halbleiterchips und/oder von Elektrodenverbindungsstrukturen freizulegen. Bei einer Ausführungsform können die Halbleiterchipbausteine Elemente besitzen, bei einer Ausführungsform metallische Elemente, die Elektroden von Halbleiterchips elektrisch innerhalb der Bausteine mit dem Substrat koppeln, wobei die Elemente mindestens teilweise von dem Formmaterial freigelegt sind. Solche freigelegten Elemente können dazu verwendet werden, darauf Kühlkörpereinheiten anzubringen, die sich dafür eignen, die innerhalb des Halbleiterbausteins während des Betriebs erzeugte Wärme abzuleiten. Metallische Elemente, die Elektroden von Halbleiterchips innerhalb der Bausteine elektrisch mit dem Substrat koppeln und die von dem Formmaterial freigelegt sind, können während des Betriebs des Bauelements auf Massepotential gehalten werden.
  • Ein oder mehrere elektrisch leitende Elemente können verwendet werden, um die Halbleiterchips elektrisch an andere Komponenten wie etwa beispielsweise das Substrat zu koppeln. Die elektrisch leitenden Elemente können Bonddrähte sein, können aber auch andere elektrisch leitende Strukturen sein wie etwa Clips. Die Clips können beispielsweise durch Stanzen oder Prägen von Metallstreifen ausgebildet werden.
  • Die unten beschriebenen Bauelemente enthalten externe Kontaktelemente. Die externen Kontaktelemente sind von außerhalb des Bauelements zugänglich und gestatten das Herstellen eines elektrischen Kontakts mit dem Halbleiterchip von außerhalb des Bauelements. Weiterhin können die externen Kontaktelemente wärmeleitend sein und als Kühlkörper zum Ableiten der von den Halbleiterchips erzeugten Wärme dienen. Die externen Kontaktelemente können aus jedem gewünschten elektrisch leitenden Material bestehen, beispielsweise einem Metall wie etwa Kupfer, Aluminium oder Gold, einer Metalllegierung oder einem elektrisch leitenden organischen Material. Die externen Kontaktelemente oder Oberflächen von ihnen können auch Montageebenen bilden zum Montieren des Bauelements auf einem anderen Element oder zum Montieren eines anderen Elements auf dem Bauelement.
  • Die 1A bis 1D veranschaulichen schematisch ein Verfahren gemäß einem Ausführungsbeispiel. Gemäß 1A wird ein Substrat 10 mit einem vorstehenden Element 110 bereitgestellt. Zusätzlich können auf dem Substrat 10 weitere vorstehende Elemente 111, 112 neben dem vorstehenden Element 110 bereitgestellt werden. Wenngleich die Anzahl der vorstehenden Elemente der Übersichtlichkeit halber in 1 auf drei begrenzt ist, kann auf dem Substrat 10 jede Anzahl an vorstehenden Elementen vorgesehen werden. Die vorstehenden Elemente 110, 111, 112 können durch Drucken hergestellt werden, beispielsweise durch Tintenstrahldrucken, oder sie können kleine vorgeformte Platten sein, die durch einen Platzierungsprozess auf dem Substrat 10 aufgebracht sind. Im Fall des Tintenstrahldruckens kann die verwendete Tinte elektrisch leitende Teilchen enthalten. Im Fall des Platzierens von vorgeformten Platten auf dem Substrat 10 können die Platten aus Metallen oder Metalllegierungen hergestellt sein, wie etwa Kupfer, A luminium oder Eisen-Nickel. Die Platten können an dem Substrat 10 durch Löten angebracht werden, beispielsweise Diffusionslöten oder Kleben. Die Höhe der vorstehenden Elemente 110, 111, 112 kann im Bereich von 10 nm bis 100 μm liegen. Die vorstehenden Elemente 110, 111, 112 können entsprechend gemäß einem strukturierten Muster auf dem Substrat 10 angeordnet sein. Die vorstehenden Elemente 110, 111, 112 können derart auf dem Substrat 10 aufgebracht sein, dass die Oberflächen der vorstehenden Elemente 110, 111, 112 gegenüber der oberen Oberfläche des Substrats 10, auf die sie aufgebracht sind, eine im Wesentlichen planare Oberfläche parallel zu der oberen Oberfläche des Substrats 10 bilden können. Das Substrat 10 selbst kann aus Metallen oder Metalllegierungen hergestellt sein. Bei einer Ausführungsform können andere Materialien als Metalle oder Metalllegierungen verwendet werden, beispielsweise Keramik- oder Papiermaterialien.
  • Ein Halbleiterchip 20 mit einer ersten Elektrode 21 auf einer ersten Oberfläche 20a und einer zweiten Elektrode 22 auf einer zweiten Oberfläche 20b wird derart auf dem Substrat 10 platziert, dass die erste Elektrode 21 über dem vorstehenden Element 110 platziert ist. Bei einer Ausführungsform kann der Halbleiterchip 20 ein vertikaler Leistungshalbleiterchip mit einer dritten Elektrode 23 auf der ersten Oberfläche 20a sein, wobei dann der vertikale Leistungshalbleiterchip derart platziert sein kann, dass die dritte Elektrode 23 über dem vorstehenden Element 111 platziert ist. Der Halbleiterchip 20 kann ein Leistungshalbleiterchip sein, beispielsweise ein Leistungstransistor, eine Leistungsdiode oder IGBT. Bei der vorliegenden Ausführungsform ist der Halbleiterchip ein Leistungs-MOSFET mit einer Drain-Elektrode 22, einer Source-Elektrode 21 und einer Gate-Elektrode 23. Das vorstehende Element 112 kann derart angeordnet sein, dass der Umriss des durch die Oberfläche 20a definierten Halbleiterchips 20 das vorstehende Element 112 nicht überlappt. Der Bereich der vorstehenden Elemente 110 und 111 kann größer sein als der Bereich der Elektroden 21 bzw. 23, und die vorstehenden Elemen te 110 und 111 können teilweise über den Umriss des durch die Oberfläche 20a definierten Halbleiterchips 20 reichen. Die vorstehenden Elemente 110, 111 und 112 können als Kontaktpads für die Elektroden 21, 22 bzw. 23 des Halbleiterchips 20 angeordnet sein. Der Halbleiterchip 20 kann durch Aufschmelzlöten, Diffusionslöten oder adhäsives Bonden an den vorstehenden Elementen 110 und 111 angebracht werden, indem ein elektrisch leitender Kleber verwendet wird.
  • Gemäß 1B wird ein dielektrischer Film 120 auf strukturierte Weise über dem Halbleiterchip 20, Teilen der vorstehenden Elemente 111, 112 und dem Substrat 10 abgeschieden. Bei einer Ausführungsform kann der dielektrische Film 120 durch eine Drucktechnik oder durch eine Technik der physikalischen oder chemischen Abscheidung aus der Dampfphase abgeschieden werden. Der dielektrische Film 120 kann so angeordnet werden, dass Teile der zweiten Elektrode 22 des Halbleiterchips 20 freigelegt sind. Ein elektrisch leitender Film 130 wird dann über dem dielektrischen Film 120 und den von dem dielektrischen Film 120 freigelegt gelassenen Bereichen abgeschieden. Bei einer Ausführungsform kann der elektrisch leitende Film 130 so angeordnet sein, dass er eine elektrische Kopplung zwischen der zweiten Elektrode 22 und dem vorstehenden Element 112 bildet. Der elektrisch isolierende dielektrische Film 120 kann so angeordnet sein, dass er einen elektrischen Kontakt zwischen dem leitenden Film 130 und den vorstehenden Elementen 110, 111 verhindert. Der leitende Film 130 kann aus einem metallischen Material wie etwa Kupfer, Gold, Silber, Nickel oder einer beliebigen anderen metallischen Verbindung bestehen und kann galvanisch auf dem dielektrischen Film 120 abgeschieden werden.
  • Gemäß 1C sind der Halbleiterchip 20, der dielektrische Film 120, der leitende Film 130 und das Substrat 10 mit einem Formmaterial 30 bedeckt. Das Formmaterial 30 kann angeordnet sein, dass es die obere Oberfläche des Substrats 20 bedeckt, auf der der Halbleiterchip 20 montiert ist, und kann so ange ordnet sein, dass die untere Oberfläche des Substrats 10 unbedeckt bleibt. Bei einer Ausführungsform kann das Formmaterial 30 so angeordnet sein, dass der leitende Film 130 mindestens teilweise freigelegt bleibt. Die freigelegten Teile des leitenden Films 130 können zum Koppeln eines Kühlkörpers an den leitenden Film 130 verwendet werden, wodurch die Ableitung von während des Betriebs des Halbleiterchips 20 erzeugter Wärme verbessert wird. Das Formmaterial 30 kann so angeordnet sein, dass es den Raum zwischen den vorstehenden Elementen 110, 111 und der Oberfläche 20a des Halbleiterchips 20 füllt.
  • Gemäß 1D wird das Substrat 10 dann mindestens teilweise entfernt. Bei einer Ausführungsform kann das Substrat 10 derart entfernt werden, dass die vorstehenden Elemente 110, 111, 112 in dem resultierenden Bauelement 100 verbleiben, aber das Formmaterial 30 an der Oberfläche freigelegt wird, die ursprünglich das Substrat 10 bedeckt. Das Substrat 10 kann derart entfernt werden, dass die vorstehenden Elemente 110, 111, 112 mit der Oberfläche des freigelegten Formmaterials 30 eine im Wesentlichen planare Oberfläche bilden. Das Entfernen des Substrats 10 kann durchgeführt werden durch Schleifen, Ätzen, Abtragen, Verdünnen, Verbrennen, Verätzen oder jedes andere geeignete Verfahren, das für das Substratmaterial angemessen ist.
  • Die 2A bis 2D veranschaulichen schematisch die Schritte eines weiteren Verfahrens gemäß einem weiteren Ausführungsbeispiel. Gemäß 2A ist das Plazieren eines Halbleiterchips 20 auf einem Substrat 10 ähnlich dem in 1A dargestellten Platzierungsprozess. Der Unterschied zwischen 1A und 2A besteht darin, dass die vorstehenden Elemente 210, 211, 212 in 2A integrale Teile des Substrats 10 sind, das heißt, die vorstehenden Elemente 210, 211, 212 und das Substrat 10 sind aus einem Stück hergestellt. Bei einer Ausführungsform können die vorstehenden Elemente 210, 211, 212 durch Stanz-, Fräs- oder Prägeverfahren erzeugt werden, wenn das Substrat 10 aus einem metallischen Material wie etwa Kupfer, Nickel, Eisen-Nickel oder anderen Metallen oder Metalllegierungen hergestellt ist. Für den Fachmann ist klar, dass innerhalb eines Bauelements einige der vorstehenden Elemente 210, 211, 212 integrale Teile des Substrats 10 sein können, während andere vorstehende Elemente als diskrete Elemente aufgebracht werden können, die nicht anfänglich mit dem Substrat 10 verbunden sind, wie in 1A dargestellt.
  • Gemäß 2B wird dann ein dielektrisches Material 30 auf dem Halbleiterchip 20 und dem Substrat 10 aufgebracht, das den Halbleiterchip 20 und das Substrat 10 mindestens teilweise bedeckt. Bei einer Ausführungsform kann das dielektrische Material 30 derart aufgebracht werden, dass mindestens ein Durchgangsloch 221 über dem vorstehenden Element 212 ausgebildet wird. Alternativ kann das Durchgangsloch 221 nach der Abscheidung des dielektrischen Materials 30 ausgebildet werden, beispielsweise durch Laserstrahlbohren. Das dielektrische Material 30 kann so angeordnet sein, dass es die zweite Oberfläche 20b des Halbleiterchips 20 bedeckt. Das dielektrische Material 30 kann auch so angeordnet sein, dass es die zweite Oberfläche 20b des Halbleiterchips 20 freigelegt lässt. Das dielektrische Material 30 kann unter Verwendung von Siebdruck- oder Formprozessen aufgebracht werden, beispielsweise Unterfüllungsformen. Das dielektrische Material 30 kann aus Polymeren bestehen und kann beispielsweise Epoxid, Polyurethan oder Silikon enthalten. Weiterhin kann das dielektrische Material Füllmaterialien aus Metallen, Metalloxiden, Halbleitern, Halbleiteroxiden, Keramiken und/oder Diamant enthalten. Bei einer Ausführungsform kann das dielektrische Material 30 SiO2, Al2O3 oder AlN enthalten. Ein dielektrisches Material 30, das kein Füllmaterial enthält, kann jedoch auch verwendet werden. Das dielektrische Material 30 kann bei Temperaturen unter 50°C flüssig sein, bei einer Ausführungsform bei Raumtemperaturen, so dass das dielektrische Material 30 ohne Erhitzen abgeschieden werden kann. Später kann das dielektrische Material 30 erhitzt werden, um das dielektrische Material 30 zu härten. Alternativ kann ein dielektrisches Material 30 verwendet werden, das bei Raumtemperaturen fest ist und vor seiner Abscheidung erhitzt wird.
  • Gemäß 2C wird eine elektrische Kopplung zwischen der zweiten Elektrode 22 des Halbleiterchips 20 und dem vorstehenden Element 212 bereitgestellt, indem ein elektrisch leitendes Element 230 über dem dielektrischen Material 30 aufgebracht wird. Das Durchgangsloch 221 kann mit dem zum Ausbilden des elektrisch leitenden Elements 230 verwendeten Material 231 gefüllt werden, bei einer Ausführungsform Kupfer, Nickel oder anderen Metallen oder Metalllegierungen. Das dielektrische Material 30 kann vor dem Ausformen des elektrisch leitenden Elements 230 teilweise von der zweiten Elektrode 22 entfernt werden, wenn die zweite Oberfläche 20b vollständig mit dem dielektrischen Material 30 gemäß 2B bedeckt war. Die von dem Halbleiterchip 20 wegweisende Oberfläche des leitenden Elements 230 kann von dem dielektrischen Material 30 freigelegt sein. Bei einer Ausführungsform kann die freigelegte Oberfläche des leitenden Elements 230 an einen nicht dargestellten Kühlkörper gekoppelt sein, um die während des Betriebs des Halbleiterchips 20 erzeugte Wärme abzuleiten. Das Aufbringen des elektrisch leitenden Elements 230 und das Füllen des Durchgangslochs 221 mit leitendem Material 231 kann beispielsweise durch galvanische Abscheidungstechniken oder andere Plattierungstechniken bewerkstelligt werden.
  • Analog zu 1D veranschaulicht 2D den Prozess des Entfernens des Substrats von dem resultierenden Bauelement 200.
  • Es sei angemerkt, dass auch Kombinationen der in 1A bis 1D und 2A bis 2D dargestellten Verfahren möglich sind. Beispielsweise ist es nach dem Plazieren eines Halbleiterchips 20 auf einem Substrat 10 gemäß 2A möglich, das Verfahren gemäß den 1B bis 1D zu verfolgen. Alternativ ist es beispielsweise möglich, die dielektrische Schicht 120 gemäß 1B während der Ausführung eines Verfahrens gemäß den 2A bis 2D abzuscheiden. Andere Kombinationen der oben beschriebenen Verfahren können ebenfalls machbar sein.
  • 3A bis 3D veranschaulichen schematisch Schritte eines weiteren Verfahrens gemäß einem weiteren Ausführungsbeispiel. Gemäß 3A wird ein Halbleiterchip 20 ähnlich dem Halbleiterchip 20 in 1 und 2 mit einer dem Substrat 10 zugewandten ersten Oberfläche 20a auf einem Substrat 10 platziert. Anders als 1 und 2 jedoch wird der Halbleiterchip 20 in 3A derart auf dem Substrat 10 platziert, dass die Oberfläche 20b, die zwei Elektroden 21 und 23 besitzt, von dem Substrat 10 wegweist. Das Substrat 10 weist ein vorstehendes Element 11 auf. Die Anzahl der in 3 dargestellten vorstehenden Elemente ist aus Gründen der Übersichtlichkeit auf eines begrenzt, doch kann die Anzahl an vorstehenden Elementen größer als eins sein. Das vorstehende Element 11 und das Substrat 10 können aus einem Stück hergestellt sein. Bei einer Ausführungsform kann die Hauptrichtung des Vorstehens des Elements 11 mit der Hauptrichtung des Vorstehens des Halbleiterchips 20 bezüglich des Substrats 10 übereinstimmen. Das Substrat 10 ist aus einem elektrisch leitenden Material wie etwa Kupfer oder Eisen-Nickel hergestellt. Der Halbleiterchip 20 wird derart über dem Substrat 10 platziert, dass das vorstehende Element 11 von dem Substrat außerhalb eines durch die Oberfläche 20b des Halbleiterchips 20 definierten Umrisses vorsteht. Das vorstehende Element 11 kann bei einer Ausführungsform von ähnlicher Höhe sein wie die Dicke des Halbleiterchips 20, so dass die Oberfläche 20b des Halbleiterchips 20 und die von dem Substrat 10 wegweisende obere Oberfläche des vorstehenden Elements 11 eine im Wesentlichen planare Oberfläche bilden. Falls die Höhe des vorstehenden Elements 11 nicht ähnlich der Höhe des Halbleiterchips 20 ist, kann die Höhendifferenz später beispielsweise durch eine dielektrische Schicht oder andere entsprechende Mittel kompensiert werden. Bei einer Ausführungsform kann die Höhe des vorstehenden Elements 11 im Bereich von 50 bis 500 μm liegen.
  • Das vorstehende Element 11 kann durch Stanz-, Fräs- oder Prägetechniken ausgebildet werden oder kann durch Biegen eines Kantenteils des Substrats 10 ausgebildet werden.
  • Gemäß 3B wird ein dielektrisches Material 30 über dem Substrat 10 abgeschieden. Das dielektrische Material 30 kann so angeordnet sein, dass es das Substrat 10 bedeckt, aber die Oberfläche 20b des Halbleiterchips 20 freigelegt lässt. Das dielektrische Material 30 kann auch so angeordnet sein, dass es Kantenoberflächen des Substrats 10 bedeckt, bei einer Ausführungsform Kantenoberflächen des vorstehenden Elements 11. Die von dem Substrat 10 wegweisende obere Oberfläche des vorstehenden Elements 11 kann von dem dielektrischen Material 30 freigelegt bleiben. Das dielektrische Material 30 kann so angeordnet sein, dass es die untere Oberfläche des Substrats 10 gegenüber der dem Halbleiterchip 20 zugewandten Oberfläche bedeckt. Alternativ kann die untere Oberfläche des Substrats 10 freigelegt bleiben. Ein nicht gezeigter Kühlkörper kann an die freigelegte Oberfläche des Substrats 10 gekoppelt sein, um die während des Betriebs des Halbleiterchips 20 erzeugte Wärme abzuleiten.
  • Gemäß 3C wird eine dielektrische Schicht 320 (oder eine Photolackschicht) über dem dielektrischen Material 30, dem Halbleiterchip 20 und dem vorstehenden Element 11 abgeschieden. Die dielektrische Schicht 320 kann strukturiert werden, um mehrere Öffnungen 321 herzustellen, bei einer Ausführungsform Öffnungen 321 über der ersten Elektrode 21 des Halbleiterchips 20, über der dritten Elektrode 23 des Halbleiterchips 20 und dem vorstehenden Element 11. Die Öffnungen 321 können auch durch selektives Abscheiden der dielektrischen Schicht 320 ausgebildet werden.
  • Gemäß 3D wird ein elektrisch leitender Film 330 über der dielektrischen Schicht 320 abgeschieden. Bei einer Ausführungsform kann der elektrisch leitende Film 330 strukturiert werden, um die Öffnungen 321 zu bedecken und um elektrisch leitende Pads über den Öffnungen 321 auszubilden. Der elektrisch leitende Film 320 kann durch galvanische Abscheidungstechniken abgeschieden werden und kann eine Dicke im Bereich von 5 bis 500 μm aufweisen. Die elektrisch leitenden Pads über den Elektroden 21 und 23 können sich über den Umriss des Halbleiterchips 20 wie durch die Oberfläche 20b definiert erstrecken. Alternativ kann der elektrisch leitende Schichtfilm durch Drucktechniken beispielsweise Tintenstrahldrucken hergestellt werden. In diesem Fall kann die dielektrische Schicht 320 entfallen.
  • Die 4A bis 4D veranschaulichen schematisch ein weiteres Verfahren gemäß einem weiteren Ausführungsbeispiel. Gemäß 4A wird ein Halbleiterchip 20 ähnlich dem in 3A dargestellten Halbleiterchip 20 mit einer ersten Oberfläche 20a auf einem Substrat 10 platziert.
  • Gemäß 4B wird ein dielektrisches Material 30 auf dem Substrat 10 abgeschieden. Das dielektrische Material 30 kann derart abgeschieden werden, dass die zweite Oberfläche 20b des Halbleiterchips 20 freigelegt bleibt. Das dielektrische Material 30 kann durch Drucktechniken wie etwa Siebdrucken oder Form- oder Ausformtechniken abgeschieden werden. Bei einer Ausführungsform kann das dielektrische Material 30 eine Temperatur unter 50°C aufweisen, wenn es abgeschieden wird, beispielsweise kann das dielektrische Material bei Raumtemperatur abgeschieden werden. Nach seiner Abscheidung kann das dielektrische Material 30 bei höheren Temperaturen gehärtet werden. Das dielektrische Material kann die gleichen Eigenschaften wie das dielektrische Material des oben beschriebenen Bauelements 300 besitzen. Auch Durchgangslöcher können ausgebildet werden durch teilweises Entfernen des dielektrischen Materials 30 durch Ätzen, Laserstrahlbohren oder andere entsprechende Verfahren. Diese Durchgangslöcher können mit einem leitenden Material 410 wie etwa beispielsweise Kupfer, Nickel oder irgendeinem anderen Metall oder irgendeiner anderen Metalllegierung gefüllt werden. Die Füllung mit dem lei tenden Material 410 kann durch galvanische Abscheidungstechniken erfolgen. Alternativ können vor dem Abscheiden des dielektrischen Materials 30 aus dem leitenden Material 410 hergestellte vorstehende Strukturen ausgebildet werden. Die vorstehenden Strukturen können hergestellt werden, indem Metallhöcker auf dem Substrat 10 hergestellt werden, oder durch galvanische Abscheidung. Nach dem Abscheiden des dielektrischen Materials 30 wird das leitende Material 410 dann in das dielektrische Material 30 eingebettet. Bei einer Ausführungsform kann das Ausmaß des Vorstehens des leitenden Materials 410 im Wesentlichen das gleiche sein wie die Dicke des Halbleiterchips 20, so dass die Oberfläche 20b des Halbleiterchips 20 und die oberen Oberflächen der Strukturen des leitenden Materials 410 im Wesentlichen eine planare Oberfläche bilden können. Falls der Halbleiterchip 20 und die Strukturen des leitenden Materials 410 unterschiedliche Höhen aufweisen, kann diese Höhendifferenz durch entsprechende Mittel kompensiert werden, beispielsweise eine Schicht aus einem entsprechenden Material. Die Höhe der vorstehenden Strukturen kann im Bereich von 50 bis 500 μm liegen.
  • Das dielektrische Material 30 kann ein Füllmaterial enthalten, bei einer Ausführungsform SiO2. Es können auch andere Füllmaterialien verwendet werden, wie etwa Al2O3 und AlN. Der Anteil des Füllmaterials innerhalb des dielektrischen Materials 30 kann auf die gewünschten thermomechanischen Eigenschaften des dielektrischen Materials eingestellt werden, wie etwa die Wärmeleitfähigkeit und der Wärmeausdehnungskoeffizient. Eine größere Menge an Füllmaterial kann verwendet werden, um eine höhere Wärmeleitfähigkeit des dielektrischen Materials 30 zu erzeugen. Das dielektrische Material 30 kann auch in Schichten über dem Substrat 10 abgeschieden werden, wobei jede Schicht aus dielektrischem Material 30 einen anderen Anteil an Füllmaterial enthalten kann. Diese Schichten können Schicht für Schicht über dem Substrat 10 angeordnet werden.
  • Gemäß 4C wird eine Photolackschicht 420 (oder eine beliebige andere dielektrische Schicht) dann über dem Halbleiterchip 20, dem leitenden Material 410 und dem dielektrischen Material 30 abgeschieden. Die Photolackschicht 420 kann unter Verwendung von photolithographischen Verfahren strukturiert werden, um Öffnungen über den Strukturen 410 und den Elektroden 21 und 23 herzustellen.
  • Eine metallische Keimschicht 421, beispielsweise Titan oder Palladium, kann dann über den Öffnungen und Teilen der Photolackschicht 420 aufgebracht werden. Die metallische Keimschicht 421 kann auf Teile der Oberfläche des Bauelements 400 aufgebracht werden, die als Kontaktpad-Oberflächen für die Elektroden 21, 23 und das leitende Material 410 dienen können. Die metallische Keimschicht 421 kann beispielsweise stromlos oder durch Sputtern abgeschieden werden und kann eine Dicke im Bereich zwischen 20 und 300 nm besitzen.
  • Gemäß 4D wird dann ein elektrisch leitender Film 430 über der metallischen Keimschicht 421 abgeschieden. Bei einer Ausführungsform kann das Abscheiden des elektrisch leitenden Films 430 durch galvanische Abscheidung erfolgen. Der elektrisch leitende Film 430 kann eine Dicke von über 5 μm besitzen. Die Erstreckungsbereiche der durch die elektrisch leitende Schicht ausgebildeten Kontaktpads können bei einer Ausführungsform größer sein als die Bereiche der Oberflächen der Elektroden 21, 23 bzw. der freigelegten Oberflächen des leitenden Materials 410. Die Kontaktpads können sich über den Umriss des durch seine Oberfläche 20b definierten Halbleiterchips 20 erstrecken. Der elektrisch leitende Film 430 kann aus einem metallischen Material ausgebildet sein, bei einer Ausführungsform Kupfer, Nickel oder irgendein anderes angemessenes Metall oder irgendeine andere angemessene Metalllegierung.
  • Bei einer Alternative zu der galvanischen Abscheidung kann der elektrisch leitende Film 430 durch Drucktechniken herge stellt werden, beispielsweise Tintenstrahldrucken. In diesem Fall können die dielektrische Schicht 420 und/oder die Keimschicht 421 entfallen.
  • Es sei angemerkt, dass auch Kombinationen von Prozessen der Verfahren, die in 1 bis 4 detailliert sind, möglich sind. Der Fachmann erkennt weiterhin, dass die in 1 bis 4 dargestellten Verfahren für mehr als einen Halbleiterchip auf einem gemeinsamen Substrat abgeschlossen werden können. Es ist möglich, Bauelemente gemäß den Verfahren von 1 bis 4 nebeneinander auf einem gemeinsamen Substrat auszubilden und die Bauelemente durch Zertrennen oder irgendeine andere Vereinzelungstechnik zu trennen. Bei einer Ausführungsform ist es für den Fachmann offensichtlich, die in 1 bis 4 dargestellten Verfahren in einem Chargenprozess zu verwenden, bei dem mindestens zwei Bauelemente gleichzeitig ausgebildet und dann voneinander getrennt werden können.
  • Wenn außerdem ein bestimmtes Merkmal oder ein bestimmter Aspekt einer Ausführungsform der Erfindung bezüglich nur einer von mehreren Implementierungen offenbart sein mag, kann außerdem ein derartiges Merkmal oder ein derartiger Aspekt mit einem oder mehreren anderen Merkmalen oder Aspekten der anderen Implementierungen kombiniert werden, wie für eine gegebene oder bestimmte Anwendung erwünscht und vorteilhaft sein kann. Weiterhin soll das Ausmaß, in dem die Ausdrücke „enthalten", „haben", „mit" oder andere Varianten davon entweder in der ausführlichen Beschreibung oder den Ansprüchen verwendet werden, solche Ausdrücke auf eine Weise ähnlich dem Ausdruck „umfassen" einschließend sein. Die Ausdrücke „gekoppelt" und „verbunden" können zusammen mit Ableitungen verwendet worden sein. Es versteht sich, dass diese Ausdrücke verwendet worden sein können, um anzugeben, dass zwei Elemente unabhängig davon miteinander kooperieren oder interagieren, ob sie in direktem physischem oder elektrischem Kontakt stehen oder sie nicht in direktem Kontakt miteinander stehen. Weiterhin versteht sich, dass Ausführungsformen der Erfindung in diskreten Schaltungen, teilweise integrierten Schaltungen oder ganz integrierten Schaltungen oder Programmierungsmitteln implementiert sein können. Außerdem ist der Ausdruck „beispielhaft" lediglich als ein Beispiel anstatt das Beste oder Optimale gemeint. Es ist auch zu verstehen, dass hierin dargestellte Merkmale und/oder Elemente mit bestimmten Abmessungen relativ zueinander zum Zweck der Vereinfachung und zum leichten Verständnis dargestellt worden sind und dass tatsächliche Abmessungen von dem hierin Dargestellten wesentlich differieren können.
  • Wenngleich hierin spezifische Ausführungsformen dargestellt und beschrieben worden sind, versteht der Durchschnittsfachmann, dass eine Vielzahl alternativer und/oder äquivalenter Implementierungen für die gezeigten und beschriebenen spezifischen Ausführungsformen substituiert werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die vorliegende Anmeldung soll alle Adaptationen oder Variationen der hierin erörterten spezifischen Ausführungsformen abdecken. Deshalb soll die vorliegende Erfindung nur durch die Ansprüche und die Äquivalente davon beschränkt werden.

Claims (25)

  1. Verfahren zum Herstellen eines Bauelements (100; 200), umfassend: Bereitstellen eines Substrats (10) mit einem von dem Substrat (10) vorstehenden ersten Element (110; 210); Bereitstellen eines Halbleiterchips (20) mit einer ersten Elektrode (21) auf einer ersten Oberfläche (20a) und einer zweiten Elektrode (22) auf einer zweiten Oberfläche (20b) gegenüber der ersten Oberfläche (20a); Platzieren des Halbleiterchips (20) über dem ersten Element (110; 210) des Substrats (10), wobei die erste Oberfläche (20a) des Halbleiterchips (20) dem Substrat (10) zugewandt ist; elektrisches Koppeln der zweiten Elektrode (22) des Halbleiterchips (20) an das Substrat (10); und mindestens teilweises Entfernen des Substrats (10).
  2. Verfahren nach Anspruch 1, umfassend das Nichtentfernen des ersten Elements (110; 210), wenn das Substrat (10) entfernt wird.
  3. Verfahren nach Anspruch 1 oder 2, umfassend das Entfernen des Substrats (10) durch Schleifen oder Ätzen.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Substrat (10) aus einem Metall oder einer Metalllegierung oder einem Keramikmaterial oder einem Papiermaterial hergestellt wird.
  5. Verfahren nach einem der vorhergehenden Ansprüche, umfassend das Herstellen des ersten Elements (110; 210) durch Drucken oder Tintenstrahldrucken.
  6. Verfahren nach einem der vorhergehenden Ansprüche, umfassend das Bedecken des Substrats (10) mit einem die lektrischen Material (30) nach dem Platzieren des Halbleiterchips (20) auf dem Substrat (10).
  7. Verfahren nach Anspruch 6, umfassend das Abscheiden des dielektrischen Materials (30) zwischen dem Halbleiterchip (20) und dem Substrat (10).
  8. Verfahren nach einem der vorhergehenden Ansprüche, umfassend das elektrische Koppeln der zweiten Elektrode (22) des Halbleiterchips (20) an ein von dem Substrat (10) vorstehendes zweites Element (112; 212).
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Halbleiterchip (20) eine dritte Elektrode (23) auf der ersten Oberfläche (20a) aufweist und die dritte Elektrode (23) elektrisch an ein von dem Substrat (10) vorstehendes drittes Element (111; 211) gekoppelt ist.
  10. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Halbleiterchip (20) ein Leistungshalbleiterchip ist.
  11. Verfahren, umfassend: Bereitstellen eines Substrats (10) mit einem von dem Substrat (10) vorstehenden Element (11); Bereitstellen eines Halbleiterchips (20) mit einer ersten Elektrode (22) auf einer ersten Oberfläche (20a) und einer zweiten Elektrode (21) auf einer zweiten Oberfläche (20b) gegenüber der ersten Oberfläche (20a); Plazieren des Halbleiterchips (20) über dem Substrat (10), wobei die erste Oberfläche (20a) des Halbleiterchips (20) dem Substrat (10) zugewandt ist; Bedecken des Substrats (10) mit einem dielektrischen Material (30), wobei die zweite Oberfläche (20b) des Halbleiterchips (20) und eine Oberfläche des Elements (11) freigelegt bleiben; und Abscheiden eines elektrisch leitenden Films (330) auf der zweiten Oberfläche (20b) des Halbleiterchips (20) und der freigelegten Oberfläche des Elements (11).
  12. Verfahren nach Anspruch 11, wobei die zweite Oberfläche (20b) des Halbleiterchips (20) und die freigelegte Oberfläche des Elements (11) eine im Wesentlichen planare Oberfläche bilden.
  13. Verfahren nach Anspruch 11 oder 12, wobei eine Oberfläche des dielektrischen Materials (30) und die zweite Oberfläche des Halbleiterchips (20) nach dem Abscheiden des dielektrischen Materials (30) eine im Wesentlichen planare Oberfläche bilden.
  14. Verfahren nach einem der Ansprüche 11 bis 13, umfassend das Abscheiden des elektrisch leitenden Films (330) durch Drucken oder Tintenstrahldrucken.
  15. Verfahren nach einem der Ansprüche 11 bis 14, umfassend das Abscheiden des dielektrischen Materials (30) durch Siebdruck.
  16. Verfahren nach einem der Ansprüche 11 bis 15, wobei das dielektrische Material (30) beim Abscheiden eine Temperatur unter 50°C aufweist.
  17. Verfahren nach einem der Ansprüche 11 bis 16, wobei eine Oberfläche des Substrats (10) gegenüber der dem Halbleiterchip (20) zugewandten Oberfläche des Substrats (10) von dem dielektrischen Material (30) freigelegt bleibt.
  18. Verfahren nach einem der Ansprüche 11 bis 17, wobei das dielektrische Material (30) ein Füllmaterial umfasst und das Füllmaterial aus Metall und/oder Metalloxid und/oder Halbleiter und/oder Halbleiteroxid und/oder Keramik und/oder Diamant besteht.
  19. Verfahren nach Anspruch 18, wobei das Füllmaterial aus SiO2 oder Al2O3 oder AlN besteht.
  20. Verfahren nach einem der Ansprüche 11 bis 19, wobei der Halbleiterchip (20) ein Leistungshalbleiterchip ist.
  21. Verfahren, umfassend: Bereitstellen eines Halbleiterchips (20) mit einer ersten Elektrode (22) auf einer ersten Oberfläche (20a) und einer zweiten Elektrode (21) auf einer zweiten Oberfläche (20b) gegenüber der ersten Oberfläche (20a); Platzieren des Halbleiterchips (20) über einem Substrat (10), wobei die erste Oberfläche (20a) des Halbleiterchips (20) dem Substrat (10) zugewandt ist; Bedecken des Substrats (10) mit einem dielektrischen Material (30); Ausbilden mindestens eines Durchgangslochs in dem dielektrischen Material (30); Abscheiden eines elektrisch leitenden Materials (410) in dem mindestens einen Durchgangsloch; und Abscheiden eines elektrisch leitenden Films (430) auf der zweiten Oberfläche (20b) des Halbleiterchips (20) und dem dielektrischen Material (30).
  22. Verfahren nach Anspruch 21, wobei die zweite Oberfläche (20b) des Halbleiterchips (20) und eine Oberfläche des abgeschiedenen elektrisch leitenden Materials (410) eine im Wesentlichen planare Oberfläche bilden.
  23. Verfahren nach Anspruch 21 oder 22, umfassend das Abscheiden des dielektrischen Materials (30) durch Siebdruck.
  24. Verfahren nach einem der Ansprüche 21 bis 23, wobei das dielektrische Material (30) ein Füllmaterial umfasst und das Füllmaterial aus Metall und/oder Metalloxid und/oder Halbleiter und/oder Halbleiteroxid und/oder Keramik und/oder Diamant besteht.
  25. Verfahren nach einem der Ansprüche 21 bis 24, wobei das dielektrische Material (30) beim Abscheiden eine Temperatur unter 50°C aufweist.
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