DE102018104144B4 - Verfahren zum Kontaktieren und Paketieren eines Halbleiterchips - Google Patents

Verfahren zum Kontaktieren und Paketieren eines Halbleiterchips Download PDF

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Abstract

Verfahren zum Kontaktieren und Paketieren eines Halbleiterchips (2) eines leistungselektronischen Bauelements, wobei das leistungselektronische Bauelement eine erste untere Kontaktierungsfläche (1) und einen darauf positionierten Halbleiterchip (2) aufweist, wobei auf die untere Kontaktierungsfläche (1) eine, den Halbleiterchip (2) entlang seines Umfangs umschließende und sich auf der nicht von dem Halbleiterchip (2) bedeckten ersten Kontaktierungsfläche (1) erstreckende, keramische Isolationsschicht (3) gedruckt wird und dass auf die keramische Isolationsschicht (3) und den Halbleiterchip (2) eine zweite obere Kontaktierungsfläche (4) aufgedruckt wird, wobei die erste und zweite Kontaktierungsfläche (1, 4) und die keramische Isolationsschicht (3) in einem Druckprozess mittels eines 3D-Multimaterialdruckers erzeugt werden derart, dass- in einem ersten Verfahrensschritt die erste Kontaktierungsfläche (1) mittels des Multimaterialdruckverfahrens hergestellt wird,- in einem zweiten Verfahrensschritt der Halbleiterchip (2) auf der ersten unteren Kontaktierungsfläche (1) platziert wird,- in einem dritten Verfahrensschritt auf die erste Kontaktierungsfläche (1) eine den Halbleiterchip (2) an seinem Umfang umschließende keramische Isolationsschicht (3) aufgedruckt wird,- in einem vierten Verfahrensschritt die zweite Kontaktierungsfläche (4) auf die keramische Isolationsschicht (3) und den Halbleiterchip (2) aufgedruckt wird,- in einem fünften Verfahrensschritt das leistungselektronische Bauelement mittels Wärmebehandlung gesintert wird.

Description

  • Die Erfindung betrifft ein Verfahren zum Kontaktieren und Paketieren eines Halbleiterchips und findet insbesondere für die Kontaktierung und Paketierung von Halbleitern mit Hilfe des 3D Multimaterialdrucks Anwendung.
  • Gemäß dem Stand der Technik sind Verfahren zum Kontaktieren von Halbleitern bekannt, wobei die Unterseite des Halbleiters durch Auflegen eines Chips auf eine metallische Fläche und anschließendes Versintern unter zusätzlichem mechanischem Druck kontaktiert wird. Die derart geschaffene Kontaktierung bietet eine gute Qualität der thermischen und elektrischen Verbindung.
    Die Oberseite wird hingegen mittels Bonddrähten kontaktiert. Die elektrische und thermische Verbindung ist jedoch im Vergleich zu der Unterseite schlechter ausgeprägt, wodurch qualitative Einbußen vorliegen.
  • In der Druckschrift WO 2009/034557 A2 wird ein Verfahren zur Herstellung von Strukturen mit integrierten elektrischen Elementen wie Halbleiterchips offenbart. Das Verfahren betrifft die Implementierung beliebiger Strukturen zum Bereitstellen einer elektrischen Verbindung und einer mechanischen Befestigung für integrierte Schaltungen. Gemäß der Druckschrift werden Strukturen unter Verwendung von dreidimensionalen Herstellungsprozessen hergestellt, die nur additive Schritte für alle Materialien innerhalb der Struktur verwenden. Die Struktur wird in einem einzigen Verfahrensschritt erzeugt, wobei die mechanischen, elektrischen und thermischen Eigenschaften in dem Verfahrensschritt eingebracht werden, wie sie für das Design erforderlich sind. Die Struktur kann dielektrische und metallische Materialien aufweisen. Die Strukturen können direkt in Verbindung mit den integrierten Schaltungen oder getrennt für die nachfolgende Montage an die integrierten Schaltungen hergestellt werden.
  • Aus der Druckschrift DE 10 2006 008 332 A1 ist ein Verfahren zur Herstellung einer funktionellen Baueinheit sowie eine funktionelle Baueinheit bekannt. Das Verfahren sieht vor, dass durch schichtweises Auftragen von einem ersten und zweiten Material eine funktionelle Baueinheit hergestellt wird. Das erste Material und das zweite Material weisen unterschiedliche Eigenschaften auf, wobei aus dem ersten Material eine Verkapselung und aus dem zweiten Material eine Leiterbahnstruktur erzeugt werden. Während des Auftragens der Materialien werden eine oder mehrere funktionelle Einheiten in die Schichtstruktur eingebettet und mit der Leiterbahnstruktur kontaktiert.
  • Eine Laminatpackung bestehend aus einem Chip und einem Träger in einer Kavität wird in der Druckschrift DE 10 2016 107 031 A1 offenbart. Gemäß dem Ausführungsbeispiel wird eine Laminatpackung bereitgestellt, die einen Chipträger aus einem ersten Material und einen Körper aus einem zweiten Material aufweist, wobei sich das erste Material von dem zweiten Material unterscheidet. Das erste und zweite Material sind derart auf dem Chipträger angeordnet, dass sie eine Kavität bilden. In der Kavität ist zumindest ein Teil des Halbleiterchips angeordnet. Das Laminat kapselt mindestens einen Teil des Chipträgers, mindestens einen Teil des Körpers und mindestens einen Teil des Halbleiterchips ein. Die Kavität kann zur Kostenreduzierung mittels additiven Verfahren hergestellt werden.
  • In der Druckschrift DE 10 2009 040 557 A1 werden Verpackungen für Leistungshalbleiter offenbart, welche eine erste untere Kontaktfläche mit darauf platziertem Chip und eine ihn umschließende keramische Isolationsschicht aufweisen, die mittels Drucktechniken aufgebracht werden. Eine zweite obere Kontaktfläche wird galvanisch oder durch Tintenstrahldruck aufgebracht. Die obere Kontaktfläche hat Aussparungen für zusätzliche Anschlüsse und wird von der keramischen Isolationsschicht umschlossen.
  • Die US 2014/0117473 A1 behandelt 3D Print Verpackungen mit einem unteren Kontakt und einer die Chips umschließende Wand aus 3DP keramischem Material und darauf auf gedruckten oberen Kontakten.
  • Die DE 10 2008 057 707 A1 offenbart mit Tintenstrahl aufgedruckte untere Kontaktflächen und Formmaterial, welche mit Siebdruck aufgebracht wurden jedoch aus Polymeren bestehen und nur mit Keramiken gefüllt sind. Obere Kontakte werden mit Tintenstrahl gedruckt.
  • Nachteilig bei den vorgenannten Lösungen ist der teilweise ungenügende Verbund der durch den Druck erzeugten Schichten, der sich nachteilig auf die thermische Verbindung des Halbleiterchips auswirken und bei hohen mechanischen Belastungen zum Versagen des Bauteils führen kann.
  • Aufgabe der Erfindung ist es, ein Verfahren zum Kontaktieren und Paketieren eines Halbleiterchips zu entwickeln, welches einen einfachen konstruktiven Aufbau und eine gute Qualität der elektrischen und thermischen Verbindung des Halbleiterchips gewährleistet.
  • Diese Aufgabe wird mit den kennzeichnenden Merkmalen des ersten Patentanspruchs gelöst.
  • Vorteilhafte Ausgestaltungen ergeben sich aus den Unteransprüchen.
  • Die Erfindung betrifft ein Verfahren zum Kontaktieren eines Halbleiterchips eines leistungselektronischen Bauelements, wobei das leistungselektronische Bauelement eine erste untere Kontaktierungsfläche und einen darauf positionierten Halbleiterchip aufweist und auf die untere Kontaktierungsfläche eine, den Halbleiterchip entlang seines Umfangs umschließende keramische Isolationsschicht gedruckt wird. Die keramische Isolationsschicht ist derart ausgebildet, dass sie sich über die nicht von dem Halbleiterchip bedeckte Fläche der ersten unteren Kontaktierungsfläche erstreckt. In einem folgenden Schritt wird auf die keramische Isolationsschicht und den Halbleiterchip eine zweite obere Kontaktierungsfläche aufgedruckt, die den Halbleiterchip bedeckt und in ihren Außenabmessungen den Abmessungen der ersten Kontaktierungsfläche und der Isolationsschicht entspricht.
  • Das erfindungsgemäße Verfahren umfasst zum Erreichen eines bestmöglichen Ergebnisses vorzugsweise fünf Verfahrensschritte.
    In einem ersten Verfahrensschritt erfolgt die Herstellung einer ersten, unteren Kontaktierungsfläche mittels eines 3D-Multimaterialdruckverfahrens.
    Folgend wird mittels einer „pick and place“ Methode der Halbleiterchip auf der ersten unteren Kontaktierungsfläche ausgerichtet und positioniert.
    Der dritte Verfahrensschritt umfasst das Auftragen einer keramischen Isolationsschicht mittels des 3D-Multimaterialdruckverfahrens. Die keramische Isolationsschicht wird dabei in einer Ebene den Halbleiterchip an seinem Umfang umschließend auf der ersten unteren Kontaktierungsfläche aufgetragen beziehungsweise aufgedruckt.
    Auf die aus der keramischen Isolationsschicht und der Oberseite des Halbleiterchips gebildete Fläche wird in einem vierten Verfahrensschritt die zweite Kontaktierungsfläche aufgedruckt.
    Abschließend wird die derart erzeugte Paketierung, die wie vorgenannt beschrieben, den Halbleiterchip enthält, in einem fünften Verfahrensschritt mittels Wärmebehandlung gesintert.
  • In einer vorteilhaften Ausgestaltung werden die erste und die zweite Kontaktierungsfläche sowie die keramische Isolationsschicht in einem Druckprozess mittels eines 3D-Multimaterialdruckers erzeugt. Die Höhe der keramischen Isolationsschicht entspricht im Wesentlichen der Höhe des Halbleiterchips, wodurch eine ebene Fläche aus der Oberseite des Halbleiterchips und der keramischen Isolationsschicht als Auflage für die zweite obere Kontaktierungsfläche gebildet wird
  • Vorzugsweise sind in die zweite Kontaktierungsfläche ein oder mehrere Aussparungen für zusätzliche Anschlüsse eingebracht. Dies ist beispielsweise für leistungselektronische Bauelemente von Bedeutung. So können Anschlüsse in Form von Gate-Kontakten bei Herstellung eines Feldeffekttransistors erzeugt werden. Hier seien insbesondere MetallOxid-Halbleiter-Feldeffekttransistor (MosFet) genannt.
  • Ein Anschluss als zusätzliche Kontaktierung wird von der zweiten Kontaktierungsfläche derart isoliert, dass der Anschluss umfangseitig von der keramischen Isolationsschicht umschlossen wird derart, dass die keramische Isolationsschicht im Bereich des Anschlusses bis an die Oberseite der zweiten Kontaktierungsfläche reicht. Die umfangsseitige Isolation des Anschlusses sowie der zusätzliche Anschluss lassen sich im gleichen Verfahrensschritt mit dem Drucken der oberen zweiten Kontaktierungsfläche mittels des Multimaterialdrucks erzeugen. Der Anschluss in Form der Aussparung enthält elektrisch leitende gedruckte Strukturen die durch geeignete keramische Strukturen elektrisch gegen die sie umschließende zweite Kontaktierungsfläche mittels der Keramik isoliert sind.
  • Die erste Kontaktierungsfläche und die zweite Kontaktierungsfläche sind aus einem leitenden Material hergestellt, wobei die erste Kontaktierungsfläche insbesondere aus Kupfer hergestellt wird.
  • In einer vorteilhaften Ausgestaltung wird in einem weiteren Verfahrensschritt ein Gehäuse für den Halbleiterchip mittels des Druckverfahrens erzeugt. Das Gehäuse kann derart ausgebildet sein, dass es Kühlfunktionalitäten aufweist, die bei Erzeugen des Gehäuses eingebracht werden.
    Durch die gute thermische Anbindung des Halbleiterchips an die erste und zweite Kontaktierungsfläche lassen sich auftretende elektrische Verlustleistungen besser nach Außen abtransportieren. Der Einsatz von keramischen Isolationsmaterialien erhöht diesen Effekt deutlich, da diese im Vergleich zu Kunststoffpaketierungen über deutlich höhere Wärmeleitfähigkeiten verfügen.
  • Ein nach dem erfindungsgemäßen Verfahren hergestelltes leistungselektronisches Bauelement weist einen Halbleiterchip auf, wobei der Halbleiterchip auf einer ersten unteren Kontaktierungsfläche positioniert ist. Auf der unteren Kontaktierungsfläche ist eine den Halbleiterchip umschließende keramische Isolationsschicht angeordnet, die im Wesentlichen der Höhe des Halbleiterchipseine entspricht und eine auf dem Halbleiterchip und der keramischen Isolationsschicht angeordnete zweite Kontaktierungsfläche aufweist, wobei die Schichten innerhalb eines Druckverfahrens herstellbar sind.
  • Das leistungselektronische Bauelement weist vorzugsweise wenigstens einen zusätzlichen Anschluss in der oberen Kontaktierungsfläche auf, wobei der Anschluss von der zweiten oberen Kontaktierungsfläche mittels einer den Anschluss an seinem Umfang umschließenden keramischen Isolationsschicht isoliert ist. Die keramische Isolationsschicht ist einteilig ausgebildet.
  • Die Erfindung wird nachfolgend an einem Ausführungsbeispiel und zugehörigen Zeichnungen näher erläutert.
  • Es zeigen:
    • 1 eine schematische Darstellung des schichtweisen Aufbaus des leistungselektronischen Bauelements.
  • Das leistungselektronische Bauelement H nach dem erfindungsgemäßen Verfahren ist in 1 dargestellt. Das leistungselektronische Bauelement weist eine erste untere Kontaktierungsfläche 1 und einen darauf, vorzugsweise mittels einer „pick and place“ Methode angeordneten Halbleiterchip 2 auf. Die untere Kontaktierungsfläche 1 ist insbesondere mittels eines 3D-Multimaterialdrucks aus Kupfer hergestellt. Auf der ersten unteren Kontaktierungsfläche 1 erstreckt sich eine mittels des Druckverfahrens aufgebrachte keramische Isolationsschicht 3, die den Halbleiterchip 2 entlang seines Umfangs umschließt und in der Isolationsschicht 3 einbettet. Die Isolationsschicht 3 erstreckt sich auf der Fläche der nicht von dem Halbleiterchip 2 bedeckten Kontaktierungsfläche 1.
  • Die keramische Isolationsschicht 3 weist im Wesentlichen eine Höhe entsprechend der Höhe des Halbleiterchips 2 auf, wodurch eine plane Fläche entsteht. Auf die keramische Isolationsschicht 3 ist mittels des 3D-Multimaterialdruckverfahrens eine zweite obere Kontaktierungsfläche 4 angeordnet.
  • Gemäß der 1 weist die zweite Kontaktierungsfläche 4 eine Aussparung 5 auf, die in Form eines zusätzlichen Anschlusses 6 oder Kontaktes ausgebildet ist. Die Aussparung 5 wird mittels der umfangsseitig umschließenden keramischen Isolationsschicht 3 von der oberen zweiten Kontaktierungsfläche 4 isoliert. Die keramische Isolationsschicht 3 erstreckt sich um den Anschluss 5 bereichsweise diesen ummantelnd bis auf die Höhe der Oberseite der oberen Kontaktierungsfläche 4. Es kann sowohl ein, als auch mehrere Aussparungen 5 in der oberen Kontaktierungsfläche 4 vorgesehen sein.
  • Die Aussparung 5 sowie die keramische Isolationsschicht 3 können in einem Verfahrensschritt mit der zweiten Kontaktierungsfläche 4 gemeinsam aufgebracht werden. Ein derart erzeugter zusätzlicher Anschluss 6 ist für leistungselektronische Bauelemente von Bedeutung. So können ein oder mehrere Anschlüsse 6 in Form von Gate-Kontakten bei Herstellung eines Feldeffekttransistors erzeugt werden.

Claims (6)

  1. Verfahren zum Kontaktieren und Paketieren eines Halbleiterchips (2) eines leistungselektronischen Bauelements, wobei das leistungselektronische Bauelement eine erste untere Kontaktierungsfläche (1) und einen darauf positionierten Halbleiterchip (2) aufweist, wobei auf die untere Kontaktierungsfläche (1) eine, den Halbleiterchip (2) entlang seines Umfangs umschließende und sich auf der nicht von dem Halbleiterchip (2) bedeckten ersten Kontaktierungsfläche (1) erstreckende, keramische Isolationsschicht (3) gedruckt wird und dass auf die keramische Isolationsschicht (3) und den Halbleiterchip (2) eine zweite obere Kontaktierungsfläche (4) aufgedruckt wird, wobei die erste und zweite Kontaktierungsfläche (1, 4) und die keramische Isolationsschicht (3) in einem Druckprozess mittels eines 3D-Multimaterialdruckers erzeugt werden derart, dass - in einem ersten Verfahrensschritt die erste Kontaktierungsfläche (1) mittels des Multimaterialdruckverfahrens hergestellt wird, - in einem zweiten Verfahrensschritt der Halbleiterchip (2) auf der ersten unteren Kontaktierungsfläche (1) platziert wird, - in einem dritten Verfahrensschritt auf die erste Kontaktierungsfläche (1) eine den Halbleiterchip (2) an seinem Umfang umschließende keramische Isolationsschicht (3) aufgedruckt wird, - in einem vierten Verfahrensschritt die zweite Kontaktierungsfläche (4) auf die keramische Isolationsschicht (3) und den Halbleiterchip (2) aufgedruckt wird, - in einem fünften Verfahrensschritt das leistungselektronische Bauelement mittels Wärmebehandlung gesintert wird.
  2. Verfahren nach einem der Anspruch 1, dadurch gekennzeichnet, dass die Höhe der keramischen Isolationsschicht (3) im Wesentlichen der Höhe des Halbleiterchips (2) entspricht.
  3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass in die zweite Kontaktierungsfläche (4) eine Aussparung (5) für einen zusätzlichen Anschluss (6) eingebracht wird.
  4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass der Anschluss (6) von der keramischen Isolationsschicht (3) randseitig umschlossen und von der zweiten Kontaktierungsfläche (4) isoliert ist.
  5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die erste Kontaktierungsfläche (1) und oder zweite Kontaktierungsfläche (4) aus einem leitenden Material hergestellt wird.
  6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass in einem weiteren Verfahrensschritt ein Gehäuse für den Halbleiterchip (2) mittels des Druckverfahrens erzeugt wird, wobei in das Gehäuse Kühlfunktionalitäten eingebracht werden.
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