DE102012217482A1 - Strukturieren von Kontakten in Kohlenstoff-Nanoröhren-Einheiten - Google Patents

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Abstract

Eine Struktur weist ein Substrat auf, welches eine Kohlenstoff-Nanoröhre (CNT) aufweist, die über einer Fläche des Substrats angeordnet ist. Die CNT ist teilweise innerhalb einer elektrisch isolierenden Schutzschicht angeordnet. Die Struktur weist ferner einen Gate-Stapel auf, welcher über dem Substrat angeordnet ist. Ein erster Abschnitt einer Länge der CNT, der nicht von der elektrisch isolierenden Schutzschicht bedeckt ist, führt durch den Gate-Stapel. Source- und Drain-Kontakte sind in Nachbarschaft zu dem Gate-Stapel angeordnet, wobei zweite und dritte Abschnitte der Länge der CNT, die nicht von der elektrisch isolierenden Schutzschicht bedeckt sind, elektrisch leitfähig mit den Source- und Drain-Kontakten verbunden sind. Der Gate-Stapel und die Source- und Drain-Kontakte sind innerhalb der elektrisch isolierenden Schutzschicht und innerhalb einer elektrisch isolierenden organischen Planarisierungsschicht enthalten, welche über der elektrisch isolierenden Schutzschicht angeordnet ist. Es wird auch ein Verfahren zur Herstellung eines Transistors auf CNT-Basis beschrieben.

Description

  • TECHNISCHES GEBIET:
  • Die beispielhaften Ausführungsformen der vorliegenden Erfindung betreffen allgemein elektronische Einheiten auf Kohlenstoff-Nanoröhren-Basis und insbesondere Verfahren zur Verarbeitung von Kohlenstoff-Nanoröhren-Einheiten zum Bilden von elektrischen Gate- und Source/Drain-Kontakten in einem Transistor auf Kohlenstoff-Nanoröhren-Basis.
  • HINTERGRUND
  • Da die Maßstabsverkleinerung für herkömmliche integrierte CMOS-Schaltungen auf quantenmechanische Grenzen stößt, sind in der Halbleiterindustrie alternative Nanostrukturen und Materialien untersucht worden. Von solchen Nanostrukturen und Materialien bieten Kohlenstoff-Nanoröhren (Carbon Nanotubes, CNTs) ausgezeichnete innere Eigenschaften, welche für Hochleistungseinheiten im Nanomaßstab geeignet sind.
  • CNTs sind allotrope Modifikationen des Kohlenstoffs, welche eine zylindrische Nanostruktur aufweisen und Mitglieder der Strukturfamilie der Fullerene sind. Ihr Name leitet sich aus ihrer langen hohlen Struktur ab, die Wände aufweist, welche durch ein Atom dicke Kohlenstofflagen gebildet werden, die als Graphen bekannt sind.
  • CNTs können verwendet werden, um elektronische Einheiten, wie z. B. Transistoren, zu konstruieren, wie zum Beispiel in US 2011/0127492 A1 desselben Inhabers wie der vorliegenden Patentanmeldung, „Field Effect Transistor Having Nanostructure Channel”, Josephine B. Chang, Michael A. Guillorn und Eric A. Joseph, und in US 2011/0127493 A1 desselben Inhabers wie der vorliegenden Patentanmeldung, „Self Aligned Carbide Source/Drain FET”, Cyril Cabral, Jr., Josephine B. Chang, Alfred Grill, Michael A. Guillorn, Christian Lavoie und Eugene J. O'Sullivan, bewiesen.
  • KURZDARSTELLUNG
  • Gemäß einer ersten Erscheinungsform stellen die beispielhaften Ausführungsformen der vorliegenden Erfindung eine Struktur bereit, welche ein Substrat aufweist, das eine Kohlenstoff-Nanoröhre aufweist, die über einer Fläche des Substrats angeordnet ist. Die Kohlenstoff-Nanoröhre ist teilweise innerhalb einer elektrisch isolierenden Schutzschicht angeordnet. Die Struktur weist ferner einen Gate-Stapel auf, der über dem Substrat angeordnet ist, wobei ein erster Abschnitt einer Länge der Kohlenstoff-Nanoröhre, der nicht von der elektrisch isolierenden Schutzschicht bedeckt ist, durch den Gate-Stapel führt und wobei der erste Abschnitt der Länge einen Kanal definiert. Die Struktur weist ferner einen Source-Kontakt auf, der in Nachbarschaft zu einer ersten Seite des Gate-Stapels angeordnet ist, wobei ein zweiter Abschnitt der Länge der Kohlenstoff-Nanoröhre, der nicht von der elektrisch isolierenden Schutzschicht bedeckt ist, elektrisch leitfähig mit dem Source-Kontakt verbunden ist. Die Struktur weist ferner einen Drain-Kontakt auf, der in Nachbarschaft zu einer zweiten, gegenüber liegenden Seite des Gate-Stapels angeordnet ist, wobei ein dritter Abschnitt der Länge der Kohlenstoff-Nanoröhre, der nicht von der elektrisch isolierenden Schutzschicht bedeckt ist, elektrisch leitfähig mit dem Drain-Kontakt verbunden ist. In der Struktur sind der Gate-Stapel, der Source-Kontakt und der Drain-Kontakt innerhalb der elektrisch isolierenden Schutzschicht und innerhalb einer elektrisch isolierenden organischen Planarisierungsschicht enthalten, welche über der elektrisch isolierenden Schutzschicht angeordnet ist.
  • Gemäß einer zweiten Erscheinungsform stellen die beispielhaften Ausführungsformen der vorliegenden Erfindung ein Verfahren zum Bilden eines Feldeffekttransistors bereit. Das Verfahren beinhaltet das Bereitstellen eines Substrats, welches eine Kohlenstoff-Nanoröhre aufweist, die über einer Fläche des Substrats angeordnet ist; das Bilden einer elektrisch isolierenden Schutzschicht über der Kohlenstoff-Nanoröhre und das Bilden eines ersten mehrschichtigen Resist-Stapels über der elektrisch isolierenden Schutzschicht. Der erste mehrschichtige Resist-Stapel weist eine untere Resist-Schicht, eine mittlere Resist-Schicht und eine obere Resist-Schicht auf. Das Verfahren beinhaltet ferner das Strukturieren und das selektive Entfernen eines Abschnitts des ersten mehrschichtigen Resist-Stapels, um eine Öffnung für einen Gate-Stapel zu definieren, wobei durch das selektive Entfernen auch vollständig die mittlere Resist-Schicht und die obere Resist-Schicht entfernt werden und die untere Schicht behalten wird. Das Verfahren beinhaltet ferner das selektive Entfernen eines Abschnitts der elektrisch isolierenden Schutzschicht innerhalb der Öffnung, um einen ersten Abschnitt der Kohlenstoff-Nanoröhre frei zu legen; das Bilden des Gate-Stapels innerhalb der Öffnung und auf dem frei liegenden ersten Abschnitt der Kohlenstoff-Nanoröhre; das Bilden eines zweiten mehrschichtigen Resist-Stapels auf der unteren Schicht und auf dem Gate-Stapel; das Strukturieren und das selektive Entfernen eines Abschnitts des zweiten mehrschichtigen Resist-Stapels, um eine Öffnung für einen Source-Kontakt und eine Öffnung für einen Drain-Kontakt zu definieren; das selektive Entfernen eines Abschnitts der elektrisch isolierenden Schutzschicht innerhalb der Source-Kontakt-Öffnung und innerhalb der Drain-Kontakt-Öffnung, um einen zweiten Abschnitt der Kohlenstoff-Nanoröhre und einen dritten Abschnitt der Kohlenstoff-Nanoröhre frei zu legen; und das Aufbringen von Kontaktmaterial innerhalb der Source-Kontakt-Öffnung und innerhalb der Drain-Kontakt-Öffnung und auf dem frei liegenden zweiten und dritten Abschnitt der Kohlenstoff-Nanoröhre.
  • KURZE BESCHREIBUNG DER VERSCHIEDENEN ANSICHTEN DER ZEICHNUNGEN
  • 1A bis 1M, zusammen als 1 bezeichnet, veranschaulichen einen Verfahrensablauf, der zum Herstellen eines Transistors gemäß Ausführungsformen der vorliegenden Erfindung geeignet ist, wobei
  • 1A eine Ausgangsstruktur darstellt, die aus einem Substrat, einer isolierenden Schicht und einer CNT zusammengesetzt ist, die auf der isolierenden Schicht angeordnet ist;
  • 1B die Ausgangsstruktur der 1A nach dem Abscheiden einer Schutzschicht über der CNT, gefolgt vom Abscheiden eines dreischichtigen Resist-Stapels, darstellt;
  • 1C die Struktur der 1B nach dem Strukturieren der Resist-Schicht zum Bilden einer Öffnung, wo ein Gate-Stapel gebildet werden wird, darstellt;
  • 1D die Struktur der 1C nach dem Strukturieren der OPL darstellt;
  • 1E die Struktur der 1D darstellt, nachdem ein Abschnitt der Schutzschicht innerhalb der Öffnung entfernt worden ist, wodurch ein Abschnitt der CNT frei gelegt wird, welcher den Kanal des hergestellten Transistors bilden wird;
  • 1E' eine alternative Ausführungsform der Struktur der 1D darstellt, nachdem der Abschnitt der Schutzschicht innerhalb der Öffnung entfernt worden ist, wodurch der Abschnitt der CNT frei gelegt wird, welcher den Kanal des hergestellten Transistors bilden wird, sowie nach dem selektiven Entfernen der darunter angeordneten isolierenden Schicht, um den frei liegenden Abschnitt der CNT frei hängen zu lassen;
  • 1F die Struktur der 1E nach dem Bilden eines Gate-Stapels darstellt;
  • 1G die Struktur der 1F darstellt, nachdem überschüssiges Gate-Metall und Gate-Dielektrikums-Materialien entfernt worden sind;
  • 1H die Struktur der 1G nach dem Wiederaufbringen von Strukturierungsschichten, welche eine Schicht eines LTO- oder SiARC-Materials aufweisen, und einer Resist-Schicht darstellt;
  • 1I die Struktur der 1H darstellt, nachdem in der Resist-Schicht eine Kontaktmetallstruktur als eine Form frei gelegt worden ist, welche den Gate-Stapel überspannt;
  • 1J die Struktur der 1L darstellt, nachdem das in 1H aufgebrachte LTO- oder SiARC-Material entfernt worden ist;
  • 1K die Struktur der 1J darstellt, nachdem die Kontaktstruktur in die OPL überführt worden ist;
  • 1L die Struktur der 1K darstellt, nachdem die Schutzschicht innerhalb des Kontaktabschnitts entfernt worden ist, wodurch die CNT wieder frei gelegt worden ist;
  • 1M die Struktur der 1L darstellt, nachdem das Source(S)- und Drain(D)-Kontaktmaterial aufgebracht worden ist und die Struktur planarisiert worden ist.
  • 2 ist eine Schnittdarstellung durch die Struktur bei Beendigung der Verarbeitung der 1M entlang einer Ebene, die in 1M als ,2' gekennzeichnet ist, wobei die Schnittdarstellung durch den Gate-Stapel hindurch verläuft.
  • DETAILLIERTE BESCHREIBUNG
  • Die beispielhaften und nicht beschränkenden Ausführungsformen der vorliegenden Erfindung werden unter Bezugnahme auf den Verfahrensablauf beschrieben, der in 1A bis 1M dargestellt ist, die zusammen als 1 bezeichnet werden. Im Allgemeinen stellt 1 eine vergrößerte Querschnittsansicht eines Substrats 10 dar, über dessen Hauptfläche verschiedene Schichten angeordnet sind. Die verschiedenen Schichtdicken sind nicht maßstabsgetreu.
  • 1A zeigt eine Ausgangsstruktur, die aus dem Substrat 10, einer isolierenden Schicht 12 und einer CNT 14 zusammengesetzt ist, die auf der isolierenden Schicht angeordnet ist. Bei der Ausgangsstruktur wird davon ausgegangen, dass das Anwachsen und das Anordnen der CNT durch eine beliebige auf dem Fachgebiet bekannte Technik erfolgt ist und dass das Substrat 10 mit ausgerichteten und angeordneten Nanostrukturen (z. B. CNTs) verfügbar ist. In der Praxis kann eine große Anzahl an CNTs 14 vorliegen. Die folgende Beschreibung konzentriert sich auf ein Verfahren zur Herstellung einer Transistoreinheit, wobei ein Abschnitt der Länge der CNT 14 als Kanal fungiert, welcher durch einen Gate-Stapel führt. Es versteht sich, dass in der Praxis eine Anzahl an Transistoreinheiten in Reihenform entlang der Länge einer CNT 14 angeordnet sein kann. Es versteht sich, dass in der Praxis eine einzige Transistoreinheit mehrere CNTs 14 innerhalb des Kanals des Transistors enthalten kann.
  • Durch den unten beschriebenen Verfahrensablauf werden vorteilhafter Weise Source/Drain(S/D)-Kontakte bereitgestellt, die zu dem Gate-Kontakt selbstausgerichtet sind, und der Verfahrensablauf ist in jeder Hinsicht mit der Anforderung kompatibel, ein Layout hoher Dichte bereitzustellen.
  • In 1A kann es sich bei dem Substrat 10 um ein beliebiges geeignetes Substrat handeln, z. B. ein Halbleitersubstrat, ein Glassubstrat oder ein Substrat auf Polymerbasis, welches mit der Chemie und den Temperaturen kompatibel ist, die während des Verfahrensablaufs angewendet werden. In der fertigen Struktur ist das Substrat 10 nicht elektrisch aktiv. Bei der isolierenden Schicht 12 kann es sich um ein beliebiges elektrisch isolierendes Material wie z. B. SiO2 handeln. Die CNT 14 kann zum Beispiel, ohne darauf beschränkt zu sein, einen Durchmesser im Bereich von etwa 0,5 nm bis etwa 5 nm oder mehr aufweisen, wobei ein typischer und geeigneter Durchmesser etwa 2 nm beträgt. Die Länge der CNT 14 kann einen beliebigen geeigneten Wert aufweisen. Im Allgemeinen kann eine CNT dadurch gekennzeichnet werden, dass sie eine Länge aufweist, welche ihre Breite oder ihren Durchmesser deutlich übersteigt.
  • 1B zeigt die Ausgangsstruktur der 1A nach dem Abscheiden einer nicht beschädigenden Schutzschicht 16 über der CNT 14, gefolgt vom Abscheiden eines dreischichtigen Resist-Stapels, der zum Beispiel aus einer organischen Planarisierungsschicht (Organic Planarization Layer, OPL) 18, einer Oxidschicht 20 und einer Resist-Schicht 22 zusammengesetzt ist. Die nicht beschädigende Schutzschicht 16 kann durch ein Spin-on-Glass(SOG)-Verfahren oder zum Beispiel durch die Atomschichtabscheidung (Atomic Layer Deposition, ALD) von SiO2 gebildet werden. In der Praxis kann die Dicke der nicht beschädigenden Schutzschicht 16 so eingestellt werden, dass sie die CNT 14 vollständig einbettet, mit einer ausreichenden Überdicke, um die CNT 14 während der folgenden Verarbeitungsschritte zu schützen. Bei der OPL 18 kann es sich zum Beispiel um ein Harz handeln, welches durch Aufschleudern aufgebracht und wärmebehandelt wird, um die strukturelle Integrität zu verbessern, oder um ein flüssiges Monomer, welches durch Aufschleudern aufgebracht und nach einer angemessenen Nivellierungszeit photochemisch gehärtet wird. In der Praxis der vorliegenden Erfindung kann jede beliebige geeignete OPL verwendet werden, die mit den folgenden Verarbeitungsschritten kompatibel ist. Im Allgemeinen handelt es sich bei der OPL 18 um eine, die vorzugsweise mit einer Verarbeitung bei 400°C kompatibel ist, und die OPL 18 kann eine Dicke in einem Bereich von etwa 75 nm bis etwa 400 nm oder mehr aufweisen, wobei 135 nm ein geeigneter Wert ist. Die Oxidschicht 20 kann eine Dicke in einem Bereich von etwa 20 nm bis etwa 35 nm aufweisen und kann durch ein Niedertemperatur-Oxidationsverfahren (Low Temperature Oxidation, LTO) gebildet werden. Die Schicht 20 kann auch als siliciumhaltige Antireflexbeschichtung (Silicon-containing Antireflection Coating, SiARC) gebildet werden. Die Resist-Schicht 22 kann in Abhängigkeit von den Besonderheiten des Photolithographieverfahrens, das während der folgenden Gate-Definierung angewendet wird, eine Dicke in einem Bereich von etwa 60 nm bis zu einigen Hundert Nanometern aufweisen. Im Allgemeinen ist die Dicke der Resist-Schicht 22 geringer als die Dicke der OPL 18.
  • 1C zeigt die Struktur der 1B nach dem Strukturieren der Resist-Schicht 22 zum Beispiel unter Anwendung der Elektronenstrahllithographie oder der optischen Lithographie, um eine Öffnung 23 zu bilden, wo der Gate-Stapel gebildet werden wird. Nachdem in der Resist-Schicht 22 die Öffnung 23 gebildet worden ist, wird die darunter angeordnete LTO- oder SiARC-Schicht strukturiert, wobei ein Verfahren des reaktiven Ionenätzens (Reactive Ion Etching, RIE) angewendet wird, welches bezüglich der OPL 18 selektiv ist (d. h. dort endet). Zum Beispiel kann eine CF4/CHF3-RIE-Chemie angewendet werden. Die resultierende Öffnung 23 durch die Resist-Schicht 22 und die OPL oder SiARC-Schicht 20 kann eine Breite in einem Bereich von beispielsweise etwa 5 nm bis etwa 50 nm oder vorzugsweise etwa 5 nm bis etwa 20 nm aufweisen. Die Breite der Öffnung 23 definiert die Kanallänge des Transistors, der hergestellt wird.
  • 1D zeigt die Struktur der 1C nach dem Strukturieren der OPL 18 unter Anwendung des RIE, wobei die Resist-Schicht 22 während des Strukturierungsverfahrens entfernt wird. Das RIE-Verfahren ist bezüglich der SiO2-Schicht 16 selektiv (endet dort), in welche die CNT 14 eingebettet ist. Es kann zum Beispiel eine CO2/O2-RIE-Chemie angewendet werden.
  • 1E zeigt die Struktur der 1D, nachdem ein Abschnitt der SiO2-Schutzschicht 16 innerhalb der Öffnung 23 entfernt worden ist, wobei mit verdünnter Fluorwasserstoffsäure(HF)-Lösung geätzt wurde, um die Isotropie auf ein Mindestmaß zu beschränken. Das Ergebnis der nasschemischen Ätzbehandlung ist, dass der darunter angeordnete Abschnitt der CNT 14 frei gelegt wird. Man beachte, dass die Oxidschicht 20 während des nasschemischen Ätzverfahrens ebenfalls entfernt wird. Das nasschemische Ätzverfahren wird bevorzugt, weil bei Anwendung eines Trockenätzverfahrens die Möglichkeit bestünde, dass die CNT 14 beschädigt oder verschlechtert wird.
  • Es sei angemerkt, dass, um eine erhöhte Gate-Kontrolle und eine bessere Elektrostatik zu erreichen, eine Struktur mit umlaufender Gate-Zone wünschenswert sein kann. Um eine Struktur mit umlaufender Gate-Zone zu erhalten, kann der Isolator 12 so gewählt werden, dass er während des Nassätzverfahrens auch geätzt wird, oder es kann ein separates Ätzverfahren angewendet werden, um Abschnitte des Isolators 12 zu entfernen, nachdem der Isolator 16 entfernt ist. Das Ergebnis ist, dass der frei liegende Abschnitt der CNT 14 unterschnitten ist und frei über der Fläche des Substrats 10 hängt. Hierzu kann auf 1E' verwiesen werden, welche einen unterschnittenen Bereich 23A unterhalb der frei hängenden CNT 14 zeigt.
  • 1F zeigt die Struktur der 1E nach Abscheidung des Gate-Stapels. Vorzugsweise wird für den Schritt der Gate-Metallisierung eine Technik der ALD oder der chemischen Abscheidung aus der Gasphase (Chemical Vapor Deposition, CVD) angewendet. Wenn es sich bei dem CVD-Verfahren um ein Verfahren der plasmaunterstützten CVD (Plasma Enhanced CVD, PECVD) handelt, ist für den Anfangsabschnitt (Gate-Dielektrikum) der Abscheidung des Gate-Stapels vorzugsweise kein O2 vorhanden, während, wenn O2 vorhanden ist, ein Verfahren auf Plasmabasis vermieden wird, da durch die Gegenwart von Sauerstoffradikalen die CNT 14 verschlechtert oder zerstört werden kann, bevor sie durch eine andere Schicht passiviert wird.
  • Das Verfahren der Gate-Stapel-Metallisierung erfolgt, indem zuerst überdeckend eine Schicht eines Gate-Dielektrikums 24 abgeschieden wird, gefolgt von einer überdeckenden Abscheidung eines gewünschten Gate-Metalls (oder gewünschter Gate-Metalle) 26. Bei dem Gate-Dielektrikum 24 kann es sich um ein beliebiges geeignetes dielektrisches Material handeln, welches durch die folgenden Verarbeitungsschritte nicht beeinträchtigt wird. Ein geeignetes Material ist ein Material mit hoher Dielektrizitätskonstante k, welches ein dielektrisches Metalloxid einer Dielektrizitätskonstante aufweist, die höher ist als die Dielektrizitätskonstante von Siliciumnitrid, 7,5. Die dielektrische Schicht 24 mit hoher Dielektrizitätskonstante k kann durch Verfahren gebildet werden, die auf dem Fachgebiet bekannt sind, zum Beispiel CVD und ALD. Das dielektrische Metalloxid weist ein Metall und Sauerstoff und gegebenenfalls Stickstoff und/oder Silicium auf. Beispielhafte dielektrische Materialien mit hoher Dielektrizitätskonstante k sind HfO2, ZrO2, La2O3, Al2O3, TiO2, SrTiO3, LaAlO3, Y2O3, HfOxNy, ZrOxNy, La2OxNy, Al2OxNy, TiOxNy, SrTiOxNy, LaAlOxNy, Y2OxNy, ein Silicat dieser und eine Legierung aus diesen. Jeder Wert x beträgt unabhängig 0,5 bis 3, und jeder Wert y beträgt unabhängig 0 bis 2. Die Dicke der dielektrischen Schicht 24 mit hoher Dielektrizitätskonstante k kann etwa 1 nm bis etwa 10 nm betragen, vorzugsweise etwa 1,5 nm bis etwa 3 nm. Die Gate-Metall-Schicht 26 wird direkt auf der oberen Fläche der dielektrischen Schicht 24 mit hoher Dielektrizitätskonstante k abgeschieden und kann zum Beispiel durch chemische Abscheidung aus der Gasphase (CVD), physikalische Abscheidung aus der Gasphase (PVD) oder Atomschichtabscheidung (ALD) gebildet werden. Das Material der Gate-Metall-Schicht 26 kann zum Beispiel ein leitfähiges Übergangsmetallnitrid oder ein leitfähiges Übergangsmetallcarbid sein. Geeignete Materialien sind, ohne darauf beschränkt zu sein, TiN, TiC, TaN, TaC und eine Kombination dieser. Die Gate-Metall-Schicht könnte beispielsweise auch, ohne darauf beschränkt zu sein, aus einem oder mehreren aus Au, Al, Pd und einem Ni-Silicid zusammengesetzt sein.
  • Nach Beendigung der Verarbeitungsschritte, die in 1F dargestellt sind, ist der zuvor frei liegende Abschnitt der CNT 14 (in 1E) mit dem ausgewählten Gate-Dielektrikum 24 bedeckt, welches wiederum mit dem ausgewählten Gate-Metall 26 bedeckt ist. Dieser Abschnitt der CNT 14 fungiert als der Kanal des in der Folge gebildeten Feldeffekttransistors (FET).
  • Für die Ausführungsform der 1E' ist der vollständige Umfang der CNT 14 mit dem ausgewählten Gate-Dielektrikum 24 beschichtet und ist von dem ausgewählten Gate-Metall 26 umgeben, wodurch der Typ der Transistorstruktur mit umlaufender Gate-Zone bereitgestellt wird.
  • 1G zeigt die Struktur der 1F, nachdem ein RIE-Verfahren oder ein Verfahren des chemisch-mechanischen Polierens (CMP), welches an der OPL 18 endet, angewendet worden ist, um das Metall und das Dielektrikum in situ zu entfernen. Durch den Verfahrensschritt wird die bislang gebildete Struktur im Wesentlichen planarisiert.
  • 1H zeigt die Struktur der 1G nach dem Wiederaufbringen von LTO- oder SiARC-Material zum Bilden der Schicht 28 und dem Abscheiden einer zweiten Resist-Schicht 30.
  • 1I zeigt die Struktur der 1H, nachdem eine Kontaktmetallstruktur als eine Form frei gelegt worden ist, welche sich über den Gate-Abschnitt spannt. Durch die selektive Entfernung der Resist-Schicht 30 wird eine Öffnung 25 gebildet. Die Breite der Öffnung 25 ist eine Funktion des Gate-Abstands (Abstand zwischen Gate-Zonen benachbarter Einheiten). Wenn eine einzelne Einheit gebildet wird, kann die Breite zum Beispiel etwa 50 nm betragen.
  • 1J zeigt die Struktur der 1I, nachdem das LTO- oder SiARC-Material der Schicht 28 entfernt worden ist, wobei ein RIE-Verfahren angewendet wurde, welches bezüglich der Gate-Materialien und der OPL 18 selektiv ist. Beispielhafte und nicht beschränkende RIE-Verfahren zur Durchführung dieses Verfahrensschritts weisen die Verwendung eines fluorierten Gasplasmas auf, z. B. eines, bei welchem eine Chemie auf CHF3- und CF4-Basis angewendet wird. An diesem Punkt ist die Öffnung 25 bis zu der oberen Fläche der OPL 18 ausgedehnt worden.
  • 1K zeigt die Struktur der 1J, nachdem die Kontaktstruktur in die OPL 18 übertragen worden ist, wobei ein RIE-Verfahren angewendet wurde, welches bezüglich des Gate-Stapels selektiv ist. Beispielhafte Möglichkeiten für eine RIE-Chemie, die für eine Anwendung während dieses Verfahrensschritts geeignet sind, sind Plasmas auf O2-, H2- und NH3-Basis.
  • 1L zeigt die Struktur der 1K, nachdem innerhalb der Öffnung 25, welche die Kontaktstruktur definiert, die SiO2-Schutzschicht 16 entfernt worden ist, wobei eine verdünnte HF-Lösung verwendet wurde. Die Materialien der dielektrischen Schicht 24 mit hoher Dielektrizitätskonstante k, der Metall-Gate-Elektrode 26 und der OPL 18 werden durch das HF-Ätzverfahren nicht beeinträchtigt. Für einen besseren Kontakt zu der CNT 14 kann ein Rundumkontakt wünschenswert sein. Um einen Rundumkontakt zu erhalten, kann der Isolator 12 so gewählt werden, dass er während des Nassätzverfahrens auch geätzt wird, oder es kann ein separates Nassätzverfahren angewendet werden, um Abschnitte des Isolators 12 zu entfernen, nachdem der Isolator 16 entfernt ist. Man beachte, dass der Rundumkontakt in Verbindung mit dem in 1E' dargestellten Rundum-Gate-Verarbeitungsschritt verwendet werden kann oder ohne den in 1E' dargestellten Rundum-Gate-Verarbeitungsschritt verwendet werden kann.
  • 1M zeigt die Struktur der 1L, nachdem das gewünschte Source(S)- und Drain(D)-Kontaktmaterial 32 in Nachbarschaft zu dem Gate(G)-Stapel abgeschieden worden ist, wobei zum Beispiel ALD- oder CVD-Verfahren angewendet wurden, und anschließend zurückgeätzt worden sind, wobei ein bezüglich der OPL 18 selektives RIE-Verfahren angewendet wurde. Das Kontaktmetall 32 kann durch ein thermisches Verdampfungsverfahren oder durch ein Plattierungsverfahren aufgebracht werden, wenn es sich bei dem Kontaktmetall zum Beispiel um Cu handelt. Welches Kontaktmetall verwendet wird, kann davon abhängen, ob ein nFET oder ein pFET gebildet wird. Für einen nFET kann ein Metallsystem mit niedrigerer Austrittsarbeit (Work Function, WF), z. B. Ag oder Al, verwendet werden, während für einen pFET ein Metallsystem mit höherer WF, z. B. Au oder Pd, verwendet werden kann. Jene Abschnitte der CNT 14, welche während des in 1L dargestellten Verarbeitungsschritts frei gelegt werden, werden mit dem aufgebrachten Kontaktmetall 32 überzogen und elektrisch leitfähig mit diesem verbunden.
  • 2 ist eine vergrößerte Schnittdarstellung, ebenfalls nicht maßstabsgetreu, durch die Struktur bei Beendigung der Verarbeitung der 1M (entlang einer Ebene, die in 1M als ,2' gekennzeichnet ist). Die Schnittdarstellung verläuft durch den Gate-Stapel hindurch und zeigt die CNT 14, die von der Isolatorschicht 12 getragen wird und mit dem Gate-Isolator 24 (z. B. dem Gate-Isolator-Material hoher Dielektrizitätskonstante k) unterhalb des Gate-Metalls 26 bedeckt ist. Der Gate-Stapel und das Kontaktmetall sind in die umgebende SiO2-Schutzschicht 16 und die OPL 18 eingebettet.
  • Die hierin verwendete Terminologie dient nur der Beschreibung spezieller Ausführungsformen und soll die Erfindung nicht beschränken. Wie hierin verwendet, sollen die Singularformen „ein”, „eine” und „der”, „die”, „das” ebenso die Pluralformen beinhalten, sofern dies nicht durch den Kontext eindeutig anders angezeigt ist. Es versteht sich ferner, dass mit den Begriffen „aufweist” und/oder „aufweisen”, wenn sie in dieser Beschreibung verwendet werden, das Vorliegen angegebener Merkmale, ganzer Zahlen, Schritte, Operationen, Elemente und/oder Komponenten beschrieben ist, jedoch nicht das Vorliegen oder das Hinzufügen ein oder mehrerer anderer Merkmale, ganzer Zahlen, Schritte, Operationen, Elemente, Komponenten und/oder Gruppen derselben ausgeschlossen wird.
  • Die entsprechenden Strukturen, Materialien, Abmessungen von Elementen, Schichtdicken, Schichtmaterialien, Ätzmittel und Ätzverfahren und Äquivalente aller Mittel oder Schritte plus Funktionselemente in den folgenden Patentansprüchen sollen jede Struktur, jedes Material oder jede Handlung zur Durchführung der Funktion in Kombination mit anderen beanspruchten Elementen als speziell beansprucht beinhalten. Die Beschreibung der vorliegenden Erfindung dient den Zwecken der Veranschaulichung und Beschreibung, soll aber nicht erschöpfend oder auf die Erfindung in der offenbarten Form beschränkt sein. Dem Fachmann werden viele Modifikationen und Variationen ersichtlich sein, die vorgenommen werden können, ohne vom Umfang der Erfindung abzuweichen. Die Ausführungsformen wurden ausgewählt und beschrieben, um die Prinzipien der Erfindung und die praktische Anwendung bestmöglich zu erläutern und es anderen Fachleuten zu ermöglichen, die Erfindung für verschiedene Ausführungsformen mit verschiedenen Modifikationen zu verstehen, welche für die spezielle beabsichtigte Verwendung geeignet sind.
  • Daher können dem Fachmann in Anbetracht der vorstehenden Beschreibung, gelesen in Verbindung mit den begleitenden Zeichnungen und den anhängenden Patentansprüchen, verschiedene Modifikationen und Anpassungen ersichtlich werden. Um nur einige Beispiel zu nennen, kann der Fachmann ähnliche oder äquivalente mathematische Ausdrücke verwenden. All solche und ähnliche Modifikationen der Lehren der vorliegenden Erfindung fallen jedoch immer noch unter den Schutzbereich der vorliegenden Erfindung.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 2011/0127492 A1 [0004]
    • US 2011/0127493 A1 [0004]

Claims (17)

  1. Struktur, aufweisend: ein Substrat, welches eine Kohlenstoff-Nanoröhre aufweist, die über einer Fläche des Substrats angeordnet ist, wobei die Kohlenstoff-Nanoröhre teilweise innerhalb einer elektrisch isolierenden Schutzschicht angeordnet ist; einen Gate-Stapel, welcher über dem Substrat angeordnet ist, wobei ein erster Abschnitt einer Länge der Kohlenstoff-Nanoröhre, der nicht von der elektrisch isolierenden Schutzschicht bedeckt ist, durch den Gate-Stapel führt und wobei der erste Abschnitt der Länge einen Kanal definiert; einen Source-Kontakt, welcher in Nachbarschaft zu einer ersten Seite des Gate-Stapels angeordnet ist, wobei ein zweiter Abschnitt der Länge der Kohlenstoff-Nanoröhre, der nicht von der elektrisch isolierenden Schutzschicht bedeckt ist, elektrisch leitfähig mit dem Source-Kontakt verbunden ist; und einen Drain-Kontakt, der in Nachbarschaft zu einer zweiten, gegenüber liegenden Seite des Gate-Stapels angeordnet ist, wobei ein dritter Abschnitt der Länge der Kohlenstoff-Nanoröhre, der nicht von der elektrisch isolierenden Schutzschicht bedeckt ist, elektrisch leitfähig mit dem Drain-Kontakt verbunden ist, wobei der Gate-Stapel, der Source-Kontakt und der Drain-Kontakt innerhalb der elektrisch isolierenden Schutzschicht und innerhalb einer elektrisch isolierenden organischen Planarisierungsschicht enthalten sind, welche über der elektrisch isolierenden Schutzschicht angeordnet ist.
  2. Struktur nach Anspruch 1, wobei der Gate-Stapel aus einer Schicht eines Gate-Isolators, der auf dem ersten Abschnitt der Länge der Kohlenstoff-Nanoröhre angeordnet ist, und einer Schicht eines Gate-Metalls besteht, das auf der Schicht des Gate-Isolators angeordnet ist.
  3. Struktur nach Anspruch 2, wobei die Schicht des Gate-Isolators aus einem Material mit hoher Dielektrizitätskonstante besteht.
  4. Struktur nach Anspruch 1, wobei entlang der Länge der Kohlenstoff-Nanoröhre mehrere Gate-Stapel und zugehörige Source- und Drain-Kontakte angeordnet sind.
  5. Struktur nach Anspruch 1, wobei es mehrere Kohlenstoff-Nanoröhren gibt, deren jeweils erster Abschnitt ihrer entsprechenden Längen durch den Gate-Stapel führt und den Kanal definiert.
  6. Struktur nach Anspruch 1, welche ferner eine Isolatorschicht aufweist, die zwischen der Kohlenstoff-Nanoröhre und der Fläche des Substrats angeordnet ist.
  7. Struktur nach Anspruch 1, wobei der Source-Kontakt und der Drain-Kontakt jeweils aus einem Metall besteht, welches eine Austrittsarbeit aufweist, die dafür ausgewählt ist, einen aus einem nFET oder einem pFET zu bilden.
  8. Verfahren zum Bilden eines Feldeffekttransistors, aufweisend: Bereitstellen eines Substrats, welches eine Kohlenstoff-Nanoröhre aufweist, die über einer Fläche des Substrats angeordnet ist; Bilden einer elektrisch isolierenden Schutzschicht über der Kohlenstoff-Nanoröhre; Bilden eines ersten mehrschichtigen Resist-Stapels über der elektrisch isolierenden Schutzschicht, wobei der erste mehrschichtige Resist-Stapel eine untere Resist-Schicht, eine mittlere Resist-Schicht und eine obere Resist-Schicht aufweist; Strukturieren und selektives Entfernen eines Abschnitts des ersten mehrschichtigen Resist-Stapels, um eine Öffnung für einen Gate-Stapel zu definieren, wobei durch das selektive Entfernen auch vollständig die mittlere Resist-Schicht und die obere Resist-Schicht entfernt werden und die untere Schicht behalten wird; selektives Entfernen eines Abschnitts der elektrisch isolierenden Schutzschicht innerhalb der Öffnung, um einen ersten Abschnitt der Kohlenstoff-Nanoröhre frei zu legen; Bilden des Gate-Stapels innerhalb der Öffnung und auf dem frei liegenden ersten Abschnitt der Kohlenstoff-Nanoröhre; Bilden eines zweiten mehrschichtigen Resist-Stapels auf der unteren Schicht und auf dem Gate-Stapel; Strukturieren und selektives Entfernen eines Abschnitts des zweiten mehrschichtigen Resist-Stapels, um eine Öffnung für einen Source-Kontakt und eine Öffnung für einen Drain-Kontakt zu definieren; selektives Entfernen eines Abschnitts der elektrisch isolierenden Schutzschicht innerhalb der Source-Kontakt-Öffnung und innerhalb der Drain-Kontakt-Öffnung, um einen zweiten Abschnitt der Kohlenstoff-Nanoröhre und einen dritten Abschnitt der Kohlenstoff-Nanoröhre frei zu legen; und Aufbringen von Kontaktmaterial innerhalb der Source-Kontakt-Öffnung und innerhalb der Drain-Kontakt-Öffnung und auf dem frei liegenden zweiten und dritten Abschnitt der Kohlenstoff-Nanoröhre.
  9. Verfahren nach Anspruch 8, wobei das Bilden der elektrisch isolierenden Schutzschicht über der Kohlenstoff-Nanoröhre eines aus der Anwendung eines Spin-on-Glass-Verfahrens und der Atomschichtabscheidung von SiO2 beinhaltet.
  10. Verfahren nach Anspruch 8, wobei beim Bilden des ersten mehrschichtigen Resist-Stapels die untere Schicht als organische Planarisierungsschicht gebildet wird, und die mittlere Schicht als Niedertemperatur-Oxidschicht oder siliciumhaltige Antireflexbeschichtung gebildet wird.
  11. Verfahren nach Anspruch 8, wobei das selektive Entfernen eines Abschnitts des ersten mehrschichtigen Resist-Stapels das Durchführen eines ersten Verfahrens des reaktiven Ionenätzens, um anfänglich die Öffnung durch die Resist-Schicht und die mittlere Schicht hindurch zu bilden, und das Durchführen eines zweiten Verfahrens des reaktiven Ionenätzens beinhaltet, um das Bilden der Öffnung durch die untere Schicht hindurch zu vollenden, um die elektrisch isolierende Schutzschicht innerhalb der Öffnung frei zu legen.
  12. Verfahren nach Anspruch 8, wobei beim selektiven Entfernen des Abschnitts der elektrisch isolierenden Schutzschicht innerhalb der Öffnung, um den ersten Abschnitt der Kohlenstoff-Nanoröhre frei zu legen, ein nasschemisches Ätzverfahren angewendet wird.
  13. Verfahren nach Anspruch 12, wobei die elektrisch isolierende Schutzschicht aus SiO2 besteht und wobei bei dem nasschemischen Ätzverfahren HF verwendet wird.
  14. Verfahren nach Anspruch 8, wobei beim selektiven Entfernen des Abschnitts des zweiten mehrschichtigen Resist-Stapels ein Verfahren des reaktiven Ionenätzens angewendet wird, welches bezüglich des Gate-Stapels und der unteren Schicht selektiv ist.
  15. Verfahren nach Anspruch 14, wobei die untere Schicht als eine organische Planarisierungsschicht gebildet wird und wobei beim Verfahren des reaktiven Ionenätzens ein fluoriertes Gasplasma verwendet wird.
  16. Verfahren nach Anspruch 8, wobei beim selektiven Entfernen des Abschnitts der elektrisch isolierenden Schutzschicht innerhalb der Öffnung, um den ersten Abschnitt der Kohlenstoff-Nanoröhre frei zu legen, der gesamte Umfang der Kohlenstoff-Nanoröhre frei gelegt wird, so das der frei liegende Abschnitt der Kohlenstoff-Nanoröhre frei über der Fläche des Substrats hängt.
  17. Verfahren nach Anspruch 8, wobei beim selektiven Entfernen des Abschnitts der elektrisch isolierenden Schutzschicht innerhalb der Source-Kontakt-Öffnung und innerhalb der Drain-Kontakt-Öffnung, um den zweiten Abschnitt der Kohlenstoff-Nanoröhre und den dritten Abschnitt der Kohlenstoff-Nanoröhre frei zu legen, der gesamte Umfang des zweiten Abschnitts und des dritten Abschnitts der Kohlenstoff-Nanoröhre frei gelegt wird, so das der frei liegende zweite und dritte Abschnitt der Kohlenstoff-Nanoröhre frei über der Fläche des Substrats hängen.
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