CN103107199B - 半导体结构和形成场效应晶体管的方法 - Google Patents

半导体结构和形成场效应晶体管的方法 Download PDF

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Abstract

本发明涉及图形化碳纳米管中的接触。更具体而言，涉及一种结构，其包括具有布置在表面之上的碳纳米管（CNT）的衬底。CNT部分地布置在保护性电绝缘层中。该结构还包括布置在衬底之上的栅极堆。CNT的没有被保护性电绝缘层覆盖的长度的第一部分穿过栅极堆。源极接触和漏极接触与栅极堆相邻布置，其中CNT的没有被保护性电绝缘层覆盖的长度的第二部分和第三部分导电耦合到源极接触和漏极接触。栅极堆及源极接触与漏极接触包含在保护性电绝缘层中并且包含在布置在保护性电绝缘层之上的电绝缘有机平面化层中。还描述了一种制造基于CNT的晶体管的方法。

Description

半导体结构和形成场效应晶体管的方法
技术领域
本发明的示例性实施方式总体上涉及基于碳纳米管的电子器件，而且更具体地说，涉及用于处理碳纳米管器件以便在基于碳纳米管的晶体管中形成栅极与源极/漏极电接触的方法。
背景技术
由于传统CMOS集成电路的缩放接近量子力学极限，因此在半导体工业中对替代的纳米结构与材料已进行了调查研究。在这种纳米结构与材料中，碳纳米管(CNT)提供了适于高性能纳米级器件的出色的本征属性。
CNT是显示圆柱体纳米结构的碳的同素异形体，而且其是富勒烯结构家族的成员。它们的名字来源于它们长且中空的结构，该结构具有由一个原子厚的碳片所形成的壁，这种一个原子厚的碳片称为石墨烯。
如由例如JosephineB.Chang、MichaelA.Guillorn和EricA.Joseph的共同受让美国专利申请2011/0127492A1“FieldEffectTransistorHavingNanostructureChannel”，及CyrilCabral，Jr.、JosephineB.Chang、AlfredGrill、MichaelA.Guillorn、ChristianLavoie和EugeneJ.O′Sullivan的共同受让美国专利申请2011/0127493A1“SelfAlignedCarbideSource/DrainFET”所证明的，CNT可以用于构造诸如晶体管之类的电子器件。
发明内容
根据其第一方面，本发明的示例性实施方式提供了包括一种结构，该结构包括衬底，在该衬底的表面之上布置有碳纳米管。该碳纳米管部分地布置在保护性电绝缘层中。该结构还包括布置在衬底之上的栅极堆，其中碳纳米管的没有被保护性电绝缘层覆盖的长度的第一部分穿过栅极堆，而且其中该长度的第一部分限定沟道。该结构还包括与栅极堆的第一侧相邻布置的源极接触，其中碳纳米管的没有被保护性电绝缘层覆盖的长度的第二部分导电耦合到该源极接触。该结构还包括与栅极堆的第二相对侧相邻布置的漏极接触，其中碳纳米管的没有被保护性电绝缘层覆盖的长度的第三部分导电耦合到该漏极接触。在该结构中，栅极堆、源极接触和漏极接触包含在保护性电绝缘层中并且包含在布置在该保护性电绝缘层之上的电绝缘有机平面化层中。
根据其第一方面，本发明的示例性实施方式提供了一种形成场效应晶体管的方法。该方法包括提供衬底，在该衬底的表面之上布置有碳纳米管；在碳纳米管之上形成保护性电绝缘层；及在保护性电绝缘层之上形成第一多层抗蚀剂堆。该第一多层抗蚀剂堆包括抗蚀剂的底层、中间层和顶层。该方法还包括图案化并选择性地除去第一多层抗蚀剂堆的一部分，以便限定用于栅极堆的开口，其中选择性地除去还完全除去了抗蚀剂的中间层和顶层，从而留下底层。该方法还包括选择性地除去开口中的保护性电绝缘层的一部分，以便暴露碳纳米管的第一部分；在开口中并且在碳纳米管的暴露的第一部分上形成栅极堆；在底层上和栅极堆上形成第二多层抗蚀剂堆；图案化并选择性地除去第二多层抗蚀剂堆的一部分，以便限定用于源极接触的开口和用于漏极接触的开口；选择性地除去源极接触开口中和漏极接触开口中的保护性电绝缘层的一部分，以便暴露碳纳米管的第二部分和碳纳米管的第三部分；及在源极接触开口中和漏极接触开口中并且碳纳米管暴露的第二部分和第三部分上施加接触材料。
附图说明
统称为图1的图1A至图1M说明了根据本发明实施方式、适于制造晶体管的工艺流程，其中
图1A绘出了包括衬底、绝缘层和布置在绝缘层上的CNT的初始结构；
图1B示出了在CNT上沉积保护性层、接着沉积三层抗蚀剂堆之后图1A的初始结构；
图1C示出了在图案化抗蚀剂层以形成开口之后图1B的结构，在该开口将形成栅极堆；
图1D示出了在图案化OPL之后图1C的结构；
图1E示出了在开口中除去一部分保护性层、由此暴露了CNT的将形成所制造的晶体管的沟道的一部分之后图1D的结构；
图1E’示出了在开口中除去一部分保护层、由此暴露了CNT的将形成所制造的晶体管的沟道的一部分及为了悬挂CNT的暴露部分而选择性去除底层绝缘层之后图1D结构的备选实施方式；
图1F示出了栅极堆形成之后图1E的结构；
图1G示出了在除去过多的栅极金属与栅极电介质材料之后图1F的结构；
图1H示出了在重新施加包括LTO或SiARC材料层和抗蚀剂层在内的图案化层之后图1G的结构；
图1I示出了在接触金属图案在抗蚀剂层中作为横跨栅极堆的形状暴露之后图1H的结构；
图1J示出了在图1H中所施加的LTO或SiARC材料除去之后图1I的结构；
图1K示出了在接触图案转移到OPL中之后图1J的结构；
图1L示出了在接触部分中除去保护性层、由此再次暴露CNT之后图1K的结构；及
图1M示出了在沉积源极（S）和漏极（D）接触材料并在平面化了结构之后图1L的结构。
图2是沿图1M中指示为“2”的平面通过在图1M的处理完成时的结构的截面图，其中该截面图是通过栅极堆取得的。
具体实施方式
本发明的示例性且非限制性实施方式是参考在统称为图1的图1A至图1M中绘出的工艺流程来描述的。总的来说，图1呈现了衬底10的放大的横截面视图，在衬底的主表面上布置了各个层。各个层的厚度不是按比例绘制的。
图1A绘出了包括衬底10、绝缘层12和布置在绝缘层之上的CNT14的初始结构。该初始结构假定CNT的生长与放置已经通过本领域中已知的任何合适的技术实现了，而且具有对准的和沉积的纳米结构（例如，CNT）的衬底10是可以获得的。在实践当中，可以存在大量的CNT14。这确保描述将集中在制造如下晶体管器件的工艺，即，其中CNT14的长度的一部分充当穿过栅极堆的沟道。应当认识到，在实践当中，多个晶体管器件可以以串联方式沿一个CNT14的长度布置。还应当认识到，在实践当中，单个晶体管器件可以在晶体管的沟道中包含多个CNT14。
以下所述的工艺流程有利地提供了自对准到栅极接触的源极/漏极（S/D）接触，并且在每个方面都与提供高密度布局的需求兼容。
在图1A中，衬底10可以是与在工艺流程期间所使用的化学品及温度兼容的任何合适的衬底，包括半导体衬底、玻璃衬底或者基于聚合物的衬底。在所完成的结构中，衬底10不是电活性的。绝缘层12可以是任何合适的电绝缘材料，诸如SiO2。作为非限制性例子，CNT14可以具有在大约0.5nm至大约5nm或者更大范围内的直径，其中典型且合适的直径是大约2nm。CNT14的长度可以是任何合适的值。总的来说，CNT可以被特征化为具有大大超过其宽度或直径的长度。
图1B示出了在CNT14之上沉积非破坏性保护性层16、接着沉积三层抗蚀剂堆之后图1A的初始结构，其中三层抗蚀剂堆由例如有机平面化层（OPL）18、氧化物层20和抗蚀剂层22组成。非破坏性保护性层16可以通过SiO2的玻璃上旋涂（SOG）工艺或者通过例如原子层沉积（ALD）来形成。在实践当中，非破坏性保护性层16的厚度可以调整，使得其以足够过厚完全嵌入CNT14，从而在后续的处理步骤期间保护CNT14。OPL18可以是例如通过旋涂施加并焙烘以增强结构完整性的树脂，或者是通过旋涂并在适当的校平周期（levelingperiod）之后光化学硬化的液态单体。在本发明的实践当中，与随后处理步骤兼容的任何合适的OPL都可以采用。总的来说，OPL18是优选地与400°C处理兼容的OPL，而且OPL18可以具有在大约75nm至大约400nm或者更大范围内的厚度，其中大约135nm是合适的值。氧化物层20可以具有在大约20nm至大约35nm范围内的厚度，而且可以通过低温氧化（LTO）工艺形成。层20还可以被形成作为含硅的抗反射涂层（SiARC）。依赖于在后续栅极限定过程中要使用的光刻过程的详情（specifics），抗蚀剂层22可以具有在大约60nm至几百纳米范围内的厚度。总的来说，抗蚀剂层22的厚度将小于OPL18的厚度。
图1C示出了在使用例如电子束光刻或者光学光刻对抗蚀剂层22图案化以形成开口23之后图1B的结构，在开口中将形成栅极堆。在抗蚀剂层22中形成开口23之后，底层的LTO或者SiARC层使用对OPL18有选择性的（即，在OPL18上停止的）反应性离子蚀刻（RIE）工艺图案化。例如，可以使用CF4/CHF3RIE化学品。通过抗蚀剂层22和OPL或者SiARC层20的开口23可以具有在例如大约5nm至大约50nm范围内的宽度，或者更优选地是大约5nm至大约20nm。开口23的宽度限定所制造的晶体管的沟道长度。
图1D示出了在使用RIE图案化OPL18之后图1C的结构，其中抗蚀剂层22在图案化工艺期间除去。RIE工艺对SiO2层16是有选择性的（在SiO2层上停止），其中CNT14嵌在SiO2层16中。例如，可以使用CO2/O2RIE化学品。
图1E示出了通过使用稀释的氢氟酸（HF）溶液蚀刻以便最小化各向同性，而在开口23中除去一部分保护性SiO2层16之后图1D的结构。湿法化学蚀刻的结果是CNT14的底层部分暴露出来了。应当指出，氧化物层20也在湿法化学蚀刻期间除去了。因为干法化学蚀刻工艺的使用有损害或降级CNT14的可能，所以湿法化学蚀刻是优选的。
可以注意到，为了获得增加的栅极控制和更好的静电学，环栅结构可能是期望的。为了获得环栅结构，绝缘体12可以被选择成使得其也在湿法蚀刻期间被蚀刻，或者可以在除去绝缘体16之后使用单独的湿法蚀刻来除去绝缘体12的一部分。其结果是CNT14的暴露部分被底切并悬挂在衬底10的表面之上。就此而言，可以参考示出悬挂的CNT14之下的底切区域23A的图1E’。
图1F示出了在执行栅极堆沉积之后图1E的结构。优选地，ALD或者化学气相沉积（CVD）技术用于栅极金属化步骤。如果CVD工艺是等离子体增强CVD（PECVD）工艺，那么对于栅极堆沉积的初始（栅极电介质）部分而言优选地不存在O2，而如果存在O2，就要避免基于等离子体的工艺，这是因为在CNT14被另一层钝化之前氧自由基的存在会降级或破坏CNT14。
栅极堆金属化工艺继续进行，首先是毯式沉积栅极电介质层24，接着是期望的一种栅极金属（或者多种金属）26的毯式沉积。栅极电介质24可以是不会受任何后续处理步骤影响的任何合适的电介质材料。一种合适的材料是高介电常数（高k）材料，包括其介电常数大于氮化硅7.5的介电常数的介电金属氧化物。高k电介质层24可以通过本领域中众所周知的方法形成，包括例如CVD和ALD。介电金属氧化物包括金属和氧，而且可选地还有氮和/或硅。示例性高k介电材料包括HfO2、ZrO2、La2O3、Al2O3、TiO2、SrTiO3、LaAlO3、Y2O3、HfOxNy、ZrOxNy、La2OxNy、Al2OxNy、TiOxNy、SrTiOxNy、LaAlOxNy、Y2OxNy及其硅酸盐及其合金。每个x值独立地从0.5至3，而每个y值独立地从0至2。高k电介质层24的厚度可以从大约1nm至大约10nm，而且优选地是从大约1.5nm至大约3nm。栅极金属层26直接沉积在高k电介质层24的顶表面上，而且可以通过例如化学气相沉积（CVD）、物理气相沉积（PVD）或者原子层沉积（ALD）形成。栅极金属层26的材料可以是例如导电性的过渡金属氮化物或者导电性的过渡金属碳化物。合适的材料包括，但不限于，TiN、TiC、TaN、TaC及其组合。作为非限制性例子，栅极金属层26还可以由Au、Al、Pd和Ni硅化物中的一种或多种组成。
在图1F所示的处理步骤完成时，（图1E中）CNT14的先前暴露的部分被所选的栅极电介质24覆盖，而栅极电介质24继而被所选的栅极金属26覆盖。CNT14的这部分将充当随后形成的场效应晶体管（FET）的沟道。
对于图1E’的实施方式，CNT14的整个周界都被所选的栅极电介质24覆盖，并且被所选的栅极金属26包围，由此提供了环栅类型的晶体管结构。
图1G示出了在使用RIE或者化学机械抛光（CMP）除去区域内的金属与电介质从而在OPL18上停止之后图1F的结构。该工艺步骤基本上平面化了到目前为止所形成的结构。
图1H示出了在重新施加LTO或SiARC材料以形成层28并且沉积第二层抗蚀剂30之后图1G的结构。
图1I示出了在接触金属图案作为横跨栅极部分的形状暴露之后图1H的结构。开口25是通过抗蚀剂层30的选择性去除创建的。开口25的宽度是栅极间距（相邻器件的栅极之间的间隔）的函数。如果形成单个器件，则宽度可以是大约例如50nm。
图1J示出了在使用对栅极材料和OPL18有选择性的RIE除去层28的LTO或SiARC材料之后图1I的结构。执行这个工艺步骤的示例性且非限制性RIE工艺包括氟化气体等离子体的使用，例如采用基于CHF3和CF4的化学品的一种氟化气体等离子体。在这个时候，开口25已经延伸到OPL18的顶表面。
图1K示出了在接触图案使用对栅极堆有选择性的RIE工艺转移到OPL18中之后图1J的结构。适于在这个处理步骤期间使用的示例性RIE化学品包括基于O2、H2和NH3的等离子体。
图1L示出了使用稀释的HF溶液在限定接触图案的开口25中除去保护性SiO2层16之后图1K的结构。高k电介质层24、金属栅极电极26和OPL18的材料不受HF蚀刻的影响。为了更好地接触到CNT14，环绕式接触可能是期望的。为了获得环绕式接触，绝缘体12可以被选择成使得其也在湿法蚀刻期间被蚀刻，或者可以在除去绝缘体16之后使用单独的湿法蚀刻来除去绝缘体12的部分。应当指出，环绕式接触可以与图1E’中所示的环绕式栅极处理步骤联合使用，或者它也可以没有图1E’中所示的环绕式栅极处理步骤而单独使用。
图1M示出了在期望的源极（S）和漏极（D）接触材料32使用例如ALD或CVD工艺与栅极（G）堆相邻地沉积并且随后利用对OPL16有选择性的RIE回蚀刻之后图1L的结构。接触金属32可以通过热蒸发工艺来施加，或者，如果接触金属是例如Cu的话，则可以通过电镀工艺来施加。所使用的接触金属可以依赖于是形成nFET还是pFET。对于nFET，可以使用较低功函数（WF）的金属系统，例如Ag或者Al，而对于pFET，可以使用较高WF的金属系统，例如Au或者Pd。CNT14的在图1L所示处理步骤期间暴露的那些部分被所施加的接触金属32过度涂覆并且导电耦合到所施加的接触金属32。
图2是通过在图1M的处理完成时的结构（沿图1M中指示为“2”的平面）的截面图，该图也没有按比例绘制。该截面图是通过栅极堆所取的，而且示出了由绝缘体层12支撑并被栅极金属26下面的栅极绝缘体24（例如，高k栅极绝缘体材料）覆盖的CNT14。栅极堆和接触金属嵌到周围的保护性SiO2层16和OPL18中。
在此所使用的术语仅仅是为了描述特定的实施方式，而不是要作为本发明的限制。如在此所使用的，除非上下文明确地另外指出，否则单数形式“一个”和“该”是要也包括复数形式。还应当理解，当在本说明书中使用时，术语“包括”和/或“包含”指定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或多个其它特征、整数、步骤、操作、元件、部件和/或其组的存在或添加。
以下权利要求中的所有手段或步骤加功能元件的对应结构、材料、特征维度、层厚度、层材料、蚀刻剂和蚀刻工艺及等价物都是要包括用于结合具体要求保护的其它要求保护的元件执行功能的任何结构、材料或动作。已经为了说明和描述目的呈现了本发明的描述，但这不是详尽的或者要把本发明限制到所公开的形式。在不背离本发明范围与主旨的情况下，许多修改和变化对本领域普通技术人员都将是显而易见的。实施方式的选择和描述是为了最好地解释本发明的原理和实践应用，并使本领域普通技术人员能够理解本发明具有适于所考虑的特定使用的各种修改的各种实施方式。
由此，当结合附图和所附权利要求阅读时，根据以上描述，各种修改和改变可以对相关领域的技术人员变得显而易见。但是作为一些例子，其它类似或等价数学表达式的使用可以由本领域技术人员使用。但是，对本发明教导的所有此类及类似修改都将落入本发明的范围。

Claims (22)

1.一种半导体结构，包括：
衬底，在所述衬底的表面之上布置有碳纳米管，所述碳纳米管部分地布置在保护性电绝缘层中；
栅极堆，布置在所述衬底之上，其中所述碳纳米管的没有被所述保护性电绝缘层覆盖的长度的第一部分穿过所述栅极堆，而且其中所述长度的第一部分限定沟道；
源极接触，与所述栅极堆的第一侧相邻布置，其中所述碳纳米管的没有被所述保护性电绝缘层覆盖的长度的第二部分导电耦合到所述源极接触；及
漏极接触，与所述栅极堆的第二相对侧相邻布置，其中所述碳纳米管的没有被所述保护性电绝缘层覆盖的长度的第三部分导电耦合到所述漏极接触，
其中所述栅极堆、所述源极接触和所述漏极接触包含在所述保护性电绝缘层中并且包含在布置在所述保护性电绝缘层之上的电绝缘有机平面化层中。
2.如权利要求1所述的结构，其中所述栅极堆由布置在所述碳纳米管的所述长度的第一部分上的栅极绝缘体层和布置在所述栅极绝缘体层上的栅极金属层组成。
3.如权利要求2所述的结构，其中所述栅极绝缘体层由高介电常数材料组成。
4.如权利要求1所述的结构，其中存在多个栅极堆及关联的源极接触和漏极接触沿所述碳纳米管的所述长度布置。
5.如权利要求1所述的结构，其中存在多个碳纳米管，每个碳纳米管使其相应的长度的第一部分穿过所述栅极堆并限定所述沟道。
6.如权利要求1所述的结构，还包括布置在碳纳米管和所述衬底的表面之间的绝缘体层。
7.如权利要求1所述的结构，其中所述源极接触和所述漏极接触每个都由具有为形成nFET或pFET之一而选择的功函数的金属组成。
8.一种形成场效应晶体管的方法，包括：
提供衬底，在所述衬底的表面之上布置有碳纳米管；
在所述碳纳米管之上形成保护性电绝缘层；
在所述保护性电绝缘层之上形成第一多层抗蚀剂堆，所述第一多层抗蚀剂堆包括抗蚀剂的底层、中间层和顶层；
图案化并选择性地除去所述第一多层抗蚀剂堆的一部分，以便限定用于栅极堆的开口，其中选择性地除去还完全除去了所述抗蚀剂的中间层和顶层，从而留下所述底层；
选择性地除去所述开口中的所述保护性电绝缘层的一部分，以便暴露所述碳纳米管的第一部分；
在所述开口中而且在所述碳纳米管的暴露的第一部分上形成栅极堆；
在所述底层上和所述栅极堆上形成第二多层抗蚀剂堆；
图案化并选择性地除去所述第二多层抗蚀剂堆的一部分，以便限定用于源极接触的开口和用于漏极接触的开口；
选择性地除去源极接触开口中和漏极接触开口中的所述保护性电绝缘层的一部分，以便暴露所述碳纳米管的第二部分和所述碳纳米管的第三部分；及
在所述源极接触开口中和所述漏极接触开口中并且在所述碳纳米管的暴露的第二部分和第三部分上施加接触材料。
9.如权利要求8所述的方法，其中形成栅极堆包括形成布置在所述碳纳米管的暴露的第一部分上的栅极绝缘体层，接着形成布置在所述栅极绝缘体层上的栅极金属层。
10.如权利要求9所述的方法，其中所述栅极绝缘体层由高介电常数材料组成。
11.如权利要求8所述的方法，其中在碳纳米管之上形成保护性电绝缘层包括使用SiO2的玻璃上旋涂或者原子层沉积之一。
12.如权利要求8所述的方法，其中形成第一多层抗蚀剂堆把所述底层形成为有机平面化层，并且把所述中间层形成为低温氧化物层或者含硅的抗反射涂层。
13.如权利要求8所述的方法，其中选择性地除去所述第一多层抗蚀剂堆的一部分包括执行第一反应性离子蚀刻工艺来首先形成通过所述抗蚀剂层和所述中间层的开口，执行第二反应性离子蚀刻工艺来完成形成通过所述底层的开口，以便暴露所述开口中的所述保护性电绝缘层。
14.如权利要求8所述的方法，其中选择性地除去所述开口中的所述保护性电绝缘层的一部分以便暴露所述碳纳米管的第一部分使用湿法化学蚀刻工艺。
15.如权利要求14所述的方法，其中所述保护性电绝缘层由SiO2组成，而且其中所述湿法化学蚀刻工艺使用HF。
16.如权利要求8所述的方法，其中选择性地除去所述第二多层抗蚀剂堆的一部分使用对所述栅极堆和所述底层有选择性的反应性离子蚀刻工艺。
17.如权利要求16所述的方法，其中所述底层被形成为有机平面化层，而且其中所述反应性离子蚀刻工艺使用氟化气体等离子体。
18.如权利要求8所述的方法，其中所述方法同时形成沿所述碳纳米管的长度布置的多个栅极堆及关联的源极接触和漏极接触。
19.如权利要求8所述的方法，其中存在多个碳纳米管，每个碳纳米管具有穿过所述栅极堆并限定沟道的第一部分。
20.如权利要求8所述的方法，其中所述接触材料由具有为形成nFET或pFET之一所选择的功函数的金属组成。
21.如权利要求8所述的方法，其中选择性地除去所述开口中的所述保护性电绝缘层的一部分以便暴露所述碳纳米管的第一部分暴露了所述碳纳米管的整个周界，使得所述碳纳米管的暴露部分悬挂在所述衬底的表面之上。
22.如权利要求8所述的方法，其中选择地除去所述源极接触开口中和所述漏极接触开口中的所述保护性电绝缘层的一部分以便暴露所述碳纳米管的第二部分和所述碳纳米管的第三部分暴露了所述碳纳米管的所述第二部分和所述第三部分的整个周界，使得所述碳纳米管的暴露的第二部分和第三部分悬挂在所述衬底的表面之上。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106206946A (zh) * 2015-05-05 2016-12-07 Tcl集团股份有限公司 一种有机场效应晶体管、其制备方法及应用
US10193090B2 (en) 2017-06-20 2019-01-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8969154B2 (en) * 2011-08-23 2015-03-03 Micron Technology, Inc. Methods for fabricating semiconductor device structures and arrays of vertical transistor devices
US8916475B1 (en) * 2013-11-01 2014-12-23 United Microelectronics Corp. Patterning method
US9299939B1 (en) * 2014-12-09 2016-03-29 International Business Machines Corporation Formation of CMOS device using carbon nanotubes
US10429342B2 (en) 2014-12-18 2019-10-01 Edico Genome Corporation Chemically-sensitive field effect transistor
US9857328B2 (en) 2014-12-18 2018-01-02 Agilome, Inc. Chemically-sensitive field effect transistors, systems and methods for manufacturing and using the same
US9859394B2 (en) 2014-12-18 2018-01-02 Agilome, Inc. Graphene FET devices, systems, and methods of using the same for sequencing nucleic acids
US10020300B2 (en) 2014-12-18 2018-07-10 Agilome, Inc. Graphene FET devices, systems, and methods of using the same for sequencing nucleic acids
US10006910B2 (en) 2014-12-18 2018-06-26 Agilome, Inc. Chemically-sensitive field effect transistors, systems, and methods for manufacturing and using the same
US9618474B2 (en) 2014-12-18 2017-04-11 Edico Genome, Inc. Graphene FET devices, systems, and methods of using the same for sequencing nucleic acids
US9577204B1 (en) * 2015-10-30 2017-02-21 International Business Machines Corporation Carbon nanotube field-effect transistor with sidewall-protected metal contacts
WO2017201081A1 (en) 2016-05-16 2017-11-23 Agilome, Inc. Graphene fet devices, systems, and methods of using the same for sequencing nucleic acids
US10170702B2 (en) 2017-01-12 2019-01-01 International Business Machines Corporation Intermetallic contact for carbon nanotube FETs
US10049876B1 (en) 2017-02-13 2018-08-14 International Business Machines Corporation Removal of trilayer resist without damage to underlying structure
US10141528B1 (en) * 2017-05-23 2018-11-27 International Business Machines Corporation Enhancing drive current and increasing device yield in n-type carbon nanotube field effect transistors
US11088246B2 (en) * 2019-07-18 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a field effect transistor using carbon nanotubes and a field effect transistor
CN110571332B (zh) * 2019-08-02 2023-06-23 北京元芯碳基集成电路研究院 晶体管及其制造方法
CN110767804B (zh) * 2019-11-19 2020-11-06 北京元芯碳基集成电路研究院 一种碳纳米管器件及其制造方法
US11930696B2 (en) 2021-03-18 2024-03-12 Taiwan Semiconductor Manufacturing Co., Ltd. Fabrication method of a double-gate carbon nanotube transistor

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101807668A (zh) * 2002-03-20 2010-08-18 国际商业机器公司 碳纳米管场效应晶体管半导体器件及其制造方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19712233C2 (de) 1996-03-26 2003-12-11 Lg Philips Lcd Co Flüssigkristallanzeige und Herstellungsverfahren dafür
US6057239A (en) 1997-12-17 2000-05-02 Advanced Micro Devices, Inc. Dual damascene process using sacrificial spin-on materials
JP2001005038A (ja) * 1999-04-26 2001-01-12 Samsung Electronics Co Ltd 表示装置用薄膜トランジスタ基板及びその製造方法
KR100611148B1 (ko) 2003-11-25 2006-08-09 삼성에스디아이 주식회사 박막트랜지스터, 그의 제조방법 및 이를 사용하는 유기전계발광소자
US7700459B2 (en) * 2004-06-01 2010-04-20 Nikon Corporation Method for producing electronic device and electronic device
US7722947B2 (en) 2004-06-02 2010-05-25 Thomson Licensing Organic light-emitting diode comprising a doped organic layer
JP2006245127A (ja) 2005-03-01 2006-09-14 Toshiba Corp 半導体装置及びその製造方法
US7687841B2 (en) * 2005-08-02 2010-03-30 Micron Technology, Inc. Scalable high performance carbon nanotube field effect transistor
US20070155064A1 (en) 2005-12-29 2007-07-05 Industrial Technology Research Institute Method for manufacturing carbon nano-tube FET
US7482261B2 (en) 2006-07-26 2009-01-27 International Business Machines Corporation Interconnect structure for BEOL applications
US20080173864A1 (en) 2007-01-20 2008-07-24 Toshiba America Research, Inc. Carbon nanotube transistor having low fringe capacitance and low channel resistance
KR101377597B1 (ko) 2007-03-21 2014-03-27 삼성디스플레이 주식회사 트랜지스터 및 그 제조방법
KR100842753B1 (ko) 2007-06-29 2008-07-01 주식회사 하이닉스반도체 스페이서를 이용한 반도체소자의 패턴 형성방법
US7534675B2 (en) 2007-09-05 2009-05-19 International Business Machiens Corporation Techniques for fabricating nanowire field-effect transistors
JP4485559B2 (ja) * 2007-09-26 2010-06-23 株式会社 日立ディスプレイズ 液晶表示装置
US7786466B2 (en) * 2008-01-11 2010-08-31 International Business Machines Corporation Carbon nanotube based integrated semiconductor circuit
CN101281933A (zh) * 2008-04-29 2008-10-08 北京大学 一种基于碳纳米管的光电器件、光电集成电路单元及电路
JP5256850B2 (ja) * 2008-05-29 2013-08-07 ミツミ電機株式会社 電界効果トランジスタ及びその製造方法
US20090311634A1 (en) 2008-06-11 2009-12-17 Tokyo Electron Limited Method of double patterning using sacrificial structure
US7893492B2 (en) 2009-02-17 2011-02-22 International Business Machines Corporation Nanowire mesh device and method of fabricating same
US8138093B2 (en) 2009-08-12 2012-03-20 International Business Machines Corporation Method for forming trenches having different widths and the same depth
US20110127492A1 (en) 2009-11-30 2011-06-02 International Business Machines Corporation Field Effect Transistor Having Nanostructure Channel
US8841652B2 (en) 2009-11-30 2014-09-23 International Business Machines Corporation Self aligned carbide source/drain FET

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101807668A (zh) * 2002-03-20 2010-08-18 国际商业机器公司 碳纳米管场效应晶体管半导体器件及其制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106206946A (zh) * 2015-05-05 2016-12-07 Tcl集团股份有限公司 一种有机场效应晶体管、其制备方法及应用
US10193090B2 (en) 2017-06-20 2019-01-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device

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