DE102009010882A1 - Transistor mit einer eingebetteten Halbleiterlegierung in Drain- und Sourcegebieten, die sich unter die Gateelektrode erstreckt - Google Patents

Transistor mit einer eingebetteten Halbleiterlegierung in Drain- und Sourcegebieten, die sich unter die Gateelektrode erstreckt Download PDF

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Abstract

Es wird eien verformungsinduzierende Halbleiterlegierung auf der Grundlage von Aussparungen hergestellt, die sich tief unter die Gateelektrodenstruktur erstrecken, was unter Anwendung einer Sequenz aus zwei Ätzprozessen erreicht wird. In einem ersten Ätzprozess wird die Aussparung auf der Grundlage eines gut definierten lateralen Abstandes gebildet, so dass die Integrität der Gateelektrodenstruktur gewahrt bleibt, und in einem nachfolgenden Ätzprozess wird die Aussparung in lateraler Richtung vergrößert, wobei dennoch in zuverlässiger Weise ein Teil des Kanalgebiets beibehalten wird. Folglich kann dann die verformungsinduzierende Wirkung durch geeignetes Positionieren des verformungsinduzierenden Materials unmittelbar unter dem Kanalgebiet vergrößert werden, ohne dass die Integrität der Gateelektrodenstruktur beeinträchtigt wird.

Description

  • Gebiet der vorliegenden Offenbarung
  • Im Allgemeinen betrifft die vorliegende Offenbarung die Herstellung integrierter Schaltungen und betrifft insbesondere Transistoren mit verformten Kanalgebieten unter Anwendung eingebetteter Halbleiterlegierungen, etwa einer Silizium/Germaniumlegierung, um die Ladungsträgerbeweglichkeit in den Kanalgebieten der Transistoren zu erhöhen.
  • Beschreibung des Stands der Technik
  • Die Herstellung komplexer integrierter Schaltungen erfordert das Bereitstellen einer großen Anzahl an Transistorelementen, die das wesentliche Schaltungselement für komplexe Schaltungen repräsentieren. Beispielsweise sind mehrere hundert Millionen Transistoren in aktuell verfügbaren komplexen integrierten Schaltungen vorgesehen. Im Allgemeinen werden eine Vielzahl von Prozesstechnologien eingesetzt, wobei für komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips und dergleichen, die CMOS-Technologie eine der vielversprechendsten Vorgehensweisen aufgrund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. In CMOS-Schaltungen werden komplementäre Transistoren, d. h. p-Kanaltransistoren und n-Kanaltransistoren, verwendet, um Schaltungselemente aufzubauen, etwa Inverter oder andere Logikgatter, um sehr komplexe Schaltungsanordnungen zu gestalten, etwa CPUs, Speicherchips und dergleichen. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein MOS-Transistor oder allgemein ein Feldeffekttransistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche stark dotierter Drain- und Sourcegebiete mit einem invers oder schwach dotierten Kanalgebiet gebildet sind, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, ist durch eine Gateelektrode gesteuert, die in der Nähe des Kanalgebiets angeordnet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals aufgrund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Ladungsträger und – für eine gegebene Abmessung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit ist die Verringerung der Kanallänge – und damit verknüpft die Verringerung des Kanalwiderstands – ein wichtiges Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.
  • Die stetige Verringerung der Transistorabmessung zieht jedoch eine Reihe damit verknüpfter Probleme nach sich, die es zu lösen gilt, um nicht in unerwünschter Weise die Vorteile aufzuheben, die durch das stetige Verringern der Kanallänge von MOS-Transistoren erreicht werden. Beispielsweise sind sehr aufwändige Dotierstoffprofile in vertikaler Richtung und auch in lateraler Richtung in den Drain- und Sourcegebieten erforderlich, um den geringen Schichtwiderstand und Kontaktwiderstand in Verbindung mit einer gewünschten Kanalsteuerbarkeit zu erreichen. Ferner muss das Gatedielektrikumsmaterial an die geringere Kanallänge angepasst werden, um die erforderliche Kanalsteuerbarkeit beizubehalten. Jedoch üben manche Mechanismen zum Beibehalten einer guten Kanalsteuerbarkeit einen negativen Einfluss auf die Ladungsträgerbeweglichkeit in dem Kanalgebiet des Transistors aus, wodurch teilweise die Vorteile aufgehoben werden, die durch die Verrringerung der Kanallänge erreicht werden.
  • Da die ständige Größenverringerung der kritischen Abmessungen, d. h. der Gatelänge der Transistoren, das Anpassen und möglicherweise das Neuentwickeln sehr komplexer Prozesstechniken notwendig macht und ferner zu einem weniger ausgeprägten Leistungsgewinn aufgrund der Beweglichkeitsbeeinträchtigung beiträgt, wurde vorgeschlagen, die Kanalleitfähigkeit der Transistorelemente zu verbessern, indem die Ladungsträgerbeweglichkeit in dem Kanalgebiet bei vorgegebener Kanallänge erhöht wird, wodurch eine Leistungssteigerung erreicht wird, die vergleichbar ist mit dem Voranschreiten zu einem Technologiestandard, der ansonsten extrem kleine kritische Abmessungen erfordern würde, während viele der Prozessanpassungen, die mit der Bauteilskalierung verknüpft sind, vermieden werden oder zumindest zeitlich hinausgeschoben werden.
  • Ein effizienter Mechanismus zum Erhöhen der Ladungsträgerbeweglichkeit ist die Modifizierung der Gitterstruktur in dem Kanalgebiet, indem beispielsweise eine Zugverspannung oder kompressive Verspannung in der Länge des Kanalgebiets erzeugt wird, um damit eine entsprechende Verformung in dem Kanalgebiet hervorzurufen, die zu einer modifizierten Beweglichkeit für Elektronen bzw. Löcher führt. Beispielsweise erhöht das Erzeugen einer Zugverformung in dem Kanalgebiet bei einer standardmäßigen Kristallkonfiguration des aktiven Siliziummaterials, d. h. eine (100) Oberflächenorientierung und eine Ausrichtung der Kanallänge entlang einer <110>-Richtung, die Beweglichkeit von Elektronen, was sich wiederum direkt in einer entsprechenden Zunahme der Leitfähigkeit ausdrückt. Andererseits erhöht eine kompressive Verformung in dem Kanalgebiet die Beweglichkeit von Löchern, wodurch die Möglichkeit geschaffen wurde, das Leistungsverhalten von p-Transistoren zu verbessern. Das Einführen einer Verspannungs- oder Verformungstechnologie in den Herstellungsablauf für integrierte Schaltungen ist ein sehr vielversprechender Ansatz, da verformtes Silizium als eine „neue” Art an Halbleitermaterial betrachtet werden kann, das die Herstellung schneller leistungsfähiger Halbleiterbauelemente ermöglicht, ohne dass teure Halbleitermaterialien erforderlich sind, wobei auch viele der gut etablierten Fertigungstechniken weiterhin eingesetzt werden können.
  • Es wurde daher vorgeschlagen, beispielsweise ein Silizium/Germaniummaterial in der Nähe des Kanalgebiets einzubauen, um damit eine kompressive Verspannung hervorzurufen, die zu einer entsprechenden Verformung führt. Wenn das Si/Ge-Material hergestellt wird, werden die Drain- und Sourcegebiete der PMOS-Transistoren selektiv abgesenkt, um Aussparungen zu bilden, während die NMOS-Transistoren maskiert sind, und nachfolgend wird das Silizium/Germaniummaterial selektiv in den Aussparungen des PMOS-Transistors durch epitaktisches Aufwachsen gebildet.
  • Obwohl diese Technik deutliche Vorteile im Hinblick auf eine Leistungssteigerung von p-Kanaltransistoren und somit des gesamten CMOS-Bauelements bietet, zeigt sich dennoch, dass eine weitere Steigerung der Verformungskomponente in dem Kanalgebiet schwer erreichbar ist durch Verringern des seitlichen Abstands der Silizium/Germaniumlegierung in Bezug auf das Kanalgebiet, ohne dass die Integrität der Gateelektrodenstruktur beeinträchtigt wird, wie dies nachfolgend detaillierter mit Bezug zu den 1a–1c erläutert ist, um in deutlicherer Weise einen konventionellen Ansatz für die Herstellung einer Silizium/Germaniumlegierung aufzuzeigen.
  • 1a zeigt schematisch eine Querschnittsansicht eines konventionellen Halbleiterbauelements 100 in einer frühen Fertigungsphase. Wie gezeigt, umfasst das Halbleiterbauelement 100 ein Substrat 101, etwa ein Siliziumsubstrat, über welchem eine vergrabene isolierende Schicht (nicht gezeigt) gebildet ist, wenn eine SOI(Silizium-auf-Isolator-)Konfiguration betrachtet wird. Ferner ist eine Silizium basierte Halbleiterschicht 102 über dem Substrat 101 ausgebildet und repräsentiert ein „aktives” Halbleitermaterial, um darin und darauf Schaltungselemente, etwa Transistoren und dergleichen, herzustellen. Wie gezeigt, umfasst die Halbleiterschicht 102 ein erstes aktives Gebiet 102a und ein zweites aktives Gebiet 102b, die durch eine Isolationsstruktur 103 getrennt sind, etwa durch eine flache Grabenisolation und dergleichen. Das aktive Gebiet 102a repräsentiert ein geeignet dotiertes Halbleitermaterial, um darin und darüber einen p-Kanaltransistor 150a zu bilden, während das aktive Gebiet 102b eine geeignete Dotierstoffkonzentration aufweist, um die grundlegenden Eigenschaften für einen n-Kanaltransistor 150b zu schaffen. In der gezeigten Fertigungsphase umfassen die Transistoren 150a, 150b eine Gateelektrodenstruktur 151, die ein Gateelektrodenmaterial 151a, eine Deckschicht 151b, die auf einer oberen Fläche der Gateelektrode 151a gebildet ist, und eine Gateisolationsschicht 151c, die das Gateelektrodenmaterial 151a von einem Kanalgebiet 152 der jeweiligen aktiven Gebiete 102a, 102b trennt. Ferner ist ein Abstandshalterelement 104a an Seitenwänden der Gateelektrodenstruktur 151 des p-Kanaltransistors 150a möglicherweise in Kombination mit einer Ätzstoppbeschichtung 105 gebildet. Andererseits ist der n-Kanaltransistor 150b durch eine Abstandshalterschicht 104 bedeckt, möglicherweise in Verbindung mit der Ätzstoppbeschichtung 105.
  • Das Halbleiterbauelement 100 kann gemäß den folgenden Prozesstechniken entsprechend gut etablierter konventioneller Vorgehensweisen zum Bereitstellen einer Silizium/Germaniumlegierung hergestellt werden. Nach dem Definieren der aktiven Gebiete 102a, 102b durch Herstellen der Isolationsstruktur 103 und durch Ausführen geeigneter Implantationssequenzen, um die grundlegende Dotierstoffkonzentration bereitzustellen, werden die Gateelektrodenstrukturen 151 hergestellt, indem ein geeignetes Material für die Gateisolationsschichten 151c aufgebracht wird, woran sich das Abscheiden eines Gateelektrodenmaterials anschließt. Ferner kann auch Material der Deckschichten 151b abgeschieden werden. Zu diesem Zweck können gut etablierte Oxidationsbehandlungen, Oberflächenbehandlungen und Abscheidetechniken eingesetzt werden, wobei dies von erforderlichen Materialien und deren Eigenschaften abhängt. Beispielsweise kann das Material für die Gateisolationsschicht 151c durch Oxidation und/oder Abscheidung oder Oberflächenbehandlung hergestellt werden, beispielsweise durch Bilden von Siliziumdioxid basierten Materialien mit einer Dicke von ungefähr einem bis mehrere Nanometer in komplexen Halbleiterbauelementen. In anderen Fällen werden dielektrische Materialien mit großem ε, etwa Hafniumoxid und dergleichen, die typischerweise eine dielektrische Konstante von 10 oder größer besitzen, wodurch die kapazitive Kopplung des Gateelektrodenmaterials 151an das Kanalgebiet 152 für eine gegebene physikalische Dicke des Gatedielektrikumsmaterials verbessert wird. Da nach wird ein geeignetes Material für die Gateelektrode 151a vorgesehen, beispielsweise in Form von Polysilizium und dergleichen, woran sich das Abscheiden des Deckmaterials 151b anschließt, das in Form eines Siliziumnitridmaterials und dergleichen vorgesehen werden kann. Während der nachfolgenden Strukturierung dieser Materialschichten werden aufwändige Lithografietechniken und Ätzprozesse angewendet, um die Gateelektrodenstruktur 151 mit einer gewünschten Gatelänge gemäß den Entwurfsregeln für das Bauelement 100 tz erhalten. Als Nächstes wird die Ätzstoppbeschichtung 105 hergestellt durch Abscheidung und/oder Oxidation, woran sich das Abscheiden der Abstandshalterschicht 104 anschließt, die typischerweise in Form eines Siliziumnitridmaterials vorgesehen wird, das thermisch aktivierte CVD (chemische Dampfabscheidung), Plasma unterstützte Prozesse und dergleichen, aufgebracht wird. Beim Abscheiden der Abstandshalterschicht 104 wird deren Dicke im Hinblick auf eine gewünschte Breite 104w des Abstandshalterelementes 104a eingestellt, die wiederum einen Abstand der Silizium/Germaniumlegierung festlegt, die in dem aktiven Gebiet 102a in einer späteren Fertigungsphase zu bilden ist. In komplexen Anwendungen wird die Breite 104w wünschenswerterweise verringert, um damit die verformungsinduzierende Wirkung zu verbessern, die durch das Silizium/Germaniummaterial erreicht wird. Obwohl jedoch eine geringere Dicke der Abstandshalterschicht 104 wünschenswert ist im Hinblick auf eine Steigerung der Leistung des Transistors 150a, muss ein gewisser minimaler Wert für die Dicke der Abstandshalterschicht 104 im Hinblick auf das Bewahren der gesamten Integrität des Gateelektrodenmaterials 151a und der Gateisolationsschicht 151c während der weiteren Bearbeitung beim Vorsehen der verformten Silizium/Germaniumlegierung beibehalten werden. Folglich wird typischerweise eine Dicke von 10–30 nm eingestellt, wodurch für eine erforderliche Prozesstoleranz im Hinblick auf die nachfolgenden Fertigungsprozesse gesorgt ist. Nach der Herstellung der Abstandshalterschicht 104 wird eine Ätzmaske 106 auf der Grundlage von Fotolithografietechniken bereitgestellt, um den Transistor 150b und den entsprechenden Bereich der Abstandshalterschicht 104 abzudecken, während der Transistor 150a der Einwirkung einer Ätzumgebung 107 ausgesetzt ist, so gestaltet ist, dass Material der Abstandshalterschicht 104 selektiv entfernt wird, wodurch das Abstandshalterelement 104a hergestellt wird. Der Ätzprozess 107 kann auf der Grundlage gut etablierter Plasma unterstützter anisotroper Ätztechniken ausgeführt werden, wobei bei Bedarf eine Steuerung des Ätzprozesses auf der Grundlage der Ätzstoppschichten 105 erfolgen kann. Danach wird die Beschichtung 105 entfernt und es wird ein weiterer Ätzprozess oder ein weiterer Schritt des Prozesses 107 auf der Grundlage geeignet ausgewählter Ätzparameter und einer anisotropen Ätzchemie ausgeführt, um in das aktive Gebiet 102a selektiv zu dem Abstandshalter 104a und der Isolationsstruktur 103 zu ätzen. Beispielsweise sind sehr selektive anisotrope Ätztechniken zum Entfernen von Silizium selektiv zu Oxid und Nitrid im Stand der Technik gut etabliert.
  • 1b zeigt schematisch das Halbleiterbauelement 100 in einem weiter fortgeschrittenen Herstellungsstadium. Wie gezeigt, sind entsprechende Aussparungen 108 benachbart zu der Gatelektrodenstruktur 151 und dem Abstandshalterelement 104a gebildet, wobei aufgrund der anisotropen Natur des vorhergehenden Plasma unterstützten Ätzprozesses im Wesentlichen vertikale Seitenwände 108s erhalten werden, so dass ein lateraler Abstand der Aussparungen 108 und somit der Silizium/Germaniumlegierung, die noch in einer späteren Fertigungsphase herzustellen ist, in Bezug auf das Gateelektrodenmaterial 151a im Wesentlichen durch die Breite 104w des Abstandshalters 104a festgelegt ist, möglicherweise in Verbindung mit der Dicke der Ätzstoppschicht 105, falls diese vorgesehen ist. Nach dem entsprechenden Ätzprozess für die Aussparungen oder vor diesem Prozess kann die Ätzmaske 106 entfernt werden.
  • Wie zuvor erläutert ist, hängt die Effizienz des verformungsinduzierenden Mechanismus, der durch die verformungsinduzierende Halbleiterlegierung erreicht wird, etwa die Silizium/Germaniumlegierung, die noch in die Aussparungen 108 einzufüllen ist, wesentlich von dem inneren Verformungspegel der Halbleiterlegierung der und der Menge und dem lateralen Abstand der Halbleiterlegierung von dem Kanalgebiet 152 ab. Da die Tiefe der Aussparungen 108 im Wesentlichen durch die Anfangsdicke der Halbleiterschicht 102 bestimmt ist, insbesondere, wenn eine SOI.-Konfiguration betrachtet wird, wird eine weitere Verbesserung des verformungsinduzierenden Mechanismus typischerweise dadurch erreicht, dass der laterale Abstand für eine gegebene Art von verformungsinduzierender Halbleiterlegierung verringert wird. Folglich wird typischerweise die Breite 104w des Abstandshalters 104a verringert, wobei jedoch weitere prozessabhängige Randbedingungen zu berücksichtigen sind, die die Grenze für eine minimale Breite 104w vorgeben. Beispielsweise sorgt der Abstandshalter 104a für die Integrität der Gateisolationsschicht 151c und des Gateelektrodenmaterials 151a während des vorhergehenden anisotropen Ätzprozesses und auch während einer nachfolgenden Prozesssequenz zum Vorbereiten des Halbleiterbauelements 100 für die selektive epitaktische Abscheidung des Silizium/Germaniummaterials. Beispielsweise werden in komplexen Anwendungen häufig modernste Gateelektrodenstrukturen mit einem dielektrischen Materialien mit großem E in der Gateisolationsschicht 151c in Verbindung mit einem Metall enthaltenden Elektrodenmaterial eingesetzt, die zuverlässig eingeschlossen werden müssen, um deren Eigenschaften zu behalten, beispielsweise im Hinblick auf relative Permittivität, die Austrittsarbeit und dergleichen. In anderen Fällen wird ein äußerst dünnes Siliziumdioxid basiertes Material verwendet, dessen Freilegung im Hinblick auf eine Ätzumgebung zu deutlichen Schäden führen kann und somit zu unvorhersagbaren Bauteileigenschaften des Transistors 105a führen kann. In einer nachfolgenden Fertigungsphase wird ferner das Bauelement 100 auf eine erhöhte Temperatur von beispielsweise 800°C und mehr aufgeheizt, um das Bauelement 100 für das Einladen in eine Prozesskammer oder Prozessumgebung vorzubereiten, die für das Ausführen eines relativen epitaktischen Aufwachsprozesses geeignet ist. Beispielsweise wird ein natives Oxid, das sich auf freiliegenden Oberflächenbereichen in den Aussparungen 108 gebildet haben kann, wobei jedoch ein gewisser Grad an Siliziumverflüssigung auftreten kann und somit zu einer gewissen Deformation der Form der Aussparungen 108 führen kann. Folglich ist eine weitere Verringerung der Breite 104w mit einer hohen Wahrscheinlichkeit des Hervorrufens und Schäden in der Gateelektrodenstruktur 151 verknüpft, was nicht mit den aufwändigen Fertigungsabläufen kompatibel ist.
  • 1c zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase, d. h. während eines selektiven epitaktischen Aufwachsprozesses 110, während welchem eine Silizium/Germaniumlegierung 111 in den Aussparungen 108 mit einem lateralen Abstand in Bezug auf das Gateelektrodenmaterial 151a hergestellt ist, der im Wesentlichen durch die Breite 104w bestimmt ist, wie dies zuvor erläutert ist. Auf der Grundlage des vorbestimmten Anteils einer Germaniumsorte, die in dem Material 111 eingebaut ist, kann somit der interne Verformungspegel im Wesentlichen durch den lateralen Abstand des Materials 111 zu dem Material in dem Kanalgebiet 152 bestimmt werden. Bei einer weiteren Verringerung der gesamten Transistorabmessung ist jedoch eine weitere Erhöhung der Verformungsübertragungseffizienz nicht auf der Grundlage konventioneller Prozessstrategien skalierbar, wie sie zuvor beschrieben sind.
  • Angesichts der zuvor beschriebenen Situation betrifft die vorliegende Offenbarung Halbleiterbauelemente und Prozesse, in denen eine eingebettete Halbleiterlegierung in unmittelbarer Nähe an dem Kanalgebiet angeordnet werden kann, wobei eines oder mehrere der oben genannten Probleme vermieden oder zumindest verringert werden kann.
  • Überblick über die Offenbarung
  • Im Allgemeinen betrifft die vorliegende Offenbarung Halbleiterbauelemente und Techniken, in denen die Größe von Aussparungen in einer gut steuerbaren Weise vergrößert wird, indem die laterale Ausdehnung vergrößert wird, so dass die Aussparung sich bis unter das Gateelektrodenmaterial erstrecken, während gleichzeitig die Integrität der Gateelektrodenstruktur beibehalten wird. In einigen anschaulichen hierin offenbarten Aspekten werden die Aussparungen so gebildet, dass diese sich unter einer entsprechenden Abstandshalterstruktur und unter einem Gateelektrodenmaterial erstrecken, wodurch eine verformungsinduzierende Halbleiterlegierung in direktem Kontakt mit dem Halbleitermaterial des Kanalgebiets angeordnet wird, was somit einer erhöhten Ladungsträgerbeweglichkeit beiträgt. Gleichzeitig wird eine gewisse Menge des anfänglichen Halbleitermaterials beibehalten, zumindest an der Grenzfläche, die durch die Gatedielektriumsschicht und das anfänglich vorgesehene Halbleitermaterial gebildet ist, wodurch die Integrität der Gateelektrodenstruktur bewahrt wird. In ähnlicher Weise kann die Abstandshalterstruktur beibehalten werden und kann somit in zuverlässiger Weise eine Einwirkung auf empfindliche Bereiche der Gateelektrodenstruktur von kritischen Prozessumgebungen, etwa einer Ätzatmosphäre, erhöhten Temperaturen, wie sie bei der Vorbereitung des Bauelements für den selektiven epitaktischen Wachstumsprozess und dergleichen auftreten, zuverlässig zu verhindern. In einigen hierin offenbarten Aspekten wird ein hohes Maß an Steuerbarkeit bei der Herstellung der entsprechenden Aussparungen erreicht, indem zwei unterschiedliche Ätzprozesse angewendet werden, d. h. ein Ätzprozess auf der Grundlage einer Plasma unterstützen anisotropen Ätzumgebung und ein nachfolgender Ätzprozess, der eine kristallografische anisotrope Ätzwirkung aufweist, wodurch die Integrität zumindest eines Teils des anfänglichen Halbleitermaterials in der Nähe des Dielektrikumsmaterials sichergestellt ist. Folglich wird eine höhere Flexibilität bei der Herstellung entsprechender Aussparungen und somit ein höheres Maß an Skalierbarkeit des verformungsinduzierenden Mechanismus für komplexe Transistorelemente erreicht.
  • Ein anschauliches hierin offenbartes Verfahren umfasst das Bilden von Aussparungen in einem kristallinen Halbleitergebiet lateral beabstandet zu einer Gateelektrodenstruktur eines Transistors, indem ein erster Ätzprozess auf der Grundlage einer Plasmaumgebung ausgeführt wird, wobei die Aussparungen einen lateralen Abstand entlang einer Längsrichtung in Bezug auf ein Elektrodenmaterial der Gateelektrodenstruktur besitzen. Das Verfahren umfasst ferner das Vergrößern der Aussparungen entlang der Längsrichtung, so dass sich diese unter das Elektrodenmaterial erstrecken, indem ein zweiter Ätzprozess ausgeführt wird. Ferner wird eine verformungsinduzierende Halbleiterlegierung in den Ausspa rungen hergestellt und schließlich werden Drain- und Sourcegebiete in einem Teil der verformungsinduzierenden Halbleiterlegierung gebildet.
  • Ein weiteres anschauliches hierin offenbartes Verfahren betrifft das Bilden einer eingebetteten verformungsinduzierenden Halbleiterlegierung in einem Transistor. Das Verfahren umfasst das Bilden von Aussparungen in einem aktiven Gebiet des Transistors, so dass diese sich unter einem Elektrodenmaterial einer Gateelektrodenstruktur erstrecken, die über einem Teil des aktiven Gebiets gebildet ist. Das Verfahren umfasst ferner das epitaktische Aufwachsen der verformungsinduzierenden Halbleiterlegierung in den Aussparungen, so dass es mit Material des aktiven Gebiets, das unter dem Elektrodenmaterial gebildet ist, in Kontakt ist, wobei das Material von dem Elektrodenmaterial durch eine Gateisolationsschicht der Gateelektrodenstruktur gebildet ist.
  • Ein anschaulicher hierin offenbarter Feldeffekttransistor umfasst eine Gateelektrodenstruktur, die über einem kristallinen Halbleitergebiet gebildet ist und eine Gatedielektrikumsschicht aufweist, die ein Elektrodenmaterial von dem kristallinen Halbleitergebiet trennt, wobei die Gatedielektrikumsschicht eine erste Grenzfläche mit einem Kanalbereich des kristallinen Halbleitergebiets bildet. Der Feldeffekttransistor umfasst ferner eine verformungsinduzierende Halbleiterlegierung, die in dem kristallinen Halbleitergebiet auf einer Drainseite und einer Sourceseite und unter der Gatedielektrikumsschicht gebildet ist, wobei die verformungsinduzierende Halbleiterlegierung eine zweite Grenzfläche mit dem Kanalbereich bildet und darin eine Verformung hervorruft. Schließlich umfasst der Feldeffekttransistor Drain- und Sourcegebiete, die in dem kristallinen Halbleitergebiet und einem Teil der verformungsinduzierenden Halbleiterlegierung gebildet sind.
  • Kurze Beschreibung der Zeichnungen
  • Diverse Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
  • 1a–1c schematisch Querschnittsansichten eines konventionellen Halbleiterbauelements während diverser Fertigungsphasen bei der Herstellung einer Silizium/Germaniumlegierung in einem p-Kanaltransistor gemäß konventioneller Strategien zeigen;
  • 2a–2c schematisch Querschnittsansichten des Transistors während diverser Fertigungsphasen bei der Herstellung von Aussparungen mit einer größeren lateralen Größe und beim Füllen der Aussparungen mit einer verformungsinduzierenden Halbleiterlegierung gemäß anschaulicher Ausführungsformen zeigen;
  • 2d–2h schematisch das Halbleiterbauelement während diverser Fertigungsphasen zeigen, wenn die Aussparungen mit größerer lateraler Erstreckung auf der Grundlage einer geeigneten Ätzstoppschicht oder Ätzsteuerschicht gemäß noch weiterer anschaulicher Ausführungsformen hergestellt werden; und
  • 2i und 2k schematisch Draufsichten des Halbleiterbauelements gemäß anschaulicher Ausführungsformen zeigen, in denen ein Versteifungsbereich so vorgesehen ist, dass die mechanische Integrität der Gateelektrodenstruktur, die über den Aussparungen mit der größeren lateralen Erstreckung gebildet ist, verbessert wird.
  • Detaillierte Beschreibung
  • Obwohl die vorliegende Offenbarung mit Bezug zu den Ausführungsformen beschrieben ist, wie sie in der folgenden detaillierten Beschreibung sowie den Zeichnungen dargestellt sind, sollte beachtet werden, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen, die vorliegende Offenbarung auf die speziellen anschaulichen offenbarten Ausführungsformen einzuschränken, sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich beispielhaft die diversen Aspekte der vorliegenden Offenbarung dar, deren Schutzbereich durch die angefügten Patentansprüche definiert ist.
  • Im Allgemeinen betrifft die vorliegende Offenbarung Halbleiterbauelemente und Techniken zu deren Herstellung, wobei der verformungsinduzierende Mechanismus einer Halbleiterlegierung, die in dem aktiven Gebiet eines Transistors gebildet ist, verbessert wird, wobei dennoch für bessere Integrität der Gateelektrodenstrukturen gesorgt ist, in denen beispielsweise eine gewünschte Breite der Abstandshalter beibehalten wird. Dazu wird zumindest die laterale Größe von Aussparungen auf der Grundlage eines gut steuerbaren Ätzprozesses vergrößert, so dass die Aussparungen sich bis unter das Gateelektrodenmaterial erstrecken, wobei dennoch nicht in unerwünschter Weise eine Grenzfläche beeinträchtigt, die zwischen dem Gatedielektrikumsmaterial und dem anfänglichen Halbleitermaterial des akti ven Gebiets, auf welchem die Gateelektrodenstruktur ausgebildet ist, hergestellt ist. In einer anschaulichen Ausführungsform beruht der Prozess der Herstellung der Aussparungen auf einem Plasma unterstützten Ätzprozess, gefolgt von einem nasschemischen Ätzprozess, der die laterale Abmessung entlang einer Kanallängsrichtung vergrößert. In einigen anschaulichen Ausführungsformen wird der nasschemische Ätzprozess als ein kristallografisch anisotroper Ätzprozess ausgeführt, wodurch eine gut definierte Form der Aussparungen geschaffen wird, wobei auch die Integrität der Grenzfläche zwischen einem Kanalbereich des Halbleitermaterials und der Gatedielektrikumsschicht beibehalten wird. Beispielsweise wird eine Nassätzchemie verwendet, die eine geringere Abtragsrate in Bezug auf eine <111>-Kristallorientierung oder eine physikalisch dazu äquivalente Orientierung besitzt, etwa eine <111>-Orientation, eine <-111>-Orientierung und dergleichen, so dass im Wesentlichen rechteckige Aussparungen, die durch den vorhergehenden anisotropen Plasma unterstützten Ätzprozess geschaffen werden, in eine „hexagonale” oder diamantförmige Aussparung mit geneigten Grenzflächen zu dem benachbarten Kanalbereich des Halbleitermaterials geformt werden. Daher ist die Abtastrate während des lateralen Vergrößerns der Aussparungen in diesen Ausführungsformen durch die Kristallkonfiguration festgelegt und ergibt somit eine gut steuerbare und sehr reproduzierbare endgültige Form und Größe der Aussparungen. Ferner kann der Grad der „Unterätzung” eines Gateelektrodenmaterials gemäß den gesamten Bauteilerfordernissen eingestellt werden, wobei selbst ein komplettes „Zusammenwachsen” der Aussparungen unter dem Gateelektrodenmaterial in einigen Ausführungsformen angewendet wird, wobei dennoch die Integrität des Gatedielektrikumsmaterials bewahrt wird, da ein Kanalbereich des anfänglichen Halbleitermaterials weiterhin beibehalten wird. In einigen anschaulichen Ausführungsformen wird der Ätzprozess, der so ausgeführt wird, dass die Aussparungen und das Elektrodenmaterial „getrieben” werden, dadurch unterstützt, dass ein geeignetes Ätzstoppmaterial oder Ätzsteuermaterial vorgesehen wird, das selektiv auf einer unteren Fläche der anfänglichen Aussparung vorgesehen wird, wodurch eine bessere Steuerbarkeit der endgültigen Größe der Aussparungen ermöglicht wird. Folglich kann die Wirkung des Plasma unterstützten Ätzprozesses und des nachfolgenden „lateralen” Ätzprozesses voneinander zu einem gewissen Grad entkoppelt werden, woraus sich eine bessere Prozessgleichmäßigkeit und somit eine geringere Transistorvariabilität ergibt, wobei dennoch ein besserer gesamter Verformungsübertragungsmechanismus erreicht wird.
  • In noch weiteren anschaulichen Ausführungsformen werden mindestens eine oder mehrere Bereiche in dem aktiven Gebiet beibehalten, in denen das Unterätzen des Gateelektroden materials vermieden wird, um damit eine erhöhte mechanische Stabilität der Gateelektrodenstrukturen beim Füllen der Aussparungen mit der verformungsinduzierenden Halbleiterlegierung beizubehalten. Zu diesem Zweck werden in dem Drainbereich und/oder dem Sourcebereich geeignet positionierte und dimensionierte Versteifungsbereiche bereitgestellt, die mechanisch mit der Gateelektrodenstruktur gekoppelt sind und dieser eine bessere mechanische Stabilität verleihen, so dass selbst sehr ausgeprägte Grade an Unterätzung des Gateelektrodenmaterials angewendet werden können, ohne ein signifikantes Abheben der Gateelektrodenstruktur während des selektiven epitaktischen Aufwachsprozesses zu erzeugen. Beispielsweise wird ein zusätzliches Maskenmaterial, etwa ein Gateelektrodenmaterial und dergleichen, aufgebracht, wodurch eine zusätzliche Maske während der Sequenz für das Ätzen der Aussparungen bereitgestellt wird. In anderen Fällen wird ein gewisser Grad an Ätzselektivität in Bezug auf die Dotierstoffsorte vorteilhaft ausgenutzt, um damit eine Materialabtragung in gewissen Bereichen zu vermeiden, wodurch ebenfalls für eine „aufgeteilte” Aussparung gesorgt wird, zumindest auf der Drainseite oder der Sourceseite des Transistors, so dass damit ein Verstärkungsbereich für die Gateelektrodenstruktur während des nachfolgenden epitaktischen Nachwachsprozesses erhalten wird.
  • Mit Bezug zu den 2a–2j werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben, wobei auch bei Bedarf auf die 1a–1c Bezug genommen wird.
  • 2a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 200 mit einem Substrat 201, über welchem eine Halbleiterschicht 202 gebildet ist. Ferner zuvor mit Bezug zu Bauelement 100 erläutert ist, kann in einigen Ausführungsformen eine vergrabene isolierende Schicht 201a zwischen dem Substrat 201 und der Halbleiterschicht 202 vorgesehen sein, wenn eine SOI-Konfiguration erforderlich ist, zumindestens in einigen Bauteilgebieten des Bauelements 200. In anderen Fällen wird eine Vollsubstratkonfiguration verwendet, in der die Halbleiterschicht 202 eine Dicke aufweist, die deutlich größer ist als eine vertikale Erstreckung von Drain- und Sourcebereichen eines Transistors 250. In anderen Fällen repräsentiert die Halbleiterschicht 202 einen oberen Bereich eines kristallinen Materials des Substrats 201. In der Halbleiterschicht 202, die ein Silizium basiertes Material repräsentieren kann, ist ein aktives Gebiet 202a mittels einer Isolationsstruktur 203 definiert, die in der gezeigten Ausführungsform sich bis hinab zu der vergrabenen isolierenden Schicht 208 erstreckt. In der gezeigten Ausführungsform ist das aktive Gebiet 202a geeignet so dimensioniert, dass es den Transistor 250 aufnimmt, während in anderen Fällen mehrere Transistorelemente in und über dem aktiven Gebiet 202a gebildet sein können, wobei dies von der gesamten Schaltungskonfiguration des Bauelements 200 abhängt. In der gezeigten Fertigungsphase umfasst der Transistor 250 eine Gateelektrodenstruktur 251, die ein Gateelektrodenmaterial 251a, eine Deckschicht 251b und eine Gatedielektrikumsschicht 251c aufweist. Ferner ist an Seitenwänden der Gateelektrodenstruktur 251 eine Abstandshalterstruktur 204a möglicherweise in Verbindung mit einer Ätzstoppbeschichtung 204b so gebildet, dass in Verbindung mit der Deckschicht 251b das Elektrodenmaterial 251a und die Gatedielektrikumsschicht 251c eingeschlossen sind, wie dies auch zuvor erläutert ist. Es sollte beachtet werden, dass im Hinblick auf die bislang beschriebenen Komponenten die gleichen Kriterien gelten, wie sie auch zuvor in Zusammenhang mit dem Bauelement 100 beschrieben sind. Das heißt, die Gateelektrodenstruktur 251 kann eine beliebige geeignete Konfiguration aufweisen und besitzt eine laterale Erstreckung entlang einer Längsrichtung, die als L bezeichnet ist, die ungefähr 50 nm und weniger in komplexen planaren Transistorarchitekturen betragen kann. In ähnlicher Weise besitzt das Abstandshalterelement 204a in Verbindung mit der optionalen Ätzstoppbeschichtung 204b eine Lateralerstreckung entlang der Längsrichtung L, wie dies für die weitere Bearbeitung des Bauelements 200 als geeignet erachtet wird, wie dies auch zuvor beschrieben ist. Beispielsweise umfasst die Gateelektrodenstruktur 251 komplexe Materialien, etwa Metall enthaltende Elektrodenmaterialien, die auf der dielektrischen Schicht 251c gebildet sind, die bei Bedarf ein dielektrisches Material mit großem E enthalten kann. In diesem Falle muss ein zuverlässiger Einschluss insbesondere des empfindlichen dielektrischen Materials mit großem ε und der weiteren Bearbeitung des Bauelements sichergestellt sein, bis jegliche Hochtemperaturprozesse für die Fertigstellung des Transistors 250 nicht mehr erforderlich sind.
  • Die Komponenten des Halbleiterbauelements 200, die bislang beschrieben sind, können auf der Grundlage von Prozesstechniken hergestellt werden, wie sie zuvor im Zusammenhang mit dem Halbleiterbauelement 100 beschrieben sind. Somit wird nach der Fertigstellung der Gateelektrodenstruktur 251 auf der Grundlage einer geeigneten Fertigungssequenz zur Herstellung der Abstandshalterstruktur 204a möglicherweise in Verbindung mit einer Maskenschicht, wie dies auch zuvor mit Bezug zu den Transistoren 150a, 150b (siehe 1a) erläutert ist, das Bauelement 200 einer Ätzumgebung 207a ausgesetzt, in einigen anschaulichen Ausführungsformen auf der Grundlage einer Plasmaumgebung in Verbindung mit einer geeigneten Ätzchemie eingerichtet wird, um Material des aktiven Gebiets 202a selektiv zu dem Abstandshalter 204a, der Deckschicht 251b und der Isolationsstruktur 203 zu entfernen, wobei ähnliche Prozesstechniken eingesetzt werden können, wie sie auch zuvor erläutert sind. Es sollte beachtet werden, dass Prozessparameter des Ätzprozesses 207a geeignet so eingestellt sind, dass die Wirkung eines nachfolgenden Ätzprozesses berücksichtigt wird, der ausgeführt wird, um die laterale Größe von Aussparungen 208a zu vergrößern, die auf der Grundlage des Ätzprozesses 207a erhalten werden. Das heißt, in einigen anschaulichen Ausführungsformen wird eine Tiefe der Aussparungen 208a so eingestellt, dass eine weitere Vergrößerung der Tiefe während des nachfolgenden Ätzprozesses möglich ist, wobei dennoch zuverlässig eine gewisse Menge eines „Schablonenmaterials” des aktiven Gebiets 202a beibehalten wird. Wie beispielsweise durch die gestrichelte Linie 208b angezeigt ist, die die Wirkung eines nachfolgenden kristallografisch anisotropen Ätzprozesses zeigt, wird die anfängliche Tiefe der Aussparungen 208a geeignet so eingestellt, dass ein gewünschtes „Eindringen” in einem Kanalbereich 252 erreicht wird, während gleichzeitig eine gewisse Menge des Materials über der vergrabenen isolierenden Schicht 201a beibehalten wird. Somit kann für eine gegebene Ätzrate während des Prozesses 207a eine gewünschte Tiefe der Aussparungen 208a effizient auf der Basis des Steuerns der Ätzzeit eingestellt werden, während in anderen anschaulichen Ausführungsformen ein gewisser Grad an Entkopplung einer vertikalen und lateralen Ätzrate während eines nachfolgenden Ätzprozesses erreicht wird, in dem eine geeignete Ätzsteuerschicht bereitgestellt, wie dies nachfolgend detaillierter beschrieben ist. Folglich wird der Ätzprozess 207a auf der Grundlage einer beliebigen gut etablierten anisotropen Ätzprozesstechnik ausgeführt, um ein kristallines Silizium basiertes Halbleiterleitermaterial selektiv zu dielektrischen Materialien, etwa Siliziumdioxid, Siliziumnitrid und dergleichen, abzutragen.
  • 2b zeigt schematisch das Halbleiterbauelement 200, wenn es der Einwirkung einer weiteren Ätzumgebung 207b ausgesetzt ist, die für eine gut steuerbare laterale Vergrößerung der Aussparungen sorgt, um damit die Aussparung 208b mit einer gewünschten Gesamtgröße zu erhalten, wobei diese sich unter dem Gateelektrodenmaterial 251a erstrecken, wobei dennoch die Integrität einer Grenzfläche 252s gewährleistet ist, die zwischen dem Kanalbereich 252 und der Gatedielektrikumsschicht 251c gebildet ist. In einigen Ausführungsformen wird der Ätzprozess 207b auf der Grundlage eines nasschemischen Ätzprozesses ausgeführt, der ein kristallografisch anisotropes Ätzverhalten aufweist, das so verstanden werden soll, dass damit ein Ätzverhalten beschrieben wird, in welchem die Abtragsrate zumindest in einer kristallografischen Orientierung deutlich geringer ist im Vergleich zu einer oder mehreren anderen Kristallrichtungen. Beispielsweise zeigen Nassätzchemien auf der Grundlage von Kaliumhydroxid eine deutlich geringere Ätzrate entlang einer <111>-Richtung in Silizium oder einer dazu physikalisch äquivalenten Richtung, was zu einer entsprechenden geneigten Oberfläche 208s der Aussparungen 208b führt. Entsprechende Winkel der geneigten Oberfläche 208s in Bezug auf eine Oberflächennormale 201n sind durch die Kristallkonfiguration gegeben, wobei in dem gezeigten Beispiel die Oberflächennormale 201n einer <100>-Kristallachse oder einer dazu physikalisch äquivalenten Achse entspricht, während eine Kanallängsrichtung, d. h. die Längsrichtung L, einer <110>-Richtung oder einer dazu physikalisch äquivalenten Richtung entspricht. In diesem Falle entsprechen die Oberflächen 208s im Wesentlichen der Orientierung von (111)-Ebenen des Siliziumkristalls, die einen Winkel von ungefähr 36° in Bezug auf die Oberflächennormale 201n besitzen. Folglich haben die geneigten Oberflächen 208s einen gemeinsamen „Scheitelpunkt” oder eine Kante 208e, die unter dem Elektrodenmaterial 251a angeordnet ist, wobei der Grad an „Unterätzung”, d. h. die laterale Position des Scheitels oder der Kanten 208e, durch Parameter des Ätzprozesses 207b festgelegt ist. Somit besitzen die Kanten 208e unter dem Gateelektrodenmaterial 251a einen speziellen Abstand 208d, dessen Größe durch geeignetes Auswählen der Parameter des Ätzprozesses 207b eingestellt werden kann. In anderen anschaulichen Ausführungsformen (nicht gezeigt) verbinden sich die Aussparungen 208b unter dem Gateelektrodenmaterial 251a, wobei dennoch das geneigte Voranschreiten der Ätzfront, das durch das kristallografisch anisotrope Ätzrezept verursacht wird, dennoch den Kanalbereich 252 beibehält und somit zu einem stark verwandten Silizium basierten Material führt, wobei dennoch die Integrität der Grenzfläche 252s beibehalten wird.
  • In einer anschaulichen Ausführungsform wird der Ätzprozess 207b auf der Grundlage von Tetramethylammoniumhydroxid (TMAH) ausgeführt, das ein nasschemisches Mittel ist, das typischerweise zum Ätzen von Fotolackmaterial eingesetzt wird, das jedoch auch in höheren Konzentrationen und bei erhöhten Temperaturen von ungefähr 50–100°C zum Ätzen von Siliziummaterial verwendet werden kann. TMAH zeigt eine hohe Selektivität in Bezug auf Siliziumdioxidmaterial und auch in Bezug auf Siliziumnitrid, so dass die Deckschicht 251b, der Abstandshalter 204a und die Isolationsstruktur 203 nur eine vernachlässigbare Materialerosion erleiden, wodurch die Integrität des Elektrodenmaterials 251a und der Gatedielektrikumsschicht 251c beibehalten werden. Des Weiteren zeigt TMAH auch eine gewünschte kristallografisch anisotrope Ätzwirkung, wodurch ein sehr steuerbares laterales Voranschreiten der Ätzfront erreicht wird, um damit den Kanalbereich 252 zu bewahren. In einigen Fällen ist es wünschenswert, die vertikale Ätzrate von der lateralen Ätzrate zu einem gewissen Grade zu „entkoppeln”, um damit die Ränder 208e weiter in den Kanalbereich 252 „hineinzutreiben”, ohne dass die Tiefe der Aussparungen 208a (siehe 2a) nennenswert vergrößert wird. In diesem Falle kann TMAH vorteilhaft die Verbindung mit einem n-Dotiermittel, das in dem aktiven Gebiet 202a auf einer speziellen Tiefe angeordnet ist, verwendet werden, da die Ätzrate von TMAH deutlich geringer ist in einem n-dotierten Siliziummaterial. Daher wird in einigen anschaulichen Ausführungsformen eine entsprechende n-Dotierstoffsorte, etwa Arsen, in das aktive Gebiet 202a eingeführt, beispielsweise vor dem Bilden der Aussparungen 208a (siehe 2a) oder nach dem Bilden dieser Aussparungen, um damit die entsprechenden Ätzstoppeigenschaften zu schaffen. In anderen Fällen werden zusätzliche Ätzsteuermaterialien vorgesehen, wie dies nachfolgend detaillierter beschrieben ist.
  • 2c zeigt schematisch das Halbleiterbauelement 200, wenn es der Einwirkung einer Abscheideumgebung 210 zum Abscheiden einer geeigneten Halbleiterlegierung ausgesetzt ist, etwa von Silizium/Germanium, Silizium/Germanium/Zinn, Silizium/Zinn, Silizium/Kohlenstoff und dergleichen. Während des selektiven epitaktischen Wachstumsprozesses 210, der auf der Grundlage gut etablierter Prozesstechniken ausgeführt werden kann, wird eine verformungsinduzierende Halbleiterlegierung 211 in den Aussparungen 208b gebildet, wobei für eine gegebene Zusammensetzung der Halbleiterlegierung 211 ein größerer Betrag an Verformung 211s innerhalb des Kanalbereichs 252 erreicht wird, da dessen Material direkt mit der verformungsinduzierenden Halbleiterlegierung in Kontakt ist, wodurch eine Grenzfläche 252t gebildet wird. Folglich reicht im Gegensatz zu konventionellen Strategien die Grenzfläche 252t lateral bis unter das Gateelektrodenmaterial 251a, wobei direkt eine Wirkung auf den verbleibenden Kanalbereich 252 ausgeübt und ein erhöhter Grad an Verformung 211s darin erzeugt wird. Aufgrund der kristallografischen anisotropen Natur des vorhergehenden Ätzprozesses, der zu der speziellen Form der Aussparungen 208b führt, besitzt auch die verformungsinduzierende Halbleiterlegierung 211 geneigte Oberflächenbereiche, d. h. die Grenzflächen 252t, die mit dem Kanalbereich 252 gebildet sind. Es sollte beachtet werden, dass, wie zuvor erläutert ist, die Aussparungen 208b unter dem Gateelektrodenmaterial 251a auch miteinander verbunden sein können.
  • Es sollte beachtet werden, dass in anderen anschaulichen Ausführungsformen die Halbleiterlegierung 211 in Form einer Silizium/Kohlenstofflegierung vorgesehen werden kann, die somit für eine Zugverformungskomponente in dem Kanalbereich 252 sorgt, was vorteilhaft ist, wenn der Transistor 250 einen n-Kanaltransistor repräsentiert. In anderen anschaulichen Ausführungsformen (nicht gezeigt) werden Aussparungen in der Art, wie sie durch die Aussparungen 208b repräsentiert sind, ebenfalls in anderen Transistoren hergestellt und werden mit einer geeigneten Hableiterlegierung aufgefüllt, um damit eine geeignete Verformungskomponente für unterschiedliche Arten von Transistoren bereitzustellen. Wie beispielsweise zuvor mit Bezug zu dem Bauelement 100 erläutert ist, können n-Kanaftransistoren während der Prozesssequenz zur Herstellung einer kompressiven verformungsinduzierenden Halbleiterlegierung in p-Kanaltransistoren maskiert werden. Nach einer entsprechenden Prozesssequenz können p-Kanaltransistoren maskiert werden und eine geeignete Fertigungssequenz wird auf n-Kanaltransistoren angewendet, um eine zugverformte verformungsinduzierende Halbleiterlegierung zu bilden, etwa eine Silizium/Kohlenstofflegierung, wodurch das Leistungsverhalten dieser Transistoren deutlich verbessert wird. In anderen Fällen wird zumindest eine gewisse Sequenz aus Prozessen gemeinsam für beide Arten von Transistoren ausgeführt, beispielsweise das Bilden der entsprechenden Aussparungen, und danach wird eine Art an Transistoren in geeigneter Weise maskiert, während die Aussparungen der anderen Transistorart aufgefüllt werden.
  • 2d zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, umfasst der Transistor 250 Drain- und Sourcegebiete 253, die teilweise in der verformten Halbleiterlegierung 211 ausgebildet sind. Des Weiteren ist eine Seitenwandabstandshalterstruktur 216 an Seitenwänden der Gateelektrodenstruktur 251 gebildet, wobei die Abstandshalterstruktur 216 eine beliebige geeignete Konfiguration aufweist, wie sie für die gesamte Prozessstrategie und die Erfordernisse des Transistors 250 notwendig ist. Des Weiteren sind Metallsilizidgebiete 215 in den Drain- und Sourcegebieten 253 und bei Bedarf in dem Gateelektrodenmaterial 251a ausgebildet.
  • Das in 2d gezeigte Halbleiterbauelement 200 kann auf der Grundlage der folgenden Prozesse hergestellt werden. Nach dem Bereitstellen der Halbleiterlegierung 211 werden der Abstandshalter 204a und die Deckschicht 251b (siehe 2c) entfernt und danach wird eine Abstandshalterstruktur 216 hergestellt oder zumindest ein Teil davon, um als eine Implantationsmaske bei der Erzeugung eines Teils der Drain- und Sourcegebiete 253 auf der Grundlage eines Ionenimplantationsprozesses zu dienen. Nach der Herstellung der Drain- und Sourcegebiete 253 wird ein geeigneter Ausheizprozess ausgeführt, um die Dotierstoffsorten zu aktivieren und durch Implantation hervorgerufene Schäden zu rekristallisieren. Als nächstes werden die Metallsilizidgebiete 215 hergestellt, beispielsweise unter Anwendung gut etablierter Techniken. Nachfolgend können weitere verformungsinduzierende Mechanismen eingerichtet werden, beispielsweise durch Bereitstellen stark verspannter dielektrischer Materialien über dem Transistor 250, gefolgt von der Abscheidung eines geeigneten dielektrischen Zwischenschichtmaterials. Folglich kann sich die verformungsinduzierende Halbleiterlegierung 211 tief in den Kanalbereich 252 erstrecken und somit die Grenzfläche 252s bilden, wodurch verbesserte Verformungsbedingungen darin erreicht werden, die für eine hohe Ladungsträgerbeweglichkeit und somit ein gutes Transistorleistungsverhalten sorgen.
  • Mit Bezug zu den 2e–2i werden nunmehr weitere anschauliche Ausführungsformen beschrieben, in denen eine bessere Steuerbarkeit der Dimensionierung der Aussparungen erreicht wird, indem ein Ätzstoppmaterial oder Ätzsteuermaterial vorgesehen wird.
  • 2e zeigt schematisch das Halbleiterbauelement 200 mit den Aussparungen 208a, die in dem aktiven Gebiet 202a auf der Grundlage eines Plasma unterstützten anisotropen Ätzprozesses hergestellt sind. Danach wird in einigen anschaulichen Ausführungsformen eine Ätzsteuerschicht 220 hergestellt, beispielsweise auf der Grundlage einer geeigneten Behandlung 221, etwa in Form einer Plasma gestützten Behandlung, eines Ionenimplantationsprozesses und dergleichen. Beispielsweise resultiert die Behandlung 221 in einer signifikanten Modifizierung des Ätzverhaltens horizontale Bereiche des aktiven Gebiets 202a aufgrund eines hohen Grades an gerichteter Wirkung der Behandlung 221. Beispielsweise wird eine Plasma unterstützte Oxidation in Gang gesetzt, um die Ätzsteuerschicht 220 zu erzeugen. In anderen Fällen wird die Behandlung 221 als ein Ionenimplantationsprozess ausgeführt, um eine geeignete Sorte, etwa Sauerstoff und dergleichen, einzubauen, wodurch ebenfalls ein deutlich anderes Ätzverhalten während eines nachfolgenden Ätzprozesses erreicht wird. In noch anderen anschaulichen Ausführungsformen wird eine geeignete Dotierstoffsorte, etwa eine n-Dotierstoffsorte, eingebaut, um die Schicht 220 zu bilden. Es sollte beachtet werden, dass der Prozess 221 in diesem Falle auch vor dem eigentlichen Ätzen der Aussparungen 208a durch Auswählen geeigneter Implantationsparameter ausgeführt werden kann. Aufgrund der sehr richtungsgebundenen Natur des Ionenimplantationsprozesses werden die Seitenwände 208w der Aussparungen 208a wesentlich weniger im Vergleich zu den horizontalen Bereichen beeinflusst. Selbst wenn eine entsprechende Modifizierung an den Seitenwänden 208w auftritt, kann beispielsweise ein entsprechendes modifiziertes Material effizient entfernt werden, wobei dennoch ein deutlicher Anteil der Ätzsteuerschicht 220 beibehalten wird, da diese Schicht eine deutlich größere Dicke im Vergleich zum entsprechenden Bereich besitzt, der an den Seitenwänden 208w gebildet ist. In anderen anschaulichen Ausführungsformen wird ein Zwischenätzschutz vor dem Modifizierungsprozess 221 ausgeführt, beispielsweise in Form eines isotopen Plasma unterstützten Ätzprozesses, eines isotopen nasschemischen Ätzprozesses und dergleichen, um in geeigneter Weise die Größe der Aussparung 208a zu vergrößern, wie dies durch die gestrichelte Linie 208c angedeutet ist. Somit werden in diesem Falle die Seitenwände 208w weiter in den Kanalbereich 252 hineingetrieben, so dass eine abscheidende Wirkung der Abstandshalter 204a während des Prozesses 221 ausgeprägter ist, wodurch der Unterschied in der Wirkung zwischen horizontalen und vertikalen freiliegenden Bereichen der Aussparung 208b, 208c vergrößert wird.
  • 2f zeigt schematisch das Halbleiterbauelement 200, wenn es dem Ätzprozess 207b zur Herstellung der Aussparungen 208b unterworfen wird, wie dies durch die gestrichelten Linien angezeigt ist. Wie zuvor erläutert ist, können beispielsweise eine Vielzahl nasschemischer Ätzrezepte einen hohen Grad an Selektivität in Bezug auf Materialien, etwa Siliziumdioxid, Siliziumnitrid und dergleichen, aufweisen, und somit wird die Ätzrate in vertikaler Richtung deutlich geringer sein aufgrund der Anwesenheit der Ätzsteuerschicht oder Ätzstoppschicht 220. Wie beispielsweise zuvor erläutert ist, zeigt TMAH eine ausgezeichnete Selektivität beim Ätzen von Siliziummaterial in Bezug auf Siliziumdioxid, Siliziumnitrid und dergleichen. Somit ist das Voranschreiten der Ätzfront während des Ätzprozesses 207b im Wesentlichen auf die laterale Richtung beschränkt, wobei, wie zuvor erläutert ist, das kristallografisch anisotrope Ätzverhalten für den hohen Grad an Steuerbarkeit sorgt, um damit den Kanalbereich 252 zu bewahren. Nach der Herstellung der Aussparungen 208b, die sich in der Mitte des Kanalbereiches 252 verbinden können, wie dies zuvor erläutert ist, kann somit die weitere Bearbeitung fortgesetzt werden, indem die Ätzsteuerschicht 220 entfernt wird, beispielsweise auf der Grundlage einer beliebigen geeigneten Ätzchemie, und indem die verformungsinduzierende Halbleiterlegierung abgeschieden wird, wie dies zuvor erläutert ist.
  • 2g zeigt schematisch das Halbleiterbauelement 200 gemäß anderer anschaulicher Ausführungsformen, in denen eine Abstandshalterschicht 223 in einer konformen Weise gebildet wird, um damit freiliegende Oberflächenbereiche der Aussparung 208a abzudecken. Beispielsweise wird die Abstandshalterschicht 223 auf der Grundlage von Siliziumnitrid oder einem anderen geeigneten Material hergestellt. Daraufhin wird das Bauelement 200 in eine Ätzumgebung 224 eingebracht, d. h. gemäß einem anisotropen Ätzrezept, um die Abstandshalterschicht 223 abzutragen und Seitenwandabstandshalter auf vertikalen Oberflächenbereichen zu erzeugen, etwa den Wänden 208w der Aussparungen 208a.
  • 2h zeigt schematisch das Halbleiterbauelement 200 mit entsprechenden Seitenwandabstandshaltern 223a, die an den Wänden 208w gebildet sind, und auch an dem Abstandshalter 204a, was aufgrund des vorhergehenden anisotropen Ätzprozesses erfolgt. Das Bauelement 200 wird ferner einer weiteren Behandlung 225 unterzogen, etwa dem Oxidationsprozess, um die Ätzsteuerschicht 220 auf einer unteren Fläche der Aussparung 208a zu erzeugen, die während des vorhergehenden Ätzprozesses 224 (siehe 2g) freigelegt wurde, als die Abstandshalterelemente 223a hergestellt wurden. Der Prozess 225 kann auf der Grundlage eines beliebigen geeigneten Rezepts ausgeführt werden, etwa als eine Plasma unterstützte Oxidation, als ein nasschemischer Ätzprozess, als ein thermisch aktivierter Oxidationsprozess und dergleichen. Während des Prozesses 225 verhindern die Abstandshalter 223a zuverlässig eine Oxidation der Wände 208w, oder eine entsprechende Materialmodifikation wird zumindest deutlich verringert.
  • 2i zeigt schematisch das Halbleiterbauelement 200 während eines weiteren Ätzprozesses 226, der auf der Grundlage eines geeigneten Rezepts ausgeführt wird, etwa mit heißer Phosphorsäure und dergleichen, um damit das Abstandshalterelement 223a selektiv zur Ätzstoppschicht oder Ätzsteuerschicht 220 abzutragen. Es sollte beachtet werden, dass selbst die entsprechende Materialerosion der Deckschicht 251b und/oder des Abstandshalterelements 204a die gesamte Prozesssequenz nicht negativ beeinflusst, da ein entsprechender Materialabtrag, falls einer vorliegt, berücksichtigt werden kann, wenn diese Komponenten hergestellt werden, da die eigentliche Größe und der Grad der Unterätzung des Kanalbereichs 252 auf der Grundlage einer Prozesssequenz festgelegt wird, wie dies zuvor erläutert ist. Nach dem Freiliegen der Wände 208b kann somit die laterale Größe der Aussparungen 208a in gut steuerbarer Weise auf der Grundlage eines nasschemischen Ätzprozesses vergrößert werden, etwa auf der Grundlage eines Prozesses 207b, wie er zuvor beschrieben worden ist.
  • Mit Bezug zu den 2j und 2k werden nunmehr weitere anschauliche Ausführungsformen beschrieben, in denen die mechanische Integrität der Gateelektrodenstruktur verbessert werden kann, um damit den Grad an Deformation der Gateelektrodenstruktur 251 gering zu halten, etwa den Grad des Abhebens der Gateelektrodenstruktur beim Bilden der verformungsinduzierenden Halbleiterlegierung in den Aussparungen, die die Größe der lateralen Erstreckung besitzen.
  • 2j zeigt schematisch eine Draufsicht des Halbleiterbauelement 200 in einer Fertigungsphase, in der die Aussparungen 208a lateral benachbart zu der Gateelektrodenstruktur 251 innerhalb eines Sourcebereichs 253s und eines Drainbereichs 253d gebildet sind, die Teile des aktiven Gebiets des Transistors 250 repräsentieren. Ferner ist ein Maskenmaterial 255, beispielsweise in Form eines oder mehrerer lokal beschränkter Bereiche in dem Sourcebereich 253s und/oder dem Drainbereich 253d vorgesehen ist, mechanisch mit der Gateelektrodenstruktur 251 gekoppelt, um dieser einen erhöhten Grad an „Steifheit” zu verleihen, selbst wenn die Gateelektrodenstruktur 251 entsprechend einem sehr ausgeprägten Grade „unterätzt” wurde während der Herstellung der Aussparungen 208b, wie dies zuvor erläutert worden ist. Zum Beispiel wird das Maskenmaterial 255 in Form eines Elektrodenmaterials, etwa als Siliziummaterial und dergleichen, in Verbindung mit einer entsprechenden Abstandshalterstruktur vorgesehen, so dass die Aussparung 208a in unterschiedlichen Bereichen geschaffen wird, da Material des Sourcebereichs 253s und/oder des Drainbereichs 253d unter dem Maskenmaterial 255 beibehalten wird. Beim Ausführen eines chemischen Ätzprozesses zum Vergrößern der lateralen Erstreckung der Aussparungen 208a, wodurch die Aussparungen 208b geschaffen werden, kann somit ein entsprechendes Material 255s unter dem Maskenmaterial beibehalten werden, wodurch die gesamte Steifigkeit der Struktur 251 aufgrund der mechanischen Kopplung des Maskenmaterials 255 an die Gateelektrodenstruktur 251 verbessert wird. Aus diesem Grunde kann eine unerwünschte Anhebung der Gateelektrodenstruktur 251 beim Auffüllen der Aussparungen 208b mit dem verformungsinduzierenden Material im Wesentlichen vermieden oder zumindest deutlich verringert werden. Es sollte beachtet werden, dass eine Erstreckung des Maskenmaterials 255 entlang der Längsrichtung L gemäß einem gewünschten Grad an Versteifung der Struktur 251 und im Hinblick auf den gesamten Einfluss auf die Eigenschaften des Transistors 250 eingestellt werden kann. Durch Vergrößern der Längsrichtung des Maskenmaterials 255 kann beispielsweise eine „geteilte” Aussparung 208a gebildet werden, beispielsweise in dem Sourcebereich 253s, wodurch sich ein entsprechender geteilter Sourcebereich 253 nach dem Einfüllen des verformungsinduzierenden Halbleitermaterials und dem Einbau der Dotierstoffsorte für die Drain- und Sourcegebiete ergibt. Ferner kann, obwohl zwei Maskenmaterialien 255 in 2j gezeigt sind, eine beliebige Anzahl an Versteifungsbereichen 255s abhängig von der gesamten Bauteilkonfiguration und dergleichen verwendet werden. Des Weiteren sollte beachtet werden, dass, wenn dies als geeignet erachtet wird, eines oder mehrere der Maskenmaterialien 255 auch in dem Drainbereich 253d hergestellt werden können. Das Maskenmaterial 255 kann während der Fertigungssequenz zur Herstellung der Gateelektrodenstruktur 251 unter Anwendung einer geeigneten Lithografiemaske gebildet werden. Folglich wird keine zusätzliche Prozesskomplexität geschaffen, wobei gleichzeitig die gesamte mechanische Integrität der Gateelektrodenstruktur 251 verbessert wird.
  • 2k zeigt schematisch das Halbleiterbauelement 200 gemäß noch weiterer anschaulicher Ausführungsformen, in denen das Maskenmaterial 255 in Form einer Ätzstoppschicht oder Ätzsteuerschicht vorgesehen wird, die in dem Sourcebereich und/oder dem Drainbereich 253s, 253d in lokal beschränkter Weise gebildet wird. Vor dem Herstellen der Aussparungen 208a auf der Grundlage eines Plasma unterstützten anisotropen Ätzrezeptes kann beispielsweise ein geeignetes Material, etwa Siliziumdioxid, Siliziumnitrid und dergleichen, abgeschieden oder durch Oxidation hergestellt werden, und dieses wird dann auf der Grundlage einer Lithografiemaske strukturiert, um das Maskenmaterial 255 zu erhalten. Daraufhin werden die Aussparungen 208a unter Anwendung des Maskenmaterials 255 als ein Ätzstoppmaterial hergestellt, das auch während des nachfolgenden chemischen Ätzprozesses beibehalten wird, wodurch sichergestellt ist, dass zumindest ein Teil des von dem Maskenmaterial 255 bedeckten Halbleitermaterials beibehalten wird und somit mechanisch mit dem Halbleitermaterial in Verbindung steht, das unter der Gateelektrodenstruktur 251 angeordnet ist, wodurch ein höherer Grad an mechanischer Kopplung an die Gateelektrodenstruktur 251 erreicht wird. In einigen anschaulichen Ausführungsformen wird das Maskenmaterial 255 während eines Teils der weiteren Prozesssequenz beibehalten, d. h. während einer Wärmebehandlung zum Vorbereiten des Bauelements 200 für einen nachfolgenden epitaktischen Aufwachsprozess, wodurch der Grad der Deformation der Aussparungen 208b verringert wird. In diesem Falle kann das Maskenmaterial 255 in effizienter Weise unmittelbar vor dem selektiven epitaktischen Aufwachsprozess bei einer Prozesstemperatur von ungefähr 750°C und weniger entfernt werden, und eine ausgeprägte Siliziumverflüssigung kann vermieden werden, wie dies auch mit Bezug zu dem Bauelement 100 erläutert ist. Zu diesem Zweck wird eine chemische reaktive Umgebung innerhalb der Abscheidekammer eingerichtet, beispielsweise auf der Grundlage einer Chlor enthaltenden Umgebung, um damit Siliziumdioxidmaterial vor dem eigentlichen Abscheiden eines verformungsinduzierenden Halbleitermaterials zu entfernen.
  • Es gilt also: die vorliegende Offenbarung stellt Halbleiterbauelemente und Techniken bereit, in denen die laterale Größe von Aussparungen in einer gut steuerbaren Weise vergrößert wird, um eine verformungsinduzierende Halbleiterlegierung und dem Gateelektrodenmaterial anzuordnen, wobei dennoch die Integrität einer Grenzfläche zwischen dem anfänglichen Halbleitermaterial und der Gatedielektrikumsschicht beibehalten wird. Zu diesem Zweck wird eine durch einen Plasma unterstützten anisotropen Ätzprozess gebildete Aussparung einem weiteren Ätzprozess unterzogen, etwa einem kristallografisch anisotropen nasschemischen Ätzprozess, in welchem die Aussparung unter das Gateelektrodenmaterial „getrieben” wird und wobei dies bei Bedarf sogar zu miteinander verbundenen Aussparungen führt, wobei dennoch der Kanalbereich des anfänglichen Halbleitermaterials beibehalten wird. In einigen Aspekten wird eine bessere Steuerbarkeit des Ätzprozesses erreicht, indem eine Ätzsteuerschicht für den zweiten Ätzprozess vorgesehen wird. In noch anderen anschaulichen Ausführungsformen wird der Grad der Deformation der Gateelektrodenstruktur auf der Grundlage des Bereitstellens eines Versteifungsbereiches gesteuert, der mechanisch mit der Gateelektrodenstruktur gekoppelt ist, so dass der Grad an Abhebung der Gateelektrodenstruktur und des selektiven epitaktischen Aufwachsprozesses verringert werden kann.
  • Weitere Modifizierungen und Variationen der vorliegenden Offenbarung werden für den Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese Beschreibung als lediglich anschaulich und für die Zwecke gedacht, dem Fachmann die allgemeine Art und Weise des Ausführens der hierin offenbarten Prinzipien zu vermitteln. Selbstverständlich sind die hierin gezeigten und beschriebenen Formen als die gegenwärtig bevorzugten Ausführungsformen zu betrachten.

Claims (25)

  1. Verfahren mit Bilden von Aussparungen in einem kristallinen Halbleitergebiet lateral beabstandet zu einer Gateelektrodenstruktur des Transistors durch Ausführen eines ersten Ätzprozesses auf der Grundlage einer Plasmaumgebung, wobei die Aussparungen einen lateralen Abstand entlang einer Längsrichtung zu einem Elektrodenmaterial der Gateelektrodenstruktur besitzen; Vergrößern der Aussparungen entlang der Längsrichtung, so dass diese sich unter das Elektrodenmaterial erstrecken, indem ein zweiter Ätzprozess ausgeführt wird; Bilden einer verformungsinduzierenden Halbleiterlegierung in den Aussparungen; und Bilden von Drain- und Sourcegebieten in einem Bereich der verformungsinduzierenden Halbleiterlegierung.
  2. Verfahren nach Anspruch 1, wobei der zweite Ätzprozess auf der Grundlage eines nasschemischen Ätzprozesses ausgeführt wird, der ein kristallografisch anisotropes Ätzverhalten besitzt.
  3. Verfahren nach Anspruch 1, das ferner umfasst: Bilden eines Versteifungsbereiches in dem Draingebiet und/oder dem Sourcegebiet vor dem Bilden der verformungsinduzierenden Halbleiterlegierung, wobei der Versteifungsbereich mechanisch mit der Gateelektrodenstruktur gekoppelt ist.
  4. Verfahren nach Anspruch 3, wobei der Versteifungsbereich so gebildet wird, dass ein geringerer Grad an Materialabtrag des Materials des Halbleitergebiets während des ersten und/oder des zweiten Ätzprozesses erfolgt.
  5. Verfahren nach Anspruch 4, wobei Bilden des Versteifungsbereichs umfasst: Bilden eines Gateelektrodenmaterials zumindest über einem Bereich, der dem Sourcegebiet entspricht.
  6. Verfahren nach Anspruch 1, wobei Bilden des Versteifungsbereichs umfasst: Bilden eines n-dotierten Gebiets lokal innerhalb eines Bereichs, der dem Draingebiet und/oder dem Sourcegebiet entspricht.
  7. Verfahren nach Anspruch 1, wobei der zweite Ätzprozess auf der Grundlage von Tetramethylammoniumhydroxid (TMAH) ausgeführt wird.
  8. Verfahren nach Anspruch 1, das ferner umfasst: Bilden einer Ätzsteuerschicht selektiv auf einer Unterseite der Aussparungen vor dem Ausführen des zweiten Ätzprozesses.
  9. Verfahren nach Anspruch 8, wobei Bilden der Ätzsteuerschicht umfasst: Modifizieren einer unteren Fläche der Aussparungen durch Ausführen eines Ionenimplantationsprozesses und/oder einer Plasmabehandlung.
  10. Verfahren nach Anspruch 9, das ferner umfasst: Ausführen eines Zwischenätzprozesses zum Vergrößern einer Größe der Aussparungen vor dem Ausführen des Ionenimplantationsprozesses und/oder der Plasmabehandlung.
  11. Verfahren nach Anspruch 8, wobei Bilden der Ätzsteuerschicht umfasst: Bilden eines Seitenwandabstandshalters in den Aussparungen, Bilden der Ätzsteuerschicht unter Anwendung des Seitenwandabstandshalters als eine Maske und Entfernen des Seitenwandabstandshalters selektiv zu der Ätzsteuerschicht vor dem Ausführen des zweiten Ätzprozesses.
  12. Verfahren nach Anspruch 1, wobei die verformungsinduzierende Halbleiterlegierung Germanium und/oder Zinn aufweist.
  13. Verfahren nach Anspruch 1, wobei die verformungsinduzierende Halbleiterlegierung Kohlenstoff aufweist.
  14. Verfahren nach Anspruch 1, das ferner umfasst: Bilden einer Schutzschicht auf mindestens einer Oberfläche der Aussparungen vor der Einwirkung der Prozesstemperatur von ungefähr 800°C auf das Halbleiterbauelement, und Entfernen der Schutzschicht vor dem Bilden der verformungsinduzierenden Halbleiterlegierung, wenn eine Prozesstemperatur kleiner als ungefähr 750°C ist.
  15. Verfahren zur Herstellung einer eingebetteten verformungsinduzierenden Halbleiterlegierung in einem Transistor, wobei das Verfahren umfasst: Bilden von Aussparungen in einem aktiven Gebiet des Transistors, wobei die Aussparungen sich unter ein Elektrodenmaterial einer Gateelektrodenstruktur, die über einem Bereich des aktiven Gebiets gebildet ist, erstrecken; und epitaktisches Aufwachsen der verformungsinduzierenden Halbleiterlegierung in den Aussparungen, um in Kontakt mit Material des aktiven Gebiets zu sein, das unter dem Elektrodenmaterial gebildet ist und das von diesem durch eine Gateisolationsschicht der Gateelektrodenstruktur getrennt ist.
  16. Verfahren nach Anspruch 15, wobei Bilden der Aussparungen umfasst: Bilden einer geteilten Aussparung in einem Drainbereich und/oder einem Sourcebereich des aktiven Gebiets, um einen Versteifungsbereich zu schaffen, der mechanisch mit der Gateelektrodenstruktur gekoppelt ist.
  17. Verfahren nach Anspruch 16, wobei Bilden der geteilten Aussparung umfasst: Bilden eines Maskenmaterials über dem aktiven Gebiet und Ausführen eines Ätzprozesses unter Anwenden des Maskenmaterials als eine Ätzmaske.
  18. Verfahren nach Anspruch 15, wobei Bilden der Aussparungen umfasst: Ausführen eines ersten Ätzprozesses auf der Grundlage einer Plasma unterstützten Ätzchemie und Ausführen eines zweiten Ätzprozesses auf der Grundlage eines nasschemischen Ätzrezepts.
  19. Verfahren nach Anspruch 18, wobei das nasschemische Ätzrezept ein kristallografisch anisotropes Ätzrezept repräsentiert.
  20. Verfahren nach Anspruch 18, das ferner umfasst: Bilden einer Ätzsteuerschicht nach dem Ausführen des ersten Ätzprozesses und vor dem Ausführen des zweiten Ätzprozesses.
  21. Feldeffekttransistor mit: einer Gateelektrodenstruktur, die über einem kristallinen Halbleitergebiet gebildet ist, wobei die Gateelektrodenstruktur eine Gatedielektrikumsschicht aufweist, die ein Elektrodenmaterial von dem kristallinen Halbleitergebiet trennt, wobei die Gatedielektrikumsschicht eine erste Grenzfläche mit einem Kanalbereich des kristallinen Halbleitergebiets bildet; einer verformungsinduzierenden Halbleiterlegierung, die in dem kristallinen Halbleitergebiet auf einer Drainseite und einer Sourceseite und unter der Gatedielektrikumsschicht gebildet ist, wobei die verformungsinduzierende Halbleiterlegierung eine zwei te Grenzfläche mit dem Kanalbereich bildet und damit eine Verformung hervorruft; und Drain- und Sourcegebieten, die in dem kristallinen Halbleitergebiet und einem Bereich der verformungsinduzierenden Halbleiterlegierung gebildet sind.
  22. Halbleiterbauelement nach Anspruch 21, wobei die zweite Grenzfläche geneigte Flächen relativ zu der ersten Grenzfläche aufweist.
  23. Halbleiterbauelement nach Anspruch 21, wobei die verformungsinduzierende Halbleiterlegierung eine kompressive Verformung in dem Kanalbereich des kristallinen Halbleitergebiets hervorruft.
  24. Halbleiterbauelement nach Anspruch 21, wobei die verformungsinduzierende Halbleiterlegierung eine Zugverformung in dem Kanalbereich des kristallinen Halbleitergebiets hervorruft.
  25. Halbleiterbauelement nach Anspruch 21, wobei eine Gatelänge des Transistors ungefähr 50 Nanometer oder weniger beträgt.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009047314B4 (de) * 2009-11-30 2011-10-27 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Leistungssteigerung in Transistoren mit einem Metallgatestapel mit großem ε durch Reduzieren einer Breite von Versatzabstandshaltern
DE102020116981A1 (de) 2020-06-15 2021-12-16 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drains in halbleitervorrichtungen und herstellungsverfahren derselben

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009031114B4 (de) * 2009-06-30 2011-07-07 Globalfoundries Dresden Module One LLC & CO. KG, 01109 Halbleiterelement, das in einem kristallinen Substratmaterial hergestellt ist und ein eingebettetes in-situ n-dotiertes Halbleitermaterial aufweist, und Verfahren zur Herstellung desselben
US8716798B2 (en) 2010-05-13 2014-05-06 International Business Machines Corporation Methodology for fabricating isotropically recessed source and drain regions of CMOS transistors
CN102446766B (zh) * 2010-10-12 2014-03-12 中芯国际集成电路制造(北京)有限公司 Mosfet形成方法
CN102487008A (zh) * 2010-12-01 2012-06-06 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法
US8455930B2 (en) * 2011-01-05 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Strained semiconductor device with facets
DE102011076695B4 (de) * 2011-05-30 2013-05-08 Globalfoundries Inc. Transistoren mit eingebettetem verformungsinduzierenden Material, das in durch einen Oxidationsätzprozess erzeugten Aussparungen ausgebildet ist
US8497180B2 (en) * 2011-08-05 2013-07-30 Globalfoundries Inc. Transistor with boot shaped source/drain regions
US20130095627A1 (en) * 2011-10-18 2013-04-18 Globalfoundries Inc. Methods of Forming Source/Drain Regions on Transistor Devices
US9263337B2 (en) * 2011-11-02 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US9847225B2 (en) * 2011-11-15 2017-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacturing the same
US8658505B2 (en) 2011-12-14 2014-02-25 International Business Machines Corporation Embedded stressors for multigate transistor devices
US20130175640A1 (en) * 2012-01-06 2013-07-11 Globalfoundries Inc. Stress enhanced mos transistor and methods for fabrication
CN103247624B (zh) * 2012-02-01 2016-03-02 中国科学院微电子研究所 一种半导体结构及其制造方法
US8652917B2 (en) * 2012-05-23 2014-02-18 GlobalFoundries, Inc. Superior stability of characteristics of transistors having an early formed high-K metal gate
US9799750B2 (en) * 2012-07-17 2017-10-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabrication method thereof
KR20140036823A (ko) 2012-09-18 2014-03-26 삼성전자주식회사 반도체 소자 제조 방법
FR3002079B1 (fr) * 2013-02-11 2016-09-09 Commissariat Energie Atomique Procede de fabrication d'un transistor
US8912056B2 (en) * 2013-04-11 2014-12-16 International Business Machines Corporation Dual epitaxial integration for FinFETS
CN104143511B (zh) * 2013-05-09 2016-12-28 中芯国际集成电路制造(上海)有限公司 Pmos晶体管的制作方法
CN105723515B (zh) * 2013-12-18 2019-11-05 英特尔公司 通过增大有效栅极长度来改进栅极对晶体管沟道的控制的技术
CN103887341A (zh) * 2014-03-20 2014-06-25 上海华力微电子有限公司 一种场效应晶体管的制备方法
US9412843B2 (en) 2014-05-23 2016-08-09 International Business Machines Corporation Method for embedded diamond-shaped stress element

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090032841A1 (en) * 2007-08-01 2009-02-05 Manfred Eller Semiconductor Devices and Methods of Manufacture Thereof

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5143862A (en) * 1990-11-29 1992-09-01 Texas Instruments Incorporated SOI wafer fabrication by selective epitaxial growth
US7153753B2 (en) * 2003-08-05 2006-12-26 Micron Technology, Inc. Strained Si/SiGe/SOI islands and processes of making same
US7045407B2 (en) * 2003-12-30 2006-05-16 Intel Corporation Amorphous etch stop for the anisotropic etching of substrates
US6946350B2 (en) * 2003-12-31 2005-09-20 Intel Corporation Controlled faceting of source/drain regions
US7238561B2 (en) * 2005-08-02 2007-07-03 Freescale Semiconductor, Inc. Method for forming uniaxially strained devices
US7326601B2 (en) * 2005-09-26 2008-02-05 Advanced Micro Devices, Inc. Methods for fabrication of a stressed MOS device
JP4847152B2 (ja) * 2006-02-22 2011-12-28 富士通セミコンダクター株式会社 半導体装置とその製造方法
DE102006015077B4 (de) * 2006-03-31 2010-12-23 Advanced Micro Devices, Inc., Sunnyvale Transistor mit abgesenkten Drain- und Source-Gebieten und Verfahren zur Herstellung desselben
KR100746232B1 (ko) * 2006-08-25 2007-08-03 삼성전자주식회사 스트레인드 채널을 갖는 모스 트랜지스터 및 그 제조방법
US20080237634A1 (en) * 2007-03-30 2008-10-02 International Business Machines Corporation Crystallographic recess etch for embedded semiconductor region
US7670934B1 (en) * 2009-01-26 2010-03-02 Globalfoundries Inc. Methods for fabricating MOS devices having epitaxially grown stress-inducing source and drain regions

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090032841A1 (en) * 2007-08-01 2009-02-05 Manfred Eller Semiconductor Devices and Methods of Manufacture Thereof

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009047314B4 (de) * 2009-11-30 2011-10-27 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Leistungssteigerung in Transistoren mit einem Metallgatestapel mit großem ε durch Reduzieren einer Breite von Versatzabstandshaltern
US8258053B2 (en) 2009-11-30 2012-09-04 Globalfoundries Inc. Performance enhancement in transistors comprising high-K metal gate stack by reducing a width of offset spacers
DE102020116981A1 (de) 2020-06-15 2021-12-16 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drains in halbleitervorrichtungen und herstellungsverfahren derselben
US11824099B2 (en) 2020-06-15 2023-11-21 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drains in semiconductor devices and methods of forming thereof

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